JP2007258314A

JP2007258314A - 半導体装置の製造方法及び半導体装置

Info

Publication number: JP2007258314A
Application number: JP2006078323A
Authority: JP
Inventors: Takaaki Taguchi; 孝明田口
Original assignee: Seiko NPC Corp
Current assignee: Seiko NPC Corp
Priority date: 2006-03-22
Filing date: 2006-03-22
Publication date: 2007-10-04

Abstract

【課題】自己整合的に基板のコンタクト部をユニバーサルコンタクトホール内に形成できる半導体装置の製造方法及びこれにより形成された半導体装置を提供する。
【解決手段】層間絶縁膜１２にユニバーサルコンタクトホール１０開口し、サリサイド層７を除去して底面にソース領域３を露出させた後、ユニバーサルコンタクトホール１０から半導体基板１００に第１導電型（Ｐ型）不純物を注入して底面に露出するソース領域３を基板領域と同じ導電型の第１導電型領域５にする。ユニバーサルコンタクト１６は、ユニバーサルコンタクトホール１０の側面に露出するサリサイド層７を介してソース領域３に電気的に接続されている。基板領域とソース領域のコンタクトの位置関係が一定となりソース領域における電流の不均衡が解消される。
【選択図】図１

Description

本発明は、サリサイド化された半導体装置及びその製造方法に係り、とくに半導体装置のユニバーサルコンタクト構造及びその製造方法に関するものである。

従来、デバイスの高速性に対応するためにゲート電極やソース領域、ドレイン領域表面をサリサイド化した半導体装置が知られている。また、半導体集積回路には、ソース領域と基板領域が１つのコンタクトホールに形成されたいわゆるユニバーサルコンタクト構造を有するＭＯＳトランジスタが用いられる。図６は、従来のサリサイド層を有し、ユニバーサルコンタクト構造を有するＭＯＳトランジスタ１０１の断面図である。Ｐ⁻シリコン半導体基板１００にはＮ^＋ソース領域１０３及びＮ^＋ドレイン領域１０４が形成され、ソース領域１０３及びドレイン領域１０４間の半導体基板１００上にはゲート絶縁膜１０２を介してポリシリコンなどのゲート電極１１１が形成されている。ソース領域１０３、ドレイン領域１０４及びゲート電極１１１の表面には、ＷＳｉ₂、ＰｔＳｉ₂、ＴｉＳｉ₂、ＭｏＳｉ₂などのサリサイド層１０７、１０８、１０６が形成されている。

また、ソース領域１０３の所定の領域にはユニバーサルコンタクトを形成するための基板領域と同じ導電型の領域１０５（Ｐ^＋領域１０５）が設けられている。サリサイド層が形成されたＭＯＳトランジスタ１０１は、シリコン酸化膜などからなる層間絶縁膜１１２により被覆され、層間絶縁膜１１２の表面は平坦化される。この平坦化された表面に第１層の配線（図示しない）が形成される。また、この半導体装置には図示はしないが通常更に第２層、第３層、・・・の多層の配線が形成される。
層間絶縁膜１１２には第１層などの配線とのコンタクトをとるために複数のコンタクトホールを形成する。コンタクトホールは、ドレインコンタクト１１５が配置されるドレインコンタクトホール１０９、ソース領域と基板領域とのコンタクトを兼ねるユニバーサルコンタクト１１６が配置されるユニバーサルコンタクトホール１１０が形成される。ドレインコンタクト１１５及びユニバーサルコンタクト１１６は、ホール底面、ホール側壁及びホール開口部から層間絶縁膜１１２表面に延在するＴｉ／ＴｉＮ／Ｔｉ、Ｔｉ／ＴｉＮなどのバリアメタル層１１３、１１４とコンタクトホール内に埋込まれたＷ、Ｃｕなどのコンタクト配線から構成されている。

図７は、図６に示す従来の半導体装置のユニバーサルコンタクトを製造する方法を説明する工程図である。ソース領域１０３を形成してからソース領域内にコンタクト部となる半導体基板１００と同じ導電型（Ｐ^＋）の領域１０５を形成する（図７（ａ））。その後、ソース領域１０３上にサリサイド層１０７を形成する（図７（ｂ））。次に、半導体基板１００上に層間絶縁膜１１２を形成し、その後、半導体基板と同じ導電型の領域（Ｐ^＋領域）１０５が露出するように層間絶縁膜１１２にユニバーサルコンタクトホール１１０をフォトエッチング法などにより開口する（図７（ｃ））。
このように従来のユニバーサルコンタクトホールを形成する方法では、コンタクト部となるソース領域内の半導体基板と同じ導電型の領域が露出するように位置合わせを行わなくてはならないが、位置決め精度に限界があるので、ユニバーサルコンタクトホールとコンタクト部となる半導体基板と同じ導電型の領域との位置ずれを見越して大きなコンタクトホールを形成しなければならない。したがってチップサイズの小型化には限界があるという問題があった。例えば、ユニバーサルコンタクトホールの径（ａ）はドレインコンタクトの径（ｂ）より大きくなっている（ａ＞ｂ）。

特許文献１には、従来技術として、Ｐ型ソース拡散層とＮウエル領域とが同電位になるＰチャネルＭＯＳトランジスタにおいて、Ｎウエル領域の表面部のソース領域に対応する部位にソース拡散層と、ソース拡散層とは異種拡散領域となるＮ^＋基板拡散層とを形成する。そして、ソース拡散層及び基板拡散層に、サリサイド層を介して、上層の配線を接続するためのソースコンタクトを接続する。このようにして、基板拡散層上にソースコンタクトを取るようにすることでソースコンタクトをＰウエル領域により近付けて配置することが可能な構成とすることが開示されている。
特開２０００−３１２９３号公報

本発明は、以上のような問題を解決するためになされたものであり、自己整合的に基板のコンタクト部をユニバーサルコンタクトホール内に形成することができる半導体装置の製造方法及びこの製造方法により形成された半導体装置を提供する。

本発明の半導体装置の製造方法の一態様は、第１導電型半導体基板に第２導電型ソース領域、第２導電型ドレイン領域及びゲート電極を有するＭＯＳトランジスタを形成する工程と、前記ソース領域、前記ドレイン領域及び前記ゲート電極の表面上にサリサイド層を形成する工程と、前記半導体基板上に前記ＭＯＳトランジスタ及び前記サリサイド層を被覆するように層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記ソース領域が露出された底面を有し、前記ソース領域及び基板領域に同時にコンタクト可能なユニバーサルコンタクトが配置されるユニバーサルコンタクトホールを形成する工程と、前記層間絶縁膜に、ドレインコンタクトが配置されるドレインコンタクトホールを形成する工程とを具備し、前記ユニバーサルコンタクトホールを形成する工程は、前記ユニバーサルコンタクトホールの底面に前記ソース領域を露出させる工程と、前記ユニバーサルコンタクトホールから前記半導体基板に第１導電型不純物を注入して前記ソース領域内の前記ユニバーサルコンタクトホール下方域に第１導電型領域を形成する工程とを有し、前記ユニバーサルコンタクトは、前記ユニバーサルコンタクトホールの側面に露出する前記サリサイド層を介して前記第２導電型ソース領域に電気的に接続されていることを特徴としている。
また、本発明の半導体装置の製造方法の一態様は、第１導電型半導体基板に第２導電型ソース領域、第２導電型ドレイン領域及びゲート電極を有するＭＯＳトランジスタを形成する工程と、前記ソース領域、前記ドレイン領域及び前記ゲート電極の表面上にサリサイド層を形成する工程と、前記半導体基板上に前記ＭＯＳトランジスタ及び前記サリサイド層を被覆するように層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記サリサイド層が露出された底面を有し、前記ソース領域及び基板領域に同時にコンタクト可能なユニバーサルコンタクトが配置されるユニバーサルコンタクトホールを形成する工程と、前記層間絶縁膜に、ドレインコンタクトが配置されるドレインコンタクトホールを形成する工程とを具備し、前記ユニバーサルコンタクトホールを形成する工程は、前記ユニバーサルコンタクトホール底面に前記サリサイド層を露出させる工程と、前記サリサイド層を除去して前記ソース領域を露出させる工程と、前記ユニバーサルコンタクトホールから前記半導体基板に第１導電型不純物を注入して前記ソース領域内の前記ユニバーサルコンタクトホール下方域に第１導電型領域を形成する工程とを具備し、前記ユニバーサルコンタクトは、前記ユニバーサルコンタクトホールの側面に露出する前記サリサイド層を介して前記第２導電型ソース領域に電気的に接続されていることを特徴としている。

本発明の半導体装置の製造方法の一態様は、第１導電型半導体基板に第２導電型ソース領域、第２導電型ドレイン領域及びゲート電極を有するＭＯＳトランジスタを形成する工程と、前記ソース領域、前記ドレイン領域及び前記ゲート電極の表面上にサリサイド層を形成する工程と、前記半導体基板上に前記ＭＯＳトランジスタ及び前記サリサイド層を被覆するように層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記サリサイド層が露出された底面を有し、前記ソース領域及び基板領域に同時にコンタクト可能なユニバーサルコンタクトが配置されるユニバーサルコンタクトホールを形成する工程と、前記層間絶縁膜に、ドレインコンタクトが配置されるドレインコンタクトホールを形成する工程とを具備し、前記ユニバーサルコンタクトホールを形成する工程は、前記ユニバーサルコンタクトホールの底面に前記サリサイド層を露出させる工程と、前記ユニバーサルコンタクトホールから前記サリサイド層を介して前記半導体基板に前記第１導電型不純物を注入して前記ソース領域内の前記ユニバーサルコンタクトホール下方域に第１導電型領域を形成する工程とを有し、前記ユニバーサルコンタクトは、前記サリサイド層を介して前記第２導電型ソース領域に電気的に接続されていることを特徴としている。前記ユニバーサルコンタクトホールと前記ドレインコンタクトホールとは同じ口径であるようにしても良い。

また、本発明の半導体装置の一態様は、第１導電型半導体基板と、前記半導体基板に形成され、第２導電型ソース領域、第２導電型ドレイン領域及びゲート電極を有するＭＯＳトランジスタと、前記ソース領域、前記ドレイン領域及び前記ゲート電極上に形成されたサリサイド層と、前記半導体基板上に前記ＭＯＳトランジスタ及び前記サリサイド層を被覆するように形成された層間絶縁膜と、前記層間絶縁膜に形成され、前記ソース領域が露出された底面を有する前記ソース領域及び基板領域に同時にコンタクト可能なユニバーサルコンタクトが配置されたユニバーサルコンタクトホールと、前記層間絶縁膜に形成されたドレインコンタクトホールとを具備し、前記ユニバーサルコンタクトは、前記ユニバーサルコンタクトホールの側面に露出する前記サリサイド層を介して前記第２導電型ソース領域に電気的に接続されていることを特徴としている。
また、本発明の半導体装置の一態様は、第１導電型半導体基板と、前記半導体基板に形成され、第２導電型ソース領域、第２導電型ドレイン領域及びゲート電極を有するＭＯＳトランジスタと、前記ソース領域、前記ドレイン領域及び前記ゲート電極上に形成されたサリサイド層と、前記半導体基板上に前記ＭＯＳトランジスタ及び前記サリサイド層を被覆するように形成された層間絶縁膜と、前記層間絶縁膜に形成され、前記サリサイド層が露出された底面を有する前記ソース領域及び基板領域に同時にコンタクト可能なユニバーサルコンタクトが配置されたユニバーサルコンタクトホールと、前記層間絶縁膜に形成されたドレインコンタクトホールとを具備し、前記ユニバーサルコンタクトは、前記サリサイド層を介して前記第２導電型ソース領域に電気的に接続されていることを特徴としている。なお、前記基板領域にはウエル領域等が含まれている。

以上のように、本発明は、自己整合的に基板のコンタクト部をユニバーサルコンタクトホール内に形成することにより、基板領域とソース領域のコンタクトの位置関係が一定となってソース領域における電流の不均衡が解消される。

以下、実施例を参照して発明の実施の形態を説明する。

まず、図１乃至図４を参照して実施例１を説明する。
図１は、サリサイド層を備え、ユニバーサルコンタクト構造を有するＭＯＳトランジスタ断面図、図２は、図１の半導体基板に形成されたコンタクトホールを説明する半導体基板平面図、図３及び図４は、図１に示すＭＯＳトランジスタの製造工程断面図である。
Ｐ⁻シリコン半導体基板１００にはＮ^＋ソース領域３及びＮ^＋ドレイン領域４が形成され、ソース領域３及びドレイン領域４間の半導体基板１００上にはシリコン窒化膜やシリコン酸化膜などのゲート絶縁膜２を介してポリシリコンなどのゲート電極１１が形成されている。ソース領域３、ドレイン領域４及びゲート電極１１の表面には、ＷＳｉ₂、ＰｔＳｉ₂、ＴｉＳｉ₂、ＭｏＳｉ₂及びＣｏＳｉ₂などのサリサイド層７、８、６が形成されている。

また、ソース領域３の所定の領域にはユニバーサルコンタクトを形成するための基板領域と同じ導電型（Ｐ^＋）領域５が設けられている。サリサイド層６、７、８が形成されたＭＯＳトランジスタ１は、シリコン酸化膜などからなる層間絶縁膜１２により被覆され、層間絶縁膜１２の表面は平坦化される。この平坦化された表面に第１層の配線（図示しない）が形成される。また、この半導体装置には図示はしないが通常更に第２層、第３層、・・・の多層の配線が形成される。
層間絶縁膜１２には第１層などの配線とのコンタクトをとるために複数のコンタクトホールが形成される。コンタクトホールには、ドレインコンタクト１５が配置されるドレインコンタクトホール９、ソース領域と基板領域とのコンタクトを兼ねるユニバーサルコンタクト１６が配置されるユニバーサルコンタクトホール１０がある。ドレインコンタクト１５及びユニバーサルコンタクト１６は、ホール底面、ホール側壁及びホール開口部から層間絶縁膜１２表面に延在するＴｉ／ＴｉＮ／Ｔｉ、Ｔｉ／ＴｉＮなどのバリアメタル層１３、１４とコンタクトホール内に埋込まれたＷ、Ｃｕなどのコンタクト配線から構成されている。ユニバーサルコンタクト１６は、ユニバーサルコンタクトホール１０の側面に露出するサリサイド層７を介して第２導電型ソース領域３に電気的に接続されている。

次に、この半導体装置の製造方法を説明する。ここでは特にユニバーサルコンタクトの形成方法を中心に説明する。図３及び図４は、図１に示す半導体装置のユニバーサルコンタクトの製造方法を説明する工程図である。まず、半導体基板１００にソース領域３及びドレイン領域を形成する。次に、ソース領域３、ドレイン領域及びゲート電極上にタングステン（Ｗ）などの高融点金属をその上に堆積させ、加熱処理によって下地のシリコンと共にシリサイド化してサリサイド層７を形成する（図３（ａ））。更に半導体基板１００上にシリコン酸化膜などの層間絶縁膜１２を形成する（図３（ｂ））。

次に、ソース領域３及びドレイン領域を露出するようにユニバーサルコンタクトホール１０及びドレインコンタクトホールをフォトエッチング法などにより層間絶縁膜１２に開口する（図３（ｃ））。そして、ユニバーサルコンタクト１０から半導体基板１００に向かってボロンやＢＦ₂などのＰ型不純物をイオン注入してＰ^＋領域５をソース領域３内のユニバーサルコンタクトホール１０下方域に形成する。ボロン（Ｂ）の場合は、１０ＫｅＶ〜２０ＫｅＶ、ＢＦ₂の場合は６０ＫｅＶ〜１００ＫｅＶの注入エネルギーが適当である（図４（ａ））。ユニバーサルコンタクトホール１０の底面、側面及びこの側面から層間絶縁膜１２表面に延在するユニバーサルコンタクトホール１０周辺部にバリアメタル層１４を形成する。その後、ユニバーサルコンタクトホール１０内のバリアメタル層１４上にタングステンや銅などのコンタクト配線からなるユニバーサルコンタクト１６を形成する。そしてこのユニバーサルコンタクト１６を層間絶縁膜１２上のアルミニウムなどの配線１７と接続させる。

以上のように、この実施例では、図２に示す半導体基板１００に格子状に形成されたＭＯＳトランジスタのドレインコンタクトホール９及びユニバーサルコンタクトホール１０は、同じサイズで形成することができるので半導体装置の小型化が可能になる。また、自己整合的に基板コンタクト部をユニバーサルコンタクトホール内に形成することにより、基板領域とソース領域のコンタクトの位置関係が一定となってソース領域における電流の不均衡が解消される。

上記実施例では、層間絶縁膜１２を形成した後、ソース領域３が露出するようにユニバーサルコンタクトホール１０を開口したが、ユニバーサルコンタクトホール１０底面のサリサイド層を確実に除去するために、フォトエッチング法などにより層間絶縁膜１２を開口した後、ＲＩＥ（反応性イオンエッチング）により再度のエッチングを行うことによってサリサイド層を除去し、ソース領域３を露出させてもよい。

次に、図５を参照して実施例２を説明する。
図５は、サリサイド層を備え、ユニバーサルコンタクト構造を有するＭＯＳトランジスタ断面図である。
Ｐ⁻シリコン半導体基板２００にはＮ^＋ソース領域２３及びＮ^＋ドレイン領域２４が形成され、ソース領域２３及びドレイン領域２４間の半導体基板２００上にはゲート絶縁膜２２を介してゲート電極３１が形成されている。ソース領域２３、ドレイン領域２４及びゲート電極３１の表面にはＷＳｉ₂、ＰｔＳｉ₂、ＴｉＳｉ₂、ＭｏＳｉ₂及びＣｏＳｉ₂などのサリサイド層２７、２８、２６が形成されている。また、ソース領域２３の所定の領域にはユニバーサルコンタクトを形成するための基板領域と同じ導電型（Ｐ^＋）領域２５が設けられている。サリサイド層２６、２７、２８が形成されたＭＯＳトランジスタ２１は、層間絶縁膜３２により被覆され、層間絶縁膜３２の表面は平坦化される。この表面に第１層の配線（図示しない）が形成される。また、この半導体装置には図示はしないが通常更に第２層、第３層、・・・の多層の配線が形成される。

層間絶縁膜３２には第１層などの配線とのコンタクトをとるために複数のコンタクトホールを形成する。コンタクトホールには、ドレインコンタクト３５が配置されるドレインコンタクトホール２９及び、ソース領域と基板領域とのコンタクトを兼ねるユニバーサルコンタクト３６が配置されるユニバーサルコンタクトホール３０が形成される。ドレインコンタクト３５及びユニバーサルコンタクト３６は、ホール底面、ホール側壁及びホール開口部から層間絶縁膜３２表面に延在するＴｉ／ＴｉＮ／Ｔｉ、Ｔｉ／ＴｉＮなどのバリアメタル層３３、３４とコンタクトホール内に埋込まれたＷ、Ｃｕなどのコンタクト配線から構成されている。
この実施例では実施例１とは異なり、ユニバーサルコンタクトホール３０底部にはサリサイド層２７が露出している。したがって、ユニバーサルコンタクト３６は、ユニバーサルコンタクトホール３０底面に露出するサリサイド層２７を介してソース領域２３及び基板と同じ導電型領域２５に電気的に接続されている。

次に、この半導体装置の製造方法をユニバーサルコンタクトの形成方法を中心に説明する。層間絶縁膜３２を形成するまでは実施例１と同じである。その後、ソース領域２３及びドレイン領域表面に形成されたサリサイド層を露出するようにユニバーサルコンタクトホール３０及びドレインコンタクトホールをフォトエッチング法などにより層間絶縁膜３２に開口する。そして、ユニバーサルコンタクト３０から半導体基板２００に向かってボロンＢＦ₂などのＰ型不純物をイオン注入してＰ^＋領域２５をソース領域２３内のユニバーサルコンタクトホール３０下方域に形成する。ユニバーサルコンタクトホール３０の底面、側面及びこの側面から層間絶縁膜３２表面に延在するユニバーサルコンタクトホール３０周辺部にバリアメタル層３４を形成し、同様に、ドレインコンタクトホール２９周辺部にも形成する。その後、ユニバーサルコンタクトホール３０内のバリアメタル層３４上にタングステンや銅などのコンタクト配線からなるユニバーサルコンタクト３６を形成する。同様に、ドレインコンタクトホール２９内のバリアメタル層３３上にタングステンや銅などのコンタクト配線からなるドレインコンタクト３５を形成する。そして、これらドレインコンタクト３５及びユニバーサルコンタクト３６を層間絶縁膜３２上のアルミニウムなどの配線（図示しない）と接続させる。

以上のように、この実施例では、半導体基板２００に格子状に形成されたＭＯＳトランジスタのドレインコンタクトホール２９及びユニバーサルコンタクトホール３０は、同じサイズで形成することができるので半導体装置の小型化が可能になる（図２参照）。また、自己整合的に基板コンタクト部をユニバーサルコンタクトホール内に形成することにより、基板領域とソース領域とのコンタクトの位置関係が一定となってソース領域における電流の不均衡が解消される。

本発明の一実施例である実施例１のサリサイド層を備え、ユニバーサルコンタクト構造を有するＭＯＳトランジスタ断面図。図１の半導体基板に形成されたコンタクトホールを説明する半導体基板平面図。図１に示すＭＯＳトランジスタの製造工程断面図。図１に示すＭＯＳトランジスタの製造工程断面図。本発明の一実施例である実施例２のサリサイド層を備え、ユニバーサルコンタクト構造を有するＭＯＳトランジスタ断面図。従来のサリサイド層を備え、ユニバーサルコンタクト構造を有するＭＯＳトランジスタの断面図。図６に示す従来の半導体装置のユニバーサルコンタクトを製造する方法を説明する工程図。

符号の説明

１、２１・・・ＭＯＳトランジスタ
２、２２・・・ゲート絶縁膜
３、２３・・・ソース領域
４、２４・・・ドレイン領域
５、２５・・・基板領域と同じ導電型の領域
６、７、８、２６、２７、２８・・・サリサイド層
９、２９・・・ドレインコンタクトホール
１０、３０・・・ユニバーサルコンタクトホール
１１、３１・・・ゲート電極
１２、３２・・・層間絶縁膜
１３、１４、３３、３４・・・バリアメタル層
１５、３５・・・ドレインコンタクト
１６、３６・・・ユニバーサルコンタクト
１７・・・配線

Claims

第１導電型半導体基板に第２導電型ソース領域、第２導電型ドレイン領域及びゲート電極を有するＭＯＳトランジスタを形成する工程と、前記ソース領域、前記ドレイン領域及び前記ゲート電極の表面上にサリサイド層を形成する工程と、前記半導体基板上に前記ＭＯＳトランジスタ及び前記サリサイド層を被覆するように層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記ソース領域が露出された底面を有し、前記ソース領域及び基板領域に同時にコンタクト可能なユニバーサルコンタクトが配置されるユニバーサルコンタクトホールを形成する工程と、前記層間絶縁膜に、ドレインコンタクトが配置されるドレインコンタクトホールを形成する工程とを具備し、前記ユニバーサルコンタクトホールを形成する工程は、前記ユニバーサルコンタクトホールの底面に前記ソース領域を露出させる工程と、前記ユニバーサルコンタクトホールから前記半導体基板に第１導電型不純物を注入して前記ソース領域内の前記ユニバーサルコンタクトホール下方域に第１導電型領域を形成する工程とを有し、前記ユニバーサルコンタクトは、前記ユニバーサルコンタクトホールの側面に露出する前記サリサイド層を介して前記第２導電型ソース領域に電気的に接続されていることを特徴とする半導体装置の製造方法。
第１導電型半導体基板に第２導電型ソース領域、第２導電型ドレイン領域及びゲート電極を有するＭＯＳトランジスタを形成する工程と、前記ソース領域、前記ドレイン領域及び前記ゲート電極の表面上にサリサイド層を形成する工程と、前記半導体基板上に前記ＭＯＳトランジスタ及び前記サリサイド層を被覆するように層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記サリサイド層が露出された底面を有し、前記ソース領域及び基板領域に同時にコンタクト可能なユニバーサルコンタクトが配置されるユニバーサルコンタクトホールを形成する工程と、前記層間絶縁膜に、ドレインコンタクトが配置されるドレインコンタクトホールを形成する工程とを具備し、前記ユニバーサルコンタクトホールを形成する工程は、前記ユニバーサルコンタクトホール底面に前記サリサイド層を露出させる工程と、前記サリサイド層を除去して前記ソース領域を露出させる工程と、前記ユニバーサルコンタクトホールから前記半導体基板に第１導電型不純物を注入して前記ソース領域内の前記ユニバーサルコンタクトホール下方域に第１導電型領域を形成する工程とを有し、前記ユニバーサルコンタクトは、前記ユニバーサルコンタクトホールの側面に露出する前記サリサイド層を介して前記第２導電型ソース領域に電気的に接続されていることを特徴とする半導体装置の製造方法。
第１導電型半導体基板に第２導電型ソース領域、第２導電型ドレイン領域及びゲート電極を有するＭＯＳトランジスタを形成する工程と、前記ソース領域、前記ドレイン領域及び前記ゲート電極の表面上にサリサイド層を形成する工程と、前記半導体基板上に前記ＭＯＳトランジスタ及び前記サリサイド層を被覆するように層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記サリサイド層が露出された底面を有し、前記ソース領域及び基板領域に同時にコンタクト可能なユニバーサルコンタクトが配置されるユニバーサルコンタクトホールを形成する工程と、前記層間絶縁膜に、ドレインコンタクトが配置されるドレインコンタクトホールを形成する工程とを具備し、前記ユニバーサルコンタクトホールを形成する工程は、前記ユニバーサルコンタクトホールの底面に前記サリサイド層を露出させる工程と、前記ユニバーサルコンタクトホールから前記サリサイド層を介して前記半導体基板に前記第１導電型不純物を注入して前記ソース領域内の前記ユニバーサルコンタクトホール下方域に第１導電型領域を形成する工程とを有し、前記ユニバーサルコンタクトは、前記サリサイド層を介して前記第２導電型ソース領域に電気的に接続されていることを特徴とする半導体装置の製造方法。
前記ユニバーサルコンタクトホールと前記ドレインコンタクトホールとは同じ口径であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
第１導電型半導体基板と、前記半導体基板に形成され、第２導電型ソース領域、第２導電型ドレイン領域及びゲート電極を有するＭＯＳトランジスタと、前記ソース領域、前記ドレイン領域及び前記ゲート電極上に形成されたサリサイド層と、前記半導体基板上に前記ＭＯＳトランジスタ及び前記サリサイド層を被覆するように形成された層間絶縁膜と、前記層間絶縁膜に形成され、前記ソース領域が露出された底面を有する前記ソース領域及び基板領域に同時にコンタクト可能なユニバーサルコンタクトが配置されたユニバーサルコンタクトホールと、前記層間絶縁膜に形成されたドレインコンタクトホールとを具備し、前記ユニバーサルコンタクトは、前記ユニバーサルコンタクトホールの側面に露出する前記サリサイド層を介して前記第２導電型ソース領域に電気的に接続されていることを特徴とする半導体装置。
第１導電型半導体基板と、前記半導体基板に形成され、第２導電型ソース領域、第２導電型ドレイン領域及びゲート電極を有するＭＯＳトランジスタと、前記ソース領域、前記ドレイン領域及び前記ゲート電極上に形成されたサリサイド層と、前記半導体基板上に前記ＭＯＳトランジスタ及び前記サリサイド層を被覆するように形成された層間絶縁膜と、前記層間絶縁膜に形成され、前記サリサイド層が露出された底面を有する前記ソース領域及び基板領域に同時にコンタクト可能なユニバーサルコンタクトが配置されたユニバーサルコンタクトホールと、前記層間絶縁膜に形成されたドレインコンタクトホールとを具備し、前記ユニバーサルコンタクトは、前記サリサイド層を介して前記第２導電型ソース領域に電気的に接続されていることを特徴とする半導体装置。