JPH11297817A

JPH11297817A - 半導体装置の製造方法およびその設計方法ならびに半導体装置

Info

Publication number: JPH11297817A
Application number: JP9735098A
Authority: JP
Inventors: Jun Motosawa; 純本澤; Kazutaka Mori; 和孝森; Teruhisa Shimizu; 照久清水
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-04-09
Filing date: 1998-04-09
Publication date: 1999-10-29

Abstract

(57)【要約】【課題】配線層内の孤立パターンのパターニングを良
好にし、第１および第２接続孔の位置が一致する貫通ス
ルーホールの場合の接続信頼性を向上する。【解決手段】第１層配線１３の下層に形成される接続
部材と上層に形成される接続部材の位置が一致する座標
の第１層配線１３の部分である貫通スルーホール部配線
１３ｂの周辺に、ダミー配線１４を配置する。ダミー配
線１４の個々の形状は第１層配線１３の幅を一辺とする
正方形とし、ダミー配線１４が配置されるピッチは、第
１層配線１３のピッチと同じにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、異なる層に形成されたスル
ーホールが、上下方向にほぼ同一の位置に形成される貫
通スルーホールを含む半導体装置に適用して有効な技術
に関するものである。

【０００２】

【従来の技術】半導体装置の高集積化および高機能化を
反映して、１つのチップあたりに集積される素子数は飛
躍的に増大している。このような大規模な素子を用いて
高い機能を有する多種多様な回路を構成しようとすれ
ば、必然的に素子間を接続する配線数が増大し、配線層
数もそれにつれて増加する。

【０００３】一方、工程の短縮化および歩留まりの向
上、あるいはスループットの向上によるコストの削減等
の要求から、配線層数ひいては配線数をできるだけ少な
くしたいという要求がある。また、配線をレイアウトで
きる面積を大きくして、逆に言えば冗長な配線の面積を
低減して、チップ面積の縮小、あるいは配線レイアウト
の設計自由度を向上したいという要求もある。

【０００４】そこで、たとえば第１層配線から第３層配
線に電気的な接続を実現する場合に、１層配線と第３層
配線とは第２層配線を介して接続することが必要である
が、この場合、第１層配線と第２層配線とを接続する第
１接続孔の位置と、第２層配線と第３層配線とを接続す
る第２接続孔の位置とを一致させることが好ましい。こ
のように第１および第２接続孔の位置を一致させること
により第２層配線に冗長な配線が形成されないためであ
る。

【０００５】このような第１および第２接続孔の位置を
一致させる技術としては、公知にされたわけではない
が、本出願人の出願にかかる特願平８−３３７３５３号
出願、あるいは、第１および第２接続孔の中間に配線層
が介在しないが、同様に第１および第２接続孔の位置を
一致させる技術として、公知にされたわけではないが、
本出願人の出願にかかる特願平９−３４８８２３号出願
がある。

【０００６】

【発明が解決しようとする課題】しかし、上記のように
第１および第２接続孔の位置が一致する場合であって、
その中間に形成される第２層配線が他に接続されるよう
な配線でない場合、つまり、第２層配線が第１および第
２接続孔にのみ接続される微小パターンである場合に
は、この微小パターンは、他の第２層配線のパターンか
ら孤立した孤立パターンになる可能性があり、このよう
な孤立パターンではパターニングが困難になるという問
題がある。

【０００７】すなわち、ある程度のパターン密度のライ
ンアンドスペースのパターンと、微小な孤立パターンと
が混在した場合には、孤立パターン部分のパターン密度
はラインアンドスペース部分のパターン密度よりも極端
に小さくなる。この結果、孤立パターンの露光量が少な
くなり、ネガレジストの場合、パターンが小さく形成さ
れてしまう。これは、ラインアンドスペース部分では、
隣接するパターン間での光の影響により露光量が多くな
り、この露光量レベルにあわせて露光条件を決定するた
め、孤立パターン部分での露光条件が最適条件からずれ
るという事情に基づく。

【０００８】このように孤立パターンが良好にパターニ
ングされなければ、第１および第２接続孔間の接続信頼
性が低下し、接続抵抗の上昇による半導体装置の性能低
下、あるいは接続されないことによる半導体装置の歩留
まりの低下を来す問題がある。

【０００９】なお、露光の際に、隣接する露光部材間の
光の干渉あるいは光近接効果により露光パターンが影響
され、露光パターンに忠実にレジストパターンが形成さ
れないため、露光パターンに補正を加える光近接効果補
正の技術（たとえば、１９９７年６月１０日、株式会社
培風館発行、「ＵＬＳＩプロセス技術」、ｐ１５〜ｐ１
６に記載がある。）が知られている。しかし、この技術
では、複雑な図形演算を必要とし、簡便に孤立パターン
を補正することができない。

【００１０】本発明の目的は、配線層内の孤立パターン
のパターニングを良好にし、第１および第２接続孔の位
置が一致する場合（貫通スルーホールの場合）の接続信
頼性を向上することにある。

【００１１】また、本発明の目的は、貫通スルーホール
の場合の接続抵抗を低減することにある。

【００１２】また、本発明の目的は、貫通スルーホール
の場合のプロセスマージンを向上することにある。

【００１３】また、本発明の目的は、貫通スルーホール
の場合の補正されたマスク設計を簡便に行うことにあ
る。

【００１４】また、本発明の目的は、半導体装置の性能
および歩留まりを向上することにある。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１７】（１）本発明の半導体装置の製造方法は、
半導体基板の主面に半導体素子、またはさらに第（Ｎ−
１）層配線を形成し、それを覆う第１層間絶縁膜を形成
し、その第１層間絶縁膜に接続孔を開口し、接続孔内に
前記半導体素子の不純物半導体領域または第（Ｎ−１）
層配線に電気的に接続される第１接続部材を形成し、さ
らに、第Ｎ層配線を形成し、第Ｎ層配線を覆う第２層間
絶縁膜に接続孔、およびその接続孔に第２接続部材を形
成する工程を含む半導体装置の製造方法であって、第１
接続部材と第２接続部材とが半導体基板に平行な平面内
においてほぼ同一位置に形成される場合における、その
第１および第２接続部材間に形成されることとなる第Ｎ
層配線の部分（貫通スルーホール部）の周辺に、第Ｎ層
配線とともにダミー配線が形成されるものである。

【００１８】このような半導体装置の製造方法によれ
ば、貫通スルーホール部の周辺にダミー配線が形成され
るため、貫通スルーホール部は孤立パターンとはなら
ず、他の第Ｎ層配線のラインアンドスペース部分と同様
に良好にパターニングされる。これにより第１接続部材
と第２接続部材との第Ｎ層配線（貫通スルーホール部）
を介した接続が良好となり、半導体装置の信頼性、性能
および歩留まりの向上が図れる。

【００１９】なお、ダミー配線は、貫通スルーホール部
を中心とする正方形の各頂点および正方形の各辺の中点
を中心として配置される第１の構成、正方形の各頂点を
中心として配置される第２の構成、正方形の各辺の中点
を中心として配置される第３の構成、の何れか構成とす
ることができる。

【００２０】また、ダミー配線は、第Ｎ層配線のピッチ
と同一ピッチ、または第Ｎ層配線のピッチの２〜５倍の
ピッチで形成されるものである。なお、ここで２〜５倍
のピッチは第Ｎ層配線のピッチの２〜５倍の整数倍をい
う。このように整数倍とすることにより、ダミー配線は
必ず第Ｎ層配線の形成できる格子位置に形成され、第Ｎ
層配線の間に形成されることがない。これによりダミー
配線の存在による第Ｎ層配線の機能を阻害することがな
い。

【００２１】また、ダミー配線は、第Ｎ層配線の幅を１
辺とする正方形状のパターンを用いてパターニングされ
るものである。

【００２２】また、ダミー配線の形成されるべき位置に
第Ｎ層配線として機能する配線が形成される場合にはダ
ミー配線は形成されない。このような場合にダミー配線
が形成されないため、ダミー配線の存在により第Ｎ層配
線の形成が阻害されたり影響を受けることがない。尤
も、このような場合には、ダミー配線の形成されるべき
位置に第Ｎ層配線が存在するため、ダミー配線は形成さ
れる必要がない。すなわち、このような場合には、貫通
スルーホール部はすでに孤立パターンではないためであ
る。

【００２３】（２）本発明の半導体装置の設計方法は、
半導体基板の主面または第（Ｎ−１）層配線上に電気的
に接続して形成される第１接続部材と、第１接続部材上
に電気的に接続して形成される第Ｎ層配線と、第Ｎ層配
線上に電気的に接続して形成される第２接続部材とを有
する半導体装置の設計方法であって、第１接続部材の座
標と第２接続部材の座標とが一致する条件を満たす座標
を検索する第１のステップと、座標における第Ｎ層配線
パターン（貫通スルーホール部中間配線）を、貫通スル
ーホール用セルに置換する、または、貫通スルーホール
部中間配線に貫通スルーホール用補正パターンを付加す
る、ことによって第Ｎ層配線パターンを補正する第２の
ステップと、を含むものである。

【００２４】このような半導体装置の設計方法によれ
ば、第１のステップで貫通スルーホール部を検出し、こ
の座標に貫通スルーホール用セルあるいは貫通スルーホ
ール用補正パターンを適用して貫通スルーホール部が孤
立パターンとなることを防止することができる。なお、
このような補正方法は、パターンの図形演算を行うこと
が必要でなく、貫通スルーホール用セルあるいは貫通ス
ルーホール用補正パターンを定義すれば、全てシンボリ
ックに取り扱うことができる。この結果、補正演算の演
算時間を短縮して、補正を簡便に行うことができる。

【００２５】なお、貫通スルーホール用セルは、貫通ス
ルーホール用補正パターンの中心に貫通スルーホール部
中間配線を配置したものであり、貫通スルーホール用補
正パターンは、貫通スルーホール部中間配線を中心とす
る正方形の各頂点および各辺の中心、または各頂点、ま
たは各辺の中心にダミーパターンが配置されたものとす
ることができる。また、正方形の１辺は、第Ｎ層配線パ
ターンのピッチの１０倍までを限度とする偶数倍とし、
ダミーパターンは、第Ｎ層配線パターンの幅を１辺とす
る正方形とする。

【００２６】なお、このようにして構成された第Ｎ層配
線パターンは、前記（１）で説明した製造方法における
第Ｎ層配線を形成するためのマスクパターンに用いるこ
とができる。

【００２７】（３）本発明の半導体装置は、半導体基板
の主面または第（Ｎ−１）層配線上に電気的に接続して
形成される第１接続部材と、第１接続部材上に電気的に
接続して形成される第Ｎ層配線と、第Ｎ層配線上に電気
的に接続して形成される第２接続部材とを有する半導体
装置であって、第１接続部材と第２接続部材とが半導体
基板に平行な面内においてほぼ同一な位置に配置されて
いる場合には、その第１および第２接続部材間の貫通ス
ルーホール部の同一層内における周辺には、ダミー配線
または貫通スルーホール部以外の第Ｎ層配線が形成され
ているものである。また、ダミー配線は、第１接続部
材、第Ｎ層配線および第２接続部材とは電気的に接続さ
れず、フローティング状態である。

【００２８】このような半導体装置は、前記した（１）
の製造方法により形成される。

【００２９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００３０】図１は、本発明の一実施の形態である半導
体装置の一例を示した断面図である。

【００３１】本実施の形態の半導体装置は、半導体基板
１上にＭＩＳＦＥＴＱｎ、Ｑｐを有し、ＭＩＳＦＥＴＱ
ｎ、Ｑｐ上には複数の配線層Ｍ１〜Ｍ３が形成されてい
る。半導体基板１の主面近傍には、たとえばＣＶＤ法に
よるシリコン酸化膜を浅溝内に埋め込んで形成された素
子分離領域２を有する。素子分離領域２で囲まれた半導
体基板１の領域には、ｐ型ウェル３およびｎ型ウェル４
が形成され、ＭＩＳＦＥＴＱｎ、Ｑｐの活性領域とな
る。

【００３２】ＭＩＳＦＥＴＱｎ、Ｑｐは、各々ｐ型ウェ
ル３およびｎ型ウェル４の主面上に、ゲート絶縁膜５を
介して形成されたゲート電極６と、ゲート電極６下の半
導体基板１のチャネル領域を挟んで形成された不純物半
導体領域７とから構成される。

【００３３】ゲート絶縁膜５は、たとえば熱ＣＶＤ法に
より形成されたシリコン酸化膜からなり、５〜２０ｎｍ
程度の膜厚を有する。

【００３４】ゲート電極６は、たとえばＣＶＤ法により
形成された多結晶シリコン膜からなる。多結晶シリコン
膜は、不純物が高濃度にドープされてもよく、また、そ
の上部にタングステン（Ｗ）、コバルト（Ｃｏ）、チタ
ン（Ｔｉ）等のメタルシリサイド膜が形成されてもよ
い。さらに、窒化チタン膜（ＴｉＮ）、窒化タングステ
ン膜（ＷＮ）等のバリア膜を介して多結晶シリコン膜の
上部にタングステン膜（Ｗ）、タンタル膜（Ｔａ）等の
メタル膜が形成されてもよい。このように多結晶シリコ
ン膜とメタルシリサイド膜あるいはメタル膜とでゲート
電極６を構成することにより、ゲート電極６の抵抗値を
低減し、半導体装置の性能を向上できる。

【００３５】不純物半導体領域７は、ＭＩＳＦＥＴＱｎ
あるいはＱｐのソース・ドレイン領域として機能するも
のであり、不純物半導体領域７には、ＭＩＳＦＥＴＱｎ
あるいはＱｐの導電型の応じた不純物がドープされる。
すなわち、ｎチャネル型のＭＩＳＦＥＴＱｎの不純物半
導体領域７にはｎ型の導電型を示す不純物たとえばリン
（Ｐ）またはヒ素（Ａｓ）が、ｐチャネル型のＭＩＳＦ
ＥＴＱｐの不純物半導体領域７にはｐ型の導電型を示す
不純物たとえばボロン（Ｂ）がドープされる。なお、不
純物半導体領域７は、低濃度不純物半導体領域と高濃度
不純物半導体領域とからなるＬＤＤ（Lightly Doped Dr
ain ）構造とすることもできる。

【００３６】ゲート電極６の上面にはキャップ絶縁膜８
が形成され、側面にはサイドウォールスペーサ９が形成
される。キャップ絶縁膜８およびサイドウォールスペー
サ９は、たとえばＣＶＤ法により形成されたシリコン酸
化膜とすることができる。

【００３７】ＭＩＳＦＥＴＱｎあるいはＱｐおよび半導
体基板１上には層間絶縁膜１０が形成されている。層間
絶縁膜１０は、たとえばＣＶＤ法により形成されたシリ
コン酸化膜からなる。層間絶縁膜１０には、ＰＳＧ（Ph
ospho-silicate-glass）、ＢＰＳＧ（Boro-Phospho-sil
icate-glass ）、ＳＯＧ（Spin On Glass ）等が含まれ
てもよい。

【００３８】ＭＩＳＦＥＴＱｎあるいはＱｐのソース・
ドレイン領域である不純物半導体領域７上の層間絶縁膜
１０には接続孔１１が形成され、その接続孔１１内には
接続部材１２が形成されている。

【００３９】接続孔１１は、フォトリソグラフィおよび
エッチング技術を用いて形成できる。また、接続部材１
２は、たとえばスパッタ法によるタングステン膜および
ブランケットＣＶＤ法によるタングステン膜の積層膜を
接続孔１１内および層間絶縁膜１０上に形成し、その後
たとえばＣＭＰ（Chemical Mechanical Polishing ）法
により不要な層間絶縁膜１０上のタングステン膜を除去
して形成できる。不要なタングステン膜の除去にはエッ
チバック法を用いてもよい。なお、接続孔１１の径およ
び深さを例示すれば、たとえば径を0.５μｍ、深さを１
μｍとすることができる。

【００４０】接続部材１２および層間絶縁膜１０上に
は、第１層配線１３（Ｍ１）およびダミー配線１４が形
成されている。第１層配線１３およびダミー配線１４は
後に説明するように、同一のフォトリソグラフィ工程で
同時に形成される。その材質は、たとえばスパッタ法ま
たはＣＶＤ法によるタングステン膜とすることができ
る。

【００４１】第１層配線１３には、通常の配線の他に、
接続部材１２および後に説明する接続部材１７との間に
形成される貫通スルーホール部配線１３ｂが含まれる。
貫通スルーホール部配線１３ｂは、その下部の接続部材
１２と上部の接続部材１７とで挟まれた導電部材であ
り、接続部材１２と接続部材１７との平面位置が一致し
ている場合にその平面位置に形成される。すなわち、接
続部材１２と接続部材１７とで貫通スルーホールが形成
されている場合に、その接続部材間を接続する第１層配
線１３の部分が貫通スルーホール部配線１３ｂと定義で
きる。貫通スルーホール部配線１３ｂは、他の配線部分
の一部として形成される場合もあるが、他の配線部分の
一部にならない場合、つまり、下部の接続部材１２と上
部の接続部材１７とを接続する機能のみを持つ場合に
は、そのパターン面積が極めて小さな微小パターンとな
る。このため、何ら対策を施さない場合には、その微小
パターンのフォトリソグラフィによる正確なパターン形
成が困難となり、パターンが小さく加工されて接続部材
１２と接続部材１７の電気的な接続が不良あるいは信頼
性に乏しいものとなる。この問題点は前記したとおりで
ある。

【００４２】しかし、本実施の形態では、貫通スルーホ
ール部配線１３ｂの周辺にダミー配線１４が形成されて
いる。図２は、図１のII部における第１層配線１３およ
びダミー配線１４部分の平面図である。図２に示すよう
に、ダミー配線１４は、貫通スルーホール部配線１３ｂ
とほぼ同一のパターンで形成され、貫通スルーホール部
配線１３ｂの周辺に配置されている。また、ダミー配線
１４が形成されるピッチは、第１層配線１３のピッチと
同じであり、ダミー配線１４の幅も第１層配線１３の幅
と同じである。このように、ダミー配線１４が貫通スル
ーホール部配線１３ｂの周辺に配置されるため、貫通ス
ルーホール部配線１３ｂは、微小パターンではあるが孤
立したパターンとはならない。よって、隣接するダミー
配線１４の影響により、フォトリソグラフィの光が通常
のラインアンドスペース部分と同様に露光され、パター
ンが小さくなることなく正常にパターニングされる。こ
れにより、接続部材１２と接続部材１７との間の貫通ス
ルーホール部配線１３ｂが正確に形成されて接続部材１
２と接続部材１７に電気的に接続され、半導体装置の歩
留まりおよび信頼性を向上できる。

【００４３】なお、図２において８個あるダミー配線１
４は、何れも正確にパターニングされた状態を図示して
いるが、実際には丸みを帯びて加工させることは言うま
でもない。また、図２において、右上部分および右下部
分（Ａ部）には、隣接部材が存在しないため、より大き
く丸みを帯びて、つまり大きく削れてパターニングさ
れ、図示のように正確には加工されない。しかし、この
部分はダミー配線１４であるから、半導体装置の性能、
歩留まりには何ら影響しない。

【００４４】また、図１および２から明らかに、ダミー
配線１４は、他の導電部材に何ら接続されず、電気的に
フローティング状態になっている。すなわち、ダミー配
線１４は、半導体装置の導電部材としては何ら機能しな
い存在である。このため、ダミー配線１４の形状が設計
通りに加工されなくとも半導体装置の機能を損なうこと
がない。逆にいえば、ダミー配線１４の加工形状を犠牲
にして半導体装置の機能実現に必要な部材、特に貫通ス
ルーホール部配線１３ｂの形状加工性を向上することが
本発明であるともいえる。

【００４５】また、通常の配線の一部分として貫通スル
ーホール部配線１３ｂが形成される場合もある。図３
は、図１のIII 部における第１層配線１３およびダミー
配線１４部分の平面図である。図３において、貫通スル
ーホール部配線１３ｂは、通常の第１層配線１３の一部
に含まれている。すなわち、この部分の貫通スルーホー
ル部配線１３ｂは、独立した１個の導電性部材としては
存在しない。しかしながら、このような場合にも、貫通
スルーホール部配線１３ｂの周辺には、ダミー配線１４
が配置される。このように、ダミー配線１４が配置され
ることにより、貫通スルーホール部配線１３ｂの形状、
すなわち、第１層配線１３の端部形状が良好となり、接
続部材１２と接続部材１７との間の導通性能が向上す
る。なお、ダミー配線１４の一部が形成されるべき領域
（Ｂ部）には、第１層配線１３が形成されているため、
この部分にはダミー配線１４は形成されない。このよう
な場合の第１層配線１３およびダミー配線１４のパター
ニングマスクの設計方法については後述する。

【００４６】第１層配線１３およびダミー配線１４上に
は、これを覆う層間絶縁膜１５が形成されている。層間
絶縁膜１５は、たとえばＣＶＤ法により形成されたシリ
コン酸化膜からなる。層間絶縁膜１５には、ＳＯＧ（Sp
in On Glass ）等が含まれてもよい。

【００４７】層間絶縁膜１５には、接続孔１６が形成さ
れ、接続孔１６の内部には接続部材１７が形成される。

【００４８】接続孔１６は、フォトリソグラフィおよび
エッチング技術を用いて形成でき、接続部材１７は、た
とえばスパッタ法あるいはＣＶＤ法による窒化チタン膜
（ＴｉＮ）およびブランケットＣＶＤ法によるタングス
テン膜（Ｗ）の積層膜とすることができる。接続部材１
７の形成には、接続部材１２と同様にＣＭＰ法を用いる
ことができる。なお、接続孔１６の径および深さを例示
すれば、たとえば径を0.５μｍ、深さを１μｍとするこ
とができる。

【００４９】接続部材１７および層間絶縁膜１５上に
は、第２層配線１８（Ｍ２）とダミー配線１９が形成さ
れる。第１層配線１３の場合と同様、第２層配線１８と
ダミー配線１９とは、同一のフォトリソグラフィ工程で
同時に形成される。第２層配線１８およびダミー配線１
９は、たとえばスパッタ法またはＣＶＤ法によるチタン
膜、アルミニウム膜および窒化チタン膜の積層膜とする
ことができる。

【００５０】第２層配線１８には、第１層配線１３と同
様に、通常に配線の他に、貫通スルーホール部配線１８
ｂが含まれる。貫通スルーホール部配線１８ｂは、貫通
スルーホール部配線１３ｂと同様に、接続部材１７と後
に説明する接続部材２２との間に形成される第２層配線
１８の一部である。そして、貫通スルーホール部配線１
８ｂの周辺には、貫通スルーホール部配線１３ｂの場合
と同様にダミー配線１９が形成されている。図１におけ
るV 部はII部と同様であり、その平面図も図２に示す平
面図と同様である。したがって、前記したと同様の作用
によりV 部における貫通スルーホール部配線１８ｂの形
状は、ダミー配線１９の存在により、正常に加工され、
接続部材１７と接続部材２２との間の導電性能を良好に
構成できる。

【００５１】一方、IV部における貫通スルーホール部配
線１８ｂの全ての周辺には、ダミー配線１９は配置され
ない。図４は、図１のIV部における第２層配線１８およ
びダミー配線１９部分の平面図である。図４に示すよう
に、貫通スルーホール部配線１８ｂの周辺のダミー配線
１９が形成されるべき領域（Ｃ部）に通常配線である第
２層配線１８が形成される場合には、ダミー配線１９が
形成されない。このような場合、ダミー配線１９が形成
されなくとも、貫通スルーホール部配線１８ｂの隣接す
る領域には通常配線である第２層配線１８が存在するた
め、貫通スルーホール部配線１８ｂのパターニング不良
が発生することはない。したがって、この場合には、ダ
ミー配線１９は必要でなく、ダミー配線１９が存在しな
くても貫通スルーホール部配線１８ｂは正常にパターニ
ングされ、半導体装置の性能および歩留まりは低下する
ことがない。ただし、図４に示すように、通常配線であ
る第２層配線１８が配置されていない領域にダミー配線
１９を配置することは勿論可能である。この場合には、
さらに貫通スルーホール部配線１８ｂのパターニングを
良好にできる。このような場合の第２層配線１８および
ダミー配線１９のパターニングマスクの設計方法につい
ては後述する。

【００５２】第２層配線１８およびダミー配線１９上に
は、これを覆う層間絶縁膜２０が形成され、層間絶縁膜
２０に接続孔２１が形成される。接続孔２１の内部には
接続部材２２が形成される。層間絶縁膜２０は、層間絶
縁膜１５と同様なシリコン酸化膜とし、接続部材２２
は、接続部材１７と同様に窒化チタン膜およびタングス
テン膜の積層膜とすることができる。接続孔２１は、接
続孔１６と同様に、フォトリソグラフィおよびエッチン
グ技術を用いて形成でき、その径および深さは、接続孔
１６と同様あるいはそれよりも大きく、たとえば径を１
μｍ、深さを２μｍ、とすることができる。

【００５３】接続部材２２および層間絶縁膜２０上に
は、第２層配線１８（Ｍ２）の場合と同様に、第３層配
線２３（Ｍ３）が形成される。なお、図示はしていない
が、必要に応じて第３層配線２３と同時にダミー配線を
形成できる。第３層配線２３は絶縁膜２４で覆われる。
絶縁膜２４はたとえばＣＶＤ法により形成されたシリコ
ン酸化膜あるいはそれとシリコン窒化膜との積層膜と
し、パッシベーション膜とすることができる。

【００５４】なお、図示はしていないが、さらに第４
層、第５層等の配線層を形成して、より多層の配線層を
有する半導体装置としてもよいことは言うまでもない。
この場合、必要に応じて第２層配線１８の場合のような
ダミー配線１９と同様なダミー配線を設けることができ
る。

【００５５】また、ダミー配線１４あるいはダミー配線
１９は、図５示すように、第１層配線１３あるいは第２
層配線１８のピッチＬの２倍の２Ｌを一辺とする正方形
の各辺の中点にのみ配置することもできる。また、図６
示すように、第１層配線１３あるいは第２層配線１８の
ピッチＬの２倍の２Ｌを一辺とする正方形の各頂点にの
み配置することもできる。このような場合にも、貫通ス
ルーホール部配線１３ｂ、１８ｂの加工形状を補正して
加工性能を向上できる。

【００５６】次に、第１層配線１３およびダミー配線１
４のパターン設計方法について説明する。なお、第２層
配線１８およびダミー配線１９のパターン設計方法も同
様であるため説明を省略する。

【００５７】図７は、本実施の形態のパターン設計方法
の一例を示したフローチャートである。

【００５８】まず、通常の設計方法に従い、各パターン
の設計を行う（ステップ７１）。このパターン設計によ
り、半導体装置を製造するための素子分離領域２、ゲー
ト電極６、接続孔１１、第１層配線１３、接続孔１６、
第２層配線１８、接続孔２１および第３層配線のパター
ンが設計される。図１のII部におけるこの段階での第１
層配線１３のパターンを例示すれば、図８のようにな
る。

【００５９】次に、接続孔１１と接続孔１６とが同一座
標にある場合を検索する（ステップ７２）。このような
場合、その座標の第１層配線１３は、貫通スルーホール
（ＴＨ）部配線１３ｂとなっているはずである。

【００６０】次に、貫通スルーホール（ＴＨ）部配線１
３ｂのパターンを貫通スルーホール（ＴＨ）用セルに置
き換える（ステップ７３）。貫通スルーホール用セル
は、図９に示すように、貫通スルーホール部配線１３ｂ
の周辺にダミー配線１４が配置されたものとして定義す
る。ダミー配線１４の個々の形状は第１層配線１３の幅
を一辺とする正方形とし、ダミー配線１４が配置される
ピッチは、第１層配線１３のピッチと同じにする。この
ように、本設計方法では、貫通スルーホール部配線１３
ｂを貫通スルーホール用セルで置き換えるだけの操作に
より、補正処理を行うことができ、複雑なＤＡ（自動設
計）処理を行う必要がない。つまり、貫通スルーホール
用セルをシンボリックに扱うのみで目的を達成できる。
このため、設計における処理負担が少なく、設計を簡便
に行うことができる。

【００６１】次に、第１層配線１３のパターンと貫通ス
ルーホール用セルとをＡＮＤ演算により合成して、第１
層配線１３およびダミー配線１４のマスクパターンを生
成する（ステップ７４）。この段階のマスクパターンを
図１０に例示する。

【００６２】なお、上記の説明では、図１のII部を例に
とって説明したが、貫通スルーホール用セルのダミー配
線１４が通常の配線と重なる場合、たとえば図１のIV部
についても同様に設計できる。

【００６３】すなわち、前記ステップ７１の段階におけ
るIV部の第２層配線を例示すれば図１１のようになる。
ステップ７２により検索された座標位置の第２層配線は
貫通スルーホール部配線１８ｂであり、隣接する第２層
配線１８が存在する。ここで、図９に示すと同様な貫通
スルーホール用セルを貫通スルーホール部配線１８ｂと
置換して配置する。この結果、図１２に示すように、ダ
ミー配線１９の一部は、貫通スルーホール部配線１８ｂ
に隣接する第２層配線１８に重なる。このようにダミー
配線１９が第２層配線１８と完全に重なるのは、ダミー
配線１９の幅およびピッチを第２層配線１８と同一に定
義しているためであり、この結果、設計段階における検
証作業が必要でなく、設計処理の負担を低減できる。

【００６４】さらに、ステップ７４でＯＲ演算を行った
後のパターンを例示すれば図１３のとおりであり、第２
層配線１８と重なったダミー配線１９のパターンは消失
する。

【００６５】このように本実施の形態の設計方法を用い
れば、第１層配線１３およびダミー配線１４、あるい
は、第２層配線１８およびダミー配線１９のマスクパタ
ーンを簡便に形成できる。なお、図１のIII 部について
も同様に設計できる。また、図９に示す貫通スルーホー
ル用セルに代えて、図１４に示すような、貫通スルーホ
ール用補正パターンを用いることができる。この場合
は、ステップ７３において貫通スルーホール用セルに置
き換えるのではなく、貫通スルーホール用補正パターン
を付加する操作を行う。

【００６６】次に、本実施の形態の半導体装置の製造方
法を説明する。図１５〜図２２は、本実施の形態の製造
方法の一例を工程順に示した断面図である。

【００６７】まず、ｐ^-形の単結晶シリコンからなる半
導体基板１を用意し、素子分離領域２が形成される領域
の開口を有するフォトレジスト膜をパターニングし、半
導体基板１に浅溝を形成する。次に、フォトレジスト膜
を除去し、前記浅溝を埋め込むシリコン酸化膜を半導体
基板１の全面に堆積して、このシリコン酸化膜をＣＭＰ
法により研磨する。これにより浅溝以外の領域の半導体
基板１上の前記シリコン酸化膜を除去して浅溝内に素子
分離領域２を形成する。

【００６８】次に、ｐ型ウェル３が形成される領域に開
口を有するフォトレジスト膜をパターニングし、このフ
ォトレジスト膜をマスクとして、ｐ形の導電形にするた
めの不純物、たとえばボロンをイオン注入する。前記フ
ォトレジスト膜を除去した後、ｎ型ウェル４が形成され
る領域に開口を有するフォトレジスト膜をパターニング
し、このフォトレジスト膜をマスクとして、ｎ形の導電
形にするための不純物、たとえばリンをイオン注入す
る。さらに、前記フォトレジスト膜を除去した後、半導
体基板１に熱処理を施して前記不純物を活性化し、ｐ型
ウェル３およびｎ型ウェル４を形成する（図１５）。

【００６９】次に、半導体基板１の主面上にゲート絶縁
膜５となるシリコン酸化膜、ゲート電極６となる多結晶
シリコン膜およびキャップ絶縁膜８となるシリコン酸化
膜を順次堆積して積層膜を形成し、フォトリソグラフィ
によりパターニングされたフォトレジスト膜をマスクと
して前記積層膜をエッチングし、ゲート絶縁膜５、ゲー
ト電極６およびキャップ絶縁膜８を形成する。ゲート絶
縁膜５はたとえば熱ＣＶＤ法により堆積することがで
き、ゲート電極６はＣＶＤ法により形成することができ
るが、その抵抗値を低減するためにｎ形の不純物（例え
ばＰ）をドープしてもよい。なお、ゲート電極６の上部
にＷＳｉ_x、ＭｏＳｉ_x、ＴｉＳｉ_x、ＴａＳｉ_xなど
の高融点金属シリサイド膜を積層してもよく、窒化チタ
ン（ＴｉＮ）、窒化タングステン（ＷＮ）等のバリア層
を介してタングステン（Ｗ）、モリブデン（Ｍｏ）、チ
タン（Ｔｉ）、タンタル（Ｔａ）等の金属層を形成して
もよい。キャップ絶縁膜８はたとえばＣＶＤ法により堆
積することができる。

【００７０】次に、ｎチャネル型のＭＩＳＦＥＴＱｎが
形成される領域に開口を有するフォトレジスト膜をパタ
ーニングし、このフォトレジスト膜とキャップ絶縁膜８
とをマスクとしてｎ型の導電型の不純物、たとえばリン
をイオン注入し、ＭＩＳＦＥＴＱｎの不純物半導体領域
７をゲート電極６に対して自己整合的に形成する。前記
フォトレジスト膜を除去した後、ｐチャネル型のＭＩＳ
ＦＥＴＱｐが形成される領域に開口を有するフォトレジ
スト膜をパターニングし、このフォトレジスト膜とキャ
ップ絶縁膜８とをマスクとしてｐ型の導電型の不純物、
たとえばボロンをイオン注入し、ＭＩＳＦＥＴＱｐの不
純物半導体領域７をゲート電極６に対して自己整合的に
形成する。さらに、半導体基板１上にＣＶＤ法で酸化シ
リコン膜を堆積した後、反応性イオンエッチング（ＲＩ
Ｅ）法でこの酸化シリコン膜を異方性エッチングするこ
とにより、ゲート電極６の側壁にサイドウォールスペー
サ９を形成する（図１６）。なお、さらに、フォトレジ
スト膜、キャップ絶縁膜８およびサイドウォールスペー
サ９をマスクとして不純物半導体領域７にその導電型に
応じた不純物を高濃度にイオン注入し、いわゆるＬＤＤ
構造の不純物半導体領域を形成してもよい。

【００７１】また、この段階で、不純物半導体領域７の
表面に、タングステンまたはコバルトのシリサイド膜を
形成し、不純物半導体領域７のシート抵抗および接続部
材１２との接触抵抗を低減するようにしてもよい。

【００７２】次に、半導体基板１上にスパッタ法または
ＣＶＤ法で酸化シリコン膜を堆積し、層間絶縁膜１０を
形成する。層間絶縁膜１０の表面は、ＣＭＰ法を用いて
平坦化することができる。さらに、半導体基板１の主面
の不純物半導体領域７上の層間絶縁膜１０に、フォトリ
ソグラフィ技術およびエッチング技術を用いて接続孔１
１を開口する。その後、スパッタ法によりタングステン
膜を堆積し、さらにブランケットＣＶＤ法によりタング
ステン膜を堆積し、さらに、接続孔１１以外の層間絶縁
膜１０上のタングステン膜をＣＭＰ法により除去して接
続部材１２を形成する（図１７）。

【００７３】次に、半導体基板１の全面にタングステン
膜を堆積し、このタングステン膜を前記した第１層配線
１３およびダミー配線１４のマスクパターンを用いて、
フォトリソグラフィおよびエッチング技術によりパター
ニングする。これにより第１層配線１３およびダミー配
線１４を形成する（図１８）。なお、ダミー配線１４の
配置は、前記したマスクパターンのとおり、第１層配線
１３の貫通スルーホール部配線１３ｂの周りに配置され
る。このときの平面図は、前記した図２または図３のよ
うになる。また、このように第１層配線１３の貫通スル
ーホール部配線１３ｂの周りにダミー配線１４が配置さ
れるため、貫通スルーホール部配線１３ｂのパターニン
グが正確に行われる。すなわち、隣接部材の不存在によ
る露光不足等に起因したパターニング不良が発生しな
い。これにより、貫通スルーホール部配線１３ｂが微小
なパターンであっても、ほぼ設計通りに加工され、接続
部材１２と接続部材１７との電気的接続が確実に行われ
る。この結果、半導体装置の性能と歩留まりを向上でき
る。

【００７４】次に、前記層間絶縁膜１０と同様に層間絶
縁膜１５を形成し、接続孔１１と同様に層間絶縁膜１５
に接続孔１６を形成する。その後、窒化チタン膜をスパ
ッタ法またはＣＶＤ法により堆積し、さらに、タングス
テン膜をスパッタ法またはＣＶＤ法により堆積する。さ
らに、接続孔１６以外の層間絶縁膜１５上のタングステ
ン膜および窒化チタン膜をＣＭＰ法により除去して接続
部材１７を形成する（図１９）。

【００７５】次に、半導体基板１の全面にチタン膜、ア
ルミニウム膜および窒化チタン膜の積層膜を堆積し、こ
の積層膜を前記した第２層配線１８およびダミー配線１
９のマスクパターンを用いて、フォトリソグラフィおよ
びエッチング技術によりパターニングする。これにより
第２層配線１８およびダミー配線１９を形成する（図２
０）。なお、ダミー配線１９の配置は、前記したマスク
パターンのとおり、第２層配線１８の貫通スルーホール
部配線１８ｂの周りに配置される。このときの平面図
は、前記した図４のようになる。また、このように第２
層配線１８の貫通スルーホール部配線１８ｂの周りにダ
ミー配線１９が配置されるため、貫通スルーホール部配
線１８ｂのパターニングが正確に行われることは第１層
配線１３の場合と同様である。

【００７６】次に、層間絶縁膜１０、１５と同様に、層
間絶縁膜２０を形成し、接続孔１１、１６と同様に層間
絶縁膜２０に接続孔２１を形成する。その後、接続部材
１７と同様に、接続部材２２を形成する（図２１）。さ
らに、第２層配線１８と同様に、チタン膜、アルミニウ
ム膜および窒化チタン膜の積層膜を堆積し、この積層膜
をパターニングして第３層配線２３を形成する（図２
２）。なお、さらに配線層を形成する場合には、このと
きにダミー配線を配置してもよい。

【００７７】最後に、絶縁膜２４を堆積して図１に示す
半導体装置がほぼ完成する。

【００７８】本実施の形態の製造方法によれば、前記し
たダミー配線のパターンを含むマスクパターンを用い
て、貫通スルーホール部分の配線の形成を確実に行い、
接続部材間の電気的な接続信頼性を向上し、半導体装置
の性能と歩留まりの向上を図ることができる。

【００７９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００８０】たとえば、本実施の形態で説明した配線お
よび接続部材の材質あるいは寸法は例示であり、これに
限定されるわけではない。たとえば配線としてタングス
テン、アルミニウム以外の材料、たとえば銅等を用いて
もよい。また、接続部材として、タングステン以外の材
料、たとえばアルミニウム、銅、窒化チタン等を用いて
もよい。

【００８１】また、貫通スルーホール用セルとして、図
９に用いたようなセルに限らず、そのピッチを配線ピッ
チの５倍以下の整数倍としてもよい。このように隣接す
る位置よりも遠くにダミー配線が存在しても、ある程度
の補正の効果は期待できる。

【００８２】また、補正用のパターンとして、単に、貫
通スルーホール部配線１３ｂ、１８ｂの面積を大きくす
る補正を行うことも可能である。

【００８３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００８４】（１）配線層内の孤立パターンのパターニ
ングを良好にし、第１および第２接続孔の位置が一致す
る場合（貫通スルーホールの場合）の接続信頼性を向上
できる。

【００８５】（２）貫通スルーホールの場合の接続抵抗
を低減できる。

【００８６】（３）貫通スルーホールの場合のプロセス
マージンを向上できる。

【００８７】（４）貫通スルーホールの場合の補正され
たマスク設計を簡便に行うことができる。

【００８８】（５）半導体装置の性能および歩留まりを
向上できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の一例
を示した断面図である。

【図２】図１のII部における第１層配線およびダミー配
線部分を示した平面図である。

【図３】図１のIII 部における第１層配線およびダミー
配線部分を示した平面図である。

【図４】図１のIV部における第２層配線およびダミー配
線部分を示した平面図である。

【図５】第１または第２層配線およびダミー配線部分の
他の例を示した平面図である。

【図６】第１または第２層配線およびダミー配線部分の
さらに他の例を示した平面図である。

【図７】本発明の一実施の形態であるパターン設計方法
の一例を示したフローチャートである。

【図８】パターン設計途中の配線層の一例を示した平面
図である。

【図９】貫通スルーホール用セルの一例を示した平面図
である。

【図１０】本実施の形態のパターン設計方法による配線
パターンの一例を示した平面図である。

【図１１】パターン設計途中の配線層の他の例を示した
平面図である。

【図１２】パターン設計途中の配線層の他の例を示した
平面図である。

【図１３】本実施の形態のパターン設計方法による配線
パターンの他の例を示した平面図である。

【図１４】貫通スルーホール用補正パターンの一例を示
した平面図である。

【図１５】本発明の実施の形態である製造方法の一例を
工程順に示した断面図である。

【図１６】本発明の実施の形態である製造方法の一例を
工程順に示した断面図である。

【図１７】本発明の実施の形態である製造方法の一例を
工程順に示した断面図である。

【図１８】本発明の実施の形態である製造方法の一例を
工程順に示した断面図である。

【図１９】本発明の実施の形態である製造方法の一例を
工程順に示した断面図である。

【図２０】本発明の実施の形態である製造方法の一例を
工程順に示した断面図である。

【図２１】本発明の実施の形態である製造方法の一例を
工程順に示した断面図である。

【図２２】本発明の実施の形態である製造方法の一例を
工程順に示した断面図である。

【符号の説明】１半導体基板２素子分離領域３ｐ型ウェル４ｎ型ウェル５ゲート絶縁膜６ゲート電極７不純物半導体領域８キャップ絶縁膜９サイドウォールスペーサ１０層間絶縁膜１１接続孔１２接続部材１３第１層配線１３ｂ貫通スルーホール部配線１４ダミー配線１５層間絶縁膜１６接続孔１７接続部材１８第２層配線１８ｂ貫通スルーホール部配線１９ダミー配線２０層間絶縁膜２１接続孔２２接続部材２３第３層配線２４絶縁膜ＬピッチＱｎＭＩＳＦＥＴＱｐＭＩＳＦＥＴ

Claims

【特許請求の範囲】

【請求項１】（ａ）半導体基板の主面に半導体素子を
形成し、または、さらに第（Ｎ−１）層配線を形成する
工程、（ｂ）前記半導体素子または第（Ｎ−１）層配線を覆う
第１層間絶縁膜を形成し、前記半導体素子を構成する前
記半導体基板の不純物半導体領域または第（Ｎ−１）層
配線に接続するための接続孔を前記第１層間絶縁膜に開
口し、前記接続孔内に前記不純物半導体領域または第
（Ｎ−１）層配線に電気的に接続される第１接続部材を
形成する工程、（ｃ）前記第１層間絶縁膜および第１接続部材上に、前
記第１接続部材に電気的に接続される第Ｎ層配線を形成
する工程、（ｄ）前記第Ｎ層配線を覆う第２層間絶縁膜を形成し、
前記第Ｎ層配線に接続するための接続孔を前記第２層間
絶縁膜に開口し、前記接続孔内に前記第Ｎ層配線に電気
的に接続される第２接続部材を形成する工程、を含む半
導体装置の製造方法であって、前記（ｃ）工程において、前記第１接続部材と前記第２
接続部材とが前記半導体基板に平行な平面内においてほ
ぼ同一位置に形成される場合における、その第１および
第２接続部材間に形成されることとなる前記第Ｎ層配線
の部分（貫通スルーホール部）の周辺には、前記第Ｎ層
配線とともにダミー配線が形成されることを特徴とする
半導体装置の製造方法。
【請求項２】請求項１記載の半導体装置の製造方法で
あって、前記ダミー配線は、前記貫通スルーホール部を中心とす
る正方形の各頂点および前記正方形の各辺の中点を中心
として配置される第１の構成、前記正方形の各頂点を中
心として配置される第２の構成、前記正方形の各辺の中
点を中心として配置される第３の構成、の何れか構成を
有することを特徴とする半導体装置の製造方法。
【請求項３】請求項１または２記載の半導体装置の製
造方法であって、前記ダミー配線は、前記第Ｎ層配線のピッチと同一ピッ
チ、または前記第Ｎ層配線のピッチの２〜５倍のピッチ
で形成されることを特徴とする半導体装置の製造方法。
【請求項４】請求項１、２または３記載の半導体装置
の製造方法であって、前記ダミー配線は、前記第Ｎ層配線の幅を１辺とする正
方形状のパターンを用いてパターニングされることを特
徴とする半導体装置の製造方法。
【請求項５】請求項１記載の半導体装置の製造方法で
あって、前記ダミー配線の形成されるべき位置に前記第Ｎ層配線
として機能する配線が形成される場合には前記ダミー配
線は形成されないことを特徴とする半導体装置の製造方
法。
【請求項６】半導体基板の主面または第（Ｎ−１）層
配線上に電気的に接続して形成される第１接続部材と、
前記第１接続部材上に電気的に接続して形成される第Ｎ
層配線と、前記第Ｎ層配線上に電気的に接続して形成さ
れる第２接続部材とを有する半導体装置の設計方法であ
って、前記第１接続部材の座標と前記第２接続部材の座標とが
一致する条件を満たす座標を検索する第１のステップ
と、前記座標における前記第Ｎ層配線パターン（貫通スルー
ホール部中間配線）を、貫通スルーホール用セルに置換
する、または、前記貫通スルーホール部中間配線に貫通
スルーホール用補正パターンを付加する、ことによって
前記第Ｎ層配線パターンを補正する第２のステップと、
を含むことを特徴とする半導体装置の設計方法。
【請求項７】請求項６記載の半導体装置の設計方法で
あって、前記貫通スルーホール用セルは、前記貫通スルーホール
用補正パターンの中心に前記貫通スルーホール部中間配
線を配置したものであり、前記貫通スルーホール用補正パターンは、前記貫通スル
ーホール部中間配線を中心とする正方形の各頂点および
各辺の中心、または各頂点、または各辺の中心にダミー
パターンが配置されたものであることを特徴とする半導
体装置の設計方法。
【請求項８】請求項７記載の半導体装置の設計方法で
あって、前記正方形の１辺は、前記第Ｎ層配線パターンのピッチ
の１０倍までを限度とする偶数倍であり、前記ダミーパ
ターンは、前記第Ｎ層配線パターンの幅を１辺とする正
方形であることを特徴とする半導体装置の設計方法。
【請求項９】半導体基板の主面または第（Ｎ−１）層
配線上に電気的に接続して形成される第１接続部材と、
前記第１接続部材上に電気的に接続して形成される第Ｎ
層配線と、前記第Ｎ層配線上に電気的に接続して形成さ
れる第２接続部材とを有する半導体装置であって、前記第１接続部材と前記第２接続部材とが前記半導体基
板に平行な面内においてほぼ同一な位置に配置されてい
る場合には、その第１および第２接続部材間の貫通スル
ーホール部の同一層内における周辺には、ダミー配線ま
たは前記貫通スルーホール部以外の第Ｎ層配線が形成さ
れていることを特徴とする半導体装置。
【請求項１０】請求項９記載の半導体装置であって、前記ダミー配線は、前記第１接続部材、第Ｎ層配線およ
び第２接続部材とは電気的に接続されず、フローティン
グ状態であることを特徴とする半導体装置。