JPH01207976A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01207976A JPH01207976A JP3333188A JP3333188A JPH01207976A JP H01207976 A JPH01207976 A JP H01207976A JP 3333188 A JP3333188 A JP 3333188A JP 3333188 A JP3333188 A JP 3333188A JP H01207976 A JPH01207976 A JP H01207976A
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- 239000000758 substrate Substances 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 230000006378 damage Effects 0.000 abstract description 3
- 230000005669 field effect Effects 0.000 description 7
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に高電圧印加条件下で動
作し、さらに低オン抵抗、高耐圧の電界効果トランジス
タを多数集積する必要がある出力用集積回路に関する。
作し、さらに低オン抵抗、高耐圧の電界効果トランジス
タを多数集積する必要がある出力用集積回路に関する。
従来、この種の半導体集屑回路には、第3図に示すよう
に、ゲート電極をストライプ状に配置していた横型電界
効果トランジスタがあった。すなわち、基板8上のウェ
ル領域1上に複数条のゲート電極6が設けられ、このゲ
ート電極6の両側のウェル1内にはベース領域2、高濃
度ドレイン領域4が交互に設けられ、ベース領域2内に
はソース領域3がベース領域2の端部より所定の間隔離
間して設けられ、高濃度ドレイン領域4上にはドレイン
電極5が設けられ、ベース領域2及びソース領域3上に
はソース電極7が設けられ、ベース領域2.ソース領域
3.高濃度ドレイン領域4゜ドレイン電極5.ゲート電
極6.ソース電極7はいずれも直線形状となっていた。
に、ゲート電極をストライプ状に配置していた横型電界
効果トランジスタがあった。すなわち、基板8上のウェ
ル領域1上に複数条のゲート電極6が設けられ、このゲ
ート電極6の両側のウェル1内にはベース領域2、高濃
度ドレイン領域4が交互に設けられ、ベース領域2内に
はソース領域3がベース領域2の端部より所定の間隔離
間して設けられ、高濃度ドレイン領域4上にはドレイン
電極5が設けられ、ベース領域2及びソース領域3上に
はソース電極7が設けられ、ベース領域2.ソース領域
3.高濃度ドレイン領域4゜ドレイン電極5.ゲート電
極6.ソース電極7はいずれも直線形状となっていた。
上述した従来の横型電界効果トランジスタは、ソース領
域3とベース領域2がストライプ状に配置されている為
、ソース領域3の外側のベース領域2の表面に形成され
るチャンネルの単位面積当りのチャンネル幅を大門くす
るには、高度なプロセス技術を用いて微細化を行い、設
計ルールを小さくしなげればならない欠点がある。
域3とベース領域2がストライプ状に配置されている為
、ソース領域3の外側のベース領域2の表面に形成され
るチャンネルの単位面積当りのチャンネル幅を大門くす
るには、高度なプロセス技術を用いて微細化を行い、設
計ルールを小さくしなげればならない欠点がある。
本発明の横型電界効果トランジスタは従来ゲート電極を
ストライプ状に配置していたものを曲折する線状に形成
し、さらにドレイン電極コンタクト及びソース電極コン
タクトも従来ストライプ状にしていたものをそれぞれ互
い違いに取る事で設計ルールを小さくさせる事なく単位
面積当りのチャンネル幅を大きくでき、より高性能な横
型電界効果トランジスタを実現できる。
ストライプ状に配置していたものを曲折する線状に形成
し、さらにドレイン電極コンタクト及びソース電極コン
タクトも従来ストライプ状にしていたものをそれぞれ互
い違いに取る事で設計ルールを小さくさせる事なく単位
面積当りのチャンネル幅を大きくでき、より高性能な横
型電界効果トランジスタを実現できる。
すなわち、本発明によれば
i)本構造はゲート電極を多角形状に配置させドレイン
電極コンタクト、ソース電極コンタクトをそれぞれ互い
違いに取る事で従来と同様な設計ルールを用いても単位
面積当りのチャンネル幅を2倍以上大きくする事が可能
になり、ii) ゲート電極で被われている所以外の
ドレイン領域の表面部を全て高濃度にする事でドレイン
電極コンタクトをストライプ状にしなくてもそれ以上の
高破壊耐量を確保できる。
電極コンタクト、ソース電極コンタクトをそれぞれ互い
違いに取る事で従来と同様な設計ルールを用いても単位
面積当りのチャンネル幅を2倍以上大きくする事が可能
になり、ii) ゲート電極で被われている所以外の
ドレイン領域の表面部を全て高濃度にする事でドレイン
電極コンタクトをストライプ状にしなくてもそれ以上の
高破壊耐量を確保できる。
すもので、第1図(a)は、本実施例の横型電界効果ト
ランジスタの平面図、第1図(b) 、 (C)はそれ
ぞれ第1図(a)のAA’線、BB’線断面図である。
ランジスタの平面図、第1図(b) 、 (C)はそれ
ぞれ第1図(a)のAA’線、BB’線断面図である。
1はウェル領域、2はベース領域、3はソース領域、4
は高濃度ドレイン領域、5はドレイン電極、6はゲート
電極、7はソース電極、8は基板領域、9はドレインコ
ンタクト、10はソースコンタクトである。
は高濃度ドレイン領域、5はドレイン電極、6はゲート
電極、7はソース電極、8は基板領域、9はドレインコ
ンタクト、10はソースコンタクトである。
本実施例の特徴は、従来第3図の様にゲート電極をスト
ライプ状に配置していたものを曲折する線状にし、さら
にソース電極コンタクト9ドレイン電極コンタクト10
を互い違いに取る事で面積効率を高める事にある。又、
従来コンタクト部のみ高濃度ドレイン領域4を設けてい
たものをドレイン領域全体へ広げる事で破壊耐量低下を
防止して、従来より低オン抵抗、高破壊耐量の素子を実
現できる。
ライプ状に配置していたものを曲折する線状にし、さら
にソース電極コンタクト9ドレイン電極コンタクト10
を互い違いに取る事で面積効率を高める事にある。又、
従来コンタクト部のみ高濃度ドレイン領域4を設けてい
たものをドレイン領域全体へ広げる事で破壊耐量低下を
防止して、従来より低オン抵抗、高破壊耐量の素子を実
現できる。
すなわち、基板領域8上のウェル領域11内に、複数条
からなるベース領域2が設けられ、このベース領域2の
各条は複数の幅広の部分と幅の狭い部分とを交互に有し
、任意の条の幅広の部分は隣接する条の幅広の部分と、
幅の狭い部分は隣接する条の幅の狭い部分とそれぞれ対
面して設けられている。さらにウェル領域11内に複数
条からなる高濃度ドレイン領域4が設けられ、この高濃
度ドレイン領域4の各条は、ベース領域2の各条間に1
条ずつ設けられ、そしてドレイン領域4の条とこのドレ
イン領域に隣接するベース領域の条はこれらの条の延在
方向に一定の間隔が保たれている。ドレイン領域4の各
条は複数の幅広の部分と幅の狭い部分とを交互に有し、
ドレイン領域4の各条の幅広の部分は隣接するベース領
域2の幅が狭い部分と、ドレイン領域4の各条の幅が狭
い部分はベース領域2の幅広の部分とそれぞれ対面して
設けられている。
からなるベース領域2が設けられ、このベース領域2の
各条は複数の幅広の部分と幅の狭い部分とを交互に有し
、任意の条の幅広の部分は隣接する条の幅広の部分と、
幅の狭い部分は隣接する条の幅の狭い部分とそれぞれ対
面して設けられている。さらにウェル領域11内に複数
条からなる高濃度ドレイン領域4が設けられ、この高濃
度ドレイン領域4の各条は、ベース領域2の各条間に1
条ずつ設けられ、そしてドレイン領域4の条とこのドレ
イン領域に隣接するベース領域の条はこれらの条の延在
方向に一定の間隔が保たれている。ドレイン領域4の各
条は複数の幅広の部分と幅の狭い部分とを交互に有し、
ドレイン領域4の各条の幅広の部分は隣接するベース領
域2の幅が狭い部分と、ドレイン領域4の各条の幅が狭
い部分はベース領域2の幅広の部分とそれぞれ対面して
設けられている。
ベース領域2の各条内には、ソース領域3が、ベース領
域2の各条の両端部より一定の間隔を保ち、各条の延在
方向に沿って設けられている。
域2の各条の両端部より一定の間隔を保ち、各条の延在
方向に沿って設けられている。
ベース領域2の両端部より一定の間隔を保ってソース領
域3が設けられているから、ソース領域3の外側のベー
ス領域2の表面に形成されるチャンネルは、ベース領域
20条の延在方向で一定に保たれている。また、このベ
ース領域2の各条は複数の幅広の部分と幅が狭い部分を
有して延在しているから、延在方向の単位長当りのチャ
ンネル幅を、ベース領域2の条を直線上に設けた場合に
比べて大きくとれる。従ってチャンネル長が各条の延在
方向で一定であることと相まって、単位面積当りのドレ
イン電流をより多く流すことができソース領域3上の所
定部分と高濃度ドレイン領域4の所定部分との間にゲー
ト電極6が一定の幅をもって設けられている。ゲート電
極6は幅広の部分を幅の狭い部分を有するベース領域2
及び高濃度ドレイン領域4に沿って設けられているので
、折れ曲がった形状で延在する。
域3が設けられているから、ソース領域3の外側のベー
ス領域2の表面に形成されるチャンネルは、ベース領域
20条の延在方向で一定に保たれている。また、このベ
ース領域2の各条は複数の幅広の部分と幅が狭い部分を
有して延在しているから、延在方向の単位長当りのチャ
ンネル幅を、ベース領域2の条を直線上に設けた場合に
比べて大きくとれる。従ってチャンネル長が各条の延在
方向で一定であることと相まって、単位面積当りのドレ
イン電流をより多く流すことができソース領域3上の所
定部分と高濃度ドレイン領域4の所定部分との間にゲー
ト電極6が一定の幅をもって設けられている。ゲート電
極6は幅広の部分を幅の狭い部分を有するベース領域2
及び高濃度ドレイン領域4に沿って設けられているので
、折れ曲がった形状で延在する。
ドレイン電極コンタクト9は高濃度ドレイン領域4の各
条の幅広の部分にそれぞれ設けられ、ソース電極コンタ
クト10はベース領域2の各条の幅広の部分にそれぞれ
設けられている。このように、コンタクト領域を幅広の
部分に設けられているから、各条令面にコンタクト領域
を設けた場合に比較して、より微細加工が行なえるよう
になる。
条の幅広の部分にそれぞれ設けられ、ソース電極コンタ
クト10はベース領域2の各条の幅広の部分にそれぞれ
設けられている。このように、コンタクト領域を幅広の
部分に設けられているから、各条令面にコンタクト領域
を設けた場合に比較して、より微細加工が行なえるよう
になる。
第2図は本発明の他の実施例の断面図である。
構造は第1図と同じである。この様に四角形状にゲート
電極を配置する事でも第1図と同様な低オン抵抗の横型
電界効果トランジスタを実現できる。
電極を配置する事でも第1図と同様な低オン抵抗の横型
電界効果トランジスタを実現できる。
ゲート電極の形状は設計ルール等により最適なものを採
用することにより、素子の性能を最大限引き出すことが
できる。
用することにより、素子の性能を最大限引き出すことが
できる。
以上説明した様に本発明はゲート電極の配置を四角形以
上の多角形状の連らなったもののような曲折する線状に
し、なおかつドレイン電極コンタクト、ソース電極コン
タクトを各領域から互い違いに取る事で従来のものと同
様な設計ルールを用いても素子全体としての面積効率を
2倍以上にする事ができる。又、それぞれのコンタクト
を島状にする事でインダクタンス負荷等の破壊に対して
弱くなるがそれもゲート電極で被われている所以外のド
レイン領域表面部の濃度を高くする事で従来以上の高破
壊耐量を確保できる。
上の多角形状の連らなったもののような曲折する線状に
し、なおかつドレイン電極コンタクト、ソース電極コン
タクトを各領域から互い違いに取る事で従来のものと同
様な設計ルールを用いても素子全体としての面積効率を
2倍以上にする事ができる。又、それぞれのコンタクト
を島状にする事でインダクタンス負荷等の破壊に対して
弱くなるがそれもゲート電極で被われている所以外のド
レイン領域表面部の濃度を高くする事で従来以上の高破
壊耐量を確保できる。
第1図(a)は本発明の一実施例の半導体装置の平面図
、第1図(b)は第1図(a)のAA’線断面図、第1
図(c)は第1図(b)のBB’線断面図、第2図(a
)は本発明の他の実施例の半導体装置の平面図、第2図
Cb)は第2図(a)のCC’線断面図。 第2図(c)は第2図(a)のDD’線断面図、第3図
(a)は従来の半導体装置の平面図、第3図(b)は第
3図(a)のEE’線断面図である。 1・・・・・・ウェル領域、2・・・・・・ベース領域
、3・・・・・・ソース領域、4・・・・・・ドレイン
高濃度領域、5・・・・・・ドレイン電極、6・・・・
・・多結晶シリコンゲート電極、7・・・・・・ソース
電極、8・・・・・・基板領域、9・・・・・・ドレイ
ン電極コンタクト、10・・・・・・ソース電極コンタ
クト。 代理人 弁理士 内 原 晋
、第1図(b)は第1図(a)のAA’線断面図、第1
図(c)は第1図(b)のBB’線断面図、第2図(a
)は本発明の他の実施例の半導体装置の平面図、第2図
Cb)は第2図(a)のCC’線断面図。 第2図(c)は第2図(a)のDD’線断面図、第3図
(a)は従来の半導体装置の平面図、第3図(b)は第
3図(a)のEE’線断面図である。 1・・・・・・ウェル領域、2・・・・・・ベース領域
、3・・・・・・ソース領域、4・・・・・・ドレイン
高濃度領域、5・・・・・・ドレイン電極、6・・・・
・・多結晶シリコンゲート電極、7・・・・・・ソース
電極、8・・・・・・基板領域、9・・・・・・ドレイ
ン電極コンタクト、10・・・・・・ソース電極コンタ
クト。 代理人 弁理士 内 原 晋
Claims (1)
- 半導体基板に設けられた第1導電型のベース領域と、
該ベース領域内に形成された第2導電型のソース領域と
、前記半導体基板と前記ソース領域とで挟まれた前記ベ
ース領域の領域で構成されるチャンネル領域と、該チャ
ンネル領域の上部にゲート酸化膜を介して形成されたゲ
ート電極と、選択的に形成され又、該ベース領域から離
間して前記半導体基板に形成された第2導電形のドレイ
ン領域と、前記ドレイン領域および前記ソース領域にそ
れぞれ接続するドレイン電極およびソース電極とを有し
、前記ゲート電極を前記ゲート酸化膜上に曲折する線状
に配置したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3333188A JPH01207976A (ja) | 1988-02-15 | 1988-02-15 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3333188A JPH01207976A (ja) | 1988-02-15 | 1988-02-15 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01207976A true JPH01207976A (ja) | 1989-08-21 |
Family
ID=12383576
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3333188A Pending JPH01207976A (ja) | 1988-02-15 | 1988-02-15 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01207976A (ja) |
Cited By (12)
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---|---|---|---|---|
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EP0788659A4 (ja) * | 1994-09-27 | 1997-09-10 | ||
EP0823735A1 (en) * | 1996-08-05 | 1998-02-11 | Sgs-Thomson Microelectronics S.A. | MOS-technology power device |
FR2752337A1 (fr) * | 1996-08-06 | 1998-02-13 | Motorola Semiconducteurs | Transistor metal-oxyde-semiconducteur du type horizontal a double diffusion |
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WO2006129423A1 (ja) * | 2005-06-03 | 2006-12-07 | Rohm Co., Ltd. | 半導体装置およびその製造方法 |
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JPS6012742A (ja) * | 1983-07-01 | 1985-01-23 | Toshiba Corp | 半導体装置 |
-
1988
- 1988-02-15 JP JP3333188A patent/JPH01207976A/ja active Pending
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