JPS62183555A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62183555A JPS62183555A JP61026282A JP2628286A JPS62183555A JP S62183555 A JPS62183555 A JP S62183555A JP 61026282 A JP61026282 A JP 61026282A JP 2628286 A JP2628286 A JP 2628286A JP S62183555 A JPS62183555 A JP S62183555A
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- JP
- Japan
- Prior art keywords
- gate
- electrodes
- interconnection
- source
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000000694 effects Effects 0.000 abstract description 7
- 230000002542 deteriorative effect Effects 0.000 abstract 1
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- 230000005684 electric field Effects 0.000 description 2
- 102100030393 G-patch domain and KOW motifs-containing protein Human genes 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
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- 238000010438 heat treatment Methods 0.000 description 1
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に複数のＭＯＳ）２ンジスタが
一枚の半導体基板に形成され九半導体装置に関する。
一枚の半導体基板に形成され九半導体装置に関する。
第２図は従来のＭＯＳ−ＬＳＩに用いられるＭＯＳトラ
ンジスタの平面図である。図において、一つの長方形の
セル領域１の上の長さ方向に、２本の帯状のゲート電極
導体層（以下単にゲート電極という）６．６が平行に通
シ、それぞれの配線取出し電極（以下配Ｉｍ電極という
）６ａと６ａはセル領域１の外側に設けられている。ま
た、ゲート電極６，６の直下のチャンネルによシ分けら
れている。セル領域短辺方向両側に位置するドレイン拡
散層５と５の配線電極５ａと５３は、長さ方向の一方の
端部近くに設けられ、中央に位置するソース拡散層４の
配線電極４ａは、ドレイン配線電極５ａの反対側の端部
近くに設けられている。
ンジスタの平面図である。図において、一つの長方形の
セル領域１の上の長さ方向に、２本の帯状のゲート電極
導体層（以下単にゲート電極という）６．６が平行に通
シ、それぞれの配線取出し電極（以下配Ｉｍ電極という
）６ａと６ａはセル領域１の外側に設けられている。ま
た、ゲート電極６，６の直下のチャンネルによシ分けら
れている。セル領域短辺方向両側に位置するドレイン拡
散層５と５の配線電極５ａと５３は、長さ方向の一方の
端部近くに設けられ、中央に位置するソース拡散層４の
配線電極４ａは、ドレイン配線電極５ａの反対側の端部
近くに設けられている。
第３図は、第２図の従来例の変形で、第２図における直
線状のゲート電極の代わシに、セル領域１の両短辺の外
側中央近くに、相対してゲート配線ｉ＆７ａと７３を設
け、この配線電極７ａ 、 ７ａに導電接続したゲート
電極７と７は、途中でそれぞれ反対側に折れ曲シ、さら
にセル領域１の両長辺内側に沿って延長されて、セル領
域１の中央部に丁度広場状のソース拡散層４を残すよう
にして、この上にソース拡散層配線電極４ａを設け、ケ
ート電極７と７の肩部のドレイン拡散〜５，５の上にド
レイン配線電極５ａと５３を設けることによシ、ソース
・ドレイン拡散層の面積を小さくし、従って、セル寸法
を減小させている。
線状のゲート電極の代わシに、セル領域１の両短辺の外
側中央近くに、相対してゲート配線ｉ＆７ａと７３を設
け、この配線電極７ａ 、 ７ａに導電接続したゲート
電極７と７は、途中でそれぞれ反対側に折れ曲シ、さら
にセル領域１の両長辺内側に沿って延長されて、セル領
域１の中央部に丁度広場状のソース拡散層４を残すよう
にして、この上にソース拡散層配線電極４ａを設け、ケ
ート電極７と７の肩部のドレイン拡散〜５，５の上にド
レイン配線電極５ａと５３を設けることによシ、ソース
・ドレイン拡散層の面積を小さくし、従って、セル寸法
を減小させている。
上述した従来のＭＯＢ ）ランジスタにおいて、微細化
しようとすると、熱処理の減少などによシ、ソース、ド
レインの拡散層抵抗は増加しがちである。したがって、
第２図の場合、ソース、ドレイン拡散層上に電極をとる
数が少ないので、ソース、ドレイン拡散層に寄生的に直
列抵抗が付随している。この抵抗値は微細化するにつれ
て回路に占める割合が増えてゆく。例えは、拡散層抵抗
が５０Ω／口の場合、第２図で実効１００Ω程度ある。
しようとすると、熱処理の減少などによシ、ソース、ド
レインの拡散層抵抗は増加しがちである。したがって、
第２図の場合、ソース、ドレイン拡散層上に電極をとる
数が少ないので、ソース、ドレイン拡散層に寄生的に直
列抵抗が付随している。この抵抗値は微細化するにつれ
て回路に占める割合が増えてゆく。例えは、拡散層抵抗
が５０Ω／口の場合、第２図で実効１００Ω程度ある。
また、第３図の場合、さらに増加して、実効３００Ω程
度ある。これらの寄生抵抗は、ＭＯＳ）２ンジスタのド
ライブ能力を低下させ、ＬＳＩの高速化のさまたげとな
る。
度ある。これらの寄生抵抗は、ＭＯＳ）２ンジスタのド
ライブ能力を低下させ、ＬＳＩの高速化のさまたげとな
る。
本発明に係るＭＯ８構造トランジスタは、ゲート配線電
極と反対側にあるゲート部分のゲート長を小さくシ、ソ
ース、ドレインの拡散層抵抗とオン抵抗の合計が、ゲー
トのどの部分でも一定以上にし、革位ゲート長あた９の
電界強度をゲートのどの部分でも一定以下にしている。
極と反対側にあるゲート部分のゲート長を小さくシ、ソ
ース、ドレインの拡散層抵抗とオン抵抗の合計が、ゲー
トのどの部分でも一定以上にし、革位ゲート長あた９の
電界強度をゲートのどの部分でも一定以下にしている。
つぎに本発明を実施例によシ説明する。
第１図は本発明の一実施例に係る一つのＭＯ８トランジ
スタセルの平面図である。図において、一つの長方形の
セル領域１の相対する短辺の中央部外側に、それぞれゲ
ート配線電極２ａ１２ａが設けられ、配線電極２ａ、２
ａにそれぞれ導電接続している帯状のゲートを極２，２
が、セル領域１内で互いに反対側の長辺の方向に折れ曲
り、さらに長辺の内側に沿って反対の短辺の外へ延びて
いる。そして、二つのゲート電極２ａ、２ａにはさまれ
たソース拡散層４の中央部にはソース配線電極４ａが、
また、ゲート電極２，２の肩の部分のドレイン拡散層５
，５の上に、それぞれドレイン配線電極５ａ、５ａが設
けられている。さらに、ゲート電極２，２の帯状の幅（
これはゲート電極直下のチャンネル長（またはゲート長
）とほぼ等しい）は、先に延びてゆくにつれて、段階的
に小さくなっている。従って、ゲート長が小さいほど電
流駆動力が高まるので、拡散層抵抗分が大きくても、全
体としての駆動能力は減小しない。すなわち、拡散層抵
抗とトランジスタのオン抵抗の合計が一定の値以上にな
るようにゲート長を調整するわけである。
スタセルの平面図である。図において、一つの長方形の
セル領域１の相対する短辺の中央部外側に、それぞれゲ
ート配線電極２ａ１２ａが設けられ、配線電極２ａ、２
ａにそれぞれ導電接続している帯状のゲートを極２，２
が、セル領域１内で互いに反対側の長辺の方向に折れ曲
り、さらに長辺の内側に沿って反対の短辺の外へ延びて
いる。そして、二つのゲート電極２ａ、２ａにはさまれ
たソース拡散層４の中央部にはソース配線電極４ａが、
また、ゲート電極２，２の肩の部分のドレイン拡散層５
，５の上に、それぞれドレイン配線電極５ａ、５ａが設
けられている。さらに、ゲート電極２，２の帯状の幅（
これはゲート電極直下のチャンネル長（またはゲート長
）とほぼ等しい）は、先に延びてゆくにつれて、段階的
に小さくなっている。従って、ゲート長が小さいほど電
流駆動力が高まるので、拡散層抵抗分が大きくても、全
体としての駆動能力は減小しない。すなわち、拡散層抵
抗とトランジスタのオン抵抗の合計が一定の値以上にな
るようにゲート長を調整するわけである。
なお、上側は、ゲート長にほぼ等しい幅をもつ帯状ゲー
ト電極の幅を、配線電極から先の方に延びるＫつれて段
階的に小さくしているが、（ゲート長も当然段階的に小
さくなっている）これを連続的に小さくしても同様の効
果が得られる。
ト電極の幅を、配線電極から先の方に延びるＫつれて段
階的に小さくしているが、（ゲート長も当然段階的に小
さくなっている）これを連続的に小さくしても同様の効
果が得られる。
ところで、一般的にゲート長の設計時において、その長
さは信頼性などにもとづく最小寸法に決められる。した
がってゲート長をその長さ以下にすることには問題があ
る。例えば、ホットエレクトロン効果や短チャンネル効
果によるしきい値電圧の低下である。本発明は、このよ
うな問題が生じない。つま９、以上の問題紘ゲート長を
短かくしても電源電圧を下げないために起こるのである
が本発明では、拡散層抵抗分があるので、見かけ上電圧
が低下したのと同じ効果がある。したがって、単位ゲー
ト長あた多の電界強度はゲートのどの部分も一定以下に
することが可能であ〕、信頼性を低下させない。
さは信頼性などにもとづく最小寸法に決められる。した
がってゲート長をその長さ以下にすることには問題があ
る。例えば、ホットエレクトロン効果や短チャンネル効
果によるしきい値電圧の低下である。本発明は、このよ
うな問題が生じない。つま９、以上の問題紘ゲート長を
短かくしても電源電圧を下げないために起こるのである
が本発明では、拡散層抵抗分があるので、見かけ上電圧
が低下したのと同じ効果がある。したがって、単位ゲー
ト長あた多の電界強度はゲートのどの部分も一定以下に
することが可能であ〕、信頼性を低下させない。
本発明により第１図のようなパターンにすることによシ
、従来の第２図のパターンと同程度の駆動能力を持つト
ランジスタのセルを面積比で約６０％で実現できる。ま
た、ドレイン部分の面積を小さくすることによりドレイ
ン拡散容量を小さくできる。また、ゲート面積も小さく
なるのでゲート容量も小さくできる。
、従来の第２図のパターンと同程度の駆動能力を持つト
ランジスタのセルを面積比で約６０％で実現できる。ま
た、ドレイン部分の面積を小さくすることによりドレイ
ン拡散容量を小さくできる。また、ゲート面積も小さく
なるのでゲート容量も小さくできる。
以上説明したように本発明は、ゲート上配線電極と反対
側にあるゲート部分のゲート長を、配線６一 電極近傍の部分よシ小さくすることによシ、ソース、ド
レインの拡散層抵抗の影響を小さくシ、トランジスタの
駆動能力の低下を防ぎ、セルの面積を小さくシ、ドレイ
ンの拡散容量を減少できるので、ＭＯＳ ＬＳＩの高
速化、高集積化が可能になるという効果がある。また、
パターンの変更だけで済むので、マスクを変えるだけで
、製造上の工程の追加もない。
側にあるゲート部分のゲート長を、配線６一 電極近傍の部分よシ小さくすることによシ、ソース、ド
レインの拡散層抵抗の影響を小さくシ、トランジスタの
駆動能力の低下を防ぎ、セルの面積を小さくシ、ドレイ
ンの拡散容量を減少できるので、ＭＯＳ ＬＳＩの高
速化、高集積化が可能になるという効果がある。また、
パターンの変更だけで済むので、マスクを変えるだけで
、製造上の工程の追加もない。
第１図は本発明の一実施例に係る一つのＭＯＳトランジ
スタ部分の平面図、第２図は従来のＭＯＳトランジスタ
部分の平面図、第３図は他の従来のＭＯＳ）ランジスタ
部分の平面図である。 １〜・・・・・セル領域、２，６．７・・・・・・ゲー
ト電極、２ａ 、 ６ａ 、 ７ａ・・・・・・ゲート
配＆ｌ電極、４・・・・・・ソース拡散層、４ａ・・・
・・・ソース配線電極、５・・・・・ドレイン、５ａ・
・・・・・ドレイン配線電極。
スタ部分の平面図、第２図は従来のＭＯＳトランジスタ
部分の平面図、第３図は他の従来のＭＯＳ）ランジスタ
部分の平面図である。 １〜・・・・・セル領域、２，６．７・・・・・・ゲー
ト電極、２ａ 、 ６ａ 、 ７ａ・・・・・・ゲート
配＆ｌ電極、４・・・・・・ソース拡散層、４ａ・・・
・・・ソース配線電極、５・・・・・ドレイン、５ａ・
・・・・・ドレイン配線電極。
Claims (2)
- （１）複数のＭＯＳトランジスタを含む半導体装置にお
いて、前記トランジスタのうちの少くとも一つのトラン
ジスタのゲートのゲート長が、そのゲートの幅方向に沿
って異っていることを特徴とする半導体装置。 - （２）上記ゲートのゲート長の変化が連続的であること
を特徴とする特許請求の範囲第１項に記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61026282A JPS62183555A (ja) | 1986-02-07 | 1986-02-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61026282A JPS62183555A (ja) | 1986-02-07 | 1986-02-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62183555A true JPS62183555A (ja) | 1987-08-11 |
Family
ID=12188930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61026282A Pending JPS62183555A (ja) | 1986-02-07 | 1986-02-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62183555A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62238670A (ja) * | 1986-04-09 | 1987-10-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02156672A (ja) * | 1988-12-09 | 1990-06-15 | Matsushita Electron Corp | 半導体装置 |
| JPH03208371A (ja) * | 1990-01-10 | 1991-09-11 | Matsushita Electron Corp | 電界効果トランジスタ装置 |
| JPH07112793A (ja) * | 1993-10-07 | 1995-05-02 | Hidemi Nakano | 臭気・害虫除けシート．パッキン付蓋 |
| JP2002239405A (ja) * | 2001-02-22 | 2002-08-27 | Nakabayashi Co Ltd | シュレッダーの被細断物投入口 |
| US20110298010A1 (en) * | 2010-02-09 | 2011-12-08 | Stmicroelectronics Sa | Cell Library, Integrated Circuit, and Methods of Making Same |
| US9044759B2 (en) | 2007-10-04 | 2015-06-02 | Fellowes, Inc. | Shredder thickness with anti-jitter feature |
| US9283567B2 (en) | 2009-03-24 | 2016-03-15 | Fellowes, Inc. | Shredder with jam proof system |
| US9669410B2 (en) | 2007-08-02 | 2017-06-06 | ACCO Brands Corporation | Shredding machine |
-
1986
- 1986-02-07 JP JP61026282A patent/JPS62183555A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62238670A (ja) * | 1986-04-09 | 1987-10-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02156672A (ja) * | 1988-12-09 | 1990-06-15 | Matsushita Electron Corp | 半導体装置 |
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| JPH07112793A (ja) * | 1993-10-07 | 1995-05-02 | Hidemi Nakano | 臭気・害虫除けシート．パッキン付蓋 |
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| US9669410B2 (en) | 2007-08-02 | 2017-06-06 | ACCO Brands Corporation | Shredding machine |
| US10576476B2 (en) | 2007-08-02 | 2020-03-03 | ACCO Brands Corporation | Shredding machine |
| US9044759B2 (en) | 2007-10-04 | 2015-06-02 | Fellowes, Inc. | Shredder thickness with anti-jitter feature |
| US9724704B2 (en) | 2007-10-04 | 2017-08-08 | Fellowes Inc. | Shredder thickness with anti-jitter feature |
| US9283567B2 (en) | 2009-03-24 | 2016-03-15 | Fellowes, Inc. | Shredder with jam proof system |
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