KR20070024736A - 전계 효과 트랜지스터, 집적 회로, 무선 디바이스 및 전계효과 트랜지스터의 제조 방법 - Google Patents

전계 효과 트랜지스터, 집적 회로, 무선 디바이스 및 전계효과 트랜지스터의 제조 방법 Download PDF

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KR20070024736A
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KR1020077001739A
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루카스 에프 타이메이저
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

RF 전계 효과 트랜지스터는 게이트 전극과 빗형의 드레인 및 소스 전극을 구비하고, 빗형 드레인의 핑거는 소스 전극의 핑거와 인터리빙되도록 배열되며, 소스 및 드레인 전극은 복수의 층(110, 120, 130, 140)을 구비한다. 인터리빙의 양은, 특히 복수의 층에 의해 제공된 낮은 전류 밀도의 모든 장점을 잃지 않은 채로 낮은 기생 캐패시턴스에 대한 최적화를 가능케 하기 위해 각 층에서 서로 상이하다. 인터리빙은 게이트 전극으로부터 더 멀어질수록 보다 짧은 핑거를 가짐으로써 감소된다. 인터리빙의 감소는 인터리빙 내의 스티퍼(steeper) 감소에 의해 최소 캐패시턴스에 대해 최적화되거나, 인터리빙 내의 보다 점진적인 감소에 의해 소스 및 드레인 핑거 내의 최소 횡방향 전류 밀도에 대해 최적화될 수 있다. 이것은 보다 높은 온도 또는 보다 높은 입력 바이어스 전류에서 동작 가능하지만, 여전히 전기이동 규칙에 부합될 것이 요구된다.

Description

전계 효과 트랜지스터, 집적 회로, 무선 디바이스 및 전계 효과 트랜지스터의 제조 방법{HIGH FREQUENCY TRANSISTOR LAYOUT FOR LOW SOURCE DRAIN CAPACITANCE}
본 발명은 고주파수 트랜지스터와, 이러한 트랜지스터를 포함하는 집적 회로에 관한 것이다.
㎓ 주파수에서 RF 신호를 스위칭하는 고주파수 트랜지스터가 알려져 있다. BiCMOS 프로세스는 고주파수 동작에 대한 전망을 보여왔지만, RF-CMOS는 단일 칩 시스템 솔루션에 대해 보다 적합할 수 있다. CMOS 프로세스는 주로 디지털 응용기기에서 사용된다. 그러나, 만약 고주파수 아날로그 회로 또한 동일한 프로세스에서 집적될 수 있다면, 이는 이러한 다양한 응용기기에 대해 하나의 프로세스와 하나의 칩만이 요구되는 장점을 제공한다. 예를 들어 디지털 회로에 대한 표준 CMOS 트랜지스터의 고주파수 동작은 이러한 고주파수에 대한 레이아웃을 최적화함으로써 상당히 향상될 수 있다. 이러한 응용기기는 모바일 무선 통신 기저 스테이션과 같은 통신 장비, 위선 통신 장비, 모바일 소비자 무선 디바이스 및 특히 원격통신, 무선 또는 그외 RF 시스템(GSM, DCS, UMTS, 하이퍼랜(Hiperlan) 등)의 프론트-엔드(front-ends)에서 ㎓ 범위의 주파수가 사용되는 모든 응용기기를 포함할 수 있다. 모바일 디바이스에 있어서, 높은 레벨의 집적 및 낮은 전력 소비가 요구된다. RF-CMOS 및 그외 디바이스의 고주파수 동작을 최적화하기 위한 노력이 하기에 기술되었다.
그중, 미국 특허 6,140,687 및 미국 특허 6,566,185는 빗(comb) 또는 핑거 구조체의 형태를 갖는 드레인 및 소스 레이아웃은 MOSFET의 고주파수 특성에 있어서 유리하며, 즉 게이트 저항을 감소시킨다. 미국 특허 6,140,687에는 통상적으로, 고주파수 아날로그 신호를 스위칭하거나 또는 증폭시키는 디바이스로서 주로 사용되는 GaAs 집적 회로, 실리콘 바이폴라 집적 회로 및 BiCMOS LSI가 개시되었다. 그러나 FET 및 특히 MOSFET에 있어서는 아날로그 및 디지털 회로소자 모두를 결합시키는 원-칩(one-chip) 아날로그/디지털 집적 회로에서 낮은 비용 및 낮은 전력 소모가 요구되는 것이 바람직하다. MOSFET은 바이폴라 트랜지스터(하기에서 BJT로 칭함)와 비교했을 때 다음과 같은 장점을 갖는다.
(1) 높은 집적도
(2) 낮은 왜곡 특성(low distortion characteristic)
(3) 고이득 및 고효율
그러나, MOSFET이 고주파수 아날로그 신호에 대한 디바이스로서 사용될 때, MOSFET은 몇몇 특성에서 단점을 갖는다.
(1) 낮은 트랜스컨덕턴스(gm)와, 그에 따른 낮은 이득. 전류 Id가 일정하면, 트랜스컨덕턴스 gm를 증가시키기 위해 W/L, 즉 게이트 폭과 게이트 길이 간의 비율을 증가시킨다.
(2) 보다 낮은 컷-오프(cut-off) 주파수 fT. 주파수 fT는 전류 이득이 1이 될 때의 주파수이며, 이것은 트랜스컨덕턴스 gm에 비례하고, 게이트-소스 캐패시턴스 Cgs 및 게이트-드레인 캐패시턴스 Cgd의 합에 반비례한다. 따라서, 컷-오프 주파수 fT는 게이트 길이 L을 감소시킴으로써 간단하게 향상시킬 수 있다.
(3) 노이즈 : 보다 높은 트랜스컨덕턴스 gm 및 보다 낮은 게이트 저항 Rg 및 소스 저항 Rs을 갖는 트랜지스터에서 더 낮다.
(4) 최대 진폭 주파수 fmax. 주파수 fmax는 전력 이득이 1이 될 때의 주파수이며, 게이트 저항 Rg 및 소스 저항 Rs이 낮고 소스 인덕턴스 Ls가 낮을 때 보다 높다. 따라서, 종래의 고주파수 집적 회로 내에 배치된 MOSFET에서, 핑거형(finger-shaped) 게이트 전극 구조체가 이러한 고주파수 특성을 향상시키는 데에 사용된다.
미국 특허 6,140,687에 링 게이트 전극을 사용한 향상이 제안되었다. 미국 특허 6,566,185에는, 각각 서로 맞물린 전극으로 구성된 소위 복수-핑거 구조체를 갖는, 초고주파수를 증폭시키는 FET 전력 트랜지스터가 도시되었으며, 드레인, 게이트 및 소스로 구성된 복수의 단위 셀 각각을 서로 인접하게 배치함으로써 한 단 위가 준비된다.
큰 출력을 획득하기 위해서, 핑거 길이 및 핑거 전극의 개수가 증가되고, 그에 따라 전체 전극의 게이트 폭을 증가시킨다. 그러나, 긴 게이트 핑거는 게이트 저항을 증가시키고 고주파수 특성을 열화시킨다.
Tiemeijer 외 다수에 의해 2001년 12월 IEDM에서 출판된 "A RECORD HIGH 150㎓ fmax REALIZED AT 0.18㎛ GATE LENGTH IN AN INDUSTRIAL RF-CMOS TECHNOLOGY"로부터 알 수 있는 바와 같이, 최적화된 구성은 게이트 저항을 감소시켜 RF 및 기판 잡음을 낮게 유지하면서 fmax를 증가시킬 수 있다. 이 구성은 접는 구조체(folded structure), 공유 드레인 및 p+ 가드 링(guard ring)을 포함한다.
또한 미국 특허 6,376,866에서 알 수 있는 바와 같이, FET는 빗형의 소스 및 드레인 전극을 가짐으로써 온-저항(ON resistance)을 감소시킬 수 있다. 만약 빗 형태가 서로의 이(teeth)가 인터리빙되도록 서로 근접하여 대향하게 형성된다면, 대향하는 표면 영역이 증가하고 동작의 최대 주파수를 감소시키는 이러한 전극들 사이의 기생 캐패시턴스가 증가한다. 이를 해결하기 위해, 빗의 이가 인터리빙하지 않게 빗형 전극의 사이를 유지하는 것이 제안된다.
미국 특허출원 2002/0140089에서 개시된 바와 같이, 전류 밀도를 감소시키고 그에 따라 전기이동을 감소시키기 위해 복수 층의 배선이 반도체 집적 회로에서의 전력 공급 라인으로 사용될 수 있다.
본 발명의 목적은 향상된 장치 또는 방법을 제공하는 것이다. 제 1 측면에 따르면, 본 발명은 게이트 전극과 빗형(comb-shaped) 드레인 및 소스 전극을 구비하는 전계 효과 트랜지스터를 제공하고, 빗형 드레인 전극의 핑거는 소스 전극의 핑거와 인터리빙되도록(interleaved) 배열되고, 소스 및 드레인 전극은 복수의 층을 구비하며, 인터리빙의 양(an amount of interleaving)은 복수의 서로 다른 층에 대해 서로 상이하다. 드레인은 소스 전극과 서로 맞물린다.
이것은 고주파수 MOSFET에 대해 향상된 구성을 제공할 수 있다. 이 구성은 본 발명에 의해 구현될 수 있는 고주파수 동작을 가능케 하기 위해서, 낮은 게이트 저항뿐만 아니라 상충하는 그외의 다른 두 측면을 갖는다. 입/출력에서의 기생 캐패시턴스는 가능한 한 낮게 유지되어야 하며, 따라서 구성은, 가능한 한 최소 설계 규칙을 사용해야 한다. 이와는 달리, 이 경우에 전류 밀도가 너무 높아지지 않도록 하기 위해, 소스 및 드레인으로의 전류 운반 접속이 너무 작아서는 안된다. 이것은 전기이동 설계 규칙의 위반을 야기할 수 있다.
본 발명에 따른 향상된 구성에서, 복수의 층들은 동일하지 않지만, 복수의 층에 의해 제공되는 낮은 전류 밀도의 모든 장점을 잃지 않은 채로, 상충되는 낮은 기생 캐패시턴스 요구에 보다 잘 부합하도록 최적화될 수 있다.
특허청구범위의 종속항에 있어서의 추가적인 특성은 게이트 전극으로부터 더 먼 층일수록 인터리빙이 감소한다는 것이다. 이것은 낮은 전류 밀도 장점이 많이 손실되지 않으면서 기생 캐패시턴스를 감소시키는 구성의 최적화를 돕는 하나의 방법이다.
종속항에 있어서의 추가의 특성은 게이트 전극으로부터 더 먼 층일수록 더 짧은 핑거를 구비한다는 것이다. 이것은 인덕턴스 및 전류 밀도를 더 감소시키는 것을 도울 수 있다.
다른 추가의 특성은 하나 이상의 층이 인터리빙을 갖지 않는다는 것이다. 이것은 기생 캐패시턴스를 감소시키는 것을 가능케 할 수 있다.
다른 추가의 특성은 게이트 전극에 가장 근접한 층의 인터리빙이 실질적으로 전체 게이트를 가로질러 연장한다는 것이다. 이것은 온 저항(ON resistance)을 감소시키는 것을 도울 수 있다.
다른 추가의 특성은 드레인 또는 소스 전극의 빗 형태에서의 스파인(spine)이 인터리빙이 감소되는 층에 대해 게이트 전극의 일부를 덮도록 연장한다는 것이다. 이것 또한 캐패시턴스 및 전류 밀도를 감소시키는 것을 도울 수 있다.
다른 추가의 특성은 게이트 전극이 빗 형태를 갖는다는 것이다. 이것은 게이트 저항 및 기생 캐패시턴스를 감소시키는 것을 도울 수 있다.
다른 추가의 특성은 게이트 전극이 양측에 존재한다는 것이다.
각 금속 층에 대해, 각 추가의 금속 층에서 핑거의 길이가 점점 짧아지도록 하는 최적의 구성이 사용될 수 있다. 인터리빙의 감소는 다음에 기초한 다수의 방법으로 구성될 수 있다.
1) 인터리빙 내의 스티퍼(steeper) 감소에 의해, 최소 캐패시턴스에 대해 최적화,
2) 인터리빙 내의 보다 점진적인 감소에 의해, 소스 및 드레인 핑거 내의 최소 횡방향 전류 밀도에 대해 최적화될 수 있다. 이것은 보다 높은 온도 또는 보다 높은 입력 바이어스 전류에서 동작 가능하지만, 여전히 전기이동 규칙에 부합될 것이 요구된다.
본 발명의 다른 측면들은 집적 회로 또는 트랜지스터를 포함하는 모바일 무선 디바이스와, 이러한 트랜지스터 또는 집적 회로를 제조하는 방법을 포함한다.
추가의 특성은 서로 조합될 수 있으며 임의의 측면들과 함께 조합될 수 있다. 당업자에게 있어서 특히 다른 종래 기술 이상의 그외의 장점들이 명확해질 것이다. 본 발명의 특허청구범위를 벗어나지 않는 한 다양한 변경 또는 변화가 가능하다. 따라서, 본 발명의 형태는 설명만을 위한 것으로 본 발명의 범위를 제한하기 위한 것은 아니라는 것을 이해해야 한다.
도 1 내지 도 3은 단일 측에 게이트를 구비하는 알려진 디바이스의 제조 단계를 도시한 도면.
도 4 내지 도 6은 양측에 게이트를 구비하는 알려진 디바이스의 제조 단계를 도시한 도면.
도 7 내지 도 9는 본 발명의 실시예에 따른 디바이스의 제조 단계를 도시한 도면.
도 10은 알려진 디바이스의 소스 및 드레인의 인터리빙(interleaving)의 양 을 나타내는 개략적인 형태를 도시한 단면도.
도 11 및 도 12는 본 발명의 실시예에 대한 상응하는 단면도.
본 발명이 효과를 볼 수 있는 방법이 첨부된 도면을 참조로 하여 예시의 방법으로 기술될 것이다.
본 발명은 도면을 참조로 하여 특정 실시예에 관해 기술되지만, 본 발명이 이러한 특정 실시예로 제한되는 것은 아니며, 본 발명은 오직 특허청구범위에 의해서만 제한될 것이다. 도시된 도면은 단지 개략적인 것으로 제한하기 위한 것은 아니다. 도면에서, 일부 소자의 치수가 과장되었을 수 있으며, 설명을 위해서 실제 축적대로 도시하지 않았다. 또한 단수형으로 표현된 요소는, 특별한 언급이 없는 한 그 요소를 복수 개 포함할 수 있는 것으로 간주한다.
또한, 명세서 및 특허청구범위에서 제 1, 제 2 및 제 3과 같은 용어는 동일한 소자를 구별하기 위해 사용되는 것으로, 반드시 순차 또는 시간적인 순서를 기술하기 위해 사용되는 것은 아니다. 이렇게 사용되는 용어는 적절한 조건 하에서 상호교환될 수 있으며 본 명세서에 기술된 본 발명의 실시예는 본 명세서에 기술 또는 도시된 것과는 다른 순서로 동작될 수 있다는 점을 이해할 것이다.
또한, 명세서 및 특허청구범위의 "상부", "바닥", "위의" 및 "아래의" 등의 용어들은 설명을 위해 사용되는 것으로 상대적인 위치를 기술하는 데에 필요한 것은 아니다. 이렇게 사용되는 용어는 적절한 조건 하에서 상호교환될 수 있으며 본 명세서에 기술된 본 발명의 실시예는 본 명세서에 기술 또는 도시된 것과는 다르게 배향되어 동작할 수 있다는 점을 이해할 것이다.
특허청구범위에서 사용되는 "포함하는"이라는 용어는 이것이 그외의 소자 또는 단계를 배제한다는 제한의 의미로서 해석되어서는 안된다. 따라서, "수단 A 및 B를 포함하는 디바이스"라는 표현의 범위가 구성요소 A 및 B만을 포함하는 디바이스로 제한되어서는 안된다. 이것은 본 발명과 관련하여, 디바이스의 적절한 구성 요소가 A 및 B라는 것을 의미할 뿐이다.
실시예를 소개하기 위한 참조로서의 도 1 내지 도 6은 본 발명이 적용될 수 있는, 빗형(comb shaped) 게이트 전극, 빗형 소스 및 드레인 전극을 구비하는 알려진 MOSFET의 예시적인 구성을 도시하는 개략적인 평면도이다. 특히 도 1에 도시된 바와 같이, OD 및 폴리 단계가 실행되어 절연 링(20)에 의해 둘러싸인 기판의 액티브 영역(10)을 형성하고, 빗형 게이트 전극(30)은 액티브 영역 위에 위치한다. 게이트 전극의 각 핑거 측면의 액티브 영역은 소스 영역 또는 드레인 영역으로서의 기능을 할 수 있다.
도 2는 예를 들어 금속 층인, 제 1 도전성 층(M1)을 도시한 도면으로, 이 금속 층은 각각 게이트와 절연 링 또는 기판의 벌크로의 접속을 위한 전극(40, 50)을 제공하도록 추가된다. 도 3에 도시된 바와 같이, 이러한 각 소스 영역 및 드레인 영역 위에, 예를 들어 금속 층인 제 2 도전성 층(M2)이 빗형 소스(60) 및 드레인(70) 전극의 핑거를 형성한다. 핑거는 인터리빙하고(interleave), 게이트 핑거의 각 측면 상에 드레인 및 소스 핑거가 존재한다. 복수의 핑거의 사용은 게이트 저 항, 소스 저항 Rs 및 드레인 저항 Rd를 감소시킨다. 동일한 층이 게이트와 벌크 부분에 콘택트를 제공할 수 있다. 전기이동(electro-migration)에 대한 필요성에 부합할 수 있도록, 종종 통상적으로 구성이 동일한 3 내지 4개의 평행한 금속 층 내의 제 2 금속 층(M2)에 의해 도시된 바와 같이 접속시키는 것이 필요하다.
도 4 내지 도 6은 게이트 전극(100)이 양 측면에 있다는 점에서 차이를 갖는, 유사한 배치를 도시한 평면도이다. 이것은 콘택트 부분이 각 게이트 전극 핑거의 양쪽 단부에 제공되어 동일한 게이트 저항 Rg을 더 감소시킨다는 것을 의미한다.
트랜지스터의 각 단위 셀 내의 게이트 전극의 핑거 길이가 증가함에 따라, 최소 잡음지수(noise figure) NFmin이 증가한다. 따라서, 보다 많은 수의 보다 짧은 핑거를 갖는 구성의 MOSFET에서, 핑거의 개수를 증가시킴으로써 총 게이트 폭을 일정하게 유지하고, 최소 잡음지수 NFmin을 감소시키는 것이 가능하다.
도 7 내지 도 9에 도시된 본 발명의 제 1 실시예는 예를 들어 금속 층(M3, M4)과 같은 금속 층이 금속 층(M2)과 어떻게 다를 수 있는지에 대한 예시를 도시한다. 도 1 내지 도 6의 상응하는 참조 번호가 적절하게 사용되었다. 도 7은 도 6과 근접하게 상응한다.
도 8에서, 예를 들어 금속 층(M3)과 같은 제 3 도전성 금속 층이 배치되어 복수 층의 소스 및 드레인 전극(110, 120)을 제공한다. 이 층은 인터리빙의 양이 감소되도록 전극의 핑거가 보다 짧고, 빗형의 스파인(spine)이 보다 넓다는 점에서 층(M2)과는 다르다. 인터리빙을 감소시키는 다른 방법도 존재한다. 보다 넓어진 빗 의 스파인은 게이트 전극의 일부 및 층(M2)의 인터리빙 영역의 일부 위로 연장한다.
도 9에서, 게이트 전극으로부터 추가로, 소스 및 드레인 전극(130, 140)의 핑거의 인터리빙의 양을 더 감소시키는, 예를 들어 금속 층(M4)과 같은 추가의 도전성 층이 도시되었다. 다시, 빗의 스파인이 넓혀지고 핑거의 길이가 축소되어 스파인이 게이트 전극 핑거를 더 커버하도록 한다. 추가의 층이 존재할 수도 있다. 예를 들어 금속 층과 같은 각각의 추가적인 도전성 층에 있어서, 핑거의 길이는 점점 짧아진다. 이러한 배치는 소스 및 드레인 핑거 내의 최소 횡방향 전류 밀도에 대해 최적이다. 높은 온도와 높은 입력 바이어스 전류에서 트랜지스터는 전기이동 규칙을 여전히 필요로 할 수 있다.
도 10 내지 도 12에서 이러한 배치 및 가능한 다른 배치의 개요가 구성의 단면에서 개략적으로 도시되었다. 도시되지는 않았지만, 이러한 각 형태의 바닥에 게이트가 존재한다. 게이트로부터 떨어진 복수의 층들은 수직 방향에서 연장하는 단일의 블록으로 나타내었다. 블록(200)은 복수 층의 소스 전극을 나타낸다. 블록(220)은 복수 층의 드레인 전극을 나타낸다. 블록(210)은 빗형 핑거의 인터리빙 영역을 나타낸다. 도 10에서 게이트로부터 층이 멀어짐에 따라 층 및 인터리빙 영역이 변화하지는 않는다는 것을 알 수 있다. 도 11에서 게이트로부터 층이 멀어짐에 따라 층 및 인터리빙 영역이 변화한다는 것을 알 수 있다. 인터리빙 영역은 게이트 전극과 가장 근접한 층에서의 게이트 전극의 치수이다. 이 영역은 중간층에서 0까지 감소된다. 게이트 전극으로부터 보다 먼, 보다 높은 층들은 인터리빙을 갖지 않고, 소스 및 드레인 사이의 갭(230)을 가지며 이 갭은 보다 높은 층에서 증가한다. 이러한 배치는 소스와 드레인 핑거 사이의 최소 캐패시턴스를 획득하는 데에 최적이다. 종래 기술에 대해 약 계수 4의 감소가 획득될 수 있다.
도 12는 도 7 내지 도 9에 해당하는 실시예의 유사한 단면도이며 최소 횡방향 전류 밀도에 대한 최적 상태를 나타낸다. 이것은 횡방향 전류 밀도에서 종래 기술에 대해 약 계수 2의 이득을 나타낼 수 있으며 동시에 소스와 드레인 핑거 사이의 캐패시턴스에 있어서 계수 2의 감소를 획득할 수 있다. 이러한 경우 인터리빙의 감소는 보다 점진적이며, 게이트 전극으로부터 가장 먼 층에서 0에 도달한다.
본 발명의 실시예에 따른 트랜지스터는 예를 들어 CMOS 기술을 사용하여 구현될 수 있다. 로우-k 구리 백엔드(low-k copper backend)(예를 들어 εr=2.9를 갖는 BCB 및 듀얼 다마신 Cu 프로세스(dual Damascene Cu process))를 사용하는 90nm CMOS 기술에서, 전기이동 설계 규칙은 최소 설계보다 넓은 소스와 드레인 상호접속을 선택하고 금속 레벨 2, 3 및 4에서 소스와 드레인 상호접속을 실행함으로써 준수된다. 따라서 전기이동의 필요성에 부응할 수 있도록 하기 위해, 소스 및 드레인 접속은 4개의 평행한 금속 층들을 사용한다. 이것은 사용가능한 거의 모든 금속 층들이 소스 및 드레인 접속을 위해 사용되어야 한다는 것을 의미한다. 소스와 드레인 핑거 사이의 기생 캐패시턴스(parasitic capacitance)는 게이트 전극으로부터 보다 먼 금속 층에 대한 인터리빙의 양을 감소시킴으로써 가능한 한 낮게 유지된다.
이러한 방식으로 설계된 N-MOS 디바이스는 150㎓ 정도 높이의 근소한 컷-오프 주파수 fT를 갖는다. n-MOS 트랜지스터는 강하게 집적된 혼합 모드 RF/아날로그/디지털 시스템 온 칩(SOC-system on a chip)을 실행하는 데에 사용될 수 있다. 최적화된 구성은 n-MOS 트랜지스터에 대한 전력 이득에서의 향상을 가능케 한다.
트랜지스터는 트리플-웰 n-MOS 단위 셀을 구비하는 n-MOS 트랜지스터일 수 있다. 각 단위 셀은 양측으로부터 접촉된 다수의 평행한 게이트 핑거를 포함할 수 있으며 웰 콘택트의 링에 의해 둘러싸인다. 전기이동 설계 규칙을 따르기 위해 소스 및 드레인 상호접속은 최소 설계 규칙보다 넓을 수 있고 서로 다른 금속 레벨에서 실행된다. 원하는 구동 전류 레벨을 획득하기 위해 몇몇 단위 셀이 평행하게 배치될 수 있다.
결론짓자면, 전술된 바와 같이, RF 전계 효과 트랜지스터는 게이트 전극과 빗형의 드레인 및 소스 전극을 구비하고, 빗형 드레인의 핑거는 소스 전극의 핑거와 인터리빙되도록 배열되며, 소스 및 드레인 전극은 복수의 층(110, 120, 130, 140)을 구비한다. 인터리빙의 양은, 특히 복수의 층에 의해 제공된 낮은 전류 밀도의 모든 장점을 잃지 않은 채로 낮은 기생 캐패시턴스에 대한 최적화를 가능케 하기 위해 각 층에서 서로 다를 수 있다. 인터리빙은 게이트 전극으로부터 더 멀어질수록 보다 짧은 핑거를 가짐으로써 감소된다. 인터리빙의 감소는 인터리빙 내의 스티퍼(steeper) 감소에 의해 최소 캐패시턴스에 대해 최적화되거나, 인터리빙 내의 보다 점진적인 감소에 의해 소스 및 드레인 핑거 내의 최소 횡방향 전류 밀도에 대 해 최적화될 수 있다. 이것은 보다 높은 온도 또는 보다 높은 입력 바이어스 전류에서 동작 가능하지만, 여전히 전기이동 규칙에 부합될 것이 요구된다.
본 명세서에서 본 발명에 따른 디바이스에 대한 바람직한 실시예, 특정 구조 및 구성과 재료가 기술되었지만, 본 발명의 범위 및 사상으로부터 벗어나지 않는 한 형태 및 세부 사항에 대한 다양한 변화 또는 변경이 가능하다.

Claims (11)

  1. 게이트 전극(100)과 빗형(comb-shaped) 드레인 및 소스 전극을 구비하는 전계 효과 트랜지스터에 있어서,
    상기 빗형 드레인의 핑거(finger)는 상기 소스 전극의 핑거와 인터리빙되도록(interleaved) 구성되고,
    상기 소스 및 드레인 전극은 복수의 층(110, 120, 130, 140)을 구비하며,
    상기 인터리빙의 양(an amount of interleaving)은 상기 복수의 서로 다른 층에 있어서 서로 상이한
    전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트 전극으로부터 먼 층일수록 상기 인터리빙이 더 감소하는
    전계 효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 게이트 전극으로부터 먼 층일수록 더 짧은 핑거를 구비하는
    전계 효과 트랜지스터.
  4. 제 1 항에 있어서,
    하나 이상의 층이 상기 인터리빙을 갖지 않는
    전계 효과 트랜지스터.
  5. 제 1 항에 있어서,
    상기 게이트 전극과 가장 근접한 층의 인터리빙은 실질적으로 전체 게이트를 가로질러 연장하는
    전계 효과 트랜지스터.
  6. 제 1 항에 있어서,
    상기 드레인 또는 소스 전극의 빗 형태에서의 스파인(spine)은 상기 인터리빙이 감소되는 층에 대해 상기 게이트 전극의 일부를 덮도록 연장하는
    전계 효과 트랜지스터.
  7. 제 1 항에 있어서,
    상기 게이트 전극은 빗 형태를 갖는
    전계 효과 트랜지스터.
  8. 제 1 항에 있어서,
    상기 게이트 전극은 양측에 존재하는
    전계 효과 트랜지스터.
  9. 제 1 항 내지 제 8 항 중 한 항의 트랜지스터를 구비하는
    집적 회로.
  10. 제 9 항의 집적 회로를 포함하는
    무선 디바이스.
  11. 전계 효과 트랜지스터의 제조 방법에 있어서,
    게이트 전극을 형성하는 단계와,
    빗형의 드레인의 핑거가 소스 전극의 핑거와 인터리빙되도록 상기 빗형 드레인 및 소스 전극을 형성하는 단계와,
    상이한 인터리빙 양을 갖는 소스 및 드레인 전극 층을 추가로 형성하는 단계를 포함하는
    전계 효과 트랜지스터의 제조 방법.
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