JP2008503892A - 低ソース・ドレイン容量用高周波トランジスタ・レイアウト - Google Patents

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Abstract

ゲート電極と櫛形ドレイン及びソース電極を有し、櫛形ドレイン電極の複数の指が櫛形ソース電極の複数の指と互い違いに配置されており、ソース及びドレイン電極が多層（１１０，１２０，１３０，１４９）を有するＲＦ電界効果型トランジスタ。互い違いの量が各層で異なることにより、多層によりもたらされる低電流密度の効果のすべては失うことなく、最適化、特に、低寄生容量が可能となる。指を短くすることにより、ゲート電極から離間した層において互い違いが低減される。互い違いの低減は、最小容量のために急激な互い違いの低減、最小横方向電流密度のためにより緩やかな互い違いの低減により、最適化される。これが、より高温度又はより高入力バイアス電流においても動作を可能にし、一方、依然として、エレクトロマイグレーションの条件を満たす。

Description

本発明は高周波トランジスタ並びにそのようなトランジスタを備えた集積回路に関する。
ＧＨｚ周波数でＲＦ信号をスイッチングするための高周波トランジスタが知られている。ＢｉＣＭＯＳプロセスは最も高い周波数での動作を保証してきているが、単一チップ・システムでの解決策としてはＲＦ−ＣＭＯＳの方が高い信頼性が得られる。ＣＭＯＳプロセスは主にデジタルでの応用に用いられる。しかし、もし、同じプロセスで、高周波アナログ回路が集積できるとすると、多くの応用に必要なものは単一プロセス並びに単一チップであるので、大きな効果がある。例えば、デジタル回路用の標準ＣＭＯＳトランジスタの高周波での挙動は、これら高周波のためにレイアウトを最適化することにより、大幅に増大する。そのようなアプリケーションには、移動無線通信基地局、衛星通信機器、民生用移動無線機器、そして、特に、電気通信のフロントエンドでＧＨｚレンジ内の周波数が用いられるすべての応用、無線又は他のＲＦシステム（ＧＳＭ、ＤＣＳ、ＵＭＴＳ、Ｈｉｐｅｒｌａｎ等）が含まれる。移動機器では高集積度並びに低電力消費が求められる。ＲＦ−ＣＭＯＳ並びに他の機器の高周波数動作を最適化するための取組みが以下に記載されている。
とりわけ、ＵＳ６，１４０，６８７及びＵＳ６，５６６，１８５は、櫛形又は指形構造の形態のドレイン及びソース・レイアウトが、ＭＯＳＦＥＴの高周波特性、即ち、ゲート抵抗を低減するのに効果があると記載している。ＵＳ６，１４０，６８７では、従来、ＧａＡｓＩＣ、シリコン・バイポーラＩＣ、そして、ＢｉＣＭＯＳＬＳＩが主に高周波数アナログ信号をスイッチング又は増幅するために用いられていると説明されている。しかし、ＦＥＴ、特に、ＭＯＳＦＥＴは、アナログ、デジタル両回路を組み合わせたワンチップ・アナログ/デジタルＩＣにおいて低コスト並びに低消費電力が望まれる場合に好ましい。ＭＯＳＦＥＴは、バイポーラ・トランジスタ（以下、ＢＪＴと称する）と比べて次のような利点がある。
（１）高集積度
（２）低歪み特性
（３）高利得及び高効率
ところが、ＭＯＳＦＥＴが高周波数アナログ信号用装置として用いられると幾つかの特性において多少不利となる。
（１）低トランスコンダクタンス（ｇｍ）、従って低利得。電流Ｉｄが一定であると、トランスコンダクタンスｇｍを増加させるために、Ｗ/Ｌ、即ち、ゲート幅とゲート長さとの比を大きくする必要がある。
（２）低カットオフ周波数ｆＴ。周波数ｆＴは電流利得が１となる周波数で、トランスコンダクタンスｇｍに比例し、そして、ゲート・ソース容量Ｃｇｓとゲート・ドレイン容量Ｃｇｄとの合計に反比例する。従って、単に、ゲート長さＬを低減させるだけでカットオフ周波数ｆＴは改善される。
（３）ノイズ：トランスコンダクタンスｇｍが大きく、ゲート抵抗Ｒｇ及びソース抵抗Ｒｓが小さいトランジスタほど小さい。
（４）最大発振周波数ｆｍａｘ。周波数ｆｍａｘは電力利得が１となる周波数で、ゲート抵抗Ｒｇ及びソース抵抗Ｒｓが小さいほど、そして、ソース・インダクタンスＬｓが小さいほど高い。従って、従来の高周波ＩＣ、指形ゲート電極構造に設けられたＭＯＳＦＥＴはこれら高周波特性を改善するのに用いられる。
リング・ゲート電極構造を用いた改良がＵＳ６，１４０，６８７に提案されている。ＵＳ６，５６６，１８５では、各々が、櫛形電極と、各々がドレイン、ゲートそしてソースで成り互いに隣接する複数ユニットセルを配置することにより設けられたユニットとにより構成される、所謂、指形構造を有した、極超短波帯周波数を増幅するＦＥＴ電力トランジスタが示されている。
大出力を得るには、指長さ及び指電極数が大きくされ、それにより、素子全体でのゲート幅を大きくする。ところが、ゲート指が長くなるとゲート抵抗が大きくなり高周波数特性が悪化する。
ＩＥＤＭにおいて２００１年１２月に発行されたＴｉｅｍｅｉｊｅｒらの論文“Ａ ｒｅｃｏｒｄ ｈｉｇｈ １５０ＧＨｚｆｍａｘ ｒｅａｌｉｚｅｄ ａｔ ０．１８μｍ ｇａｔｅ ｌｅｎｇｔｈ ｉｎ ａｎ ｉｎｄｕｓｔｒｉａｌ ＲＦ―ＣＭＯＳ ｔｅｃｈｎｏｌｏｙ”から、レイアウトを最適化すると、ゲート抵抗が小さくなってｆｍａｘを高め、一方、ＲＦを保ち、基板ノイズが小さくなることも知られている。このレイアウトは、折り曲げ構造、共通ドレイン、そして、ｐ＋ガードリングを含む。
ＵＳ特許６，３７６，８６６からは、ＯＮ抵抗を削減するための櫛形ソース及びドレイン電極も知られている。それは、櫛の歯が互い違いになるように、櫛が互いに向かい合い、隣接して形成されると、対向面積が増え、これら電極間の寄生容量が増え、動作最大周波数が低くなる。これを解決するには、櫛の歯が互い違いにならないように、櫛形電極を互いに離間させることが示唆されている。
ＵＳ特許出願２００２/０１４００８９には、電流密度、従って、エレクトロマイグレーションを低減するために、半導体ＩＣ内の電源ラインに多層配線が用いられることができることが示されている。
本発明の目的は、改良された装置並びに方法を提供することである。第一のアスペクトによれば、本発明は、ゲート電極と櫛形ドレイン及びソース電極とを有し、前記櫛形ドレイン電極の複数の指が前記櫛形ソース電極の複数の指と互い違いに配置されており、前記ソース及びドレイン電極が多層を有し、前記互い違いの量が前記多層の異なる層で異なる電界効果型トランジスタを提供する。
これにより高周波ＭＯＳＦＥＴのレイアウトを改良することができる。高周波動作を可能にすることに対し、低ゲート抵抗に加えて、レイアウトにおいて依然として二つの相反するアスペクトがあり、これらが本発明により解決することができる。入出力における寄生容量は可能な限り小さくなければならず、レイアウトは可能な限り最小設計ルールを用いるべきである。他方で、ソース及びドレインへ電流を運ぶ接続線は小さすぎないようにすべきで、その場合は電流密度が高くなり過ぎる。これによりエレクトロマイグレーション・ルールが守れなくなることもありうる。
本発明による改良されたレイアウトにおいては、多層は同一ではないが、多層によりもたらされる低電流密度の効果をすべては失うことなく、低寄生容量という、相反する要求をより良く満たすように最適化されることができる。
従属項のためのさらなる特徴は、前記互い違いが前記ゲート電極から離間した前記層で低減されていることである。これは、低電流密度の効果を必要以上に失うことなく寄生容量を小さくするよう、レイアウトを最適化するのを助長する一手法である。
従属項のためのさらなる特徴は、前記ゲート電極から離間した前記層に複数の短い指を有することである。これは、さらに、インダクタンスと電流密度を低減するのを助長する。
他のさらなる特徴は、前記層の一つ以上では互い違いが無いことである。これは、寄生容量を低減するのを助長できる。
他の特徴は、前記ゲート電極に最も近い層の前記互い違いがほぼゲート全体に渡って延在していることである。これは、ＯＮ抵抗を低減するのを助長できる。
他の特徴は、前記ドレイン又はソース電極の前記櫛形の歯が、前記互い違いが低減されている複数層に対して前記ゲート電極の部分上に延在していることである。これもまた、容量と電流密度を低減するのを助長できる。
他の特徴は、前記ゲート電極は櫛形であることである。これは、ゲート抵抗と寄生容量を低減するのを助長できる。
他の特徴は、前記ゲート電極は両面ゲート電極であることである。
各金属層に対して、各さらなる金属層の指長さが益々小さくなるように、最適化レイアウトが用いられることができる。（１）急激な互い違いの低減による最小容量のための最適化、そして、（２）より緩やかな互い違いの低減によるソース及びドレイン指における最小横方向電流密度のための最適化、これは、より高温度又はより高入力バイアス電流においても動作を可能にし、一方、依然として、エレクトロマイグレーション・ルールの条件を満たし、これらを基に、互い違いの低減が多くの手法により成される。
本発明のさらなるアスペクトは、前記トランジスタを備えた集積回路又は無線装置、そして、そのようなトランジスタ又は集積回路を製造する方法を含む。
上記さらなる特徴のいずれも組み合わせることができ、そして、上記アスペクトのいずれとも組み合わせることができる。さらなる効果がそれら当業者にとって、特に、他の従来技術に対して明らかとなろう。本発明の請求の範囲から逸脱せずに種々の変形、変更が可能である。従って、本発明の態様は例示的であり、本発明の範囲を限定するものではないことが明確に理解されるべきである。
本発明が特定の実施形態並びに所定の図面に関して説明されるが、本発明はそれらには限定されず、特許請求の範囲のみに限定される。各図は概略的のみに示されたもので非限定的である、各図は説明の目的で、要素の幾つかは大きさが誇張され実寸では図示されていない。「ある」、「その」等の単一物に言及する場合でも、格別述べられない場合はそれが複数あることも含む。
さらに、「第一」、「第二」、「第三」等の記載内及び特許請求の範囲内の用語は同様な要素を区別することに用いられ、連続した又は時系列的な順序を表すものではない。適切な状況で交換可能に用いられる用語、並びに、ここに記載された本発明の実施形態は、ここに記載又は説明された以外のシーケンスで動作できるものであることが理解されるところである。
さらに、「上部」、「底部」、「上」、「下」等の記載内及び特許請求の範囲内の用語は説明の目的で用いられ、相対位置を表すものではない。適切な状況で交換可能に用いられる用語、並びに、ここに記載された本発明の実施形態は、ここに記載又は説明された以外のシーケンスで動作できるものであることが理解されるところである。
特許請求の範囲で用いられる用語「備える」はその後に掲げられた手段に限定されると解釈されるべきものではない、即ち、他の要素又は工程を排除するものではない。従って、表現「手段ＡとＢとを備えた装置」の範囲は要素ＡとＢのみを備えた装置に限定されるべきはない。即ち、本発明に関して、この装置に唯一重要な要素はＡとＢである。
実施形態を披露するにあたり、参照用として、図１乃至６は、本発明が適用可能な、櫛形ゲート電極と櫛形ソース及びドレイン電極とを有する既知のＭＯＳＦＥＴのレイアウト例を示す概略的な平面図である。特に、図１に示されるように、ＯＤ及びポリ工程が実行されて、分離リング２０により囲まれた基板の活性領域１０と、活性領域上に位置する櫛形ゲート電極３０とを形成する。ゲート電極の各指の両側の活性領域がソース領域並びにドレイン領域として機能できる。
図２は第一導電層Ｍ１、例えば、金属層を示し、ゲート、そして、分離リング又は基板のバルクへ、各々、接続される電極４０，５０を提供するために、加えられている。図３に示されるように、これらソース領域並びにドレイン領域の各々の上において、第二導電層Ｍ２、例えば、金属層が櫛形ソース（６０）及びドレイン（７０）電極の指を形成する。指は互い違いになり、ゲート指の各側上にドレイン及びソース指がある。多数の指を用いることにより、ゲート抵抗、ソース抵抗Ｒｓ、そして、ドレイン抵抗Ｒｄが小さくなる。同一層がゲートとバルク部分へのコンタクトをもたらす。エレクトロマイグレーションの条件を満たすために、第二導電層Ｍ２で示されたように、従来からレイアウトが同じである三つから四つの平行金属層において接続を行うことが必要となることが多い。
図４乃至６は、同様な態様の、しかし、ゲート電極（１００）が両面ゲート電極であるという点で異なる、平面図である。これは、さらに等価ゲート抵抗Ｒｇを小さくするために、各ゲート電極指の両端にコンタクト・ポイントが設けられていることを意味する。
トランジスタの各ユニットセル内のゲート電極の指長さが増加すると、最小雑音指数ＮＦｍｉｎが増加する。従って、より多くの短い指を有するレイアウトのＭＯＳＦＥＴでは、指の数を増やして、全ゲート幅を一定にし、そして、最小雑音指数ＮＦｍｉｎを減少させることが望ましい。
図７乃至９に示された本発明の第一実施形態は、例えば、どの程度、導電、例えば、金属層Ｍ３、Ｍ４がＭ２と異なるかを示している。図１乃至６との対応参照番号が適宜用いられている。図７は図６に近く対応している。
図８では、第三導電、例えば、金属層Ｍ３が横たわり、多層ソース及びドレイン電極（１１０，１２０）を提供している。この層は、電極の指がより短く、櫛形の歯がより広く、互い違いの量が低減されているという点で、Ｍ２と異なる。互い違いを低減するのには他の方法がある。幅広とされた櫛の歯が層Ｍ２のゲート電極の部分と互い違い領域の部分とに跨って延在している。
図９では、さらなる導電、例えば、金属層Ｍ４がゲート電極から離間して示され、ソース及びドレイン電極（１３０，１４０）の指の互い違いの量がさらに低減されている。ここでも、櫛の歯が広くされ、そして、指が短くされて、櫛歯がゲート電極の多くを覆っている。これらはさらなる層となりうる。さらなる導電、例えば、金属層の各々に対して、指長さがより小さくされている。この態様は、ソース及びドレイン指で横方向電流密度が最小となるように最適化されたものである。高温度、高入力バイアス電流において、トランジスタは、依然として、エレクトロマイグレーション・ルールの条件を満たす。
図１０乃至１２では、この、そして、他の可能な態様の概略がレイアウトの断面図として簡略化されて示されている。示されてはいないが、これら指の各々の底部にゲートがあるものとする。ゲートから離間された多層が垂直方向に延びる一つのブロッックで表されている。ブロッック２００が多層ソース電極を表している。ブロッック２２０が多層ドレイン電極を表している。ブロッック２１０が櫛形指の互い違い領域を表している。図１０では、多層と互い違い領域とはゲートから離間された層に対して変わっていないことが示されている。図１１では、多層と互い違い領域とはゲートから離間された層に対して変わっていることが示されている。互い違い領域は、ゲート電極に最も近い層におけるゲート電極の大きさを有する。この領域は中間層でゼロとなる。ゲート電極から離間された高い位置にある層は互い違いが無く、ソースとドレインとの間にギャップ２３０を有し、これは高い位置にある層ほど増大する。この態様は、ソース及びドレイン指間の容量が最小となるように最適化されたものである。従来に比して、概ね、１/４低減される。
図１２は図７乃至９に対応した実施形態の同様な断面図を示し、横方向電流密度が最小となるように最適化されたものを表している。これは、従来に比して、横方向電流密度において、概ね、１/２の効果が得られ、それと同時に、ソース及びドレイン指間容量が１/２だけ低減される。この場合、互い違いがさらに徐々に少なくなり、ゲート電極から離間された層においてゼロとなる。
本発明の実施形態のトランジスタは、例えば、ＣＭＯＳ技術を用いて導入されることができる。ｋ値が小さい銅のバックエンドによる９０ｎｍＣＭＯＳ技術（例えば、ＢＣＢでεγ＝２．９、デュアル・ダマシン・プロセス）において、エレクトロマイグレーション設計ルールが、最小設計ルールより幅のあるソース及びドレイン・インターコネクトを選択することにより金属レベルが２，３、そして、４のソース及びドレイン・インターコネクトを実現することにより、保たれる。エレクトロマイグレーションの条件を満たすために、ソース及びドレイン接続に四つの平行金属層を用いる。これは、ほとんどすべての使用可能な金属層がソース及びドレイン接続に用いられなければならないという事実につながる。ゲート電極から離間された金属層の互い違い量を少なくすることにより、ソース及びドレイン指間の寄生容量が可能な限り小さく保たれる。
このように設計されたＮ−ＭＯＳ装置の公称カットオフ周波数ｆＴは１５０ＧＨｚ程度である。ｎ−ＭＯＳトランジスタは、高集積化された混合モードＲＦ/アナログ/デジタルシステム・オン・チップ（ＳＯＣ）を実現するのに用いることができる。この最適化されたレイアウトによりｎ−ＭＯＳトランジスタの電力利得を改善することができる。
このトランジスタは、トリプル・ウェルｎ−ＭＯＳユニットセルを有するｎ−ＭＯＳトランジスタとすることができる。各ユニットセルは、両側でコンタクトが取られた多数の平行なゲート指を含むことができ、そして、複数ウェル・コンタクトのリングにより囲まれている。エレクトロマイグレーション設計ルールに準拠するには、ソース及びドレイン・インターコネクトを最小設計ルールより幅広くし、そして、異なる金属レベルで実現することができる。所望の駆動電流レベルを達成するには比較的多くのユニットセルを平行に配置することができる。
結論として、以上の如く記載されてきたように、ＲＦ電界効果型トランジスタが、ゲート電極と櫛形ソース及びドレイン電極を有し、櫛形ドレインの指が櫛形ソース電極の指と互い違いに配置されており、ソース及びドレイン電極が多層（１１０，１２０，１３０，１４０）を有する。互い違い量を各層で異ならすことができ、多層によりもたらされる低電流密度の効果のすべては失うことなく、最適化、特に、低寄生容量が可能となる。指を短くすることにより、ゲート電極から離間した層において互い違いが低減される。互い違いの低減は、最小容量のために急激な互い違いの低減、ソース及びドレイン指での最小横方向電流密度のためにより緩やかな互い違いの低減により、最適化される。これが、より高温度又はより高入力バイアス電流においても動作を可能にし、一方、依然として、エレクトロマイグレーションの条件を満たす。
好ましい実施形態、特定の構造及び態様、並びに、材料が、本発明の装置のためにここに記載されてきたが、本発明の範囲と精神とから逸脱せずに、形態、詳細において種々の変形、変更が行われてもよいことが理解されるところである。
片面ゲートを有する既知の装置を製造する段階を示す図である。 片面ゲートを有する既知の装置を製造する段階を示す図である。 片面ゲートを有する既知の装置を製造する段階を示す図である。 両面ゲートを有する既知の装置を製造する段階を示す図である。 両面ゲートを有する既知の装置を製造する段階を示す図である。 両面ゲートを有する既知の装置を製造する段階を示す図である。 本発明の一実施形態による装置を製造する段階を示す図である。 本発明の一実施形態による装置を製造する段階を示す図である。 本発明の一実施形態による装置を製造する段階を示す図である。 既知の装置のソースとドレンイとが互い違いになる量を表す概略的形状の断面図である。 本発明の実施形態による対応する断面図である。 本発明の実施形態による対応する断面図である。

Claims (11)

  1. ゲート電極と櫛形ドレイン及びソース電極とを有し、前記櫛形ドレイン電極の複数の指が前記櫛形ソース電極の複数の指と互い違いに配置されており、前記ソース及びドレイン電極が多層を有し、前記互い違いの量が前記多層の異なる層で異なる電界効果型トランジスタ。
  2. 前記互い違いが前記ゲート電極から離間した前記層で低減されている請求項１に記載のトランジスタ。
  3. 前記ゲート電極から離間した前記層に複数の短い指を有する請求項１に記載のトランジスタ。
  4. 前記層の一つ以上では互い違いが無い請求項１に記載のトランジスタ。
  5. 前記ゲート電極に最も近い層の前記互い違いがほぼゲート全体に渡って延在している請求項１に記載のトランジスタ。
  6. 前記ドレイン又はソース電極の前記櫛形の歯が、前記互い違いが低減されている複数層に対して前記ゲート電極の部分上に延在している請求項１に記載のトランジスタ。
  7. 前記ゲート電極は櫛形である請求項１に記載のトランジスタ。
  8. 前記ゲート電極は両面ゲート電極である請求項１に記載のトランジスタ。
  9. 前記請求項いずれかに記載のトランジスタを有する集積回路。
  10. 請求項９に記載の集積回路を備えた無線装置。
  11. ゲート電極を形成し、櫛形ドレイン及びソース電極を、前記櫛形ドレイン電極の複数の指が前記櫛形ソース電極の複数の指と互い違いに配置されるように形成し、互い違いの量が異なる、前記ソース及びドレイン電極のさらなる複数層を形成する工程を有する電界効果型トランジスタの製造方法。
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WO (1) WO2006000993A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8878203B2 (en) 2012-05-28 2014-11-04 Kabushiki Kaisha Toshiba Switching circuit
US11805635B2 (en) 2020-03-05 2023-10-31 Kioxia Corporation Semiconductor memory device

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2439759A (en) 2006-06-30 2008-01-09 X Fab Uk Ltd RF-CMOS transistor array
US8178908B2 (en) * 2008-05-07 2012-05-15 International Business Machines Corporation Electrical contact structure having multiple metal interconnect levels staggering one another
GB2466313A (en) 2008-12-22 2010-06-23 Cambridge Silicon Radio Ltd Radio Frequency CMOS Transistor
JP5372578B2 (ja) 2009-04-09 2013-12-18 ルネサスエレクトロニクス株式会社 半導体装置
CN102034823B (zh) * 2009-09-30 2013-01-02 意法半导体研发(深圳)有限公司 用于spu和stog良好性能的功率晶体管的布局和焊盘布图规划
CN102169895A (zh) * 2010-02-25 2011-08-31 上海北京大学微电子研究院 射频金属-氧化物-半导体场效应晶体管
KR101770969B1 (ko) * 2011-01-21 2017-08-25 삼성디스플레이 주식회사 터치 센싱 기판 및 이의 제조 방법
JP5701684B2 (ja) * 2011-05-23 2015-04-15 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
JP2013110269A (ja) * 2011-11-21 2013-06-06 Samsung Electro-Mechanics Co Ltd Ｃｍｏｓ集積回路及び増幅回路
US8928411B2 (en) * 2012-12-31 2015-01-06 Silicon Image, Inc. Integration of signal sampling within transistor amplifier stage
US10910491B2 (en) 2013-09-10 2021-02-02 Delta Electronics, Inc. Semiconductor device having reduced capacitance between source and drain pads
TWI577022B (zh) 2014-02-27 2017-04-01 台達電子工業股份有限公司 半導體裝置與應用其之半導體裝置封裝體
US10833185B2 (en) 2013-09-10 2020-11-10 Delta Electronics, Inc. Heterojunction semiconductor device having source and drain pads with improved current crowding
US10665709B2 (en) 2013-09-10 2020-05-26 Delta Electronics, Inc. Power semiconductor device integrated with ESD protection circuit under source pad, drain pad, and/or gate pad
US9190393B1 (en) * 2013-09-10 2015-11-17 Delta Electronics, Inc. Low parasitic capacitance semiconductor device package
US10637411B2 (en) 2017-10-06 2020-04-28 Qualcomm Incorporated Transistor layout for improved harmonic performance
US10381447B2 (en) * 2017-12-13 2019-08-13 Nxp B.V. Field effect transistor and method of making

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02268467A (ja) * 1989-04-10 1990-11-02 New Japan Radio Co Ltd 半導体集積回路
US5838029A (en) 1994-08-22 1998-11-17 Rohm Co., Ltd. GaN-type light emitting device formed on a silicon substrate
JP3355817B2 (ja) * 1994-10-20 2002-12-09 株式会社デンソー 半導体装置
US6140687A (en) 1996-11-28 2000-10-31 Matsushita Electric Industrial Co., Ltd. High frequency ring gate MOSFET
JP3269475B2 (ja) 1998-02-16 2002-03-25 日本電気株式会社 半導体装置
US6274896B1 (en) * 2000-01-14 2001-08-14 Lexmark International, Inc. Drive transistor with fold gate
US6379059B2 (en) * 2000-05-01 2002-04-30 Charles Kaplan Method and system for printing medical labels

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8878203B2 (en) 2012-05-28 2014-11-04 Kabushiki Kaisha Toshiba Switching circuit
US11805635B2 (en) 2020-03-05 2023-10-31 Kioxia Corporation Semiconductor memory device

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