JP2011151330A - 電界効果型トランジスタ - Google Patents

Abstract

【課題】電流許容値の低下を抑制する。
【解決手段】Ｙ方向に沿って延在する延在ゲート電極Ｇ１１と、Ｙ方向に沿って延在するダミーゲート電極ＤＭ１と、Ｙ方向に沿って延在する延在ソース電極Ｓ１１と、Ｙ方向に沿って延在する延在ドレイン電極Ｄ１１とを含む。延在ソース電極Ｇ１１は、Ｘ方向においてダミーゲート電極ＤＭ１を覆う形状を有する。また、延在ドレイン電極Ｇ１１は、Ｘ方向においてダミーゲート電極ＤＭ１を覆う形状を有する。
【選択図】図２

Description

本発明は、通信機器やレーダ等の高周波半導体装置内のＭＭＩＣ（Monolithic Microwave Integrated Circuit）チップに搭載されるＦＥＴに関する。

近年、Ｓｉ系半導体デバイスの微細化が進み、６５ｎｍプロセスにおけるＣＭＯＳ（Complementary Metal Oxide Semiconductor）の量産も実現している。ＣＭＯＳプロセスの微細化により、電界効果型トランジスタ（ＦＥＴ（Field Effect transistor））において使用可能な周波数も次第に大きくなっている。

そのため、車載レーダやＨＤＭＩ無線システムなどの準ミリ波・ミリ波帯でのアプリケーションに向けてのＦＥＴの研究開発が進められている。

準ミリ波・ミリ波帯でデバイスを扱う場合、ＦＥＴの高周波特性が良好となる電流値の電流により当該ＦＥＴを動作させる必要がある。この場合、ＦＥＴに流す電流の電流許容値を大きく確保するために、ＦＥＴを構成する各部の形状および当該各部のレイアウトの工夫が必要となる。ここで、電流許容値は、電流を流す対象物において流すことのできる電流の最大値である。

特許文献１では、例えば、櫛型のゲート電極をレイアウトした、高周波で動作するＦＥＴが開示されている。

特表２００８−５０３８９２号公報

しかしながら、プロセスの微細化が進むにつれ、特許文献１に開示されているＦＥＴでは、櫛型のゲート電極において、特定方向に並ぶ複数の直線状の電極（ゲート電極の一部）のプロセス精度を維持するために、当該電極の間隔を狭くする必要がある。特定方向に並ぶ電極の間隔が狭くなると、外部へ引き出すためのソース電極およびドレイン電極の幅も狭くなる。

そのため、当該ソース電極およびドレイン電極に流すことが可能な電流の最大値（電流許容値）は低下する。したがって、微細ＦＥＴプロセスでは、ある程度の電流許容値を確保するのは困難である。

本発明は、上述の問題点を解決するためになされたものであって、その目的は、プロセスの微細化に伴なう電流許容値の低下を抑制することを可能とした電界効果型トランジスタを提供することである。

上述の課題を解決するために、この発明のある局面に従う電界効果型トランジスタは、基板に形成される。電界効果型トランジスタは、櫛型または梯子型のゲート電極の一部の電極であって、第１方向に沿って延在する延在ゲート電極と、前記第１方向に沿って延在するｎ（１以上の整数）個の第１のダミーゲート電極と、前記第１方向に沿って延在するｎ（１以上の整数）個の第２のダミーゲート電極と、ソース電極の一部の電極であって、前記第１方向に沿って延在する延在ソース電極と、ドレイン電極の一部の電極であって、前記第１方向に沿って延在する延在ドレイン電極とを含む。前記ｎ個の第１のダミーゲート電極、前記延在ゲート電極および前記ｎ個の第２のダミーゲート電極が、この順で、前記第１方向と直交する第２方向に並んで配置され、前記基板において、前記第２方向における前記ｎ個の第１のダミーゲート電極の両端側には第１の活性領域が形成され、前記基板において、前記第２方向における前記ｎ個の第２のダミーゲート電極の両端側には第２の活性領域が形成され、前記延在ソース電極は、前記第２方向において前記ｎ個の第１のダミーゲート電極を覆う形状を有し、かつ、前記ｎ個の第１のダミーゲート電極および各前記第１の活性領域の上方に設けられ、前記延在ソース電極は、１個以上のコンタクトにより、各前記第１の活性領域と電気的に接続され、前記延在ドレイン電極は、前記第２方向において前記ｎ個の第２のダミーゲート電極を覆う形状を有し、かつ、前記ｎ個の第２のダミーゲート電極および各前記第２の活性領域の上方に設けられ、前記延在ドレイン電極は、１個以上のコンタクトにより、各前記第２の活性領域と電気的に接続される。

すなわち、延在ソース電極は、前記第２方向において前記ｎ個の第１のダミーゲート電極を覆う形状を有する。また、延在ドレイン電極は、前記第２方向において前記ｎ個の第２のダミーゲート電極を覆う形状を有する。

これにより、延在ソース電極および延在ドレイン電極の各々の幅は、少なくとも第１のダミーゲート電極または第２のダミーゲート電極の幅以上である。また、延在ソース電極は、ｎ個の第１のダミーゲート電極および各第１の活性領域の上方に設けられる。延在ドレイン電極は、ｎ個の第２のダミーゲート電極および各第２の活性領域の上方に設けられる。それにより、延在ソース電極および延在ドレイン電極の各々の幅は、ダミーゲート電極を用いない場合のソース電極およびドレイン電極の幅に比べて少なくとも２倍以上である。したがって、プロセスの微細化に伴なう延在ソース電極および延在ドレイン電極の各々の電流許容値の低下を抑制することができる。

また、好ましくは、前記延在ソース電極は、コンタクトにより、前記第１のダミーゲート電極と電気的に接続され、前記延在ドレイン電極は、コンタクトにより、前記第２のダミーゲート電極と電気的に接続される。

これにより、第１および第２のダミーゲート電極がフローティング状態であることによる、電界効果型トランジスタの動作不良を回避することが出来る。

また、好ましくは、前記延在ソース電極は、前記ｎ個の第１のダミーゲート電極の上方に向かって積層される複数のメタル配線を含み、前記延在ドレイン電極は、前記ｎ個の第２のダミーゲート電極の上方に向かって積層される複数のメタル配線を含む。

また、好ましくは、前記ソース電極および前記ドレイン電極の形状は櫛型である。

また、好ましくは、前記第１の活性領域および前記第２の活性領域の各々は、ｐ型ウエルまたはｎ型ウエルである。

本発明により、電流許容値の低下を抑制することができる。

第１の実施の形態におけるＦＥＴの構造を簡略化した構造の断面を示す図である。 第１の実施の形態におけるＦＥＴの詳細な構造を説明するための図である。 梯子型のゲート電極を示す図である。 隣合う２つの延在ゲート電極の間にダミーゲート電極が２個以上配置された図である。 第１の実施の形態の変形例におけるＦＥＴの詳細な構造を説明するための図である。 ＦＥＴの断面図である。 ＦＥＴの高周波特性を示すグラフである。

以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。

＜第１の実施の形態＞
第１の実施の形態における電界効果型トランジスタ（ＦＥＴ）について図を用いて説明する。

図１は、第１の実施の形態におけるＦＥＴ１１０，１２０の構造を簡略化した構造の断面を示す図である。ＦＥＴ１１０は、ｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）ＦＥＴである。ＦＥＴ１２０は、ｐチャネル型ＭＯＳＦＥＴである。

ＦＥＴ１１０，１２０は、それぞれ、領域１４，１５内に形成される。

半導体基板１０の主面側にＦＥＴ１１０，１２０が形成される。半導体基板１０は、例えば、単結晶シリコンなどから構成される。

半導体基板１０には、図示しない他の素子（例えば、抵抗素子、ダイオード素子）等も形成される。

半導体基板１０の主面側に形成された、ＦＥＴおよび上記他の素子が形成される領域１４，１５間は、素子分離領域１１によって互いに電気的に分離されている。

素子分離領域１１は、酸化シリコンなどの絶縁体（例えば埋め込み絶縁膜）からなる。素子分離領域１１は、例えば、ＳＴＩ（Shalloe Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization Of Silicon）法などにより形成することができる。

半導体基板１０の主面には、ｐ型ウエル１２とｎ型ウエル１３とが形成される。以下においては、ｐ型ウエルおよびｎ型ウエルを、それぞれ、ｐ型半導体領域およびｎ型半導体領域ともいう。

ｐ型ウエル１２は、ＦＥＴ１１０及び上記他の素子が形成される領域１４を平面的に含む領域に形成される。ｎ型ウエル１３は、ＦＥＴ１２０及び上記他の素子が形成される領域１５を平面的に含む領域に形成される。

なお、ＦＥＴ１１０及びＦＥＴ１２０の各々の形成領域は、いわゆるトリプルウェル構造であっても構わない。

領域１４では、ｐ型ウエル１２上にゲート絶縁膜１６が形成される。ゲート絶縁膜１６上にはゲート電極Ｇ１０が形成されている。ゲート電極Ｇ１０の両側の領域には、ソースとしてのｎ型ウエル１８と、ドレインとしてのｎ型ウエル１８とが形成される。以下においては、ｎ型ウエルを、ｎ型拡散層ともいう。

ゲート電極Ｇ１０は、例えば、酸化シリコンからなる絶縁膜２５に覆われる。

詳細は後述するが、ＦＥＴ１１０は、ゲート電極Ｇ１０の一部と、ゲート絶縁膜１６と、ソースおよびドレインとしてのｎ型ウエル１８とを含む。

ソースとしてのｎ型ウエル１８は、絶縁膜２５を貫くビアＶ１０により、ソース電極Ｓ１０と電気的に接続される。ドレインとしてのｎ型ウエル１８は、絶縁膜２５を貫くビアＶ１０により、ドレイン電極Ｄ１０と電気的に接続される。

ＦＥＴ１２０の構成は、ＦＥＴ１１０の構成において、ｎ型ウエルをｐ型ウエルに置き換え、ｐ型ウエルをｎ型ウエルに置き換えた構造と同様である。

具体的には、領域１５では、ｎ型ウエル１３上にゲート絶縁膜１６が形成される。ゲート絶縁膜１６上にはゲート電極Ｇ１０が形成される。当該ゲート電極Ｇ１０の両側の領域には、ソースとしてのｐ型ウエル２２と、ドレインとしてのｐ型ウエル２２とが形成される。以下においては、ｐ型ウエルを、ｐ型拡散層ともいう。

ゲート電極Ｇ１０は、メタルゲートであっても構わない。

詳細は後述するが、ＦＥＴ１２０は、ゲート電極Ｇ１０の一部と、ゲート絶縁膜１６と、ソースおよびドレインとしてのｐ型ウエル２２とを含む。

ソースとしてのｐ型ウエル２２は、絶縁膜２５を貫くビアＶ１０により、ソース電極Ｓ２０と電気的に接続される。ドレインとしてのｐ型ウエル２２は、絶縁膜２５を貫くビアＶ１０により、ドレイン電極Ｄ２０と電気的に接続される。

以下においては、ｎ型ウエル１８およびｐ型ウエル２２の各々を、活性領域５０ともいう。

以下においては、対象物Ａが対象物Ｂと電気的に接続されている状態を説明する場合、単に、対象物Ａが対象物Ｂと接続されているという記載をする。

本発明は、ｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴのどちらにも適用できる。以下においては、一例として、ｎチャネル型ＭＯＳＦＥＴのＦＥＴ１１０について説明する。

図２は、第１の実施の形態におけるＦＥＴ１１０の詳細な構造を説明するための図である。

図２（Ａ）は、ＦＥＴ１１０の上面図である。図２（Ａ）において、Ｙ方向とＸ方向とは直交する。

図２（Ｂ）は、ＦＥＴ１１０の断面図である。具体的には、図２（Ｂ）は、図２（Ａ）のｂ−ｂ’線に沿ったＦＥＴ１１０の断面図である。図２（Ｂ）において、Ｚ方向とＸ方向とは直交する。

なお、図２（Ａ）および図２（Ｂ）では、図の簡略化のために、本来は存在する半導体基板１０、ｐ型ウエル１２およびｎ型ウエル１３等は示していない。また、図２（Ｂ）では、図の簡略化のために、本来は存在するゲート絶縁膜１６を示していない。

図１の半導体基板１０の主面側には、図示されない第１配線層、第２配線層、第３配線層および第４配線層が、この順で、上方（Ｚ方向）に向かって積層される。第１配線層は最下位の配線層である。第４配線層は最上位の配線層である。

なお、半導体基板１０の主面側に形成される配線層は、４個に限定されず、例えば、２個、または５個以上であってもよい。また、半導体基板１０の主面側に形成される配線層は、１個であってもよい。

ゲート電極Ｇ１０の形状は、櫛型である。なお、ゲート電極Ｇ１０の形状は、櫛型に限定されず、他の形状（例えば、後述の梯子型）であってもよい。

ゲート電極Ｇ１０は、複数の延在ゲート電極Ｇ１１と、接続部Ｇ１２とを含む。すなわち、各延在ゲート電極Ｇ１１は、ゲート電極Ｇ１０の一部の電極である。

各延在ゲート電極Ｇ１１は、第１方向としてのＹ方向に沿って延在する。各延在ゲート電極Ｇ１１は、半導体基板１０上に形成された図示しないゲート絶縁膜１６上に形成される。

各延在ゲート電極Ｇ１１は、コンタクトＣ３０により、接続部Ｇ１２と接続される。すなわち、各延在ゲート電極Ｇ１１と、接続部Ｇ１２とは、一体形成される。各延在ゲート電極Ｇ１１は、例えば、ポリシリコンで形成される。接続部Ｇ１２は、例えば、メタル配線である。なお、接続部Ｇ１２の構造は、ポリシリコンとメタル配線の積層構造であっても良い。

複数の延在ゲート電極Ｇ１１は、半導体基板１０の主面側において、第２方向としてのＸ方向に並んで配置される。Ｘ方向における各延在ゲート電極Ｇ１１の両端側には、活性領域５０が形成される。

なお、接続部Ｇ１２は、延在ゲート電極Ｇ１１よりも上方にある配線層（例えば、第１配線層）に形成される。各延在ゲート電極Ｇ１１の端部は、コンタクトＣ３０により、配線層に形成される接続部Ｇ１２と接続される。具体的には、延在ゲート電極Ｇ１１の端部は、活性領域５０の外部の領域において、メタル配線である接続部Ｇ１２と電気的に接続される。すなわち、各延在ゲート電極Ｇ１１は、メタル配線により活性領域５０の外部に引き出される。

ソース電極Ｓ１０の形状は、櫛型である。なお、ソース電極Ｓ１０の形状は、櫛型に限定されず、他の形状であってもよい。

ソース電極Ｓ１０は、複数の延在ソース電極Ｓ１１と、接続部Ｓ１２とを含む。すなわち、各延在ソース電極Ｓ１１は、ソース電極Ｓ１０の一部の電極である。

各延在ソース電極Ｓ１１は、第１方向としてのＹ方向に沿って延在する。各延在ソース電極Ｓ１１は、接続部Ｓ１２と接続される。すなわち、各延在ソース電極Ｓ１１と、接続部Ｓ１２とは、一体形成される。

延在ソース電極Ｓ１１は、図２（Ｂ）に示されるように、メタル配線Ｓ１１．１，Ｓ１１．２，Ｓ１１．３，Ｓ１１．４を含む。すなわち、延在ソース電極Ｓ１１は、多層配線構造を有する。メタル配線Ｓ１１．１，Ｓ１１．２，Ｓ１１．３，Ｓ１１．４は、それぞれ、第１配線層、第２配線層、第３配線層および第４配線層に形成される。

メタル配線Ｓ１１．１，Ｓ１１．２，Ｓ１１．３，Ｓ１１．４は、この順で、上方（Ｚ方向）に向かって積層される。

複数のビアＶ２０により、メタル配線Ｓ１１．１，Ｓ１１．２，Ｓ１１．３，Ｓ１１．４の各々は互いに電気的に接続される。

なお、延在ソース電極Ｓ１１に含まれるメタル配線は、４個に限定されず、例えば、２個、または５個以上であってもよい。また、延在ソース電極Ｓ１１は、１個のメタル配線で構成されてもよい。

ドレイン電極Ｄ１０の形状は、櫛型である。なお、ドレイン電極Ｄ１０の形状は、櫛型に限定されず、他の形状であってもよい。

ドレイン電極Ｄ１０は、複数の延在ドレイン電極Ｄ１１と、接続部Ｄ１２とを含む。すなわち、各延在ドレイン電極Ｄ１１は、ドレイン電極Ｄ１０の一部の電極である。

各延在ドレイン電極Ｄ１１は、第１方向としてのＹ方向に沿って延在する。各延在ドレイン電極Ｄ１１は、接続部Ｄ１２と接続される。すなわち、各延在ドレイン電極Ｄ１１と、接続部Ｄ１２とは、一体形成される。

延在ドレイン電極Ｄ１１は、図２（Ｂ）に示されるように、メタル配線Ｄ１１．１，Ｄ１１．２，Ｄ１１．３，Ｄ１１．４を含む。すなわち、延在ドレイン電極Ｄ１１は、多層配線構造を有する。メタル配線Ｄ１１．１，Ｄ１１．２，Ｄ１１．３，Ｄ１１．４は、それぞれ、第１配線層、第２配線層、第３配線層および第４配線層に形成される。

メタル配線Ｄ１１．１，Ｄ１１．２，Ｄ１１．３，Ｄ１１．４は、この順で、上方（Ｚ方向）に向かって積層される。

複数のビアＶ２０により、メタル配線Ｄ１１．１，Ｄ１１．２，Ｄ１１．３，Ｄ１１．４の各々は互いに電気的に接続される。

なお、延在ドレイン電極Ｄ１１に含まれるメタル配線は、４個に限定されず、例えば、２個、または５個以上であってもよい。また、延在ドレイン電極Ｄ１１は、１個のメタル配線で構成されてもよい。

半導体基板１０の主面側には、複数の活性領域５０が形成される。ここで、図２（Ａ）および図２（Ｂ）は、ＦＥＴ１１０を示しているため、当該各活性領域５０は、ｎ型ウエル１８である。複数の活性領域５０の一部の上方には、延在ソース電極Ｓ１１または延在ドレイン電極Ｄ１１が設けられる。

以下においては、上方に延在ソース電極Ｓ１１が設けられている活性領域５０を、活性領域５０．１とも表記する。また、以下においては、上方に延在ドレイン電極Ｄ１１が設けられている活性領域５０を、活性領域５０．２とも表記する。

図２（Ｂ）に示されるように、各活性領域５０．１は、１個以上のコンタクトＣ１０により、延在ソース電極Ｓ１１の一部であるメタル配線Ｓ１１．１と接続される。すなわち、各活性領域５０．１は、延在ソース電極Ｓ１１と接続される。各活性領域５０．１は、ソース領域として機能する。

また、各活性領域５０．２は、１個以上のコンタクトＣ１０により、延在ドレイン電極Ｄ１１の一部であるメタル配線Ｄ１１．１と接続される。すなわち、各活性領域５０．２は、延在ドレイン電極Ｄ１１と接続される。各活性領域５０．２は、ドレイン領域として機能する。

なお、図２（Ｂ）に示される、Ｘ方向の同じ位置においてＺ方向に並ぶビアＶ２０およびコンタクトＣ１０は、図１の１個のビアＶ１０に相当する。例えば、１個の活性領域５０．１の上方に存在するビアＶ２０およびコンタクトＣ１０は、図１の１個のビアＶ１０に相当する。なお、１個のコンタクトＣ１０が、図１の１個のビアＶ１０に相当してもよい。

なお、図２（Ｂ）における、ビアＶ２０の数と、コンタクトＣ１０の数とは、同じでなくてもよい。また、ビアＶ２０のＸ方向のサイズ（幅）とコンタクトＣ１０のＸ方向のサイズ（幅）は、同じでなくてもよい。また、ビアＶ２０が配置される間隔と、コンタクトＣ１０が配置される間隔は同じなくてもよい。また、ビアＶ２０とコンタクトＣ１０とはオーバーラップしてなくてもよい。

各延在ソース電極Ｓ１１は、活性領域５０の外部の領域において、接続部Ｓ１２と電気的に接続される。各延在ドレイン電極Ｄ１１は、活性領域５０の外部の領域において、接続部Ｄ１２と電気的に接続される。各延在ソース電極Ｓ１１が活性領域５０の外部に引き出される方向は、各延在ドレイン電極Ｄ１１が活性領域５０の外部に引き出される方向の反対方向である。

ここで、ポリシリコンで形成された延在ゲート電極Ｇ１１は、リソグラフィやエッチングによるプロセス精度を保証する間隔を保持してレイアウトされる必要がある。微細プロセスになればなるほど、この延在ゲート電極Ｇ１１の配置間隔は狭くしなければならない。延在ゲート電極Ｇ１１の配置間隔が狭くなると、延在ソース電極Ｓ１１および延在ドレイン電極Ｄ１１の幅や、延在ソース電極Ｓ１１および延在ドレイン電極Ｄ１１の各々を構成する複数のメタル配線を接続するビアＶ２０のサイズが小さくなる。これにより、ＦＥＴ１１０の電流許容値は低下する。

そこで、本実施の形態では、図２（Ｂ）のように、ダミーゲート電極ＤＭ１を、各隣合う２つの延在ゲート電極Ｇ１１の間に挿入する。ダミーゲート電極ＤＭ１は、ダミーのゲート電極である。各ダミーゲート電極ＤＭ１は、第１方向としてのＹ方向に沿って延在する。

すなわち、ＦＥＴ１１０において、第１のダミーゲート電極としてのダミーゲート電極ＤＭ１、延在ゲート電極Ｇ１１および第２のダミーゲート電極としてのダミーゲート電極ＤＭ１が、この順で、第２方向としてのＸ方向に並んで配置される。

ダミーゲート電極ＤＭ１を挿入することにより、延在ゲート電極Ｇ１１の間隔を、プロセス精度を保証する間隔で保持することが出来る。

各延在ソース電極Ｓ１１のＸ方向のサイズは、ダミーゲート電極ＤＭ１のＸ方向のサイズより大きい。すなわち、各延在ソース電極Ｓ１１は、第２方向としてのＸ方向においてダミーゲート電極ＤＭ１を覆う形状を有する。また、各延在ソース電極Ｓ１１は、ダミーゲート電極ＤＭ１の上方に設けられる。

以下においては、延在ソース電極Ｓ１１の下方に設けられるダミーゲート電極ＤＭ１を、第１のダミーゲート電極ともいう。

半導体基板１０において、Ｘ方向における、第１のダミーゲート電極（ダミーゲート電極ＤＭ１）の両端側には、第１の活性領域としての活性領域５０．１が形成される。すなわち、各延在ソース電極Ｓ１１は、第１のダミーゲート電極（ダミーゲート電極ＤＭ１）および各活性領域５０．１の上方に設けられる。また、延在ソース電極Ｓ１１は、第１のダミーゲート電極の上方に向かって積層されるメタル配線Ｓ１１．１，Ｓ１１．２，Ｓ１１．３，Ｓ１１．４を含む。

前述したように、各活性領域５０．１は、１個以上のコンタクトＣ１０により、延在ソース電極Ｓ１１と電気的に接続される。

各延在ドレイン電極Ｄ１１のＸ方向のサイズは、ダミーゲート電極ＤＭ１のＸ方向のサイズより大きい。すなわち、各延在ドレイン電極Ｄ１１は、第２方向としてのＸ方向においてダミーゲート電極ＤＭ１を覆う形状を有する。また、各延在ドレイン電極Ｄ１１は、ダミーゲート電極ＤＭ１の上方に設けられる。

以下においては、延在ドレイン電極Ｄ１１の下方に設けられるダミーゲート電極ＤＭ１を、第２のダミーゲート電極ともいう。

半導体基板１０において、Ｘ方向における、第２のダミーゲート電極（ダミーゲート電極ＤＭ１）の両端側には、第２の活性領域としての活性領域５０．２が形成される。すなわち、各延在ドレイン電極Ｄ１１は、第２のダミーゲート電極（ダミーゲート電極ＤＭ１）および各活性領域５０．２の上方に設けられる。また、延在ドレイン電極Ｄ１１は、第２のダミーゲート電極の上方に向かって積層されるメタル配線Ｄ１１．１，Ｄ１１．２，Ｄ１１．３，Ｄ１１．４を含む。

前述したように、各活性領域５０．２は、１個以上のコンタクトＣ１０により、延在ドレイン電極Ｄ１１と電気的に接続される。

ＦＥＴ１１０は、ゲート電極Ｇ１０の一部の電極である延在ゲート電極Ｇ１１と、２つのダミーゲート電極ＤＭ１と、ソース電極Ｓ１０の一部の電極である延在ソース電極Ｓ１１と、ドレイン電極Ｄ１０の一部の電極である延在ドレイン電極Ｄ１１とを含む。

以上説明したように、本実施の形態によれば、延在ソース電極Ｓ１１および延在ドレイン電極Ｄ１１の各々は、Ｘ方向においてダミーゲート電極ＤＭ１を覆う形状を有する。したがって、延在ソース電極Ｓ１１および延在ドレイン電極Ｄ１１の各々の幅を十分に広げることができる。これにより、延在ソース電極Ｓ１１および延在ドレイン電極Ｄ１１の各々の抵抗値を低下させることができる。また、延在ソース電極Ｓ１１および延在ドレイン電極Ｄ１１と各活性領域５０．１および５０．２を電気的に接続するコンタクトＣ１０や、積層されたメタル配線をお互い電気的に接続するビアＶ２０の配置可能数が増加する。したがって、延在ソース電極Ｓ１１および延在ドレイン電極Ｄ１１の各々の電流許容値を向上させることができる。すなわち、ＦＥＴ１１０の電流許容値を向上させることができる。

言い換えれば、プロセスの微細化に伴う、延在ソース電極Ｓ１１および延在ドレイン電極Ｄ１１の各々の電流許容値の低下を抑制することができる。すなわち、微細プロセスに伴う、ＦＥＴ１１０の電流許容値の低下を抑制することができる。

また、延在ソース電極Ｓ１１および延在ドレイン電極Ｄ１１の各々は、多層配線構造を有する。これにより、エレクトロマイグレーションの影響を低減することも出来る。

さらに、延在ソース電極Ｓ１１および延在ドレイン電極Ｄ１１の各々の構造を、多層配線構造にすることにより、延在ソース電極Ｓ１１のソース抵抗および延在ドレイン電極Ｄ１１のドレイン抵抗を低減させる効果も期待出来る。

すなわち、ＦＥＴ１１０のレイアウトを、図２（Ａ），図２（Ｂ）のようにすることにより、ＦＥＴ１１０に流すことが出来る電流の電流許容値を向上させることができる。つまり、ＦＥＴ１１０の電流許容値を向上させることが出来る。

また、延在ソース電極Ｓ１１は、第１のダミーゲート電極（ダミーゲート電極ＤＭ１）および各活性領域５０．１の上方に設けられる。延在ドレイン電極Ｄ１１は、第２のダミーゲート電極（ダミーゲート電極ＤＭ１）および各活性領域５０．２の上方に設けられる。これにより、ＦＥＴ１１０が、第１のダミーゲート電極および第２のダミーゲート電極を余分に含むにも関わらず、延在ソース電極Ｓ１１および延在ドレイン電極Ｄ１１の各々を、ダミーゲート電極ＤＭ１の横に配置する場合より、ＦＥＴ１１０のサイズが、Ｘ方向に大きくなるのを抑えることができる。

すなわち、電流許容値の低下を抑制しつつ、ＦＥＴ１１０のサイズがＸ方向に大きくなるのを抑えることができる。

また、複数の上記構成のＦＥＴ１１０が、Ｘ方向に並んで配置されることにより、延在ゲート電極Ｇ１１のプロセス精度が維持出来るような延在ゲート電極Ｇ１１の間隔を保つことができる。また、さらに、ＦＥＴ１１０に流すことの出来る電流許容値を向上することができ、ＦＥＴ１１０の高周波特性が良好な電流値の電流でＦＥＴ１１０を動作させることが出来る。そのため、微細化が進み、配線やビアの電流許容値の制限が厳しい場合であっても、精度よく動作可能なＦＥＴ１１０を提供することができる。

以上により、本実施の形態では、微細なＦＥＴプロセスにおいて、プロセス精度を保つために、ある一定の間隔で配置されなければならない各隣り合う２つの延在ゲート電極Ｇ１１間に、ダミーゲート電極ＤＭ１を挿入する。これにより、信頼性上、ＦＥＴ１１０の電流許容値を向上することが可能となる。

ここで、ＦＥＴ１１０の比較対象となるＦＥＴを、比較対象ＦＥＴという。比較対象ＦＥＴでは、図２（Ｂ）の延在ソース電極Ｓ１１および延在ドレイン電極Ｄ１１の各々に接続されるＸ方向に並ぶビアＶ２０が１個である。また、比較対象ＦＥＴでは、延在ソース電極Ｓ１１および延在ドレイン電極Ｄ１１の各々の幅がビアＶ２０の幅と同等である。

この場合、ＦＥＴ１１０は、比較対象ＦＥＴよりも、延在ソース電極Ｓ１１および延在ドレイン電極Ｄ１１の各々に対応するビアＶ２０の数を２倍にすることができる。また、ＦＥＴ１１０は、比較対象ＦＥＴよりも、延在ソース電極Ｓ１１および延在ドレイン電極Ｄ１１の各々の幅を、２倍以上にすることができる。

以上のようなレイアウト（構造）のＦＥＴ１１０により、ＦＥＴ１１０の電流許容値を、比較対象ＦＥＴの電流許容値の少なくとも２倍に向上させることができる。

なお、ゲート電極Ｇ１０の形状は、図３に示されるように、梯子型であってもよい。この場合、接続部Ｇ１２の形状はリング形状となる。また、この場合、各延在ゲート電極Ｇ１１の両端部が、コンタクトＣ３０により、接続部Ｇ１２と電気的に接続される。

また、図４に示されるように、各隣合う２つの延在ゲート電極Ｇ１１の間には、ダミーゲート電極ＤＭ１が２個以上挿入されてもよい。

この場合、ＦＥＴ１１０において、ｍ（２以上の整数）個の第１のダミーゲート電極、延在ゲート電極Ｇ１１およびｍ個の第２のダミーゲート電極が、この順で、第２方向としてのＸ方向に並んで配置される。

また、この場合、半導体基板１０において、Ｘ方向におけるｍ個の第１のダミーゲート電極の両端側には第１の活性領域としての活性領域５０．１が形成される。また、半導体基板１０において、Ｘ方向におけるｍ個の第２のダミーゲート電極の両端側には第２の活性領域としての活性領域５０．２が形成される。

また、この場合、延在ソース電極Ｓ１１は、Ｘ方向においてｍ個の第１のダミーゲート電極を覆う形状を有し、かつ、ｍ個の第１のダミーゲート電極および各活性領域５０．１の上方に設けられる。

また、この場合、延在ドレイン電極Ｄ１１は、Ｘ方向においてｍ個の第２のダミーゲート電極を覆う形状を有し、かつ、ｍ個の第２のダミーゲート電極および各活性領域５０．２の上方に設けられる。

また、この場合、延在ソース電極Ｓ１１は、ｍ個の第１のダミーゲート電極の上方に向かって積層されるメタル配線Ｓ１１．１，Ｓ１１．２，Ｓ１１．３，Ｓ１１．４を含む。

また、この場合、延在ドレイン電極Ｄ１１は、ｍ個の第２のダミーゲート電極の上方に向かって積層されるメタル配線Ｄ１１．１，Ｄ１１．２，Ｄ１１．３，Ｄ１１．４を含む。

各隣合う２つの延在ゲート電極Ｇ１１の間に挿入されるダミーゲート電極ＤＭ１の数を増やすほど、延在ソース電極Ｓ１１および延在ドレイン電極Ｄ１１の各々の幅を広げることができる。これにより、ＦＥＴ１１０の電流許容値をさらに向上させることができる。

＜第１の実施の形態の変形例＞
図５は、第１の実施の形態の変形例におけるＦＥＴ１１０Ａの詳細な構造を説明するための図である。

図５（Ａ）は、第１の実施の形態の変形例におけるＦＥＴ１１０Ａの上面図である。

図５（Ｂ）は、第１の実施の形態の変形例におけるＦＥＴ１１０Ａの断面図である。具体的には、図５（Ｂ）は、図５（Ａ）のｃ−ｃ’線に沿ったＦＥＴ１１０Ａの断面図である。

ＦＥＴ１１０Ａの構成は、図２のＦＥＴ１１０の構成と同様であるので詳細な説明は繰り返さない。

第１の実施の形態では、図２のＦＥＴ１１０において、ダミーゲート電極ＤＭ１は、メタル配線等には接続されておらず、電位が与えられていない。すなわち、ダミーゲート電極ＤＭ１は、フローティング状態である。

ダミーゲート電極ＤＭ１がフローティング状態である場合、ダミーゲート電極ＤＭ１は、電源ノイズや、近傍のメタル配線等に印加されている電圧の影響を受けやすくなる。そのため、ダミーゲート電極ＤＭ１は、ＦＥＴ１１０の動作不良の要因となりうる。

第１の実施の形態の変形例におけるＦＥＴ１１０Ａでは、ダミーゲート電極ＤＭ１を、コンタクトＣ２０により、延在ソース電極Ｓ１１および延在ドレイン電極Ｄ１１のいずれかと電気的に接続する。

図５（Ｂ）は、延在ソース電極Ｓ１１の一部であるメタル配線Ｓ１１．１が、コンタクトＣ２０により、第１のダミーゲート電極（ダミーゲート電極ＤＭ１）と電気的に接続されている状態を示す。すなわち、延在ソース電極Ｓ１１は、コンタクトＣ２０により、第１のダミーゲート電極（ダミーゲート電極ＤＭ１）と電気的に接続される。これにより、当該第１のダミーゲート電極（ダミーゲート電極ＤＭ１）には、延在ソース電極Ｓ１１に印加される電圧が印加される。

図６は、図５（Ａ）のｄ−ｄ’線に沿ったＦＥＴ１１０Ａの断面図である。図６は、延在ドレイン電極Ｄ１１の一部であるメタル配線Ｄ１１．１が、コンタクトＣ２０により、第２のダミーゲート電極（ダミーゲート電極ＤＭ１）と電気的に接続されている状態を示す。すなわち、延在ドレイン電極Ｄ１１は、コンタクトＣ２０により、第２のダミーゲート電極（ダミーゲート電極ＤＭ１）と電気的に接続される。これにより、当該第２のダミーゲート電極（ダミーゲート電極ＤＭ１）には、延在ドレイン電極Ｄ１１に印加される電圧が印加される。

したがって、ダミーゲート電極ＤＭ１がフローティング状態になることを防ぐことができ、ＦＥＴ１１０Ａの動作不良を防ぐことが出来る。

なお、ダミーゲート電極ＤＭ１を、延在ソース電極Ｓ１１および延在ドレイン電極Ｄ１１のいずれかと接続するコンタクトは２個以上配置されていてもよい。

また、ＦＥＴ１１０Ａで使用されるゲート電極Ｇ１０の形状は、図３に示されるように、梯子型であってもよい。また、ＦＥＴ１１０Ａの構成は、図４のＦＥＴ１１０の構成と同じであってもよい。すなわち、各隣合う２つの延在ゲート電極Ｇ１１の間には、ダミーゲート電極ＤＭ１が２個以上挿入されてもよい。

図７は、ＦＥＴの高周波特性を示すグラフである。

図７において、ｆｔは電流遮断周波数である。ｆｍａｘは、最大発振周波数である。Ｉｄｓは、ＦＥＴのドレイン電流の値である。以下においては、ドレイン電流を、単に電流ともいう。

図７に示されるように、ＦＥＴに流す電流の電流値を大きくするほど、電流遮断周波数ｆｔおよび最大発振周波数ｆｍａｘは向上する。すなわち、ＦＥＴの高周波特性が向上する。そして、ある特定の電流値以上の電流をＦＥＴに流しても高周波特性が向上しない、いわゆる飽和領域に達する。

図７の領域Ｒ１０において、ＦＥＴの高周波特性が飽和していると言える。そのため、領域Ｒ１０内の値程度の値の電流をＦＥＴに流すことが好ましい。

アナログ回路を扱う場合、ディジタル回路と異なり、絶えず電圧をかけて電流を流し続けなければならない。ＦＥＴを長期間正常動作させるための信頼性を確保するために、ＦＥＴを構成する配線やビアには、電流許容値が定められている。アナログ回路を扱う場合の電流許容値は、ディジタル回路を扱う場合の電流許容値に比べて、低く設定されている。そのため、ＦＥＴに流れる電流値を大きく確保する必要がある。

そこで、ＦＥＴを、前述したＦＥＴ１１０またはＦＥＴ１１０Ａのように構成することにより、ＦＥＴ１１０またはＦＥＴ１１０Ａにおけるメタル配線およびビアの電流許容値を向上させることができる。したがって、ＦＥＴ１１０またはＦＥＴ１１０Ａに、領域Ｒ１０内の値の電流を流すことが可能となる。つまり、高周波特性を良好にするための電流値の電流によりＦＥＴを動作させることが出来る。

なお、第１の実施の形態および第１の実施の形態の変形例では、ｎチャネル型ＭＯＳＦＥＴについて説明したが、本発明は、ｐチャネル型ＭＯＳＦＥＴにも適用できる。

この場合、ｐチャネル型ＭＯＳＦＥＴのＦＥＴ１２０は、図２〜図６を用いて説明したＦＥＴ１１０，１１０Ａと同様な構造を有する。そのため、ＦＥＴ１２０についての詳細な説明は繰り返さない。この場合、図２（Ｂ）の活性領域５０．１，５０．２の各々は、ｐ型ウエル２２である。この場合、ＦＥＴ１２０についても、前述したＦＥＴ１１０，１１０Ａが奏する効果を得ることができる。

以上、本発明におけるＦＥＴ１１０，１１０Ａについて、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、あるいは異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、電流許容値の低下を抑制することを可能とした電界効果型トランジスタとして、利用することができる。

１０ 半導体基板
１２，２２ ｐ型ウエル
１３，１８ ｎ型ウエル
５０ 活性領域
１１０，１１０Ａ，１２０ ＦＥＴ
Ｃ１０，Ｃ２０，Ｃ３０ コンタクト
Ｄ１０，Ｄ２０ ドレイン電極
Ｄ１１ 延在ドレイン電極
Ｇ１０ ゲート電極
Ｇ１１ 延在ゲート電極
Ｓ１０，Ｓ２０ ソース電極
Ｓ１１ 延在ソース電極

Claims (5)

1. 基板に形成される電界効果型トランジスタであって、
   櫛型または梯子型のゲート電極の一部の電極であって、第１方向に沿って延在する延在ゲート電極と、
   前記第１方向に沿って延在するｎ（１以上の整数）個の第１のダミーゲート電極と、
   前記第１方向に沿って延在するｎ（１以上の整数）個の第２のダミーゲート電極と、
   ソース電極の一部の電極であって、前記第１方向に沿って延在する延在ソース電極と、
   ドレイン電極の一部の電極であって、前記第１方向に沿って延在する延在ドレイン電極とを含み、
   前記ｎ個の第１のダミーゲート電極、前記延在ゲート電極および前記ｎ個の第２のダミーゲート電極が、この順で、前記第１方向と直交する第２方向に並んで配置され、
   前記基板において、前記第２方向における前記ｎ個の第１のダミーゲート電極の両端側には第１の活性領域が形成され、
   前記基板において、前記第２方向における前記ｎ個の第２のダミーゲート電極の両端側には第２の活性領域が形成され、
   前記延在ソース電極は、前記第２方向において前記ｎ個の第１のダミーゲート電極を覆う形状を有し、かつ、前記ｎ個の第１のダミーゲート電極および各前記第１の活性領域の上方に設けられ、
   前記延在ソース電極は、１個以上のコンタクトにより、各前記第１の活性領域と電気的に接続され、
   前記延在ドレイン電極は、前記第２方向において前記ｎ個の第２のダミーゲート電極を覆う形状を有し、かつ、前記ｎ個の第２のダミーゲート電極および各前記第２の活性領域の上方に設けられ、
   前記延在ドレイン電極は、１個以上のコンタクトにより、各前記第２の活性領域と電気的に接続される、
   電界効果型トランジスタ。
2. 前記延在ソース電極は、コンタクトにより、前記第１のダミーゲート電極と電気的に接続され、
   前記延在ドレイン電極は、コンタクトにより、前記第２のダミーゲート電極と電気的に接続される、
   請求項１に記載の電界効果型トランジスタ。
3. 前記延在ソース電極は、前記ｎ個の第１のダミーゲート電極の上方に向かって積層される複数のメタル配線を含み、
   前記延在ドレイン電極は、前記ｎ個の第２のダミーゲート電極の上方に向かって積層される複数のメタル配線を含む、
   請求項１または２に記載の電界効果型トランジスタ。
4. 前記ソース電極および前記ドレイン電極の形状は櫛型である、
   請求項１〜３のいずれかに記載の電界効果型トランジスタ。
5. 前記第１の活性領域および前記第２の活性領域の各々は、ｐ型ウエルまたはｎ型ウエルである、
   請求項１〜４のいずれかに記載の電界効果型トランジスタ。

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