JP2008251565A - 半導体装置 - Google Patents

Abstract

【課題】 多フィンガーゲート構造のＭＯＳトランジスタにおいて、ゲート抵抗とゲート・ドレイン間容量を、同時に低減する。
【解決手段】 複数のゲート電極が第１の方向に平行に配置された半導体装置において、該ゲート電極、ソース配線、およびドレイン配線より上層に設けられ、前記第１の方向に延在する複数の第１の部分、および該第１の方向と垂直な方向に延在する第２の部分からなるゲート配線を設ける。そして、該ゲート電極の一端は該ゲート配線の第１の部分とコンタクト窓を介して接続され、該ゲート電極の他端は該ゲート配線の第２の部分とコンタクト窓を介して接続される。さらに、該ゲート配線の第１の部分が、前記ドレイン配線と交差することなく、前記ソース配線上に延在し、該ゲート配線の第２の部分に接続されていることを特徴とする。
【選択図】図１

Description

本発明は、ＭＯＳトランジスタのゲート電極が平行に複数配置された半導体装置の、配線構造に関する。

高周波用途向け回路では、ゲート抵抗の低減を目的として、ゲート、ドレイン及びソースが平行に複数配置された多フィンガーゲートが用いられている。多フィンガーゲートの特徴であるゲート幅とゲート長の比を大きくして周波数特性（遮断周波数）を改善しようとすると、ゲート幅を長くすることによるゲート抵抗の増大を招く。またフィンガーの本数を増加した場合、引き出し配線間のオーバラップによる配線容量の増大が発生する。

特に、電力増幅に係わる最大発振周波数は、ゲート抵抗とゲート・ドレイン間容量に大きく依存するため、ゲート抵抗とゲート・ドレイン間容量を低減させることが、アナログ回路の特性改善には必須である。

例えば、ゲート抵抗を低減する方法として、多フィンガーゲートを持つ半導体装置において、隣り合うゲート電極の長手方向の両端をゲート電極で結んだ例がある（特許文献1参照）。

別の例として、ゲート抵抗とゲート・ドレイン間容量を同時に減らすために、ゲート電極の長手方向で、且つ、半導体基板の不活性領域上のゲート電極上にゲートコンタクト窓を介してゲート配線と接続され、ゲート配線がゲート電極の長手方向と垂直な方向に配置され、ゲート電極の両端からゲート配線と接続し、ゲート電極の抵抗を低減させているものがある。この例ではさらに、ドレイン配線は、ソース配線上に、層間絶縁膜を介して形成され、ゲート電極とドレイン配線の間には、固定電位（ここでは接地電位）が供給されたソース配線が層間絶縁膜を介して存在する構造になっている。このため、ソース配線によるシールド効果により、ゲート・ドレイン間の配線容量が低減される（特許文献２参照）。
特開平７−１４２５１２号公報 特開２００４−３３５７７８号公報

上記特許文献1の例では、ゲート給電線、ドレイン配線およびソース配線が同じ配線層で形成されているため、素子を小さくしようとすると、ゲート給電線とドレイン配線との間が狭まり、ゲート・ドレイン間容量が増加する。

また、特許文献２の例では、ソース配線上にドレイン配線を配置するため、ドレイン配線は少なくとも２層必要となる。このため、製造工数の増加や回路レイアウト上に制限が生ずる。

本発明は、回路設計上の制限が少ない回路レイアウトで、ゲート抵抗とゲート・ドレイン間容量を低減する配線構造を提供する。

本発明では、複数のゲート電極が第１の方向に平行に配置された半導体装置において、該ゲート電極、ソース配線、およびドレイン配線より上層に設けられ、前記第１の方向に延在する複数の第１の部分、および該第１の方向と垂直な方向に延在する第２の部分からなるゲート配線を設ける。そして、該ゲート電極の一端は該ゲート配線の第１の部分とコンタクト窓を介して接続され、該ゲート電極の他端は該ゲート配線の第２の部分とコンタクト窓を介して接続される。さらに、該ゲート配線の第１の部分が、前記ドレイン配線と交差することなく、前記ソース配線上に延在し、該ゲート配線の第２の部分に接続されていることを特徴とする。

かかる本発明の構成により、ゲート・ドレイン間の配線容量を増加させることなく、ゲート抵抗を低減できる。すなわち、ゲート配線がゲート電極の両端に接続されているので、ゲート幅が長くなってもゲート抵抗が半減できる。そして、ゲート配線がドレイン配線と交差せず、ドレイン配線から離れたソース領域上に配置されるので、ゲート・ドレイン間の配線容量を低減でき、高周波向け半導体装置のＲＦアナログ特性を改善することができる。

さらに、ソース配線とドレイン配線が同じ配線層で形成され、各上層配線と接続されるので、回路レイアウトに制限を加える必要がない。

以下、図面を参照しながら、本発明の実施の形態について説明する。
（実施例１）
図１、図２および図３に従って、本発明の実施例1の形態を説明する。

図1はゲート電極、ゲート配線、ドレイン配線とソース配線の配置を示した平面図である。１はゲート電極、２はゲート配線、３はドレイン配線、４はソース配線、５と５’はゲート電極コンタクト窓を示している。

ゲート電極１は活性領域を挟んで平行で且つ独立して複数配置されている。ゲート電極１の長手方向の両端にゲート電極コンタクト窓５および５’を介して、ゲート配線２と接続されている。ゲート電極１の一方の端は、ゲート電極コンタクト窓５’を介して長手方向に対し垂直方向に配置されたゲート配線２により引き出され、上層配線に接続されている。ゲート電極1の他端は、ゲートコンタクト窓５を介してゲート配線２に接続され、接続されたゲート配線２は、隣接するソース配線上４を経由して、上層配線に接続される前記のゲート配線２に同一層で接続されている。ドレイン配線３は、ゲート電極の長手方向に引き出されるが、ゲート電極２の長手方向に垂直に引き出されたゲート配線と交わらない方向に引き出される。従って、ドレイン電極３はゲート電極１およびゲート配線２と交差することはない。

実施例１の変形として、ソース活性領域を挟んで隣り合うゲート電極１から引き出された各ゲート配線２は、ソース配線上で一体化した構造としても良い。

図２は、図1のＡＡ’の断面、即ち、ゲート電極とゲート配線を接続するゲート電極コンタクト窓５’を含む断面での、ゲート電極および各配線の位置関係を示している。９は層間絶縁膜、１０は半導体基板上に形成された絶縁膜を示している。

半導体基板上に形成された絶縁膜１０上にゲート電極1が配置され、ゲート電極コンタクト窓を介してゲート配線２に接続されている。ゲート配線２は絶縁膜９を挟んでソース配線上に配置されている。ゲート配線２はドレイン配線３から離れるように配置されている。

図２ではゲート配線２が離れているが、実施例１の変形として、ソース領域を挟んで隣り合う２本のゲート配線２はソース配線上で接合され、一体化されていても良い。

図３は図１のＢＢ´の断面、即ち、半導体基板の活性領域の断面での、ゲート電極および各配線の位置関係を示している。６はゲート絶縁膜、７はドレイン活性領域、８はソース活性領域を示している。

ゲート配線２は、ソース活性領域８とそれに接続されたソース配線４の上に絶縁膜９を挟んで配置されている。活性領域では、ゲート絶縁膜上に形成されたゲート電極1よりドレイン配線３から離れるように、ゲート配線２がソ-ス配線上に配置されている。

実施例1の変形として、ソース活性領域を挟んで配置された２本のゲート配線２はソース配線上で接合され、一体化されていても良い。

本実施例１では、ゲート電極を複数並列に並べて、遮断周波数特性や最大発振周波数特性を改善させる多フィンガーゲート構造でも、ゲート・ドレイン容量の増加なく、ゲート抵抗の低減を実現できる。しかも、ドレイン配線とソース配線は同じ配線層で形成できるので、従来の配線レイアウトに制限が生じない。

特に、アナログ回路においては、電力による信号伝達を行うため、電力伝達（または増幅）効率を最大化する電力整合回路を回路内に設け、トランジスタの寄生容量（例えばゲート・ソース間容量など）を相殺することが可能である。最大発振周波数は、この相殺を行った場合の電力伝達可能な周波数の上限を示している。従って、本実施例１の配線構造のように、ゲート配線をソース配線上に配置することによるゲート・ソース間容量の増加は、高周波用途向けアナログ回路では問題とならない。

なお、変形例では、ゲート配線がドレイン配線に近づかないので、ゲート・ドレイン間の配線容量が増えることは無い。
（実施例２）
他の実施例として、図４に実施例２を示す。隣接するソース活性領域を挟む二つのゲート電極１が、ゲート電極の長手方向一端において不活性領域で接続され、その接続したゲート電極上にゲート電極コンタクト窓５を開けて、ゲート配線２に接続した構造である。ゲート配線２はゲート電極の長手方向に対し垂直方向に引き出され、上層配線に接続されている。この場合、ゲート配線は実施例１よりドレイン配線３と離れる方向に配置できるので、実施例１よりさらにゲート・ドレイン間の配線容量を低減させることが可能となる。また、ゲート電極１の広がった領域にゲート電極コンタクト窓５を形成できるので、ゲート電極コンタクト窓形成時に、位置合わせ及びエッチングの余裕も生じる。当然、ゲート電極コンタクト窓を広く配置できることによるゲート電極とゲート配線のコンタクト抵抗も低減され、ゲート抵抗が低減される。

ゲート抵抗とゲート・ドレイン間の配線容量を同時に低減し、電力整合回路を用いる電力増幅器や低雑音増幅器などのアナログ周波数特性を改善することが可能となる。

本発明の第１実施例を示した平面図である。 図1のＡＡ’における断面図である。 図1のＢＢ’における断面図である。 本発明の第２実施例を示した平面図である。

符号の説明

１ ゲート電極
２ ゲート配線
３ ドレイン配線
４ ソース配線
５、５’ ゲート電極コンタクト窓
６ ゲート絶縁膜
７ ドレイン活性領域
８ ソース活性領域
９ 層間絶縁膜
１０ 半導体基板上に形成された絶縁膜

Claims (3)

1. 複数のゲート電極が第１の方向に平行に配置された半導体装置において、
   前記ゲート電極、ソース配線、およびドレイン配線より上層に設けられ、前記第１の方向に延在する複数の第１の部分、および該第１の方向と垂直な方向に延在する第２の部分からなるゲート配線を有し、
   前記ゲート電極の一端は前記ゲート配線の第１の部分とコンタクト窓を介して接続され、
   前記ゲート電極の他端は前記ゲート配線の第２の部分とコンタクト窓を介して接続され、
   前記ゲート配線の第１の部分が、前記ドレイン配線と交差することなく、前記ソース配線上に延在し、前期ゲート配線の第２の部分に接続されていることを特徴とする半導体装置。
2. 一つの前記ソース配線上に延在する、二つの隣接する前記ゲート配線が、接合して一体となっていることを特徴とする、請求項１に記載の半導体装置。
3. 二つの隣接する前記ゲート電極の前記一端が、接合して一体となり、
   該二つの隣接する前記ゲート電極の前記一端が前記ゲート配線と接続される二つのコンタクト窓が、接合して一体となっていることを特徴とする請求項２に記載の半導体装置。
   

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