JP2004320040A - メッシュ型のゲート電極を有するｍｏｓトランジスタ - Google Patents

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Abstract

【課題】 メッシュ型のゲート電極を有するＭＯＳトランジスタを提供する。
【解決手段】 メッシュ型のゲート電極は、基板の表面に配置される。メッシュ型ゲート電極は、相互平行に延びる複数の第１延長配線及び相互平行に延びる複数の第２延長配線を含む。第１延長配線は、第２延長配線と交差し、基板上にゲート交差領域アレイ及びソース／ドレインアレイを限定する。ゲートキャパシタンスを減少させるために、メッシュ型のゲート電極の下部の基板に少なくとも一つの酸化領域を形成できる。例えば、酸化領域のアレイは、ゲート交差領域アレイの下部各々に位置しうる。
【選択図】 図３Ａ

Description

本発明はＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタに係り、さらに具体的にはメッシュ型のゲート電極を有するＭＯＳトランジスタに関する。
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）技術は、現在及び次世代のＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）アプリケーションとして注目を浴びている。これは、ＣＭＯＳ技術が相対的に低コストで製作でき、高い速度性能を有し、ＳＯＣのための集積が容易であるためである。ＲＦアプリケーションのために、ＣＭＯＳトランジスタは十分な駆動パワーを得るために、広い線幅対長さ（Ｗ／Ｌ）比を有さなければならず、ＣＭＯＳトランジスタは、さらに高い発振周波数のために低いゲート抵抗及び低い寄生キャパシタンスを追加的に有さなければならない。しかし、Ｗ／Ｌ比を高めれば、ゲート抵抗が増加して動作スピードが遅くなる。これにより、Ｗ／Ｌ比を高めるだけでなく、さらに低いゲート抵抗を得るための努力が続いており、その一例が図１に示されたフィンガー型のＭＯＳトランジスタである。
図１に示されたように、フィンガー型ＭＯＳトランジスタは、２つの連結電極１ａ間に延びた複数のストリップ電極１ｂを有するゲート電極１によって特徴づけられる。ソース領域２及びドレイン領域３は、ストリップ電極１ｂ間に交互に配列される。前記図面で、Ｗはゲート電極の幅を表し、Ｌはソース及びドレイン領域２，３間に位置した各ストリップ電極１ｂの長さを表す。隣接する一対のストリップ電極１ｂが共通ドレイン領域３を共有するので、フィンガー型ＭＯＳトランジスタの各ストリップ電極１ｂは、２Ｗ／Ｌの有効ゲート線幅対長さ比を有する。また、フィンガー型ＭＯＳトランジスタは減少したゲート抵抗を表す。
ＭＯＳトランジスタのゲート抵抗は、図２Ａ及び図２Ｂに示されたメッシュ型構造の採択によってさらに減少する。このようなメッシュ型のゲート電極は、特許文献１に開示されている。まず、図２Ｂに示されたように、メッシュ型ＭＯＳトランジスタ構造は、アクティブ領域１２０内にソース及びドレイン領域Ｓ，Ｄアレイを限定するために、交差する複数の第１ストリップ電極１００ａ及び複数の第２ストリップ電極１００ｂを含むメッシュ型ゲート電極によって特徴づけられる。図面に示されたように、第１ストリップ電極１００ａは、その一端が共通電極１００ｃによって終端される。図面で、Ｗはゲート電極の幅を表し、Ｌはソース及びドレイン領域間の各ストリップ電極１００ａ，１００ｂの長さを表す。
ソース領域Ｓと直接的に隣接しつつ上下左右に位置する４つの領域は何れもドレイン領域Ｄであり、ドレイン領域Ｄと直接的に隣接しつつ上下左右に位置する４つの領域はソース領域Ｓである。したがって、メッシュ型ＭＯＳ構造のそれぞれの単位面積は、４Ｗ／Ｌの有効線幅対長さ比を有しつつゲート抵抗は実質的に維持される。したがって、十分な駆動パワーは、Ｗ／Ｌ比の上昇にも拘わらず、低いゲート抵抗によって得られる。
図２Ａは、メッシュ型ＭＯＳトランジスタの追加的な構成を表す。図面で、１２３及び１２４は、ゲート電極１００と重畳され（ゲート電極との間に一つまたはそれ以上の絶縁膜が介在されている）、アクティブ領域１２０のソース及びドレイン領域各々と電気的に連結された導電構造物である。１４０及び１６０は、導電構造物１２３，１２４とソース及びドレイン領域とを連結させるためのコンタクトホールを各々指示する。
図２Ｃは、図２ＢのＩ−Ｉ′線に沿って切断したメッシュ型ＭＯＳトランジスタの単位領域を示す断面図である。図示されたように、ゲート酸化膜１０１はゲート電極１００とシリコン基板のアクティブ領域１２０との間に介在される。ソース及びドレイン領域Ｓ，Ｄは、ゲート電極の両側で限定される。前記で提案したように、メッシュ型のＣＭＯＳレイアウトのゲート抵抗は、フィンガー型のＣＭＯＳレイアウトに比べて顕著に減少する（４Ｗ／Ｌ：２ＷＬ）。これは、メッシュ型構造の任意の与えられたポイントで交互に平行した経路の数のためである。しかし、メッシュ型のＣＭＯＳレイアウトのゲートキャパシタンスは、フィンガー型のレイアウトのキャパシタンスに比べて大きい。図２Ｂに示されたように、水平及び垂直のストリップ電極１００ａ，１００ｂは、他の水平及び垂直のストリップ電極１００ａ，１００ｂと交差して、複数の交差ゲート領域を限定する。それぞれの交差ゲート電極は、ゲート電極の寄生キャパシタンスを発生させる。トランジスタがターンオンされれば、電流はストリップ電極１００ａ，１００ｂの下部のチャンネルを通じてそれぞれのソース領域Ｓからそれぞれのドレイン領域Ｄに流れる。一方、ゲート電極１００の交差ゲート電極の下部のアクティブ領域では電流が流れていない。それにも拘わらず、薄膜のゲート絶縁膜は、ゲート交差部位とアクティブ領域との間に存在し、これにより、このような領域はゲート領域で寄生キャパシタンスの発生に寄与する。
一般的なメッシュ型のＣＭＯＳレイアウトは、低いゲート抵抗を表す。しかし、ゲートキャパシタンスが相対的に高いので、高いパワー利得を得難い。
さらに、メッシュ型のＣＭＯＳレイアウトのゲート抵抗が相対的に低いが、メッシュ型のゲートＭＯＳトランジスタの抵抗特性はさらに減少することが望ましい。
米国特許第６,０８４,２６６号明細書
本発明が達成しようとする目的は、ゲート抵抗を減少させると同時にゲートキャパシタンスを減少させうるトランジスタを提供することである。
前記目的を達成するための本発明の一実施例による半導体素子は、基板、前記基板表面上に交差領域が発生するように交差する第１及び第２延長配線を含むゲート電極、前記ゲート電極と前記基板の表面との間に介在されるゲート絶縁膜、及び前記ゲート電極の交差領域の底部の基板上に配置される少なくとも一つの酸化領域、を含み、前記酸化領域は前記ゲート絶縁膜よりも厚いことが望ましい。
また、本発明の他の実施例による半導体素子は、基板、前記基板上に配置され、前記基板上にソース／ドレイン領域各々をアラインさせるための複数の開口を有するメッシュ型のゲート電極、前記メッシュ型のゲート電極と基板の表面との間に介在されるゲート絶縁膜、及び前記メッシュ型のゲート電極の底部の基板上に配置される少なくとも一つの酸化領域、を含み、前記酸化領域は前記ゲート絶縁膜よりも厚いことが望ましい。
また、本発明の他の実施例による半導体素子は、基板、前記基板上に配置され、前記基板上にソース／ドレイン領域各々をアラインさせるための複数の開口を有し、前記基板の表面及び前記基板のソース／ドレイン領域アレイの上部にゲート交差領域アレイが限定されるメッシュ型のゲート電極、前記メッシュ型のゲート電極と前記基板の表面との間に介在されるゲート絶縁膜、前記ゲート電極の交差領域の下部の基板に位置し、前記ゲート絶縁膜よりも厚い少なくとも一つの酸化領域、前記基板及びメッシュ型のゲート電極の上部に形成される第１絶縁膜、前記第１絶縁膜の上部に形成され、前記ソース／ドレイン領域アレイ上に斜線状に相互平行に延びる複数の延びた第１電極、前記第１絶縁膜及び前記第１電極の上部に形成される第２絶縁膜、及び前記第２絶縁膜上に形成され、前記ソース／ドレイン領域アレイ上に斜線状に相互平行に延びる複数の延びた第２電極、を含み、前記第１電極は、第１絶縁膜を貫通して前記ソース／ドレイン領域アレイのうちソースまたはドレイン領域のうち何れか一つと電気的に連結され、前記第２電極は、第１及び第２絶縁膜を貫通して前記ソース／ドレイン領域アレイのうちソースまたはドレイン領域のうち他の一つと電気的に連結される。
また、本発明の他の実施例による半導体素子は、基板、前記基板の表面上に位置し、前記基板上にソース／ドレイン領域各々をアラインさせるための複数の開口を有し、前記基板の表面及び前記基板のソース／ドレイン領域アレイの上部にゲート交差領域アレイが限定されるメッシュ型のゲート電極、前記メッシュ型のゲート電極と前記基板の表面との間に介在されるゲート絶縁膜、前記ゲート電極の交差領域の下部の基板に位置し、前記ゲート絶縁膜よりも厚い少なくとも一つの酸化領域、前記基板及びメッシュ型のゲート電極の上部に形成される絶縁膜、前記絶縁膜の上部に形成し、前記ソース／ドレイン領域アレイ上に斜線状に相互平行に延びる複数の延びた第１電極、及び前記絶縁膜上に形成され、前記ソース／ドレイン領域アレイ上に斜線状に相互平行に延びる複数の延びた第２電極、を含み、前記ソース電極及び前記ドレイン電極は、前記絶縁膜上に交互に配置される。
また、本発明の他の実施例による半導体基板は、基板、前記基板の表面上に位置する第１メッシュ型の電極、前記第１メッシュ型の電極と前記基板の表面との間に介在される第１絶縁膜、前記第１メッシュ型の電極の上部に形成される第２絶縁膜、前記第２絶縁膜の上部に位置する第２メッシュ型のゲート電極、前記第２メッシュ型の電極上に形成される第３絶縁膜、及び前記第３絶縁膜上に位置する第３メッシュ型電極、を含む。
トランジスタのゲート電極をメッシュ型に形成することによってゲート抵抗を減少させ、ゲート電極の交差領域に酸化領域を形成することによって、ゲートキャパシタンスを減少させうる。
以下、本発明の望ましい実施例について説明する。
本発明の何れか一つの側面は、少なくともＭＯＳトランジスタ、特に、メッシュ型のＭＯＳトランジスタのゲート領域の下部の酸化領域の形成に部分的な特徴がある。酸化領域は、ゲート領域で全体的な誘電膜を厚くする機能を果たし、ＭＯＳトランジスタのゲートキャパシタンスを減少させる。
本発明の他の側面は、少なくともメッシュゲートタイプのＭＯＳトランジスタの全体的なコンタクト抵抗を減少させうるようにソース、ドレイン及び／またはゲート電極の形状に部分的な特徴がある。
本発明の一実施例は、図３Ａないし図３Ｃを参照して説明する。
まず、図３Ｂを参照して、半導体基板のアクティブ領域３２０は、酸化領域３４０アレイを含む。各酸化領域３４０は、アクティブ領域３２０の２次元的な表面領域を占有し、基板内で与えられた幅に延びる。与えられた幅は、後述するゲート絶縁膜よりも厚い。たとえ、本発明はここに限定されるものではないが、開示された実施例の酸化領域は、例えば、少なくとも１０００Åの幅を有するフィールド酸化領域でありうる。
次いで、図３Ａを参照して、メッシュ型ゲート３００はアクティブ領域３２０上に位置する。メッシュ型ゲート３００は、複数の第１ストリップ電極３００ａと、アクティブ領域３２０内にソース及びドレイン領域Ｓ，Ｄのアレイを限定するために、前記第１ストリップ電極３００ａと交差する第２ストリップ電極３００ｂと、を含む。また、本実施例で、第１ストリップ電極３００ａの一端は、アクティブ領域３２０の外郭に位置する共通電極３００ｃによってその一側端部が連結される。
図示されたように、第１及び第２ストリップ電極３００ａ，３００ｂの交差部分３８０は、フィールド酸化領域３４０と各々オーバーラップされる。
各ソース領域Ｓと上下左右方向に直接的に隣接する４つの領域は何れもドレイン領域Ｄであり、各ドレイン領域Ｄと上下左右方向に直接的に隣接する４つの領域はソース領域Ｓである。したがって、メッシュ型ＭＯＳ構造のそれぞれの単位領域は、４Ｗ／Ｌの有効ゲート線幅対長さ比を有する一方、ゲート抵抗は実質的に維持される。したがって、十分な駆動パワーはＷ／Ｌ比の上昇にも拘わらず、低いゲート抵抗によって決定される。
さらに、フィールド酸化膜３４０が形成されていることによって、図３Ａないし図３Ｂの実施例は、一般的なメッシュ型ＭＯＳトランジスタと比較して顕著に減少したゲートキャパシタンスを表す。これは、図３ＡのＩＩ−ＩＩ′線に沿って切断した図３Ｃの断面図を通じて分かる。ゲート酸化膜３６０及びフィールド酸化膜３４０の組合わせは、ゲート絶縁膜のみを有する一般的なデバイスよりも総誘電膜が実質的に厚い結果をもたらす。
その結果、本発明によるメッシュ型ＭＯＳトランジスタは、低いゲート抵抗及び低いゲートキャパシタンスを表す。
図４Ａ及び図４Ｂは、本発明の他の実施例を説明する。まず、図４Ａを参照すると、本実施例は基板のアクティブ領域４２０内に延びたフィールド酸化領域４４０の形成に特徴がある。
図４Ｂに示されたように、フィールド酸化領域４４０は、ゲート４００のストリップ電極４００ａの下部と重畳される。または、フィールド酸化領域４４０は、ゲート４００のストリップ電極４００ｂと重畳されうる。
最初の実施例と同様に、図４Ａ及び図４Ｂの形態は、ストリップ電極４００ａ，４００ｂの下部のフィールド酸化領域４４０の存在から全体的に厚くなった誘電膜を表す。その結果、ゲートキャパシタンスが効果的に減少する。
図５Ａ及び図５Ｂは、本発明の他の実施例を表す。まず、図５Ａを参照すると、本実施例は半導体基板のフィールド酸化領域５４０内に延びたアクティブ領域５２０の形成に特徴がある。図５Ｂを参照すると、アクティブ領域５２０は、ゲート５００のストリップ電極５００ａ間にアラインされる。または、アクティブ領域５２０は、ゲート５００のストリップ電極５００ｂ間に各々アラインされうる。
前記実施例と同様に、図５Ａ及び図５Ｂの形態は、ストリップ電極５００ａまたは５００ｂの下部のフィールド酸化領域５４０の存在から誘電膜が全体的に厚くなる。その結果、ゲートキャパシタンスは効果的に減少する。
前述したように、メッシュ型ＭＯＳトランジスタのゲートキャパシタンスは、メッシュ型ゲートの選択された領域の下部に一つまたはそれ以上のフィールド酸化膜を形成することによって減少させうる。
さらに、メッシュ型ＭＯＳトランジスタの改善点としては、特にゲート／ソース／ドレイン電極の形状にあり、これについて後述する。
図６Ａないし図６Ｃは、本発明の他の実施例を説明する。まず、図６Ａを参照すると、ソース金属プレート（電極６６０）は、メッシュ型ゲート６００の上部に配置される。例えば、メッシュゲート及び下部構造物は、図３Ａないし図５の実施例のゲート及び下部構造物と選択的に同じでありうる。ソース電極６６０は、メッシュ型ゲートＭＯＳトランジスタのアクティブ領域６２０のうちソース領域６４０上に斜線状に延びた複数の延びたストリップ電極６６１ａによって限定される。ストリップ電極６６１ａの一端は、共通電極６６１ｂによっていずれも連結される。
図６Ｂを参照すると、ドレイン電極６８０もメッシュ型ゲート６００の上部に配置される。ドレイン電極６８０は、ＭＯＳトランジスタのアクティブ領域６２０のうちドレイン領域６５０と連結されつつ斜線方向に延びる複数の延びたストリップ電極６８１ａによって限定される。図示されたように、ドレイン電極６８０のストリップ電極６８１ａは、ソース電極６６０のストリップ電極６６１ａと交互に平行に配置される。また、ストリップ電極６８１ａの一端は、共通電極６８１ｂに連結されている。
図６Ａ及び図６Ｂにおいて、ストリップ電極６６１ａ，６８１ａは、メッシュ型ゲートの下部ストリップ電極に対して斜線方向に延びたと見られる。これは、ソース及びドレイン領域を最適に連結するのに望ましく、メッシュ型ゲートの下部ストリップ電極に対して平行にストリップ電極６６１ａ及び／または６８１ａを延長させることもある。
望ましくは、それぞれの共通電極６６１ｂ，６８１ｂは、“Ｌ”字状であり、アクティブ領域の二面のエッジに沿って実質的に延長される。このような方式によって、電極の金属領域が広くなって、総ソース及びドレインコンタクト抵抗が減少する。
図６Ｃは、図６ＢをＩＩＩ−ＩＩＩ′線に沿って切断した断面図であって、ソース電極６６０及びドレイン電極６８０は、図６Ｃに示されたように、同じ平面上に位置しうる。すなわち、ソース及びドレイン電極６６０，６８０は、同じ層間絶縁膜６３０上に形成される。各ソース領域Ｓは、層間絶縁膜６３０を貫通して延びたコンタクトホール６６２によってソース電極６６０と連結される。同様に、各ドレイン領域Ｄは、層間絶縁膜６３０を通じて延びたコンタクトホール６８２によってドレイン電極６８０と連結される。ソース及びドレイン電極が同じ層間絶縁膜上に形成されるので、ソース及びドレイン電極は、一般的なフォトリソグラフィ技術によって同時に形成されうる。
他の実施例では、ソース電極６６０及びドレイン電極６８０は、図６Ｄの断面状に示されたように、他の平面に存在しうる。このような場合、ドレイン電極６８０は、第１層間絶縁膜６３０上に形成され、ソース電極６６０は第２層間絶縁膜６７０の上部に形成される。各ソース領域Ｓは、第１及び第２層間絶縁膜６３０，６７０を貫通して延びたコンタクトホール６６４によってソース電極６６０と連結される。同様に、各ドレイン領域Ｄは、第１層間絶縁膜６３０を貫通して延びたコンタクトホール６６５によってドレイン電極６８０と連結される。
図６Ｄの場合、ソース電極６６０の延びたストリップ電極６６１ａは、図６Ｂに示されたように、ドレイン電極６８０の延びたストリップ電極６８１ａと平行に延びる必要がない。かえって、例えば、ソース電極６６０のストリップ電極６６１ａは、ドレイン電極６８０のストリップ電極に対して垂直に延長されうる。
前述したように、総ソース及びドレインコンタクト抵抗は、Ｌ字状の共通電極６６１ｂ，６８１ｂの形状によって減少しうる。このような抵抗は、図７Ａないし図７Ｃに示された実施例の採択によってさらに減少しうる。まず、図７Ａを参照して、ソースメタルプレート（あるいは、電極７６０）は、メッシュ型ゲート７００上に位置する。例えば、メッシュ型ゲート７００及び下部の構造物は、図１Ａないし図１Ｃの実施例のゲート及び下部の構造物と選択的に同じでありえる。ソース電極７６０は、ＭＯＳトランジスタのソース領域上に斜線に延びる複数の延びた第１ストリップ電極７６１ａによって限定される。ストリップ電極７６１ａの一端は、Ｌ字状の共通電極７６１ｂに終端されている。ソース電極７６０は、ソース領域上に斜線に延びた複数の第２ストリップ電極７６１ｃによって追加的に定義される。一方、第２ストリップ電極７６１ｃと第１ストリップ電極７６１ａとは実質的に直角をなす。
ドレイン電極も類似した形態に形成される。すなわち、図７Ｂを参照して、ドレイン金属プレート（あるいは、電極７８０）は、ソース電極７６０上に配置される。ドレイン電極７８０は、ＭＯＳトランジスタのドレイン領域上に斜線方向に延びた複数の第１ストリップ電極７８１ａによって定義される。ストリップ電極７８１ａの一端は、Ｌ字状の共通電極７８１ｂと連結される。ドレイン電極７８０は、ドレイン領域上に斜線方向に延びる複数の第２ストリップ電極７８１ｃによって追加的に定義され、前記第２ストリップ電極７８１ｃは、第１ストリップ電極７８１ａと実質的に直交する。
図７Ｃは、図７ＢのＩＶ−ＩＶ′線に沿って切断した断面図である。ソース電極７６０は、第２層間絶縁膜７７０の上部に形成され、ドレイン電極７８０は、第１層間絶縁膜７３０上に形成される。各ソース領域Ｓは、第１及び第２層間絶縁膜７３０，７７０を貫通して延びるコンタクトホール７６４によってソース電極７６０と連結される。同様に、各ドレイン領域Ｄは、第１層間絶縁膜７３０を貫通して延びるコンタクトホール７６５によってドレイン電極７８０と連結される。
さらに、メッシュ型ＭＯＳトランジスタの改善点は、特にゲート電極構造にあり、これについて後述する。
図８Ａは、本発明の実施例によるメッシュ型のゲート電極を説明する。メッシュ型ゲートは、交差する複数の第１ストリップ８００ａ及び複数の第２ストリップ８００ｂを含み、これらによって半導体基板のアクティブ領域上にソース／ドレイン領域アレイが定義される。図示されたように、第１ストリップ電極８００ａの一端は、Ｌ字状の共通電極８００ｃの一側によって終結され、第２ストリップ電極８００ｂの一端は、Ｌ字状の共通電極８００ｃの他側によって終結される。Ｌ字状の共通電極８００ｃの各部分は、一つまたはそれ以上のコンタクトホール８０３を通じて上部金属配線８０４と連結される。
本発明の実施例による他のメッシュ型ゲートが図８Ｂに示されている。この場合、共通電極８００ｃは、アクティブ領域の４つの側面に沿って延びる。すなわち、第１ストリップ電極８００ａの両端部は、共通電極８００ｃの対向する面と各々連結され、第２ストリップ電極８００ｂの両端部は、共通電極８００ｃの他側の対向する面と連結される。再び、共通電極８００ｃの各端部は一つまたはそれ以上のコンタクトホール８０３を通じて上部金属配線層８０４と連結される。
メッシュ型ゲートは、多重及び金属配線に対して分散された地点に連結されるため、図８Ａ及び図８Ｂの実施例は、ゲート電極でコンタクト抵抗を減少させるのに有利に見られる。
以上、本発明を望ましい実施例を詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想の範囲内で当業者によって色々な変形が可能である。
ゲート抵抗及びゲートキャパシタンスが減少することによって、高周波トランジスタの電力利得及び電流利得が改善される。
フィンガー型ゲート電極を有する一般的なＣＭＯＳトランジスタの平面図である。 メッシュ型ゲート電極を有する一般的なＭＯＳトランジスタの平面図である。 メッシュ型ゲート電極を有する一般的なＭＯＳトランジスタの平面図である。 メッシュ型ゲート電極を有する一般的なＭＯＳトランジスタの平面図である。 本発明の一実施例によるメッシュ型ゲート電極を有するＭＯＳトランジスタの平面図である。 本発明の一実施例によるメッシュ型ゲート電極を有するＭＯＳトランジスタの平面図である。 本発明の一実施例によるメッシュ型ゲート電極を有するＭＯＳトランジスタの平面図である。 本発明の他の実施例によるメッシュ型のゲート電極を有するＭＯＳトランジスタの平面図である。 本発明の他の実施例によるメッシュ型のゲート電極を有するＭＯＳトランジスタの平面図である。 本発明の他の実施例によるメッシュ型のゲート電極を有するＭＯＳトランジスタの平面図である。 本発明の他の実施例によるメッシュ型のゲート電極を有するＭＯＳトランジスタの平面図である。 本発明の一実施例によるメッシュ型ゲートＭＯＳトランジスタのソース及びドレイン電極を示す平面図である。 本発明の一実施例によるメッシュ型ゲートＭＯＳトランジスタのソース及びドレイン電極を示す平面図である。 本発明の一実施例によるメッシュ型ゲートＭＯＳトランジスタのソース及びドレイン電極を示す平面図である。 本発明の一実施例によるメッシュ型ゲートＭＯＳトランジスタのソース及びドレイン電極を示す平面図である。 本発明の他の実施例によるメッシュ型のゲートＭＯＳトランジスタのソース及びドレイン電極を示す平面図である。 本発明の他の実施例によるメッシュ型のゲートＭＯＳトランジスタのソース及びドレイン電極を示す平面図である。 本発明の他の実施例によるメッシュ型のゲートＭＯＳトランジスタのソース及びドレイン電極を示す平面図である。 本発明の一実施例によるメッシュ型ゲートＭＯＳトランジスタのゲート電極を示す平面図である。 本発明の一実施例によるメッシュ型ゲートＭＯＳトランジスタのゲート電極を示す平面図である。
符号の説明
３００ メッシュ型ゲート
３００ａ 第１ストリップ電極
３００ｂ 第２ストリップ電極
３００ｃ 共通電極
３２０ アクティブ領域
３４０ 酸化領域
３８０ 交差部分

Claims (39)

  1. 基板と、
    前記基板表面上に交差領域が発生するように交差する第１及び第２延長配線を含むゲート電極と、
    前記ゲート電極と前記基板表面との間に介在されるゲート絶縁膜と、
    前記ゲート電極の交差領域の底部の基板上に配置される少なくとも一つの酸化領域と、を含み、
    前記酸化領域は、前記ゲート絶縁膜よりも厚いことを特徴とする半導体素子。
  2. 前記酸化領域は、フィールド酸化領域であることを特徴とする請求項１に記載の半導体素子。
  3. 基板と、
    前記基板上に配置され、前記基板上にソース／ドレイン領域各々をアラインさせるための複数の開口を有するメッシュ型のゲート電極と、
    前記メッシュ型のゲート電極と基板表面との間に介在されるゲート絶縁膜と、
    前記メッシュ型のゲート電極の底部の基板上に配置される少なくとも一つの酸化領域と、を含み、
    前記酸化領域は、前記ゲート絶縁膜よりも厚いことを特徴とする半導体素子。
  4. 前記メッシュ型のゲート電極は、相互平行に延びた複数の第１延長配線及び相互平行に延びた複数の第２延長配線を含み、
    前記第１及び第２延長配線は交差し、前記基板の表面上にゲート交差領域アレイ及び追加的に基板上にソース／ドレイン領域アレイをさらに限定することを特徴とする請求項３に記載の半導体素子。
  5. 前記少なくとも一つの酸化領域は、前記ゲート交差領域アレイの下部各々に配置される酸化領域アレイを含むことを特徴とする請求項４に記載の半導体素子。
  6. 前記少なくとも一つの酸化領域は、前記メッシュ型のゲート電極の第１延長配線の下部の長手方向に相互平行に延びる複数の延びた酸化領域を含むことを特徴とする請求項４に記載の半導体素子。
  7. 前記複数の延びた酸化領域各々は、前記複数の延びた酸化領域に対して垂直に延びる第１及び第２延長酸化領域の側面と相接する対向する端部を含むことを特徴とする請求項６に記載の半導体素子。
  8. 前記ソース／ドレイン領域アレイの少なくとも一側に沿って配置された共通配線をさらに含み、前記第１及び第２延長配線は、前記共通配線と連結されることを特徴とする請求項４に記載の半導体素子。
  9. 前記共通配線は、前記ソース／ドレイン領域アレイを取り囲むことを特徴とする請求項８に記載の半導体素子。
  10. 前記ソース／ドレイン領域アレイは、各ドレイン領域が４個のソース領域によって取り囲まれ、各ソース領域が４個のドレイン領域によって取り囲まれるように、交互に離隔された複数のソース及びドレイン領域を含むことを特徴とする請求項４に記載の半導体素子。
  11. 前記少なくとも一つの酸化領域は、少なくとも一つのフィールド酸化領域であることを特徴とする請求項３に記載の半導体素子。
  12. 前記基板及びメッシュ型のゲート電極上に形成される絶縁膜と、
    前記絶縁膜上に配置され、前記ソース／ドレイン領域アレイ上に斜線方向に相互平行に延びる複数の延びたドレイン電極と、
    前記絶縁膜の上部に形成され、前記ソース／ドレイン領域アレイ上に斜線方向に相互平行に延びる複数の延びたソース電極と、をさらに含み、
    前記ソース電極は、前記絶縁膜を貫通して前記ソース／ドレイン領域のうちソース領域と電気的に連結され、
    前記ドレイン電極は、前記絶縁膜を貫通して前記ソース／ドレイン領域のうちドレイン領域と電気的に連結され、
    前記ソース及びドレイン電極は、前記絶縁膜上で交互に配置されることを特徴とする請求項４に記載の半導体素子。
  13. 前記複数のソース電極と連結される共通ソース電極と、
    前記複数のドレイン電極と連結される共通ドレイン電極と、
    をさらに含むことを特徴とする請求項１２に記載の半導体素子。
  14. 前記基板及び前記メッシュ型のゲート電極の上部に形成される第１絶縁膜と、
    前記第１絶縁膜の上部に配置され、ソース／ドレイン領域アレイ上に斜線方向に相互平行に延びる複数の延びた第１電極と、
    前記第１絶縁膜及び前記第１電極上に形成される第２絶縁膜と、
    前記第２絶縁膜の上部に形成され、前記ソース／ドレイン領域アレイ上に斜線方向に各々平行に延びる複数の延びた第２電極と、をさらに含み、
    前記第１電極は、第１絶縁膜を貫通して前記ソース領域またはドレイン領域と電気的に連結され、
    前記第２電極は、第１及び第２絶縁膜を貫通して前記ソース／ドレイン領域のうち残りの一つと電気的に連結されることを特徴とする請求項４に記載の半導体素子。
  15. 前記第１及び第２電極は、前記基板上で交互に配置されることを特徴とする請求項１４に記載の半導体素子。
  16. 前記第１及び第２電極は、基板上で互いに垂直に配置されることを特徴とする請求項１４に記載の半導体素子。
  17. 前記複数の第１電極と連結された第１共通電極と、
    前記複数の第２電極と連結された第２共通電極と、
    をさらに含むことを特徴とする請求項１４に記載の半導体素子。
  18. 前記半導体基板及びメッシュ型のゲート電極の上部に形成される第１絶縁膜と、
    前記絶縁膜上に位置し、相互平行でかつ前記ソース／ドレイン領域アレイ上に斜線状に延びる複数の第３延長配線、及び前記絶縁膜上に位置し、相互平行でかつ前記ソース／ドレイン領域アレイ上に斜線状に配列され、前記第３延長配線と交差する第４延長配線を含む第１メッシュ型の電極と、
    前記第１絶縁膜及び前記第１メッシュ型の電極上に形成される第２絶縁膜と、
    前記第２絶縁膜上に位置し、相互平行でかつ前記ソース／ドレイン領域アレイ上に斜線状に延びる複数の第５延長配線、及び前記絶縁膜上に位置し、相互平行でかつ前記ソース／ドレイン領域アレイ上に斜線状に配列され、前記第５延長配線と交差する第６延長配線を含む第２メッシュ型の電極と、を含み、
    前記第１メッシュ型の電極は、前記ソース／ドレイン領域アレイのうち前記ソースまたはドレインと第１絶縁膜を通じて電気的に連結され、
    前記第２メッシュ型の電極は、前記ソース／ドレイン領域アレイのうち前記ソースまたはドレインのうち残りの一つと前記第１及び第２絶縁膜を通じて電気的に連結されることを特徴とする請求項４に記載の半導体素子。
  19. 基板と、
    前記基板上に配置され、前記基板上にソース／ドレイン領域各々をアラインさせるための複数の開口を有し、前記基板の表面及び前記基板のソース／ドレイン領域アレイの上部にゲート交差領域アレイが限定されるメッシュ型のゲート電極と、
    前記メッシュ型のゲート電極と前記基板の表面との間に介在されるゲート絶縁膜と、
    前記ゲート電極の交差領域の下部の基板に位置し、前記ゲート絶縁膜よりも厚い少なくとも一つの酸化領域と、
    前記基板及びメッシュ型のゲート電極の上部に形成される第１絶縁膜と、
    前記第１絶縁膜の上部に形成され、前記ソース／ドレイン領域アレイ上に斜線状に相互平行に延びる複数の延びた第１電極と、
    前記第１絶縁膜及び前記第１電極の上部に形成される第２絶縁膜と、
    前記第２絶縁膜上に形成され、前記ソース／ドレイン領域アレイ上に斜線状に相互平行に延びる複数の延びた第２電極と、を含み、
    前記第１電極は、第１絶縁膜を貫通して前記ソース／ドレイン領域アレイのうちソースまたはドレイン領域のうち何れか一つと電気的に連結され、
    前記第２電極は、第１及び第２絶縁膜を貫通して前記ソース／ドレイン領域アレイのうちソースまたはドレイン領域のうち他の一つと電気的に連結されることを特徴とする半導体素子。
  20. 前記少なくとも一つの酸化領域は、前記ゲート交差領域アレイの下部に各々配置された酸化領域アレイであることを特徴とする請求項１９に記載の半導体素子。
  21. 前記少なくとも一つの酸化領域は、相互平行に延びる複数の延びた酸化領域を含むことを特徴とする請求項１９に記載の半導体素子。
  22. 前記複数の延びた酸化領域各々は、対向する端部を有し、前記対向する端部は、前記複数の延びた酸化領域に対して垂直に延びる第１及び第２延長側部酸化領域と各々相接することを特徴とする請求項２１に記載の半導体素子。
  23. 前記第１及び第２電極は、前記基板上に交互に配列されることを特徴とする請求項１９に記載の半導体素子。
  24. 前記第１及び第２電極は、前記基板上に垂直に配列されることを特徴とする請求項１９に記載の半導体素子。
  25. 前記複数の第１電極は第１共通電極と連結され、前記複数の第２電極は複数の第２電極と連結されることを特徴とする請求項１９に記載の半導体素子。
  26. 前記少なくとも一つの酸化領域は、少なくとも一つのフィールド酸化領域であることを特徴とする請求項１９に記載の半導体素子。
  27. 基板と、
    前記基板の表面上に位置し、前記基板上にソース／ドレイン領域各々をアラインさせるための複数の開口を有し、前記基板の表面及び前記基板のソース／ドレイン領域アレイの上部にゲート交差領域アレイが限定されるメッシュ型のゲート電極と、
    前記メッシュ型のゲート電極と前記基板の表面との間に介在されるゲート絶縁膜と、
    前記ゲート電極の交差領域の下部の基板に位置し、前記ゲート絶縁膜よりも厚い少なくとも一つの酸化領域と、
    前記基板及びメッシュ型のゲート電極の上部に形成される絶縁膜と、
    前記絶縁膜の上部に形成され、前記ソース／ドレイン領域アレイ上に斜線状に相互平行に延びる複数の延びた第１電極と、
    前記絶縁膜上に形成され、前記ソース／ドレイン領域アレイ上に斜線状に相互平行に延びる複数の延びた第２電極と、を含み、
    前記ソース及び前記ドレイン電極は、前記絶縁膜上に交互に配置されることを特徴とする半導体素子。
  28. 前記少なくとも一つの酸化領域は、前記ゲート交差領域アレイの下部に各々配置された酸化領域アレイであることを特徴とする請求項２７に記載の半導体素子。
  29. 前記少なくとも一つの酸化領域は、メッシュ型のゲート電極の延びた電極の下部の長手方向に相互平行に延びる複数の延びた酸化領域を含むことを特徴とする請求項２７に記載の半導体素子。
  30. 前記複数の延びた酸化領域各々は対向する端部を有し、前記対向する端部は前記複数の延びた酸化領域に対して垂直に延びる第１及び第２延長側部酸化領域と各々相接することを特徴とする請求項２９に記載の半導体素子。
  31. 前記複数の延びたドレイン電極の一端は第１Ｌ字形の共通電極と各々接し、前記複数の延びたソース電極の一端は第２Ｌ字形の共通電極と接することを特徴とする請求項２７に記載の半導体素子。
  32. 前記延びたドレイン及びソース電極は、同一平面上に位置することを特徴とする請求項２７に記載の半導体素子。
  33. 前記少なくとも一つの酸化領域は、少なくとも一つのフィールド酸化領域であることを特徴とする請求項２７に記載の半導体素子。
  34. 基板と、
    前記基板の表面上に位置する第１メッシュ型の電極と、
    前記第１メッシュ型の電極と前記基板の表面との間に介在される第１絶縁膜と、
    前記第１メッシュ型の電極の上部に形成される第２絶縁膜と、
    前記第２絶縁膜の上部に位置する第２メッシュ型のゲート電極と、
    前記第２メッシュ型の電極上に形成される第３絶縁膜と、
    前記第３絶縁膜上に位置する第３メッシュ型の電極と、
    を含むことを特徴とする半導体素子。
  35. 前記第１メッシュ型の電極はゲート電極であり、第１絶縁膜はゲート絶縁膜であることを特徴とする請求項３４に記載の半導体素子。
  36. 前記第１メッシュ型電極は基板上にアラインされる複数の開口を含み、基板上にゲート交差領域アレイ及びソース／ドレイン領域アレイを限定することを特徴とする請求項３５に記載の半導体素子。
  37. 前記第１メッシュ型の電極の下部の基板に位置する少なくとも一つの酸化領域をさらに含み、
    前記酸化領域は、前記第１絶縁膜よりも厚いことを特徴とする請求項３６に記載の半導体素子。
  38. 前記酸化領域は、フィールド酸化領域であることを特徴とする請求項３７に記載の半導体素子。
  39. 前記第２メッシュ型の電極はソース／ドレイン領域のうち何れか一つと電気的に連結され、前記第３メッシュ型の電極は前記ソース／ドレイン領域のうち一つと電気的に連結されることを特徴とする請求項３６に記載の半導体素子。

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US10/797,604 US7078775B2 (en) 2003-04-18 2004-03-11 MOS transistor having a mesh-type gate electrode

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TW (1) TWI229936B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8987838B2 (en) 2013-06-14 2015-03-24 Nichia Corporation Field-effect transistor
US9214523B2 (en) 2013-05-30 2015-12-15 Nichia Corporation Field-effect transistor
KR20190048489A (ko) * 2017-10-31 2019-05-09 한국원자력연구원 원자력 발전 제어 계측용 반도체 스위칭 소자

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7355225B2 (en) * 2005-10-26 2008-04-08 Motorola, Inc. Semiconductor device and method for providing a reduced surface area electrode
US7701065B2 (en) * 2007-10-26 2010-04-20 Infineon Technologies Ag Device including a semiconductor chip having a plurality of electrodes
JP2011159755A (ja) * 2010-01-29 2011-08-18 Sanyo Electric Co Ltd 半導体装置
DE102010001788A1 (de) 2010-02-10 2011-08-11 Forschungsverbund Berlin e.V., 12489 Skalierbarer Aufbau für laterale Halbleiterbauelemente mit hoher Stromtragfähigkeit
CN102623496B (zh) * 2011-01-27 2014-11-05 无锡华润上华半导体有限公司 矩阵型mos场效应晶体管
US9064746B2 (en) * 2011-11-09 2015-06-23 Skyworks Solutions, Inc. Devices and methods related to field-effect transistor structures for radio-frequency applications
US9324819B1 (en) 2014-11-26 2016-04-26 Delta Electronics, Inc. Semiconductor device
EP3062349B1 (en) * 2015-02-25 2019-10-09 Nxp B.V. Semiconductor device comprising a switch
EP3352224B1 (en) * 2017-01-24 2020-03-11 Nxp B.V. Semiconductor device comprising a switch
CN111599862A (zh) * 2020-05-21 2020-08-28 Oppo广东移动通信有限公司 晶体管以及集成电路
CN112366145A (zh) * 2020-10-26 2021-02-12 上海华力集成电路制造有限公司 一种用于ac校准的测试结构和测试方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3355817B2 (ja) * 1994-10-20 2002-12-09 株式会社デンソー 半導体装置
JPH11261056A (ja) * 1998-03-12 1999-09-24 Toshiba Corp 半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9214523B2 (en) 2013-05-30 2015-12-15 Nichia Corporation Field-effect transistor
US8987838B2 (en) 2013-06-14 2015-03-24 Nichia Corporation Field-effect transistor
KR20190048489A (ko) * 2017-10-31 2019-05-09 한국원자력연구원 원자력 발전 제어 계측용 반도체 스위칭 소자
KR101993596B1 (ko) * 2017-10-31 2019-06-27 한국원자력연구원 원자력 발전 제어 계측용 반도체 스위칭 소자

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