KR19990086261A - 반도체 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 활성 영역과 비활성 영역이 정의되기 위해 반도체 기판 상에 소자 격리막이 형성되고, 상기 반도체 기판의 두 개의 표면들 중 한 표면의 활성 영역 상에 게이트 절연막을 사이에 두고 제 1 게이트 전극이 형성된다. 상기 제 1 게이트 전극 양측의 반도체 기판내에 소오스/드레인 영역이 형성되고, 상기 제 1 게이트 전극을 포함하여 상기 반도체 기판 상에 제 1 절연막이 형성된다. 상기 제 1 절연막상에 상기 제 1 절연막을 뚫고 상기 소오스/드레인 영역과 전기적으로 연결되는 커패시터가 형성되고, 상기 커패시터를 포함하여 제 1 절연막상에 제 2 절연막이 형성된다. 상기 제 2 절연막과 헨들 웨이퍼가 접합되고, 상기 소자 격리막이 노출될 때가지 상기 반도체 기판의 두 개의 표면들 중 다른 한 표면이 평탄화-연마된다. 상기 반도체 기판의 두 개의 표면들 중 다른 한 표면 상에 제 3 절연막이 형성되고, 상기 제 3 절연막 상에 상기 제 3 절연막을 뚫고 소오스/드레인 사이의 반도체 기판과 전기적으로 접속되도록 도전막이 형성된다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 드레솔드 전압의 불규칙한 가변을 방지할 수 있고, 서브드레솔드 리키지(subthreshold leakage) 전류를 감소시킬 수 있고, 빠른 동작 속도를 얻을 수 있다.

Description

반도체 장치 및 그의 제조 방법(A SEMICONDUCTOR DEVICE AND METHOD OF THE FABRICATING SAME)
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 SOI 구조를 갖는 DRAM 장치 및 그의 제조 방법에 관한 것이다.
DRAM 장치에서 큰 집적도가 요구되면서, 핸들 웨이퍼 상에 절연 물질을 사이에 두고 형성되는 반도체 기판내에 소자를 형성할 수 있어 공정 상에서 발생되는 직접도의 한계를 극복할 수 있다. 따라서, SOI 구조를 갖는 DRAM 장치의 제조에 많은 관심이 모아지고, 이에 따라 다방면에서 많은 연구가 진행되고 있다. 또한, SOI의 트랜지스터들은 웰(well) 및 부하(load) 저항의 감소로 인해 인가되는 전압이 작고, 이로 인해 저 전력으로 동작할 수 있다. 또한, 높은 동작 속도로 작동하는 잇점도 가지고 있다.
그러나, 상기 잇점들에 반하여 SOI 구조를 갖는 DRAM 장치에는 몇가지 문제를 내포하고 있다. 그 중 하나가 플로팅 바디 이펙트(floating body effect)이다. 트렌지스터의 활성 영역이 전기적으로 플로팅 되어 있기 때문에 상기 트랜지스터의 특성을 불 안정하게 하고, 이로 인해 트랜지스터의 오동작 및 특성의 열화와 같은 문제가 발생하게 된다.
도 1은 종래의 SOI 구조를 갖는 DRAM 장치를 나타내는 단면도이다.
도 1을 참조하면, 핸들 웨이퍼(24) 상에 반도체 기판과의 접합을 위해 사용되는 제 1 절연막(22a), 예컨대 BPSG 막이 형성되어 있고, 상기 제 1 절연막(22a)상에는 제 2 절연막(18)이 형성되어 있고, 상기 제 2 절연막(18)상에 소자 격리막(12), 소오스/드래인 영역(16)이 포함된 활성 영역이 형성 되어 있다. 이 경우 상기 제 2 절여막내에는 워드 라인(14a, 14b)이 형성되어 있고, 상기 제 1 절연막(22a) 및 제 2 절연막(18)내에 걸쳐 형성된 커패시터(20)가 워드 라인(14a) 일측의 소오스/드래인 영역(16)과 전기적으로 연결되어 있다.
상기 소자 격리막(12)과 활성 영역상에 제 3 절연막(26)이 형성되어 있고, 상기 제 3 절연막(26)상에 상기 제 3 절연막(26)을 뚫고 타측의 소오스/드래인 영역(16)과 전기적으로 연결되는 비트 라인(28)이 형성되어 있다. 그리고, 상기 비트 라인(28) 상에 제 4 절연막(30)이 형성되어 있고, 상기 제 4 절연막(30) 상에 금속 라인들(30a, 30b)이 형성되어 있다. 도면에 도시된 바와 같이, 상기 활성 영역에서 채널이 형성되는 벌크 영역(bulk region)이 전기적으로 플로팅(floating)된 상태이기 때문에 축적 홀(accumulation hole)에 의한 드레솔드 전압의 불규칙한 가변이 발생되고, 이로 인해 앞서 언급한 트랜지스터의 오동작 및 특성의 열화와 같은 문제를 발생하게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, SOI 구조에서 안정되고 향상된 트렌지스터의 특성을 얻을수 있어 향상된 성능을 발휘하는 SOI 구조를 갖는 반도체 장치 및 그의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래의 SOI 구조를 갖는 DRAM 장치를 나타내는 단면도;
도 2a 내지 2c는 본 발명의 실시예에 따른 SOI 구조를 갖는 DRAM 장치의 제조 방법을 순차적으로 나타내는 단면도;
도 3a 내지 3b는 본 발명에 따른 SOI 구조를 갖는 DRAM 장치들을 나타내는 도면;
도 4a 내지 4c는 본 발명에 따른 SOI 구조를 갖는 DRAM 장치의 레이아웃(layout)들을 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명
112 : 소자 격리막 114a, 114b : 워드 라인
116 : 소오스/드레인 영역 118, 128a, 128b : 절연막
120 : 커패시터 122a : BPSG
124 : 헨들 웨이퍼 126a, 126b : 도전막
130 : 비트 라인 134a, 134b : 금속 라인
(구성)
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 반도체 장치의 제조 방법은, 활성 영역과 비활성 영역을 정의하기 위해 반도체 기판상에 소자 격리막을 형성하는 단계와; 상기 반도체 기판의 두 개의 표면들 중 한 표면의 활성 영역 상에 게이트 절연막을 사이에 두고 제 1 게이트 전극을 형성하는 단계와; 상기 제 1 게이트 전극 양측의 반도체 기판내에 소오스/드레인 영역을 형성하는 단계와; 상기 제 1 게이트 전극을 포함하여 상기 반도체 기판 상에 제 1 절연막을 형성하는 단계와; 상기 제 1 절연막상에 상기 제 1 절연막을 뚫고 상기 소오스/드레인 영역과 전기적으로 연결되는 커패시터를 형성하는 단계와; 상기 커패시터를 포함하여 제 1 절연막상에 제 2 절연막을 형성하는 단계와; 상기 제 2 절연막과 헨들 웨이퍼를 접합하는 단계와; 상기 소자 격리막이 노출될 때가지 상기 반도체 기판의 두 개의 표면들 중 다른 한 표면을 평탄화-연마하는 단계와; 상기 반도체 기판의 두 개의 표면들 중 다른 한 표면 상에 제 3 절연막을 형성하는 단계와; 상기 제 3 절연막의 상에 상기 제 3 절연막을 뚫고 소오스/ 드레인 사이의 반도체 기판과 전기적으로 접속되도록 도전막을 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 반도체 장치의 제조 방법은, 활성 영역과 비활성 영역을 정의하기 위해 소자 격리막을 형성하는 단계와; 반도체 기판의 두 개의 면들 중 한 표면의 활성 영역 상에 제 1 절연막을 사이에 두고 제 1 게이트 전극을 형성하는 단계와; 상기 제 1 게이트 전극의 양측의 반도체 기판내에 소오스/드레인 영역을 형성하는 단계와; 상기 제 1 게이트 전극을 포함하여 상기 반도체 기판 상에 제 2 절연막을 형성하는 단계와; 상기 제 2 절연막상에 상기 제 2 절연막의 일부를 뚫고 상기 게이트 전극 일측의 반도체 기판과 전기적으로 연결되는 커패시터를 형성하는 단계와; 상기 커패시터를 포함하여 제 2 절연막상에 제 3 절연막을 형성하는 단계와; 상기 제 3 절연막과 헨들 웨이퍼를 접합하는 단계와; 상기 소자 격리막이 노출될 때까지 상기 반도체 기판의 두 개의 표면들 중 다른 한 표면을 평탄화-연마하는 단계와; 상기 반도체 기판의 반도체 기판의 두 개의 표면들 중 다른 한 표면 상에 제 4 절연막을 형성하는 단계와; 상기 제 4 절연막 상에 상기 제 1 게이트 전극과 일렬이 되게 제 2 게이트 전극을 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 반도체 장치는, 반도체 기판의 두 개의 표면들 중 한 표면 상에 형성된 게이트 전극과; 상기 게이트 전극의 양측의 반도체 기판내에 형성된 소오스/드레인 영역과; 상기 반도체 기판의 두 개 의 표면들 중 다른 하나의 표면 상에 형성된 1 절연막과; 상기 제 1 절연막 상에 상기 1 절연막을 뚫고 상기 소오스/드레인 영역 사이의 반도체 기판과 전기적으로 접속하는 도전막과; 상기 게이트 전극을 포함하여 상기 반도체 기판상에 형성된 제 2 절연막과; 상기 제 2 절연막 상에 상기 제 2 절연막을 뚫고 게이트 전극 일측의 상기 소오스/드레인 영역과 전기적으로 접속하는 커패시터와; 상기 커패시터를 포함하여 상기 제 2 절연막상에 형성된 제 3 절연막과; 상기 제 3 절연막상에 형성된 핸들 웨이퍼를 포함한다.
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 반도체 장치는, 반도체 기판의 두 개의 표면들 중 한 표면 상에 제 1 절연막을 사이에 두고 형성된 제 1 게이트 전극과; 상기 게이트 전극 양측의 반도체 기판내에 형성된 소오스/드레인 영역과; 상기 반도체 기판의 두 개의 표면 중 다른 한 표면 상에 형성된 2 절연막과; 상기 제 2 절연막상에 상기 제 1 게이트 전극과 직렬이 되도록 형성된 제 2 게이트 전극과; 상기 1 게이트 전극을 포함하여 상기 반도체 기판의 두 개의 표면들 중 한 표면 상에 형성된 제 3 절연막과; 상기 제 3 절연막 상에 상기 제 3 절연막을 뚫고 상기 제 1 게이트 전극 일측의 소오스/드레인 영역과 전기적으로 연결되는 커패시터와; 상기 커패시터를 포함하여 상기 제 3 절연막상에 형성된 제 4 절연막과; 상기 제 4 절연막상에 형성된 핸들 웨이퍼를 포함한다.
도 3a 및 도 3b를 참조하면, 본 발명에 따른 신규한 반도체 장치 및 그의 제조 방법은, 반도체 기판의 두 개의 표면들 중 한 표면 상에 형성된 게이트 전극과 상기 반도체 기판의 두 개의 표면들 중 다른 한 표면 상에 형성된 다른 하나의 게이트 전극, 또는 상기 반도체 기판의 두 개의 표면들 중 다른 한 표면 상에 형성된 도전막(이 경우, 이 도전막은 게이트 전극의 양측 소오스/드레인 영역사이의 반도체 기판과 전기적으로 연결된다.)이 형성된다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 드레솔드 전압의 불규칙한 가변을 방지할 수 있고, 서브드레솔드 리키지 전류를 감소시킬 수 있고, 빠른 동작 속도를 얻을 수 있다.
(제 1 실시예)
이하, 도 2a 내지 도 2c, 3a 그리고 4a 내지 4b를 참조하여 본 발명의 제 1 실시예를 상세히 설명한다.
도 2a 내지 2c는 본 발명의 실시예에 따른 SOI 구조를 갖는 DRAM 장치의 제조 방법을 순차적으로 나타내는 단면도이다.
먼저, 도 2a를 참조하면, 반도체 기판(10)의 두 개의 표면들 중 한 표면 상에 활성 영역과 비활성 영역을 정의하기 위해 소자 격리막(12)이 형성되고, 상기 비활성 영역과 상기 활성 영역의 반도체 기판(10)의 두 개의 표면들 중 한 표면 상에 게이트 전극, 즉 워드 라인들(14a, 14b)이 형성된다. 상기 게이트 전극(14b) 양측의 반도체 기판(10)내에 소오스/드레인 영역(16)이 잘 알려진 이온 주입 공정을 통해 형성된다.
상기 게이트 전극(14a, 14b)을 포함하여 상기 반도체 기판(10)의 두 개의 표면들 중 한 표면 상에 제 1 절연막(18)이 형성되고, 상기 제 1 절연막(18)상에 커페시터(20)가 형성된다. 이 경우 상기 커패시터(20)는 제 1 절연막(18)을 뚫고 상기 게이트 전극(14a) 일측의 상기 소오스/드레인 영역(16)과 전기적으로 연결된다.
상기 커패시터(20)를 포함하여 제 1 절연막(18)상에 웨이퍼 접합용 제 2 절연막(22)이 형성된다. 예컨대 BPSG막이 형성된다.
도 2b 및 도 2c를 참조하면, 다음 핸들 웨이퍼(24)와 상기 제 2 절연막(22)이 접합되고, 상기 반도체 기판(10)의 두 개의 표면들 중 다른 한 표면이 평탄화-연마 공정으로 식각된다. 예컨대 상기평탄화-연마 공정은 CMP 공정으로 수행된다. 이 경우 상기 소자 격리막(12)이 식각 정지층으로 작용한다.
도 3a는 본 발명에 따른 SOI 구조를 갖는 DRAM 장치들을 나타내는 단면도이다.
도 3a를 참조하면, 상기 반도체 기판의 두 개의 표면들 중 다른 한 표면 상에 제 3 절연막(128a)인 산화막이 약 1000Å 두께를 갖도록 형성된다. 상기 제 3 절연막(128)상에 바디 연결용 도전막(126a, 126b)이 상기 제 3 절연막(128a)을 뚫고 상기 소오스와 드레인(116) 사이의 반도체 기판내의 벌크 영역과 전기적으로 연결 되도록 형성된다.
상기 도전막(126a)를 포함하여 상기 제 3 절연막(128a)인 산화막상에 제 4 절연막(128b)이 형성되고, 상기 제 4 절연막(128b)상에 비트 라인(130)이 제 4 절연막(128b)과 제 3 절연막(128a)을 뚫고 상기 소오스/드레인 영역의(16) 타측과 전기적으로 연결되도록 형성된다.
상기 비트 라인(130) 상에 제 5 절연막(132)이 형성되고, 상기 제 5 절여막(132)상에 금속 라인(134a, 134b)이 형성된다.
도 4a 내지 4b는 본 발명에 따른 SOI 구조를 갖는 DRAM 장치를 나타내는 평면도이다.
도 4a 및 도 4b를 참조하면, 반도체 기판내에 활성 영역(110)이 형성되고, 상기 반도체 기판 의 두 표면들 중 한 표면 상에 워드 라인, 즉 게이트 전극(114a)이 상기 활성 영역을 직교하는 방향으로 신장하여 형성된다. 상기 반도체 기판의 두 표면들 중 다른 한 표면 상에 바디 연결용 도전막(126)이 상기 게이트 전극(114a)과 나란히 오버랩 되도록 신장하여 형성된다. 상기 바디 연결용 도전막(126)이 반도체 기판의 활성 영역과 전기적으로 연결되도록 콘택(126a)이 형성된다.
다음 상기 바디 연결용 도전막(126)은, 도 4b에 도시된 것처럼, 상기 게이트 전극(114a)과 콘택들(135)을 통해 도전막(136)을 사용하여 서로 전기적으로 연결될 수 있고, 이로 인해 상기 바디 연결용 도전막(126)은 백 게이트(back gate)로 작용할 수 있다.
다시, 도 3a를 참조하면, SOI 구조를 갖는 DRAM 장치는, 헨들 웨이퍼(124) 상에 제 1 절연막(122a) 예컨대 BPSG막이 형성되어 있다. 상기 제 1 절연막(122a)상에 게이트 전극, 즉 워드 라인(114a, 114b)을 포함하여 상기 제 1 절연막(122a)상에 제 2 절연막(118)이 형성되어 있고, 상기 제 2 절연막(118)상에 소오스/드레인 영역(16)과 소자 격리막(112)을 포함하는 반도체 기판이 있다. 이 경우, 상기 제 1 절연막(122a)과 제 2 절연막(124)내에 걸쳐 커패시터(120)가 형성되어 있는데, 상기 커페시터(120)는 상기 게이트 전극(114a) 일측의 소오스/드레인 영역과 전기적으로 연결되어 있다.
상기 반도체 기판상에 제 3 절연막(128a)이 형성되어 있고, 상기 제 3 절연막(128a) 일부 상에 제 1 바디 연결 도전막(126b)이 형성되어 있다. 이 경우, 상기 바디 연결 도전막(126b)은 상기 제 3 절연막(128a)을 뚫고 상기 소오스/드레인 영역 사이의 벌크 영역과 전기적으로 연결되는 콘택(126a)을 포함한다. 상기 바디 연결 도전막(126b)을 포함하여 제 3 절연막(128a)상에 제 4 절연막(128b)이 형성되어 있고, 상기 제 4 절연막(128b)상에 제 2 도전막, 즉 비트 라인(130)이 형성되어 있다. 이 경우 상기 비트 라인은 상기 게이트 전극(114a) 타측의 소오스/드레인 영역(116)과 전기적으로 연결되어 있다.
상기 비트 라인(130) 상에 제 5 절연막(132)이 형성되어 있고, 상기 제 5 절연막상에 금속 라인이 형성되어 있다.
이로써 상기 바디 연결 도전막은 접지나 Vbb(backbias voltage)에 연결 될 수도 있어, 플로팅 바디 효과로 인한 축적 홀(accumulation hole)을 접지(ground)나 Vbb로 흘려보내 브렉다운 전압의 감소와 서브드레솔드 리키지 전류(subthreshold leakage)를 제거할 수 있다. 또한, 이는 셀 어레이 영역 이외에도 적용 가능 한데 이는 게이트 라인과 커패시터를 함몰시켜 놓았기 때문에 상기 바디 연결 도전막상에는 비트 라인과 메탈 라인만이 존재하여 위의 라인들간에 오버렙이 발생하지 않는다. 따라서, 상기 바디 연결 도전막은 폴리실리콘, Wsix, W, 금속인 도전체로 형성될 수 있고, 주변 회로 영역의 일반 저항용으로 사용되는 라인과 병합하여 사용될 수 있다.
또한, 상기 바디 연결 도전막은 상기 게이트 라인과 전기적으로 연결되어 백 게이트(back gate)와 같은 작용을 할 수 있다. 즉, 게이트 전압이 제로일 경우, 소오스와 드레인 사이의 벌크 전압도 역시 제로로 잡혀 서브드레솔드 리키지 전류를 억제할 수 있고, 게이트 전압이 인가되어 트렌지스터가 온(ON)될 경우, 소오스와 드레인 사이의 벌크 전압도 역시 게이트 전압으로 인가되어 드레솔드 전압이 감소하게 되고, 이로 인해 케리어의 이동도가 증가하게 된다.
(제 2 실시예)
이하, 도 2a 내지 도 2c, 도 3b 그리고 도 4c를 참조하여 본 발명의 제 2 실시예를 상세히 설명한다.
도 2a 내지 2c는 본 발명의 실시예에 따른 SOI 구조를 갖는 DRAM 장치의 제조 방법을 순차적으로 나타내는 단면도이다.
먼저, 도 2a 내지 도 2c를 참조하면 반도체 기판(10)을 헨들 웨이퍼(24)에 접합하여 상기 반도체 기판(10)을 연마하는 공정까지는 제 1 실시예에서 서술한 바와 같으므로 생략한다.
도 3b는 본 발명에 따른 SOI 구조를 갖는 DRAM 장치들을 나타내는 단면도이다.
도 3b를 참조하면, 상기 연마된 반도체 기판상에 제 1 절연막(128c)이 형성되고, 상기 제 1 게이트 전극(114a)과 직렬이 되도록 상기 제 1 절연막(128c)상에 제 2 게이트 전극(126)인, 백 게이트가 형성된다. 이 경우, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극은 동일한 저항성을 갖는다. 그리고, 상기 제 1 게이트 전극 및 제 2 게이트 전극은 폴리실리콘막, WSix, W, 금속인 도전체로 형성될 수 있다. 후속 공정으로 상기 제 1 게이트 전극 라인과 제 2 게이트 라인과 전기적으로 연결 된다. 이 경우, 제 1 게이트 전극(114a), 즉 워드 라인과 제 2 게이트 전극(126) 즉, 백 게이트 전극은 형성 공정에서 순서가 서로 바뀔 수 있다.
상기 백 게이트로 인한 작용은 제 1 실시예에서 설명한 바와 같으므로 생략한다.
다시 도 3b를 참조하면, SOI 구조를 갖는 DRAM 장치는, 헨들 웨이퍼(124)상에 제 1 절연막(122a), 예컨대 BPSG막이 형성되어 있다. 상기 제 1 절연막(122a)상에 제 1 게이트 전극(114a, 114b), 즉 워드 라인을 포함하여 제 2 절연막(118)이 형성되어 있고, 상기 제 2 절연막(118)상에 소오스/드레인 영역(116)과 소자 격리막(112)을 포함하는 반도체 기판이 있다. 이 경우, 상기 제 1 절연막(122a)과 제 2 절연막(118)내에 걸쳐 커패시터(120)가 형성되어 있는데, 상기 커페시터(120)는 상기 제 1 게이트 전극(114a) 일측의 소오스/드레인 영역(116)과 전기적으로 연결되어 있다.
상기 반도체 기판상에 제 3 절연막(128c)이 형성되어 있고, 상기 제 1 게이트 전극(114a)과 직렬이 되도록 상기 제 3 절연막(128c) 일부 상에 제 2 게이트 전극(126) 즉, 백 게이트 전극이 형성되어 있다. 상기 제 2 게이트 전극(126)을 포함하여 상기 3 절연막(128c)상에 제 4 절연막(128d)이 형성되어 있고, 상기 제 4 절연막(128d)상에 제 2 도전막(130), 즉 비트 라인이 형성되어 있다. 이 경우 상기 비트 라인(130)은 상기 제 1 게이트 전극(114a) 타측의 소오스/드레인 영역(16)과 전기적으로 연결되어 있다.
상기 비트 라인(132) 상에 제 5 절연막(132)이 형성되어 있고, 상기 제 5 절연막(132)상에 금속 라인(134a, 134b)이 형성되어 있다.
도 4c는 본 발명에 따른 SOI 구조를 갖는 DRAM 장치를 나타내는 평면도이다.
도 4c를 참조하면, 반도체 기판내에 활성 영역(110)이 형성되고, 상기 반도체 기판의 두 개의 표면들 중에서 한 표면상에 워드 라인, 즉 제 1 게이트 전극(114a)이 상기 활성 영역(110)을 직교하는 방향으로 신장하여 형성된다. 상기 반도체 기판의 두 개의 표면들 중에서 다른 한 표면상에 제 2 게이트 전극(126)이 상기 제 1 게이트 전극(114a)과 나란히 오버랩 되도록 신장하여 형성된다.
다음, 상기 제 2 게이트 전극(126)은, 도 4c에 도시된 것처럼, 상기 제 1게이트 전극(114a)과 콘택들(135)을 통해 도전막(136)을 사용하여 서로 전기적으로 연결될 수 있고, 이로 인해 제 2 게이트(126)는 백 게이트(back gate)로 작용한다. 이 경우, 상기 제 1 게이트(114a)와 제 2 게이트 전극의 형성 순서가 바뀔 수 있어 상기 제 1 게이트(114a)가 백 게이트로 작용할 수 있다.
본 발명은 종래의 SOI 구조를 갖는 DRAM 장치에서 활성 영역내의 채널이 형성되는 벌크 영역이 전기적으로 플로팅 되어 발생되는 플로팅 바디 효과의 문제점을 해결한 것으로서, 백 게이트를 형성하거나 바디 연결 도전막을 형성하여, 플로팅 바디 효과로 인한 드레솔드 전압의 불규칙한 가변을 방지할 수 있고, 서브드레솔드 리키지 전류를 감소시킬 수 있고, 빠른 동작 속도를 얻을 수 있는 효과가 있다.

Claims (18)

  1. 활성 영역과 비활성 영역을 정의하기 위해 반도체 기판 상에 소자 격리막을 형성하는 단계와;
    상기 반도체 기판의 두 개의 표면들 중 한 표면의 활성 영역 상에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 단계와;
    상기 게이트 전극 양측의 반도체 기판내에 소오스/드레인 영역을 형성하는 단계와;
    상기 게이트 전극을 포함하여 상기 반도체 기판 상에 제 1 절연막을 형성하는 단계와;
    상기 제 1 절연막상에 상기 제 1 절연막을 뚫고 상기 소오스/드레인 영역과 전기적으로 연결되는 커패시터를 형성하는 단계와;
    상기 커패시터를 포함하여 제 1 절연막 상에 제 2 절연막을 형성하는 단계와;
    상기 제 2 절연막과 헨들 웨이퍼를 접합하는 단계와;
    상기 소자 격리막의 하부 표면이 노출될 때가지 상기 반도체 기판의 두 개의 표면들 중 다른 한 표면을 평탄화-연마하는 단계와;
    상기 반도체 기판의 두 개의 표면들 중 다른 한 표면 상에 제 3 절연막을 형성하는 단계와;
    상기 제 3 절연막의 상에 상기 제 3 절연막을 뚫고 상기 소오스/드레인 사이의 반도체 기판과 전기적으로 접속되도록 도전막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 절연막은 BPSG로 형성되는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 도전막은 폴리실리콘막, 텅스텐 실리사이드막, 텅스텐, 메탈 중 선택된 하나로 형성되는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 도전막은 폴리실리콘막, 텅스텐 실리사이드막, 텅스텐, 메탈 중 적어도 두 개이상의 선택된 막들이 적층되어 형성되는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 게이트 전극과 상기 도전막은 서로 전기적으로 연결되는 반도체 장치의 제조 방법.
  6. 활성 영역과 비활성 영역을 정의하기 위해 반도체 기판 상에 소자 격리막을 형성하는 단계와
    반도체 기판의 두 개의 표면들 중 한 표면의 활성 영역 상에 제 1 절연막을 사이에 두고 제 1 게이트 전극을 형성하는 단계와;
    상기 제 1 게이트 전극의 양측의 반도체 기판내에 소오스/드레인 영역을 형성하는 단계와;
    상기 제 1 게이트 전극을 포함하여 상기 반도체 기판 상에 제 2 절연막을 형성하는 단계와;
    상기 제 2 절연막상에 상기 제 2 절연막의 일부를 뚫고 상기 게이트 전극 일측의 반도체 기판과 전기적으로 연결되는 커패시터를 형성하는 단계와;
    상기 커패시터를 포함하여 제 2 절연막상에 제 3 절연막을 형성하는 단계와;
    상기 제 3 절연막과 헨들 웨이퍼를 접합하는 단계와;
    상기 소자 격리막이 노출될 때까지 상기 반도체 기판의 두 개의 표면들 중 한 표면을 평탄화-연마하는 단계와;
    상기 반도체 기판의 두 개의 표면들 중 한 표면 상에 제 4 절연막을 형성하는 단계와;
    상기 제 4 절연막 상에 상기 제 1 게이트 전극과 일렬이 되게 제 2 게이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 게이트 전극의 저항은 제 2 게이트 전극의 그것과 동일한 반도체 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 제 1 게이트 전극은 폴리실리콘막, 텅스텐 실리사이드막, 텅스텐, 메탈 중 선택된 하나로 형성되는 반도체 장치의 제조 방법.
  9. 제 6 항에 있어서,
    상기 제 1 게이트 전극은 폴리실리콘막, 텅스텐 실리사이드막, 텅스텐, 메탈 중 적어도 두 개이상의 선택된 막들이 적층되어 형성되는 반도체 장치의 제조 방법.
  10. 제 6 항에 있어서,
    상기 제 2 게이트 전극은 폴리실리콘막, 텅스텐 실리사이드막, 텅스텐, 메탈 중 선택된 하나로 형성되는 반도체 장치의 제조 방법.
  11. 제 6 항에 있어서,
    상기 제 2 게이트 전극은 폴리실리콘막, 텅스텐 실리사이드막, 텅스텐, 메탈 중 적어도 두 개이상의 선택된 막들이 적층되어 형성되는 반도체 장치의 제조 방법.
  12. 제 6 항에 있어서,
    상기 제 1 게이트 전극과 제 2 게이트 전극을 전기적으로 접속하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  13. 제 6 항에 있어서,
    상기 제 1 게이트 전극 및 제 2 게이트 전극 중 선택된 하나는 백 게이트 전극으로 작용하는 반도체 장치의 제조 방법.
  14. 반도체 기판의 두 개의 표면들 중 한 표면 상에 형성된 게이트 전극과;
    상기 게이트 전극 양측의 반도체 기판내에 형성된 소오스/드레인 영역과;
    상기 반도체 기판의 두 개의 표면들 중 다른 한 표면 상에 형성된 1 절연막과;
    상기 제 1 절연막 상에 상기 1 절연막을 뚫고 상기 소오스/드레인 영역 사이의 반도체 기판과 전기적으로 접속하는 도전막과;
    상기 게이트 전극을 포함하여 상기 반도체 기판상에 형성된 제 2 절연막과;
    상기 제 2 절연막 상에 상기 제 2 절연막을 뚫고 게이트 전극 일측의 상기 소오스/드레인 영역과 전기적으로 접속하는 커패시터와;
    상기 커패시터를 포함하여 상기 제 2 절연막 상에 형성된 제 3 절연막과;
    상기 제 3 절연막 상에 형성된 핸들 웨이퍼를 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 도전막과 상기 게이트 전극은 전기적으로 연결되는 반도체 장치.
  16. 반도체 기판의 두 개의 표면들 중 한 표면 상에 제 1 절연막을 사이에 두고 형성된 제 1 게이트 전극과;
    상기 게이트 전극 양측의 반도체 기판내에 형성된 소오스/드레인 영역과;
    상기 반도체 기판의 두 개의 표면들 중 다른 한 표면 상에 형성된 2 절연막과;
    상기 제 2 절연막 상에 상기 제 1 게이트 전극과 직렬이 되도록 형성된 제 2 게이트 전극과;
    상기 1 게이트 전극을 포함하여 상기 반도체 기판의 두 개의 표면들 중 한 표면 상에 형성된 제 3 절연막과;
    상기 제 3 절연막 상에 상기 제 3 절연막을 뚫고 상기 제 1 게이트 전극 일측의 소오스/드레인 영역과 전기적으로 연결되는 커패시터와;
    상기 커패시터를 포함하여 상기 제 3 절연막상에 형성된 제 4 절연막과;
    상기 제 4 절연막상에 형성된 핸들 웨이퍼를 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제 1 게이트 전극과 상기 제 2 게이트 전극은 전기적으로 서로 연결되는 반도체 장치.
  18. 제 16 항에 있어서,
    상기 제 1 게이트 전극 및 제 2 게이트 전극 중 선택된 하나는 백 게이트 전극으로 작용하는 반도체 장치.
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