KR100403010B1 - 반도체장치,반도체집적장치및반도체장치의제조방법 - Google Patents
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Abstract
본 발명은 SOI 기판을 이용하지 않고 SOI 구조를 갖는 MOS형 트랜지스터를 실현할 수 있도록 하는 것을 목적으로 하는 반도체장치, 반도체 집적장치 및 반도체장치의 제조방법에 관한 것이다.
P형 실리콘으로 이루어진 반도체기판(11)의 상부에는, 주위가 절연산화막으로 된 소자분리영역(12)으로 둘러싸이고, 게이트의 폭 방향으로 좁아지게 되는 채널형성영역(13a)과, 게이트 길이 방향의 각각 연장되는 소스영역(13b) 및 드레인영역(13c)으로 이루어진 소자활성영역(13)이 형성되어 있다. 반도체기판(11)상에 있어서의 소자분리영역(12) 및 소자활성영역(13)의 채널형성영역(13a)의 상부에는 게이트 절연산화막(14)을 개재한 게이트전극(15)이 형성되어 있다. 반도체기판(11)의 소자활성영역(13)에 있어서의 게이트전극(15)의 아래에 위치하는 채널형성영역(13a)의 아래쪽영역에만 소자분리영역(12)과 동일한 절연산화막으로 이루어진 채널하부절연층(12a)이 형성되어 있다.
Description
본 발명은 SOI(Silicon on Insulator) 구조를 갖는 MOS형 트랜지스터 및 그 제조방법에 관한 것이다.
최근, 반도체소자의 미세화에 따라 500만개 이상의 트랜지스터를 집적한 대규모 집적회로(LSI)가 개발되고 있다. 이러한 반도체소자의 고집적화는 병렬연산 처리 등의 고속화기술에 필수적인 동시에, LSI의 기능 증가에 따라 더욱 가속 정도가 증가되고 있다. 그러나, 소자개수의 증대에 따른 소비전력도 증대하게 되므로 저소비 전력화가 강력히 요구되고 있다.
LSI의 저소비 전력화에 대하여 가장 효율적인 기술은 낮은 누설전류를 도모하기 위하여 전원전압을 저전압화하는 것이다. 설계규범이 0.35㎛ 내지 0.5㎛까지의 세대에서는 종래의 5V 내지 3V까지의 전원전압이 채용되어 왔으나 더욱 저압화가 진척하는 것이 예측되고 있다. 그러나, 상기 전원전압의 저전압화는 트랜지스터의 구동능력을 저하시키기 때문에 이를 보완하고 종래의 고속화 경향을 유지하기 위하여 트랜지스터의 스케일링도 아울러 행해져야만 한다.
상기 트랜지스터의 스케일링에 있어서, 이전부터 게이트 길이를 축소하는 것이 고속화를 위해 가장 중요한 파라미터이었으나, 전원전압의 저전압화에 의하여 임계값 전압의 스케일링도 큰 과제로 되고 있다. 종래부터 실리콘계 MOS형 트랜지스터의 임계값 전압은 0.6V 정도로 설정되어 왔었다. 이 값은 전원전압에 비하여 비교적 작기 때문에 각 세대에서 거의 변하지 않는다. 그러나, 예를 들면 건전지 1개 정도에 즉, 1.5V 정도로 전원전압이 저전압화된 경우에는 전원전압에 대한 임계값 전압의 비율은 매우 커진다. 트랜지스터의 포화 전류값은 전원전압과 임계값 전압 차이의 2승에 비례하는 것 때문에도 임계값 전압의 스케일링은 필수이다.
임계값 전압은 MOS형 트랜지스터의 부임계값(sub-threshold) 특성을 나타내는 중요한 파라미터로서, 오프 누설 전류(off leak current)와 강한 상관관계를 가지고 있고, 도 13에 도시된 바와 같이, 임계값 전압을 작게 하는데 따라 오프 누설 전류가 급격히 증가되는 것을 알 수 있다. 이것은 휴대 기기에서는 치명적이고, 단순하게 임계값 전압을 내릴 수 없는 것을 의미하고 있다. 따라서, 고속화를 위하여 임계값 전압을 내려도 오프 누설 전류가 증대하지 않는 기술이 요망되고 있다.
상기 문제점을 해결하는 기술로서 유망시되고 있는 것이 SOI(Silicon on Insulator)이다.
SOI는 실리콘 기판 중에 산화막으로 이루어진 매립층을 형성함으로써 드레인 확산층으로부터의 공핍층의 확산을 억제할 수 있다는 특징을 가지고 있다. 따라서, 반도체기판에 있어서의 게이트 전극 바로 아래의 채널영역의 불순물 농도를 작게할 수 있으므로, 결과적으로 부임계값 특성의 기울기를 크게 할 수 있다. 예를 들면, 통상의 MOS형 트랜지스터에서는 부임계값 특성의 역수인 부임계값 계수가 80mV/dec~90mV/dec인 것에 반해, SOI형 트랜지스터에서는 65mV/dec 정도로 작아지기 때문에 오프 누설 전류를 증가시키지 않고 임계값 전압을 내릴 수 있다.
상기 종래의 SOI 기판의 제조방법에는 산소를 기판에 주입하여 매립 산화막을 기판 가운데에 직접 형성하는 SIMOX법이나, 실리콘 기판과 산화막 기판을 접합하여 형성하는 웨이퍼 접합법 등이 이용되고 있다.
그러나, SIMOX법은 상부 실리콘층(SOI)내에 주입된 산소가 잔류하거나 주입된 산소에 의해 결정에 격자결함 등의 손상이 생기는 문제점이 있는 반면, 웨이퍼 접합법은 SOI의 막두께 제어가 곤란하다는 문제점이 있다. 또, SIMOX법 및 웨이퍼 접합법은 모두 매립 산화막과 SOI의 계면에 생기는 계면 준위에 의하여 소스·드레인 사이에 누설 전류가 발생되어 트랜지스터의 전기적 특성이 열화된다는 문제점이 있다.
또, SOI 기판을 이용한 트랜지스터는 주입되는 정공(hole)에 의해 소스확산층과 채널영역과의 사이에서 전위항복이 발생되고, 킹크(kink) 현상이 생기기 쉽다는 문제가 있다. 또, SOI 기판은 기판 자체가 매우 비싸다.
이와 같이 SOI 기판을 이용하여 LSI를 실현하는 것은 많은 문제점이 있다는 것을 알 수 있다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로서, 그 목적은 SOI 기판을 이용하지 않고 SOI 구조를 갖는 MOS형 트랜지스터를 실현할 수 있도록 하는 것에 있다.
도 1은 본 발명의 제 1 실시예에 의한 반도체장치를 도시한 사시도.
도 2의 (a)는 본 발명의 제 1 실시예에 의한 반도체장치의 마스크 패턴을 도시한 평면도.
도 2의 (b)는 본 발명의 제 2 실시예에 의한 반도체장치의 마스크 패턴을 도시한 평면도.
도 2의 (c)는 본 발명의 제 2 실시예의 변형예에 의한 반도체장치의 마스크 패턴을 도시한 평면도.
도 3은 본 발명의 제 1 실시예에 의한 반도체장치의 단면 구성도로서, (a)는 도 1의 I-I선을 따라 절취한 단면 구성도, (b)는 도 1의 II-II선을 따라 절취한 단면 구성도, (c)는 도 1의 III-III선을 따라 절취한 단면 구성도.
도 4는 본 발명의 제 1 실시예에 의한 반도체장치의 제조방법에 있어서의 도 1의 I-I선 공정 순서 단면도.
도 5는 본 발명의 제 1 실시예에 의한 반도체장치의 제조방법에 있어서의 도 1의 II-II선 공정 순서 단면도.
도 6은 본 발명의 제 1 실시예에 의한 반도체장치의 제조방법에 있어서의 도 1의 III-III선 공정 순서 단면도.
도 7의 (a)는 본 발명의 제 2 실시예에 의한 반도체장치를 도시한 사시도.
도 7의 (b)는 (a)의 IV-IV선을 따라 취한 단면 구성도.
도 8의 (a)는 본 발명의 제 2 실시예의 변형예에 의한 반도체장치를 도시한 사시도.
도 8의 (b)는 (a)의 V-V선을 따라 취한 단면 구성도.
도 9는 본 발명의 제 3 실시예에 의한 반도체 집적장치를 도시한 것으로, (a)는 소자 활성영역용 마스크 패턴 및 게이트 전극용 마스크 패턴을 도시한 도면이고, (b)는 (a)의 VI-VI선을 따라 취한 단면 구성도.
도 10은 본 발명의 제 3 실시예에 의한 반도체 집적 장치에 있어서의 SOI막두께마다 MOS형 트랜지스터의 부임계값 특성을 도시한 도면.
도 11은 본 발명의 제 3 실시예의 변형예에 의한 반도체 집적 장치를 도시한 것으로, (a)는 평면도, (b)는 (a)의 VII-VII선을 따라 취한 단면 구성도, (c)는 부임계값 특성도.
도 12는 본 발명의 제 3 실시예의 변형예에 의한 반도체 집적 장치를 이용하여 구성된 회로도.
도 13은 MOS형 트랜지스터에 있어서의 오프 누설 전류에 대한 임계값 전압의 관계를 나타낸 그래프.
＜도면의 주요 부분에 대한 부호의 설명＞
1 : SOI형 트랜지스터의 특성 곡선
2 : N채널 벌크형 트랜지스터의 특성 곡선
3 : SOI형 트랜지스터 4 : N채널 벌크형 트랜지스터
5 : P채널 벌크형 트랜지스터 11, 41 : 반도체기판
11a : 채널 형성영역 접속부 11b : 제 1 채널 형성영역 접속부
11c : 제 2 채널 형성영역 접속부 12, 42 : 소자 분리영역
12a : 채널 하부 절연층 13, 23, 33 : 소자 활성영역
13a, 23a, 33a : 채널 형성영역 13b, 23b, 33b : 소스영역
13c, 23c, 33c : 드레인영역 14 : 게이트 절연 산화막
15 : 게이트 전극 16 : 실리콘 산화막
43a : 제 1 채널 형성영역 43b : 제 2 채널 형성영역
44 : 게이트 절연 산화막 45 : 공통 게이트 전극
50, 80 : 소자 활성영역용 마스크 패턴
50a, 60a, 70a : 채널 형성영역부 50b, 60b, 70b : 소스영역부
50c, 60c, 70c : 드레인영역부
51, 61 : 게이트 전극용 마스크 패턴
60, 70 : 소자 활성영역용 마스크패턴
71, 81 : 게이트 전극용 마스크 패턴
80a : 제 1 채널 형성영역부 80b : 제 2 채널 형성영역부
80c : 공통 소스영역부 80d : 공통 드레인영역부
상기 목적 달성을 위하여 본 발명은 반도체기판에서의 채널영역 아래쪽 영역에만 매립산화막으로 되는 채널 하부 절연층을 형성하는 것이다.
본 발명에 따른 반도체장치는 서로 간격을 두고 형성된 소스영역 및 드레인영역을 갖는 반도체기판과, 상기 반도체기판의 위의 소스영역과 드레인영역 사이에 형성된 게이트 전극과, 상기 게이트전극의 아래에 위치하는 채널형성영역의 아래쪽에 형성된 채널 하부 절연층을 포함하는 반도체장치로서, 상기 채널 하부 절연층은 퇴적에 의하여 선택적으로 형성된 절연막으로 이루어지고 게이트 길이방향의 양측에 위치하는 소자분리영역과의 사이에 간격을 두도록 형성되어 있으며, 상기 반도체기판은 주위가 상기 소자분리영역으로 둘러싸이고 게이트 폭 방향으로 좁아지게 되는 상기 채널형성영역과, 게이트 길이 방향으로 각각 연장되는 상기 소스영역 및 드레인영역으로 이루어지는 소자활성영역을 갖고 있는 것을 특징으로 한다.
본 발명의 반도체장치에 의하면, 게이트 전극 아래에 위치하는 채널형성영역의 아래쪽에 형성된 채널 하부 절연층이 게이트 길이 방향의 양측에 위치하는 소자분리영역과의 사이에 간격을 두도록 형성되어 있기 때문에, 게이트 바이어스가 인가된 경우, 채널영역에 발생하는 드레인영역측으로부터의 공핍층의 확산이 억제되므로 상기 채널영역에 채널이 형성되는 시간이 단축된다.
본 발명의 반도체장치에 있어서, 채널 하부 절연층은 채널형성영역과 반도체기판에서의 채널 하부 절연층의 아래쪽 영역이 접속하도록 형성되어 있는 것이 바람직하다.
이와 같이 하면 채널 하부 절연층은 채널형성영역과 반도체기판에서의 채널 하부 절연층의 아래쪽영역이 접속하도록 형성되어 있기 때문에 반도체기판을 구성하는 반도체층과 채널 하부 절연층과의 계면에 계면 준위가 형성되더라도 소스·드레인 사이에 누설 전류가 흐르지 않게 된다. 또, 주입된 정공이 반도체기판의 하부에 흐를 수 있으므로 소스영역 또는 드레인영역과 채널영역과의 사이에 전위 항복이 발생하기 어려워진다.
본 발명에 의한 반도체 집적 장치는 하나의 반도체기판상에 형성된 제 1 반도체장치와 제 2 반도체장치를 구비하고, 제 1 반도체장치는 하나의 반도체기판의 상부에 형성된 제 1 게이트 전극과, 하나의 반도체기판에 형성되어 있고 제 1 게이트 전극 아래에서 게이트 폭 방향으로 잘록하게 되는 제 1 채널 형성영역 및 게이트 길이 방향으로 각각 연장되는 제 1 소스영역 및 제 1 드레인영역으로 이루어진 제 1 소자 활성영역과, 제 1 채널 형성영역의 아래쪽영역에 게이트 길이 방향의 양측에 위치하는 소자분리영역과의 사이에 간격을 두도록 형성된 채널 하부 절연층을 구비하며,
제 2 반도체장치는 하나의 반도체기판의 상부에 형성된 제 2 게이트 전극과, 하나의 반도체기판에 형성되어 있고 제 2 게이트 전극 아래에서 게이트 폭방향의 길이가 제 1 채널 형성영역보다 큰 제 2 채널 형성영역 및 게이트 길이 방향으로 각각 연장되는 제 2 소스영역 및 제 2 드레인영역으로 이루어진 제 2 소자 활성영역을 구비하고 있다.
본 발명의 반도체 집적 장치에 의하면, 제 1 반도체장치는 제 1 채널 형성영역의 아래쪽 영역에 게이트 길이 방향의 양측에 위치하는 소자 분리영역 사이에 간격을 두도록 형성된 채널 하부 절연층을 가지고 있기 때문에 채널영역에 채널이 형성되는 시간이 단축된다. 반면, 제 2 반도체장치는 게이트 폭 방향의 길이가 제 1 채널 형성영역보다 큰 제 2 채널 형성영역을 가지고 있기 때문에 제 1 반도체장치보다 전류의 구동 능력이 커진다.
본 발명에 의한 반도체장치의 제조방법은 반도체기판 상에 게이트 폭 방향으로 좁아지게 되는 채널형성영역과, 게이트 길이 방향으로 각각 연장되는 소스영역 및 드레인영역으로 이루어진 소자활성영역을 마스크하는 마스크 패턴을 형성하는 공정과, 마스크 패턴을 이용하여 반도체기판에 대하여 상기 반도체기판 하부를 향함에 따라 크게 제거되도록 에칭을 행함으로써 반도체기판에 있어서의 채널 형성영역의 아래쪽 영역에 게이트 폭 방향으로 개구하는 개구부를 형성하는 공정과, 반도체기판에 있어서의 개구부에 절연막을 충전하여 채널 하부 절연층을 형성하는 동시에, 소자활성영역의 주변부에 절연막으로 이루어진 소자분리영역을 형성하는 공정과, 반도체기판 상부에 있어서의 채널 형성영역에 게이트 전극을 형성하는 공정을 포함하고 있다.
본 발명의 반도체장치의 제조방법에 의하면, 반도체기판의 내부에 있어서의 게이트 전극 아래의 채널 형성영역의 아래쪽 영역에 에칭에 의해 형성된 개구부에 절연막을 충전하여 채널 하부 절연층을 설정하기 때문에 게이트 바이어스가 인가된 경우 상기 채널 하부 절연층이 채널영역에 발생하는 드레인영역측으로부터의 공핍층의 확산을 제어하므로 채널영역에 채널이 형성되는 시간이 단축된다.
본 발명의 반도체장치의 제조방법에 있어서, 반도체기판의 면방위는 (100)이고, 에칭은 습식 에칭인 것이 바람직하다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
(제 1 실시예)
도 1은 본 발명의 제 1 실시예에 의한 반도체장치의 N채널 MOS형 트랜지스터의 사시도이고, P형 실리콘으로 된 반도체기판(11)의 상부에는, 주위가 절연산화막으로 구성한 소자 분리영역(12)으로 둘러싸여지고, 게이트의 폭 방향으로 좁아지게 되는 채널 형성영역(13a)과, 게이트의 길이 방향의 각 영역으로 각각 연장되는 소스영역(13b) 및 드레인영역(13c)으로 이루어진 소자 활성영역(13)이 형성되어 있다. 반도체기판(11)의 상부에 있어서의 소자 분리영역(12) 및 소자 활성영역(13)의 채널 형성영역(13a) 위에는 게이트 절연 산화막(14)을 개재한 게이트 전극(15)이 형성되어 있다.
도 2의 (a)는 본 실시예에 의한 반도체장치의 마스크 패턴을 도시하고, 도면 부호 50은 게이트의 폭 방향으로 좁아지게 되는 채널 형성영역부(50a), 소스영역부(50b) 및 드레인영역부(50c)로 이루어진 소자 활성영역용 마스크 패턴이고, 도면 부호 51은 게이트 전극용 마스크 패턴이다.
도 3의 (a)~(c)는 본 실시예에 의한 반도체장치의 단면 구성을 나타내고, 도 3의 (a)는 도 1의 I-I선을 따라 절취한 단면 구성, 즉 게이트 길이 방향의 단면 구성이며, (b)는 도 1의 II-II선을 따라 절취한 단면 구성, 즉 소스영역(13b)의 게이트 폭 방향의 단면 구성이고, (c)는 도 1의 III-III선을 따라 절취한 단면 구성, 즉 게이트 전극(15)의 아래의 채널 형성영역(13a)의 게이트 폭 방향의 단면 구성도이다. 여기에서, 도 3의 (a)~(c)에 있어서, 도 1에 도시된 부재와 동일한 부재에는 동일한 부호를 부여함으로써 설명을 생략하기로 한다.
도 3의 (a)에 도시된 바와 같이, 반도체기판(11)의 소자 활성영역(13)은 반도체기판(11)의 하부측이 좁게 된, 이른바 역테이퍼 형상으로 형성되어 있고, 게이트 전극(15)의 아래에 위치하는 채널형성영역(13a)의 하방의 영역에는 게이트 길이 방향의 양측에 위치하는 소자 분리영역(12)과의 사이에 간격을 두고 형성되며, 상기 소자 분리영역(12)과 동일 소재의 절연 산화막으로 이루어지는 채널 하부 절연층(12a)이 형성되어 있다. 한편, 도 3의 (b)에 도시된 바와 같이 소자 활성영역(13)에 있어서의 소스영역(13b)에는 게이트 폭 방향측의 양단부에 각각 소자 분리영역(12)이 일체로 형성되고, 소스영역(13b) 아래쪽에는 채널 하부 절연층은 형성되지 않는다. 또, 도 3의 (c)에 도시된 바와 같이, 소자 활성영역(13)에 있어서의 채널 형성영역(13a)의 게이트 폭 방향의 단면형상은 반도체기판(11)의 하부측에 정상부를 갖는 역삼각형 형상을 가지고 있고, 반도체기판(11)과 채널 형성영역(13a)의 역삼각형 형상의 정상부와의 사이에는 채널 하부 절연층(12a)이 충전되어 있다.
여기에서는, 도 2의 (a)에 도시된 소자 활성영역용 마스크 패턴(50)에 있어서의 채널 형성영역부(50a)의 게이트 길이 방향의 길이가 도 3의 (a)에 도시된 소자 분리영역(12)에 있어서의 채널 하부 절연층(12a)의 게이트 길이 방향의 길이에 반영되게 된다.
또, 본 발명에서는 MOS형 트랜지스터에 있어서의 게이트 전극(15)과 소자 활성영역(13)(본 실시예에서는 13a)이 서로 중합되는 영역을 채널영역이라 부르기로한다.
이와 같이 본 실시예에 의하면 반도체기판(11)의 소자 활성영역(13)에 있어서의 게이트 전극(15)의 아래에 위치하는 채널 형성영역(13a)의 아래쪽의 영역에만 절연 산화막으로 이루어진 채널 하부 절연층(12a)이 형성되어 있기 때문에, 게이트 바이어스가 인가된 경우에 채널영역에 발생하는 공핍층의 확산이 억제되기 때문에, 상기 채널영역에 채널이 형성되는 시간이 단축되므로 채널영역의 불순물 농도를 작게 설정하는 것이 가능하게 된다. 따라서, 채널영역의 불순물 농도를 작게 설정하면 공핍층 용량이 저감되고, 부임계값 특성의 기울기를 크게 할 수 있기 때문에 오프 누설 전류를 증가시키기 않고 임계값 전압을 저감할 수 있으므로 SOI 기판을 이용하지 않고 저전압 구동을 실현할 수 있고, 저소비 전력화를 도모할 수 있다.
이하, 상기와 같이 구성된 반도체장치의 제조방법에 대하여 도면을 참조하여 설명한다.
도 4, 도 5 및 도 6은 본 발명의 제 1 실시예에 의한 반도체장치의 제조방법의 공정 순서의 단면 구성도이고, 도 4의 (a)~(d)는 도 1의 I-I선에 있어서의 제조방법의 공정 순서의 단면 구성도이며, 도 5의 (a)~(d)는 도 1의 II-II선에 있어서의 제조방법의 공정 순서의 단면 구성도이고, 도 6의 (a)~(d)는 도 1의 III-III선에 있어서의 제조방법의 공정 순서의 단면 구성도이다.
우선, 도 4의 (a), 도 5의 (a) 및 도 6의 (a)에 도시된 바와 같이 면방위(100)을 갖고, P형 실리콘으로 된 반도체기판(11)의 상부에, 예를 들면 막두께가 100nm의 실리콘 산화막(16)을 형성한 후, 포토리소그래피를 이용하여 상기 실리콘 산화막(16)에 대해 에칭을 행하여 도 2의 (a)에 도시된 소자 활성영역용 마스크 패턴(50)으로 된 패터닝을 행한다. 그 후, 패터닝된 실리콘 산화막(16)을 마스크로 하여 수산화칼륨 수용액 또는 에틸렌 디아민을 이용하여 반도체기판(11)에 대해 습식 에칭을 행한다. 이 실리콘으로 이루어진 반도체기판(11)에 대한 에칭은 결정방위면 (111)에 대하여 선택적으로 행해지기 때문에 도 6의 (a)에 도시된 바와 같이 채널 형성영역(13a)의 게이트 폭 방향의 단면 형상이 반도체기판(11)의 하부측을 향함에 따라 좁아지는 역테이퍼 형상으로 되므로, 즉시 게이트 폭 방향으로 좁아지게 되는 채널 형성영역(13a)의 한쪽 측부측으로부터의 에칭면과 다른 쪽 측부측으로부터의 에칭면이 교차하게 된다. 또 상기 습식 에칭을 계속 반도체기판(11)의 하부와 채널 형성영역(13a)과의 사이에 게이트 폭 방향으로 개방되는 개구부(11a)가 형성되어 반도체기판(11)과 채널 형성영역(13a)이 분리되기까지 상기 습식 에칭을 행한다. 여기에서, 도 5의 (a)에 도시된 바와 같이 소자 활성영역(13)에 있어서의 소스영역(13b)은 게이트 폭 방향의 길이가 채널 형성영역(13a)보다 크기 때문에 소스영역(13b) 하부는 반도체기판(11)의 하부와 접속된 그대로이다. 도시되어 있지 않으나 드레인영역(13c)의 하부도 마찬가지로 반도체기판(11)의 하부와 접속되어 있다. 또, 반도체기판(11)에 대한 에칭은 건식 에칭법을 이용하여 행하여도 된다.
다음으로, 도 4의 (b), 도 5의 (b) 및 도 6의 (b)에 도시된 바와 같이, 실리콘 산화막(16)을 제거한 후, 반도체기판(11)의 상부 전면에 걸쳐 절연 산화막을 퇴적하고, 반도체기판(11)의 상면에 대하여 CMP법 또는 에치백법을 이용하여 평탄화를 행함으로써 반도체기판(11)의 하부와 소자 활성영역(13)의 채널 형성영역(13a)과의 사이에 형성된 개구부(11a) 및 상기 개구부(11a)의 주변부를 충전하여 채널 하부 절연층(12a)을 형성하는 동시에, 소자 활성영역(13)의 주변부를 둘러싸는 소자 분리영역(12)을 형성한다. 또, 절연 산화막을 퇴적하기 전에 열산화를 행하여도 된다.
다음으로, 도 4의 (c), 도 5의 (c) 및 도 6의 (c)에 도시된 바와 같이, 반도체기판(11)에 대하여 주입 에너지가 10keV이고 도즈량이 1×1012cm-2의 임계값 전압 제어용의 붕소 이온을 주입한 후, 반도체기판(11)의 상부 전면에 걸쳐 두께가 6nm의 절연 산화막과 두께가 200nm의 N형 다결정 실리콘으로 이루어진 도체막을 순차로 퇴적한다. 그 후, 도 2의 (a)에 도시된 게이트 전극용 마스크 패턴(51)을 이용하여 절연 산화막 및 도체막에 대해 에칭을 행하여 게이트 절연 산화막(14) 및 게이트 전극(15)을 형성한다.
다음에 도 4의 (d), 도 5의 (d) 및 도 6의 (d)에 도시된 바와 같이, 게이트 전극(15)을 마스크로 하여 주입 에너지가 10keV이고 도즈량이 3×1015cm-2인 비소 이온을 주입한 후, 온도 850℃에서 30분간 열처리를 행하여, 소스영역(13b) 및 드레인영역(13c)을 형성한다.
이상과 같이 하여 제조된 반도체장치는 도 4의 (d)에 도시된 바와 같이, 반도체기판(11)에 있어서의 소자 활성영역(13)의 채널 형성영역(13a)의 아래쪽에 게이트 길이 방향의 양측의 소자 분리영역(12)과의 사이에 간격을 두고, 상기 소자분리영역(12)과 동일 소재로 된 채널 하부 절연층(12a)을 포함하고 있기 때문에, 반도체기판(11)에 있어서의 채널 형성영역(13a)의 아래쪽의 영역에만 매립 산화막이 형성된 SOI 구조로 된다. 따라서, 상술한 바와 같이, SOI 기판을 이용하지 않고 드레인영역(13c)으로부터의 공핍층의 확산을 억제할 수 있기 때문에, 채널 형성 영역(13a)의 불순물 농도를 작게 할 수 있는 동시에, 게이트 전극(15)의 바로 아래의 게이트 공핍층 용량을 저감할 수 있다. 이에 의하여, 부임계값 특성의 기울기가 커지므로 오프 누설 전류를 증가시키지 않고 임계값 전압을 저감할 수 있다.
(제 2 실시예)
이하, 본 발명의 제 2 실시예에 대하여 도면을 참조하여 설명한다.
도 7의 (a)는 본 발명의 제 2 실시예에 의한 반도체장치의 N채널 MOS형 트랜지스터의 사시도이고, 도 7의 (b)는 (a)의 IV-IV선을 따라 절취한 단면 구성도이다. 본 실시예에 의한 반도체장치는 제 1 실시예와 같은 공정을 거쳐 형성되어 있고, 도 7의 (a)에 있어서, 도 1에 도시된 부재와 동일한 부재에는 동일 부호를 부여함으로써 설명을 생략하기로 한다. 도 7의 (a)에 도시된 바와 같이, 반도체기판(11)에 있어서의 소자 활성영역(23)은 게이트 폭 방향으로 좁아지게 되는 채널 형성영역(23a), 게이트 길이 방향으로 각각 연장되는 소스영역(23b) 및 드레인영역(23c)으로 이루어지고, 상기 소자 활성영역(23)은 도 2의 (b)에 도시된 게이트 폭 방향으로 좁아지게 되는 채널 형성영역부(60a)와 소스영역부(60b) 및 드레인영역부(60c)로 이루어진 소자 활성영역용 마스크 패턴(60)을 이용하여 형성되어 있다.
또 본 실시예의 특징으로서, 도 2의 (b)에 도시된 바와 같이, 소자 활성영역용 마스크 패턴(60)의 소스영역부(60b)와 게이트 전극용 마스크 패턴(61)이 서로 겹치도록 형성되어 있기 때문에, 소자 활성영역용 마스크 패턴(60)과 게이트 전극용 마스크 패턴(61)이 서로 겹쳐지는영역에 채널영역이 형성되므로 상기 채널영역은 소스영역부(60b)측의 단부에서 채널폭이 커진다. 따라서, 도 7의 (b)에 도시된 바와 같이 반도체기판(11)에 있어서의 소자 활성영역(23)의 채널 형성영역(23a)의 아래쪽에 소자 분리영역(12)과 동시에 형성된 채널 하부 절연층(12a)의 소스영역(23b)측의 단부가 두절되기 때문에 반도체기판(11)에 있어서의 채널 형성영역(23a)과 채널 하부 절연층(12a)의 하측영역이 채널 형성영역 접속부(11b)에서 접속되게 된다.
일반적으로 MOS형 트랜지스터에서는 게이트 전극과 채널영역과의 계면에 채널이 형성되고, 전자가 소스영역으로부터 드레인영역으로 흐르는 동시에 정공이 채널영역의 게이트 전극 아래에 주입된다. 또, 상기 주입된 공정에 의하여 채널영역의 전위가 상승하고, 소스영역과 채널영역 사이에서 전위항복이 발생하여 그 결과 킹크 현상 등이 생기게 된다.
그러나, 본 실시예에 의하면 소자 활성영역(23)에 있어서의 채널 형성영역(23a)에 주입되는 정공은 반도체기판(11)의 채널 형성영역 접속부(11b)를 통하여 반도체기판(11)의 하부로 흐르기 때문에 채널 형성영역(23a)의 전위가 상승되지 않으므로 소스영역(23b)과 채널영역의 계면에서 전위 항복이 발생하기 어려워진다. 따라서, 제 1 실시예와 같은 효과가 얻어지면서 동작이 안정된 MOS형 트랜지스터를 실현할 수 있다.
이하, 본 발명의 제 2 실시예의 변형예에 대하여 도면을 참조하여 설명한다.
도 8의 (a)는 제 2 실시예의 변형예에 의한 반도체장치의 MOS형 트랜지스터의 사시도이고, 도 8의 (b)는 (a)의 V-V선을 따라 절취한 단면 구성도이다. 본 변형예에 의한 반도체장치는 제 1 실시예에서 설명한 제조방법과 같은 공정을 거쳐 형성되고, 도 8의 (a)에서 도 1에 도시된 부재와 동일한 부재에는 동일 부호를 부여함으로써 설명을 생략하기로 한다. 도 8의 (a)에 도시된 바와 같이 반도체기판(11)에 있어서의 소자 활성영역(33)은 게이트 폭 방향으로 좁아지게 되는 채널 형성영역(33a)과, 게이트 길이 방향으로 각각 연장되는 소스영역(33b) 및 드레인영역(33c)으로 이루어지고, 상기 소자 활성영역(33)은 도 2의 (c)에 도시된 게이트 폭 방향으로 좁아지게 되는 채널 형성영역부(70a)와 소스영역부(70b) 및 드레인영역부(70c)로 이루어진 소자 활성영역용 마스크 패턴(70)을 이용하여 형성되어 있다.
본 변형예의 특징으로서, 도 2의 (c)에 도시된 바와 같이 소자 활성영역용 마스크 패턴(70)의 소스영역부(70b) 및 드레인영역부(70c)와 게이트 전극용 마스크 패턴(71)이 모두 서로 겹치도록 형성되어 있기 때문에 소자 활성영역용 마스크 패턴(70)과 게이트 전극용 마스크 패턴(71)이 서로 겹쳐지는영역에 채널영역이 형성되므로 상기 채널영역은 소스영역부(70b)측 및 드레인영역(70c)측의 양단부에서 채널폭이 커진다. 따라서, 도 8의 (b)에 도시된 바와 같이, 반도체기판(11)에 있어서의 소자 활성영역(33)의 채널 형성영역(33a) 아래쪽에 소자 분리영역(12)과 동시에 형성된 채널 하부 절연층(12a)의 소스영역(33b)측 및 드레인영역(33c)측의 양단부가 두절되기 때문에 반도체기판(11)에 있어서의 채널 형성영역(33a)과 채널 하부 절연층(12a)의 하측영역이 제 1 채널 형성영역 접속부(11b) 및 제 2 채널 형성영역 접속부(11c)에서 접속되어 있다.
이와 같이, 본 변형예에 있어서도 소자 활성영역(33)에 있어서의 채널 형성 영역(33a)에 주입되는 정공은 반도체기판(11)의 제 1 채널 형성영역 접속부(11b) 또는 제 2 채널 형성영역 접속부(11c)를 통하여 반도체기판(11)의 하부로 흐르기 때문에 채널 형성영역(33a)의 전위가 상승하지 않아 소스영역과 채널영역과의 사이에서 전위 항복이 발생하지 않게 된다. 따라서, 제 1 실시예와 같은 효과를 얻을 수 있으면서 동작이 안정된 MOS형 트랜지스터를 확실하게 실현할 수 있다.
또, 제 1 채널 형성영역 접속부(11b) 및 제 2 채널 형성영역 접속부(11c) 중 어느 하나를 설정하는 경우에는 N채널 MOS형 트랜지스터에서는 정공이 드레인 바이어스에 의해 소스영역(33b)측으로 끌려가기 때문에 제 1의 채널 형성영역 접속부(11b)를 설정하는 것이 보다 효율적으로 된다.
(제 3 실시예)
이하, 본 발명의 제 3 실시예에 대하여 도면을 참조하여 설명한다.
도 9는 본 발명의 제 3 실시예에 의한 반도체 집적 장치를 나타내고, (a)는 소자 활성영역용 마스크 패턴(80) 및 게이트 전극용 마스크 패턴(81)을 나타내며, (b)는 (a)에 도시된 각 마스크 패턴을 이용하여 형성된 반도체 집적 장치로서 (a)의 VI-VI선에 있어서의 단면 구성도이다. 도 9의 (a)에 도시된 바와 같이, 소자활성영역용 마스크 패턴(80)은 중앙부에 개구부를 가지면서 게이트 폭 방향으로 각각 좁아지게 되고, 채널폭이 W1인 제 1 채널 형성영역부(80a) 및 상기 채널폭(W1)보다 큰 채널폭(W2)을 갖는 제 2 채널 형성영역부(80b) 및 제 1 채널 형성영역부(80a) 및 제 2 채널 형성영역부(80b)가 서로 끼워지도록 형성된 공통 소스영역부(80c) 및 공통 드레인영역부(80d)로 이루어진다.
도 9의 (b)에 도시된 반도체 집적 장치는 P형 실리콘으로 된 반도체기판(41)의 상부에, 주위가 절연 산화막으로 이루어진 소자 분리영역(42)으로 둘러싸여지고, 게이트 폭 방향으로 각각 좁아지면서 중앙부에 소자 분리영역(42)이 끼워지고, 제 1 반도체장치용의 제 1 채널 형성영역(43a) 및 제 2 반도체장치용 제 2 채널 형성영역(43b)과, 게이트 길이 방향으로 각각 연장되는 공통 소스영역(도시하지 않음) 및 공통 드레인영역(도시하지 않음)으로 이루어진 소자 활성영역(도시하지 않음)이 형성되어 있다. 반도체기판(41)의 상부에 있어서의 소자 분리영역(42) 및 소자 활성영역의 제 1 채널 형성영역(43a) 및 제 2 채널 형성영역(43b)의 상부에는 게이트 절연 산화막(44)을 개재한 공통 게이트 전극(45)이 형성되어 있다.
본 실시예에 의한 반도체 집적 장치는 상술한 제 1 실시예와 같은 제조방법을 이용하여 제조되어 있음에 따라 도 9의 (b)에 도시된 바와 같이 제 1 채널 형성 영역(43a)의 채널폭(W1)은 제 2 채널 형성영역(43b)의 채널폭(W2)보다 작기 때문에 제 1 채널 형성영역(43a)의 기판면에 대한 수직 방향의 막두께(L1)는 제 2 채널 형성영역(43b)의 기판면에 대한 수직 방향의 막두께(L2)보다 작아진다.
도 10은 MOS형 트랜지스터에 있어서의 채널 형성영역의 막두께와 막두께마다의 드레인 전류에 대한 게이트 전압의 관계, 즉 SOI 막두께마다의 MOS형 트랜지스터의 부임계값 특성을 나타내고 있다. 도 10에 도시된 바와 같이, SOI막 두께가 작아짐에 따라 드레인 전류가 증대하는 것 때문에 임계값 전압이 작아지는 것을 알 수 있다. 본 실시예에 의한 제 1 채널 형성영역(43a)측의 제 1 트랜지스터부와 제 2 채널 형성영역(43b)측의 제 2 트랜지스터부의 임계값 전압은 채널 형성영역의 막두께가 서로 다르기 때문에 각각 다른 값으로 설정되게 된다.
이와 같이 본 실시예에 의하면 소자 활성영역용 마스크 패턴(80)에 있어서의 제 1 채널 형성영역부(80a)의 채널폭(W1) 및 제 2 채널 형성영역부(80b)의 채널폭(W2)이 각각 다르게 형성되어 있기 때문에 각 채널 형성영역의 막두께(L1, L2)가 각각 다르게 형성된다. 따라서, 소자 활성영역용 마스크 패턴(80)에 있어서의 제 1 채널 형성영역부(80a) 및 제 2 채널 형성영역(80b)의 채널폭을 서로 다르게 형성하면 임계값 전압이 서로 다른 트랜지스터를 동시에 형성할 수 있다.
또, 제 2 실시예와 마찬가지로 소스영역 또는 드레인영역의 게이트 전극(45)측의 단부가 상기 게이트 전극(45)과 서로 중합되면 반도체기판(41)에 있어서의 각 채널 형성영역(43a, 43b)의 아래쪽영역과 반도체기판(41)이 접속되기 때문에 채널 영역에서 전위 항복이 발생하기 어려워진다.
이하, 본 발명의 제 3 실시예의 변형예에 대하여 도면을 참조하여 설명한다.
도 11은 본 발명은 제 3 실시예의 변형예에 의한 반도체 집적 장치를 도시한 것으로서, (a)는 그 상면도이며, (b)는 (a)의 VII-VII선을 따라 취한 단면 구성도이고, (c)는 부임계값의 특성도이다. 도 11의 (a) 및 (b)에 도시된 바와 같이 P형실리콘으로 된 반도체기판(41)의 상부에, 주위가 절연 산화막으로 된 소자 분리영역(42)으로 둘러싸이고, 게이트 폭 방향으로 좁아지게 되는 제 1 채널 형성영역(43a)을 갖는 제 1 반도체장치용의 제 1 소자 활성영역(43A)과, 제 2 채널 형성영역(43b)을 가지며, 종래와 같은 사각형 형상의 제 2 반도체장치용의 제 2 소자 활성영역(43B)이 형성되어 있다. 반도체기판(41)의 상부에 있어서의 소자 분리영역(42) 및 제 1 소자 활성영역(43A)의 제 1 채널 형성영역(43a) 및 제 2 소자 활성영역(43B)의 제 2 채널 형성영역(43b) 상부에는 게이트 절연 산화막(44)을 개재한 제 1 게이트 전극 및 제 2 게이트 전극으로서의 공통 게이트 전극(45)이 형성되어 있다.
본 변형예에 의한 반도체 집적 장치는 제 3 실시예와 같은 제조방법을 이용하여 제조된다. 또, 도 11의 (b)에 도시된 바와 같이 제 1 소자 활성영역(43A)에 있어서의 제 1 채널 형성영역(43a)은 상기 제 1 채널 형성영역(43a)의 하측이 소자 분리영역(42)으로 둘러싸이도록 채널폭(W1)이 설정된 SOI형 트랜지스터로 되는 반면, 제 2 소자 활성영역(43B)에 있어서의 제 2 채널 형성영역(43b)은 상기 제 2 채널 형성영역(43b)의 하측이 반도체기판(41)의 하부와 접속되도록 채널폭(W2)이 설정된 벌크형 트랜지스터로 된다.
따라서, 도 11의 (c)의 부임계값 특성도와 같이 제 1 소자 활성영역(43A)을 갖는 SOI형 트랜지스터의 특성 곡선(1)은 제 2 소자 활성영역(43B)을 갖는 벌크형 트랜지스터의 특성 곡선(2)에 비하여 상승 특성이 향상되기 때문에 누설전류를 증가시키지 않고 임계값 전압을 작게 할 수 있으므로 저전압화를 실현할 수 있다.반면, SOI형 트랜지스터의 채널폭(W1)은 벌크형 트랜지스터의 채널폭(W2)보다 작기 때문에 SOI형 트랜지스터의 구동 전류는 벌크형 트랜지스터에 비하여 작아진다.
도 12는 본 변형예에 의한 반도체 집적 장치를 이용하여 구성된 회로도이다. 게이트 전극이 입력 단자에 접속되고, 드레인 전극이 전원 전압(Vdd)에 접속된 N채널 SOI형 트랜지스터(3)와, 게이트 전극이 입력 단자에 접속되며 드레인 전극이 N채널 SOI형 트랜지스터(3)의 소스 전극에 접속되고 소스 전극이 출력 단자에 접속된 N채널 벌크형 트랜지스터(4)와, 게이트 전극이 입력 단자에 접속되고 소스 전극이 출력 단자에 접속되며 드레인 전극이 접지된 P채널 벌크형 트랜지스터(5)로 구성되어 있다.
이와 같이 오프 누설 전류가 작으면서 낮은 임계값 전압의 SOI형 트랜지스터(3)를 부하용 트랜지스터로 하고, 전류의 높은 구동 능력을 포함한 벌크형 트랜지스터(4, 5)를 구동용 트랜지스터로 하여 서로 조합함으로써 SOI형 트랜지스터(3)와 벌크형 트랜지스터(4, 5)의 이점만을 동시에 갖는 회로를 용이하게 실현할 수 있다.
또, 상기 제 2 실시예와 마찬가지로 SOI형 트랜지스터(3)에 있어서 소스영역 또는 드레인영역의 게이트 전극(45)측의 단부가 상기 게이트 전극(45)과 서로 중첩되도록 형성하면 제 1 반도체장치에 있어서의 제 1 채널 형성영역(43a) 아래쪽의영역과 반도체기판(41)이 접속되기 때문에 채널영역에서 전위 항복이 발생하기 어려워진다.
본 발명에 의한 반도체장치에 의하면, 게이트 전극의 아래에 생성되는 채널 형성영역의 아래쪽에 형성된 채널 하부 절연층이 게이트 길이 방향의 양측으로 위치하는 소자 분리영역과의 사이에 간격을 두도록 형성되어 있기 때문에 게이트 바이어스가 인가된 경우 채널영역에 발생하는 공핍층의 확산이 억제되므로 상기 채널 영역에 채널이 형성되는 채널형성시간이 단축된다. 이에 의하여, 채널영역의 불순물 농도를 작게 할 수 있기 때문에 공핍층 용량이 저감되고, 부임계값 특성의 기울기를 크게 할 수 있으므로 오프 누설 전류를 증가시키지 않고 임계값 전압을 저감할 수 있다. 그 결과, SOI 기판을 이용하지 않고 저전압 구동을 실현할 수 있게 되고, 저소비 전력화를 도모할 수 있다.
본 발명의 반도체장치에 있어서, 채널 하부 절연층이 채널영역과 반도체기판에 있어서의 채널 하부 절연층의 아래쪽영역이 접속하도록 형성되어 있으면 반도체 기판을 구성하는 반도체 층과 채널 하부 절연층의 계면에 계면 준위가 형성되었더라도 소스·드레인 사이에 누설 전류가 흐르지 않게 된다. 또, 주입된 홀이 반도체 기판의 하부측으로 흐를 수 있으므로 소스영역 또는 드레인영역과 채널영역 사이에서 전위 항복이 발생하기 어려워진다. 그 결과, 킹크 현상 등이 발생되기 어려워지므로 전기적 특성을 향상시킬 수 있다.
본 발명에 의한 반도체 집적 장치에 의하면 제 1 반도체장치는 제 1 채널 형성영역의 아래쪽영역에 게이트 길이 방향의 양측에 위치하는 소자 분리영역 사이에 간격을 두도록 형성된 채널 하부 절연층을 가지고 있기 때문에 채널영역에 채널이 형성되는 시간이 단축된다. 따라서, 제 1 채널 형성영역의 불순물 농도를 작게 할수 있기 때문에 공핍층 용량이 저감되고, 부임계값 특성의 기울기를 크게 할 수 있으므로 오프 누설 전류를 증가시키지 않고 임계값 전압을 저감할 수 있다. 따라서, SOI 기판을 이용하지 않고 저전압 구동을 실현할 수 있다. 한편, 제 1 반도체장치와 동일한 반도체기판에 형성되고, 제 2 소자 활성영역을 갖는 제 2 반도체장치는 제 1 반도체장치에 비하여 게이트 폭이 크기 때문에 구동 전류가 커진다. 또, 제 1 반도체장치와 마찬가지로 제 2 채널 형성영역이 게이트 폭 방향으로 좁아지고, 상기 제 2 채널 형성영역의 아래쪽영역에도 채널 하부 절연층이 형성되는 경우 제 2 반도체장치는 제 1 반도체장치에 비하여 게이트 폭이 다르기 때문에 각 채널 형성 영역의 두께가 다르고, 그 결과, 제 1 및 제 2 반도체장치의 각 임계값 전압에 차이가 생기게 된다.
따라서, 하나의 반도체기판 상에 임계값 전압이 서로 다른 제 1 및 제 2 반도체장치를 조합하거나 또 저 전압 구동이 가능한 제 1 반도체장치와 구동 전류가 큰 제 2 반도체장치를 적당하게 조합함으로써 제 1 및 제 2 반도체장치의 이점을 효과적으로 인출할 수 있다.
본 발명에 의한 반도체장치의 제조방법에 의하면 반도체기판의 내부에 있어서의 게이트 전극 아래의 채널 형성영역의 아래쪽영역에 에칭에 의해 형성된 개구부에 절연막을 충전하여 채널 하부 절연층을 설정하기 때문에 게이트 바이어스가 인가된 경우 상기 채널 하부 절연층이 채널영역에 발생하는 공핍층의 확산을 억제하므로 채널영역에 채널이 형성되는 시간이 단축된다. 이로써, 채널 형성영역의 불순물 농도를 작게 할 수 있기 때문에 공핍층 용량이 저감되고, 부임계값 특성의 기울기를 크게 할 수 있으므로 오프 누설 전류를 증가시키지 않고 임계값 전압을 저감할 수 있다. 그 결과, SOI 기판을 이용하지 않고 저 전압 구동을 실현할 수 있게 되고, 저소비 전력화를 실현할 수 있다.
본 발명의 반도체장치의 제조방법에 있어서, 반도체기판의 면방위가 (100)이고, 에칭이 습식 에칭이면 반도체기판에 있어서의 게이트 폭 방향으로 좁아지게 되는 채널 형성영역의 아래쪽영역에만 게이트 폭 방향으로 개구하는 개구부를 확실하게 형성할 수 있기 때문에 채널 형성영역의 아래쪽영역에만 확실하게 채널 하부 절연층을 설정할 수 있다.
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.
Claims (5)
- 서로 간격을 두고 형성된 소스영역 및 드레인영역을 갖는 반도체기판과,상기 반도체기판 상에서의 상기 소스영역과 상기 드레인영역과의 사이에 형성된 게이트 전극과,상기 게이트 전극의 아래에 위치하는 채널형성영역의 아래쪽에 형성된 채널 하부 절연층을 포함한 반도체장치에 있어서,상기 채널 하부 절연층은 퇴적에 의하여 선택적으로 형성된 절연막으로 이루어지며, 게이트 길이 방향의 양측에 위치하는 소자 분리영역과의 사이에 간격을 두도록 형성되고,상기 반도체기판은 주위가 상기 소자분리영역으로 둘러싸이고, 게이트 폭 방향으로 좁아지게 되는 상기 채널형성영역과, 게이트 길이 방향으로 각각 연장하는 상기 소스영역 및 드레인영역으로 이루어지는 소자활성영역을 갖고 있는 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서,상기 채널형성영역과 상기 반도체기판에서의 상기 채널 하부 절연층 아래측의 영역이 접속하도록 형성되는 것을 특징으로 하는 반도체장치.
- 하나의 반도체기판 상에 형성된 제 1 반도체장치와 제 2 반도체장치를 구비한 반도체 집적장치에 있어서,상기 제 1 반도체장치는,상기 하나의 반도체기판 상부에 형성된 제 1 게이트 전극과,상기 하나의 반도체기판에서 소자 분리영역으로 둘러싸여지고 상기 제 1 게이트 전극의 하부에서 게이트 폭 방향으로 좁아지게 되는 제 1 채널 형성영역과, 게이트 길이 방향으로 각각 연장되는 제 1 소스영역 및 제 1 드레인영역으로 이루어진 제 1 소자 활성영역과,상기 제 1 채널 형성영역의 아래쪽의 영역에 게이트 길이 방향의 양측에 위치하는 상기 소자 분리영역과의 사이에 간격을 두도록 형성된 채널 하부 절연층을 갖고,상기 제 2 반도체장치는,상기 하나의 반도체기판 상에 형성된 제 2 게이트 전극과,상기 하나의 반도체기판에 형성되어 있고, 상기 제 2 게이트 전극의 하부에서 게이트 폭 방향의 길이가 상기 제 1 채널 형성영역보다 큰 제 2 채널 형성영역과, 게이트 길이 방향으로 각각 연장되는 제 2 소스영역 및 제 2 드레인영역으로 이루어진 제 2 소자 활성영역을 갖는 것을 특징으로 하는 반도체 집적장치.
- 반도체기판 상에 게이트 폭 방향으로 좁아지게 된 채널 형성영역과, 게이트 길이 방향으로 각각 연장되는 소스영역 및 드레인영역으로 이루어진 소자 활성영역을 마스크하는 마스크 패턴을 형성하는 공정과,상기 마스크 패턴을 이용하여 상기 반도체기판에 대하여 상기 반도체기판 하부로 향함에 따라 크게 제거되도록 에칭을 행함으로써 상기 반도체기판에서의 상기 채널 형성영역의 아래쪽 영역에 게이트 폭 방향으로 개구하는 개구부를 형성하는 공정과,상기 반도체기판에서의 상기 개구부에 절연막을 충전하여 채널 하부 절연층을 형성하는 동시에, 상기 소자 활성영역의 주변부에 절연막으로 된 소자 분리영역을 형성하는 공정과,상기 반도체기판 상부에서의 상기 채널 형성영역에 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 4 항에 있어서,상기 반도체기판의 면방위는 (100)이고,상기 에칭은 습식 에칭인 것을 특징으로 하는 반도체장치의 제조방법.
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