WO2009084312A1 - 半導体装置、単結晶半導体薄膜付き基板及びそれらの製造方法 - Google Patents

半導体装置、単結晶半導体薄膜付き基板及びそれらの製造方法 Download PDF

Info

Publication number
WO2009084312A1
WO2009084312A1 PCT/JP2008/069159 JP2008069159W WO2009084312A1 WO 2009084312 A1 WO2009084312 A1 WO 2009084312A1 JP 2008069159 W JP2008069159 W JP 2008069159W WO 2009084312 A1 WO2009084312 A1 WO 2009084312A1
Authority
WO
WIPO (PCT)
Prior art keywords
single crystal
substrate
thin film
crystal semiconductor
semiconductor thin
Prior art date
Application number
PCT/JP2008/069159
Other languages
English (en)
French (fr)
Inventor
Yutaka Takafuji
Kazuo Nakagawa
Yasumori Fukushima
Kazuhide Tomiyasu
Michiko Takei
Original Assignee
Sharp Kabushiki Kaisha
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kabushiki Kaisha filed Critical Sharp Kabushiki Kaisha
Priority to US12/742,660 priority Critical patent/US20100244136A1/en
Priority to CN2008801159304A priority patent/CN101855704B/zh
Publication of WO2009084312A1 publication Critical patent/WO2009084312A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates

Definitions

  • the present invention relates to a semiconductor device, a substrate with a single crystal semiconductor thin film, and a manufacturing method thereof. More specifically, the present invention relates to a semiconductor device suitable for a display device such as a liquid crystal display device or an organic electroluminescence display device, a substrate with a single crystal semiconductor thin film, and a method for manufacturing them.
  • a semiconductor device is an electronic device that includes an active element that utilizes electrical characteristics of a semiconductor, and is widely applied to, for example, audio equipment, communication equipment, computers, and home appliances.
  • a semiconductor device including a three-terminal active element such as a MOS (Metal Oxide Semiconductor) type thin film transistor (hereinafter also referred to as “TFT”) is an active matrix liquid crystal display device (hereinafter also referred to as “liquid crystal display”).
  • TFT Metal Oxide Semiconductor
  • liquid crystal display liquid crystal display
  • a display device such as an organic electroluminescence display device (hereinafter also referred to as “organic EL display”), it is used as a switching element provided for each pixel, a control circuit for controlling each pixel, and the like.
  • Non-Patent Documents 1 and 2 For example, hydrogen or a rare gas is ion-implanted into a bulk silicon (Si) substrate, bonded to another substrate, and then subjected to heat treatment to cleave and separate the bulk silicon substrate along the hydrogen implanted layer.
  • a smart cut method for transferring a layer onto another substrate has been proposed by Bruel (see, for example, Non-Patent Documents 1 and 2).
  • thermal donor (Thermal Donor) generated in silicon
  • M.Bruel “Silicon on insulator material technology”, Electronics Letters, USA, 1995, Vol. 31, No. 14, p. 1201-1202 Michel Bruel and three others, “Smart-cut: A New Silicon On Insulator Material Technology Based on Hydrogen Implantation and Wafer Bonding", Japanese Journal of Applied Physics , Japan, 1997, Vol. 36, No. 3B, p.1636-1641 HJ Stein, SK Hahn, "Hydrogen introduction and hydrogen-enhanced thermal donor formation in silicon,” Journal of Applied Physics, USA, 1994, Vol. 75, Vol. No.7, p.3477-3484
  • the conventional one-time transfer technology is limited by the thermal resistance of the glass substrate, and the influence of the thermal donor due to hydrogen ions and the deactivation of boron (B) as an acceptor.
  • the characteristics sometimes deteriorated. This is not a case of LSI technology capable of heat treatment at high temperature, but a phenomenon peculiar when heat treatment at medium and low temperatures is performed.
  • the roughness of the surface of the single crystal Si thin film that is, the uniformity of the film thickness becomes insufficient, and the characteristics of the transistor may be deteriorated and the characteristics may be varied.
  • the present invention has been made in view of the above situation, and in a single crystal semiconductor element including a single crystal semiconductor thin film transferred onto an insulating substrate having poor heat resistance, transistor characteristics can be improved and wiring resistance can be reduced. It is an object of the present invention to provide a semiconductor device, a substrate with a single crystal semiconductor thin film, and a manufacturing method thereof.
  • the present inventors have disclosed a semiconductor device capable of improving transistor characteristics and reducing wiring resistance in a single crystal semiconductor element including a single crystal semiconductor thin film transferred onto an insulating substrate having poor heat resistance, and a single crystal semiconductor thin film Various investigations were made on the substrate with attachment and their manufacturing methods, and attention was paid to the step of heat-treating the single crystal semiconductor thin film. Then, a single crystal semiconductor thin film is bonded to an intermediate substrate having a heat resistance higher than that of an insulating substrate having poor heat resistance, and heat treatment is performed at 650 ° C. or more, so that a release material containing hydrogen ions or rare gas ions is injected.
  • the present invention is a method for manufacturing a semiconductor device including a plurality of single crystal semiconductor elements including a single crystal semiconductor thin film on an insulating substrate, and the manufacturing method includes at least a part of the plurality of single crystal semiconductor elements.
  • a method of manufacturing a semiconductor device including a heat treatment step of heat-treating the single crystal semiconductor thin film bonded to the intermediate substrate having a heat resistant temperature higher than that of the insulating substrate at 650 ° C. or higher hereinafter referred to as “the semiconductor device of the present invention”. It is also referred to as a “production method”.
  • a release material containing hydrogen ions or rare gas ions is injected, and a single crystal semiconductor thin film is formed using a semiconductor substrate that is cleaved and separated along the layer (release layer) into which the release material is injected.
  • the single crystal semiconductor thin film can be heat-treated at a high temperature on an intermediate substrate with excellent heat resistance. Therefore, defect recovery in the single crystal semiconductor thin film, reduction of thermal donors, and an inactivated acceptor (preferably boron) Can be activated. As a result, transistor characteristics can be improved.
  • the wiring formation process can be performed, and the wiring material has a low resistance such as an aluminum (Al) alloy having a low melting point. Metal materials can be used.
  • the manufacturing method of the semiconductor device of the present invention is not particularly limited by other steps as long as it has the heat treatment step.
  • the present invention is also a method for manufacturing a substrate with a single crystal semiconductor thin film comprising a single crystal semiconductor thin film on an insulating substrate, wherein the manufacturing method includes the above single unit bonded to an intermediate substrate having a heat resistant temperature higher than that of the insulating substrate. It is also a method for producing a substrate with a single crystal semiconductor thin film including a step of heat-treating the crystalline semiconductor thin film at 650 ° C. or higher (hereinafter also referred to as “the method for producing a substrate with a single crystal semiconductor thin film of the present invention”).
  • a release material containing hydrogen ions or rare gas ions is injected, and a single crystal semiconductor thin film is formed using a semiconductor substrate that is cleaved and separated along the layer (release layer) into which the release material is injected.
  • the single crystal semiconductor thin film can be heat-treated at a high temperature on an intermediate substrate with excellent heat resistance. Therefore, defect recovery in the single crystal semiconductor thin film, reduction of thermal donors, and an inactivated acceptor (preferably boron) Can be activated.
  • the second transfer onto the insulating substrate which is the final substrate, can be performed. Therefore, the single crystal on the side where the release layer having poor flatness is usually formed.
  • the surface of the semiconductor thin film can be disposed on the insulating substrate side, and the surface superior to the flatness of the single crystal semiconductor thin film can be disposed on the surface side. That is, a single crystal semiconductor thin film having a small surface roughness can be formed over an insulating substrate. As a result, transistor characteristics can be improved.
  • the wiring formation process can be performed, and the wiring material has a low resistance such as an aluminum (Al) alloy having a low melting point. Metal materials can be used.
  • the method for producing a substrate with a single crystal semiconductor thin film of the present invention is not particularly limited by other steps as long as it has the heat treatment step.
  • a semiconductor substrate having a release layer into which at least a part of the plurality of single crystal semiconductor elements is formed and into which a release substance containing at least one of hydrogen ions and rare gas ions is implanted is used.
  • a semiconductor device including a plurality of single crystal semiconductor elements including a thin single crystal semiconductor thin film can be more easily realized while fully exhibiting the effects of the present invention.
  • the method for manufacturing the semiconductor device may include forming a first planarization layer on a surface of the semiconductor substrate on which at least a part of the plurality of single crystal semiconductor elements is formed, on the side of the plurality of single crystal semiconductor elements. And a release layer forming step of forming a release layer by implanting a release material containing at least one of hydrogen ions and rare gas ions to a predetermined depth of the semiconductor substrate through the first planarization layer A first bonding step of bonding the first planarization layer of the semiconductor substrate into which the release material is injected to the intermediate substrate, and the semiconductor substrate bonded to the intermediate substrate by the heat treatment into the release layer.
  • a semiconductor substrate separation step of cleaving and separating, and forming the single crystal semiconductor thin film by thinning the semiconductor substrate that has been cleaved and separated and bonded to the intermediate substrate, and each single crystal semiconductor element An element separation step for separating the layers, a second planarization step for forming a second planarization layer on a surface opposite to the intermediate substrate of the single crystal semiconductor thin film after the element separation step, and the second planarization step.
  • the intermediate substrate having a heat resistant temperature higher than that of the insulating substrate is a semiconductor substrate having a release layer into which a release substance containing at least one of hydrogen ions and rare gas ions is implanted.
  • a thin film forming step of forming the single crystal semiconductor thin film by thinning the semiconductor substrate, and the heat treatment step includes heat-treating the single crystal semiconductor thin film and the intermediate substrate at 650 ° C. or higher after the thin film forming step. Also good. As a result, a thin single crystal semiconductor thin film can be more easily realized while sufficiently exhibiting the effects of the present invention.
  • the method for manufacturing a substrate with a single crystal semiconductor thin film includes a release layer forming step of forming a release layer by injecting a release material containing at least one of hydrogen ions and rare gas ions to a predetermined depth of the semiconductor substrate.
  • a first bonding step of bonding the semiconductor substrate into which the release material is injected to the intermediate substrate, and a semiconductor substrate separation for cleaving the semiconductor substrate bonded to the intermediate substrate along the release layer by heat treatment Forming a single crystal semiconductor thin film by further thinning the semiconductor thin film that has been cleaved and separated and bonded to the intermediate substrate; and after the thinning step, the intermediate of the single crystal semiconductor thin film
  • the planarizing step before or after the single-crystal semiconductor thin film and the intermediate substrate may be heat-treated at 650 ° C. or higher.
  • the intermediate substrate may have a separation layer for separation formed at a predetermined depth. Accordingly, the intermediate substrate can be more easily removed after the single crystal semiconductor element or the single crystal semiconductor thin film is bonded onto the insulating substrate which is the final substrate.
  • the manufacturing method of the semiconductor device may further include an intermediate substrate separation step of cleaving and separating the intermediate substrate along the separation layer, and the manufacturing method of the substrate with a single crystal semiconductor thin film includes the above An intermediate substrate separation step of cleaving and separating the intermediate substrate along the separation layer may be further included.
  • the intermediate substrate has a bonding layer having a plurality of regions partially opened on the surface, and the separation layer has a structure in which a part of the intermediate substrate is etched away from the plurality of openings of the bonding layer. May be. Accordingly, the intermediate substrate can be more easily removed after the single crystal semiconductor element or the single crystal semiconductor thin film is bonded onto the insulating substrate which is the final substrate.
  • a columnar structure having a plurality of column portions is preferable as the structure.
  • the separation layer may be an alloy (alloy) layer of germanium and silicon.
  • the intermediate substrate can be further easily removed after the single crystal semiconductor element or the single crystal semiconductor thin film is bonded onto the insulating substrate which is the final substrate.
  • the separation layer may be an alloy layer containing germanium and silicon.
  • a semiconductor device manufactured by the method for manufacturing a semiconductor device of the present invention is different from a conventional semiconductor device manufactured by only one transfer onto an insulating substrate.
  • the arrangement positions of the constituent members are opposite to each other.
  • a semiconductor device including a plurality of single crystal semiconductor elements including a single crystal semiconductor thin film on an insulating substrate, the insulating substrate having a heat resistant temperature of 600 ° C. or less, and the plurality of single crystals
  • the semiconductor element includes a first gate electrode that is self-aligned with the channel of the single crystal semiconductor thin film, a sidewall that is self-aligned with the LDD (Lightly Doped Drain) region of the single crystal semiconductor thin film, a gate insulating film, A MOS transistor in which the single crystal semiconductor thin film is stacked, and the first gate electrode and the sidewall are disposed above the single crystal semiconductor thin film (hereinafter referred to as “first of the present invention”). Also referred to as a “semiconductor device”) is also one aspect of the present invention.
  • the configuration of the first semiconductor device of the present invention is not particularly limited as long as it includes the above-described components as essential, and may or may not include other components. It is not something.
  • the upper layer means a layer farther from the insulating substrate.
  • the heat resistant temperature means a practical heat resistant temperature (practical heat resistant temperature) at the time of manufacturing a semiconductor device or a substrate with a single crystal semiconductor thin film.
  • the heat resistant temperature is preferably a practical heat resistant temperature for deformation and / or dimensional accuracy, and more preferably a practical heat resistant temperature for deformation and dimensional accuracy.
  • the heat-resistant temperature depends on the process, and varies depending on magnification correction in the photolithography process, alignment method, alignment tolerance (design rule), and the like.
  • the practical heat-resistant temperature is empirically about 70 ° C. (useful) to 100 ° C. (practical) from the strain point, so the heat-resistant temperature is 70 ° C. lower than the strain point. It is preferable that the temperature is 100 ° C. lower than the strain point.
  • a single crystal semiconductor thin film having a small surface roughness more specifically, an average surface roughness Ra of 5 nm or less is formed on an insulating substrate. Can be formed.
  • a substrate with a single crystal semiconductor thin film comprising a single crystal semiconductor thin film on an insulating substrate, the insulating substrate having a heat resistant temperature of 600 ° C. or less, and the average surface roughness of the single crystal semiconductor thin film
  • a substrate with a single crystal semiconductor thin film having an Ra of 5 nm (preferably 2 nm) or less is also one aspect of the present invention.
  • the average surface roughness Ra of the single crystal semiconductor thin film in the invention other than the substrate with the single crystal semiconductor thin film of the present invention may be 5 nm (preferably 2 nm) or less.
  • the present invention also provides a semiconductor device comprising a plurality of single crystal semiconductor elements formed using the substrate with a single crystal semiconductor thin film manufactured by the method for manufacturing a substrate with a single crystal semiconductor thin film of the present invention (hereinafter referred to as “the present invention”). Also referred to as “second semiconductor device”.
  • the present invention is also a semiconductor device including a plurality of single crystal semiconductor elements formed using the substrate with a single crystal semiconductor thin film of the present invention (hereinafter also referred to as “third semiconductor device of the present invention”).
  • the substrate with a single crystal semiconductor thin film may be a so-called SOI substrate.
  • the single crystal semiconductor element including the single crystal semiconductor thin film is preferably a single crystal thin film transistor.
  • the present invention it is possible to activate an inactivated acceptor (preferably boron) in the single crystal semiconductor thin film, and as a result, activation of the acceptor in the single crystal semiconductor thin film.
  • the rate can be improved to 50% or more. Therefore, the activation rate of the acceptor in the single crystal semiconductor thin film is preferably 50% (more preferably, 70%) or more.
  • the insulating substrate is preferably a substrate having a strain point of 800 ° C. (more preferably, 670 ° C.) or less.
  • the glass substrate used for the panel for display apparatuses can be utilized as an insulating substrate, and this invention can be utilized suitably for thin display apparatuses, such as a liquid crystal display device and an organic electroluminescent display apparatus.
  • the strain point is a temperature at which internal stress is substantially removed in 4 hours with glass or the like, and more specifically, a temperature at which a viscosity of 4 ⁇ 10 14 poise (dyn / cm 2 ) is obtained in 4 hours. Defined.
  • the insulating substrate is preferably a glass substrate, and the insulating substrate is particularly preferably a glass substrate having a strain point of 800 ° C. or lower and a heat-resistant temperature of 600 ° C. or lower. .
  • suitable materials for the insulating substrate include (1) aluminoborosilicate glass, (2) aluminosilicate glass, (3) barium borosilicate glass, (4) aluminum (Al), Examples thereof include glass containing oxides of boron (B), silicon (Si), calcium (Ca), magnesium (Mg), and barium (Ba) as main components.
  • the insulating substrate is a metal substrate (preferably stainless steel) having an insulating layer (preferably a laminated film of SiN x film and SiO 2 film, an inorganic insulating film such as a single layer film of SiO 2 film) on the surface.
  • the insulating substrate may be a resin substrate (plastic substrate) having an insulating layer (preferably an inorganic insulating film such as SiO 2 film) on the surface, and the insulating substrate is a resin substrate (plastic substrate). ).
  • the insulating substrate is a resin substrate
  • the plurality of single crystal semiconductor elements are preferably bonded to the insulating substrate by a resin adhesive, and the single crystal semiconductor thin film is formed from the insulating substrate and a resin adhesive. It is preferable to join by.
  • the heat resistant temperature of the resin substrate is preferably about 200 ° C. or lower.
  • the transistor characteristics can be improved. More specifically, the slope of the sub-threshold characteristics of the single crystal semiconductor element is 75 mV / dec (preferably 65 to 75 mV / dec) or less. Therefore, the slope of the subthreshold characteristics of the plurality of single crystal semiconductor elements is preferably 75 mV / dec (preferably 65 to 75 mV / dec) or less.
  • the semiconductor device may further include a plurality of non-single crystal semiconductor elements including a non-single crystal semiconductor thin film on the insulating substrate.
  • the substrate with a single crystal semiconductor thin film may further include a non-single crystal semiconductor thin film on the insulating substrate. Accordingly, the present invention can be suitably used for thin display devices such as a liquid crystal display device and an organic electroluminescence display device without restriction on the area.
  • the non-single-crystal semiconductor thin film is preferably a polycrystalline semiconductor thin film or an amorphous semiconductor thin film.
  • the non-single-crystal semiconductor element including the non-single-crystal semiconductor thin film is preferably a non-single-crystal thin film transistor.
  • the plurality of single crystal semiconductor elements may further include a second gate electrode formed closer to the insulating substrate than the single crystal semiconductor thin film.
  • the plurality of single crystal semiconductor elements may include a PMOS transistor and an NMOS transistor, and the PMOS transistor and the NMOS transistor may have the independent second gate electrode.
  • the threshold values of the PMOS and NMOS transistors can be precisely controlled.
  • the second gate electrode is preferably not self-aligned with the channel of the single crystal semiconductor thin film. Thereby, the second gate electrode can be easily formed after the heat treatment step.
  • the plurality of single crystal semiconductor elements may further include a wiring formed closer to the insulating substrate than the single crystal semiconductor thin film, and the second gate electrode may be located in the same layer as the wiring. Thereby, since the second gate electrode can be formed in the same process as the wiring, the manufacturing process can be simplified.
  • the second gate electrode may be connected to the first gate electrode. According to this, since the threshold voltage (absolute value) in the ON state decreases and the threshold voltage (absolute value) in the OFF state increases, the performance at low voltage is improved, the off leakage current is reduced, and the lower power supply Operation with voltage is possible (without performance degradation).
  • the bonding interface between the insulating substrate and the plurality of single crystal semiconductor elements preferably includes a SiO 2 —SiO 2 bond or a SiO 2 —glass bond.
  • the bonding interface between the insulating substrate and the single crystal semiconductor thin film preferably contains a SiO 2 —SiO 2 bond or a SiO 2 —glass bond. Accordingly, the insulating substrate and the single crystal semiconductor element or the single crystal semiconductor thin film can be bonded more firmly.
  • the single crystal semiconductor thin film is preferably a single crystal silicon thin film, that is, the single crystal semiconductor thin film preferably contains silicon (Si), but the single crystal semiconductor thin film may contain strained silicon. Good. As described above, when the single crystal semiconductor thin film includes tensile stress or compressive stress, a single crystal semiconductor element having very high mobility can be realized.
  • the plurality of single crystal semiconductor elements may include a PMOS transistor, and the PMOS transistor may have a strained silicon film having a plane orientation of (100) and a compressive stress.
  • the PMOS transistor may have a strained silicon film having a plane orientation of (110) and a tensile stress.
  • the plurality of single crystal semiconductor elements may include an NMOS transistor, and the NMOS transistor may have a tensile stress.
  • the single crystal semiconductor thin film may include at least one semiconductor selected from the group consisting of germanium (Ge), silicon carbide (SiC), and gallium nitride (GaN).
  • germanium the mobility of the single crystal semiconductor element can be increased as compared with silicon.
  • silicon carbide mobility, photosensitivity, and junction breakdown voltage of a single crystal semiconductor element can be increased as compared with silicon.
  • gallium nitride the junction breakdown voltage can be increased as compared with silicon, and as a result, the generation of loss due to the LDD region or the like can be suppressed.
  • the insulating substrate is preferably larger than an arrangement region of the plurality of single crystal semiconductor elements.
  • the insulating substrate is preferably larger than the single crystal semiconductor thin film.
  • this invention can be utilized suitably for thin display apparatuses, such as a liquid crystal display device and an organic electroluminescent display apparatus.
  • the insulating substrate may be larger than the original single crystal semiconductor thin film, and the insulating substrate is preferably larger than the semiconductor substrate (semiconductor wafer).
  • the substrate with a single crystal semiconductor thin film includes a plurality of the single crystal semiconductor thin films, and the plurality of single crystal semiconductor thin films are within the plane of the insulating substrate (more preferably within the entire surface). It is preferable that it is spread in a shape.
  • the substrate with a single crystal semiconductor thin film includes a plurality of the single crystal semiconductor thin films, and the plurality of single crystal semiconductor thin films are laid in a tile shape within the plane of the insulating substrate (more preferably within the entire surface). May be.
  • the plurality of single crystal semiconductor thin films are not necessarily provided evenly in the plane of the insulating substrate (more preferably, in the entire surface), and between the plurality of single crystal semiconductor thin films. May or may not have a gap.
  • a plurality of island-shaped single crystal semiconductor thin films may be laid in the plane of the insulating substrate (more preferably in the entire surface), or the single crystal semiconductor
  • a plurality of island-shaped single crystal semiconductor thin films may be tiled in the plane of the insulating substrate (more preferably in the entire surface). Note that even in these embodiments, the plurality of island-shaped single crystal semiconductor thin films are not necessarily provided uniformly in the plane of the insulating substrate (more preferably, in the entire surface), and the plurality of island-shaped single crystal semiconductor thin films are not necessarily provided. There may or may not be a gap between the single crystal semiconductor thin films.
  • the semiconductor device preferably includes a first wiring including a metal material having a low resistance on the insulating substrate side than the single crystal semiconductor thin film.
  • a suitable sheet resistance range of the first wiring including the low-resistance metal material may have a certain width depending on conditions such as film thickness and design restrictions. It is preferably about 05 to 0.2 ⁇ / ⁇ .
  • the semiconductor device when the semiconductor device includes a first wiring including a low-resistance metal material on the insulating substrate side than the single crystal semiconductor thin film, the semiconductor device is disposed in an upper layer than the single crystal semiconductor thin film, In addition, a second wiring containing a metal material having a heat resistant temperature of 650 ° C. or higher that contacts at least a part of the single crystal semiconductor thin film may be provided. Thereby, wiring can be multilayered and an integration density can be improved.
  • the semiconductor device includes the first wiring including the low-resistance metal material on the insulating substrate side of the single crystal semiconductor thin film, and is disposed in an upper layer than the single crystal semiconductor thin film. You may provide the 2nd wiring containing the metal material whose heat-resistant temperature which contacts at least one part is 650 degreeC or more.
  • the variation in film thickness of the single crystal semiconductor thin film is preferably 10% (more preferably 5%) or less. Accordingly, transistor characteristics of the single crystal semiconductor element can be further improved.
  • the Si substrate or Si substrate on which the device is formed is preferably implanted with a release substance such as hydrogen ions to a predetermined depth, and then the Si substrate or Si substrate on which the device is formed.
  • a release substance such as hydrogen ions
  • the surface of the silicon substrate is flattened, and the Si substrate on which the device is formed or the flat surface of the Si substrate is bonded to a high heat resistant intermediate substrate in which a separation structure (or separation layer) is formed, and hydrogen ion implantation is performed by heat treatment.
  • the Si substrate on which the device is formed or a part of the Si substrate is cleaved and separated from the portion (exfoliation material injection portion), and then the entire surface is etched back or polished by CMP or the like to separate the Si film to a predetermined thickness or element separation
  • a film such as a SiO 2 film is deposited on the Si thin film and flattened, and heat-treated at a temperature of about 650 to 800 ° C. or more before and after the flattening.
  • Low resistance wiring such as um (Al), copper (Cu), etc. is formed, and those intermediate substrates are joined to an insulating substrate, and then the intermediate substrate is separated from the separation structure (or separation layer) by etching or stress. Then, the final thin film semiconductor device (thin film device) or semiconductor thin film is obtained.
  • the substrate with the single crystal semiconductor thin film, and the manufacturing method thereof according to the present invention in the single crystal semiconductor element including the single crystal semiconductor thin film transferred onto the insulating substrate having poor heat resistance, transistor characteristics Can be improved and the wiring resistance can be reduced.
  • Example 1 The single-crystal Si semiconductor device of Example 1 and the manufacturing method thereof will be described below with reference to FIGS. 1-1 to 1-3 and FIGS. 2-1 to 2-3.
  • 1-1 (a) to (d), FIGS. 1-2 (e) and (f), and FIGS. 1-3 (g) and (h) show the semiconductor device of Example 1 in the manufacturing process. It is a cross-sectional schematic diagram shown.
  • FIGS. 2-1 and 2-2 are schematic views showing the intermediate substrate of Example 1 in the manufacturing process, FIG. 2-1 (a) shows a plan view, and FIG. 2-1 (b) shows a plan view.
  • 2A is a cross-sectional view taken along line X1-X2 in FIG. 2A, FIG. 2A is a plan view, and FIG.
  • FIG. 2B is a cross-sectional view in FIG. 2A. Sectional drawing in the Y1-Y2 line
  • wire is shown.
  • FIG. 2-3 is a schematic diagram showing a modification of the intermediate substrate of Example 1, (a) shows a plan view, and (b) shows a cross-sectional view taken along line Z1-Z2 in (a). Show. In the plan views of FIGS. 2-1 to 2-3, the intermediate substrate is drawn in a rectangular shape for the sake of convenience, but the intermediate substrate need not actually have such a shape.
  • At least the MOS type single crystal Si thin film transistor is not a 6-inch, 8-inch, or 12-inch diameter Si wafer or quartz wafer that is industrially used for LSI production, It is formed on a part of a glass substrate used for production of an active matrix display panel having a larger size, or an insulating substrate having an insulating surface similar in size to such a glass substrate. Therefore, of course, non-single crystal Si thin film transistors made of amorphous silicon (a-Si) or polysilicon (Poly-Si, polycrystal Si) are formed in different regions on an insulating substrate, and are suitable for high performance and high functionality.
  • a semiconductor device is the first application of the present invention.
  • the semiconductor device 100 of the present embodiment includes a MOS type non-single-crystal Si thin film transistor 100b including a non-single-crystal Si thin film 101b made of polycrystalline Si on an insulating substrate 101; A MOS type single crystal Si thin film transistor (single crystal Si thin film device) 100a including the single crystal Si thin film 101a, an interlayer planarization film 107 covering the single crystal Si thin film transistor 100a and the non-single crystal Si thin film transistor 100b, and a single crystal Si thin film transistor 100a and a metal wiring 104 connecting the non-single crystal Si thin film transistor 100b.
  • a MOS type non-single-crystal Si thin film transistor 100b including a non-single-crystal Si thin film 101b made of polycrystalline Si on an insulating substrate 101
  • a MOS type single crystal Si thin film transistor (single crystal Si thin film device) 100a including the single crystal Si thin film 101a, an interlayer planarization film 107 covering the
  • a high strain point glass substrate, code 1737 manufactured by Corning (alkaline earth-aluminoborosilicate glass, strain point: 667 ° C., heat resistant temperature: 560 to 600 ° C.) was used.
  • the heat-resistant temperature depends on the process and varies depending on magnification correction, alignment method, alignment tolerance (design rule), etc. in the photolithography process, and is not uniquely determined.
  • 3 micron L / S line
  • the heat resistance temperature of code 1737 (size: 730 mm ⁇ 920 mm) manufactured by Corning is considered to be 560 to 600 ° C.
  • the practical heat resistant temperature against deformation is evaluated by whether or not vacuum suction is possible with respect to the stage of the warp exposure machine, or the shift of the pattern before and after the thermal history.
  • the heat resistant temperature of the insulating substrate 101 is preferably equal to or higher than the heat treatment temperature (preferably 550 to 600 ° C.) in the step of forming the non-single-crystal Si thin film 101b.
  • a flat oxide film (not shown) made of a SiO 2 (silicon dioxide) film having a film thickness of about 50 nm is formed.
  • the oxide film may function as a base layer.
  • the non-monocrystalline Si thin film transistor 100b of the MOS type, including a non-single-crystal Si thin film 101b is on the interlayer insulating film 108b made of SiO 2 film, non-monocrystalline Si thin film 101b, the gate insulating film 102b and a gate electrode made of SiO 2 film 103b.
  • the gate electrode 103b is made of TiN, but may be made of polycrystalline Si, silicide, polycide, or the like.
  • an interlayer insulating film 109b made of a SiO 2 film having a thickness of about 200 to 500 nm is formed so as to cover the non-single-crystal Si thin film transistor 100b.
  • the MOS type single crystal Si thin film transistor 100a including the single crystal Si thin film 101a includes a gate electrode 103a that is self-aligned with the channel 101a / C of the single crystal Si thin film 101a, a contact portion 105a, a planarization layer 110, 111, a gate insulating film 102a made of an SiO 2 film, a single crystal Si thin film 101a including a channel 101a / C, an LDD region 101a / LDD, and a source / drain 101a / SD, and a self-alignment with the LDD region 101a / LDD.
  • each single crystal Si thin film transistor 100a is element-isolated by a LOCOS oxide film 106a.
  • the LOCOS oxide film 106a may be STI (Shallow Trench Isolation).
  • the single crystal Si thin film transistor 100a is formed on the single crystal Si substrate before being bonded to the insulating substrate 101, and further bonded to the intermediate substrate on which the separation layer is formed and heat-treated at a high temperature.
  • the gate electrode 103a, the gate insulating film 102a, and the single crystal Si thin film 101a are joined to the insulating substrate 101 in a state including the gate electrode 103a.
  • the gate electrode 103a, the contact portion 105a and the metal wiring 104a of the single crystal Si thin film transistor 100a are formed, and impurity ions such as source / drain 101a / SD are implanted.
  • the gate electrode 103a, the contact portion 105a, and the metal wiring 104a are formed on the single crystal Si substrate, impurity ion implantation for forming the source / drain 101a / SD, and the LDD region 101a / LDD may be performed.
  • impurity ion implantation for forming, or further impurity ion implantation for forming HALO for reducing the short channel effect a TFT is formed from a single crystal Si thin film transferred (transferred) onto the insulating substrate 101. Easier microfabrication to single crystal Si thin film than to form Ukoto can.
  • the transfer to the intermediate substrate involves a step of hydrogen ion implantation and a step of bonding strengthening by heat treatment and a step of cleaving thin film.
  • the MOS type non-single crystal Si thin film transistor 100b and the MOS type single crystal Si thin film transistor 100a coexist on the single insulating substrate 101 as described above.
  • a high-performance and high-functional semiconductor device in which a plurality of circuits having different characteristics are integrated can be obtained.
  • a high-performance and high-performance semiconductor device can be obtained at a lower cost than when a single-crystal Si thin film transistor is formed over one insulating substrate 101.
  • the semiconductor device 100 of the present embodiment when the semiconductor device 100 of the present embodiment is applied to an active matrix substrate of a liquid crystal display device, the semiconductor device 100 of the present embodiment further includes a SiN x (Si nitride) film and a resin flat for liquid crystal display.
  • a chemical film, a via hole, a transparent electrode, and the like are formed.
  • a TFT for a driver portion and a display portion is formed by a non-single-crystal Si thin film transistor (non-single-crystal Si device) 100b, and a timing controller and a single-crystal Si device thin-film transistor 100a that can be adapted to a device that requires higher performance.
  • a memory or the like is formed.
  • the driver portion may also be a single crystal Si thin film transistor 100a, which is determined in consideration of cost and performance.
  • the driver portion may also be a single crystal Si thin film transistor 100a, which is determined in consideration of cost and performance.
  • the driver portion may also be a single crystal Si thin film transistor 100a, which is determined in consideration of cost and performance.
  • the integrated circuit is formed in the region of the non-single-crystal Si thin film 101b and the region of the single-crystal Si thin film 101a.
  • the integrated circuit can be formed in a region suitable for each.
  • region the circuit from which performances, such as operation speed and an operation power supply voltage, differ can be made.
  • the gate length, the gate insulating film thickness, the power supply voltage, and the logic level can be designed differently for each region.
  • devices having different characteristics for each region can be formed, and a semiconductor device and a display device having more various functions can be obtained.
  • the integrated circuit since the integrated circuit is formed in the region of the non-single crystal Si thin film 101b and the region of the single crystal Si thin film 101a, the integrated circuit formed in each region is processed differently for each region. Rules can be applied. For example, in the case of a short channel length, since there is no crystal grain boundary in the region of the single crystal Si thin film 101a, variation in TFT characteristics hardly increases, whereas in the region of the non-single crystal Si thin film 101b, As a result, the variation in TFT characteristics increases rapidly. As described above, it is necessary to change the processing rule between the respective portions, that is, the region of the single crystal Si thin film 101a and the region of the non-single crystal Si thin film 101b. Therefore, according to the semiconductor device 100, an integrated circuit can be formed in a suitable region in accordance with a processing rule.
  • the size of the single crystal Si device formed on the semiconductor device 100 is determined by the wafer size of the LSI manufacturing apparatus.
  • a circuit such as a high-speed DAC (current buffer) that requires high-speed performance, power consumption, high-speed logic, timing generator, variation, or a processor that requires the single crystal Si thin film 101a
  • the wafer size of a general LSI manufacturing apparatus is sufficient.
  • FIGS. 1-1 to 1-3, FIGS. 2-1 and 2-2 a method of manufacturing the semiconductor device 100 will be described as follows with reference to FIGS. 1-1 to 1-3, FIGS. 2-1 and 2-2.
  • hydrogen ions of a predetermined concentration are implanted in advance to a predetermined depth of the single crystal Si substrate 500, the single crystal Si substrate 500 is bonded to the intermediate substrate 600 in which the separation structure is formed, and heated. Cleavage separation from the hydrogen ion implantation part (release layer).
  • the single crystal Si substrate 500 is thinned by etching or polishing to form a single crystal Si thin film 101a and to separate elements.
  • a planarizing film 108a made of a SiO 2 film or the like is further deposited to planarize the surface of the single crystal Si thin film transistor 100a.
  • the single crystal Si thin film 100a is annealed at a high temperature of 650 ° C. or higher in a state where it is bonded to the intermediate substrate 600 before or after the planarization film 108a is formed, and defect recovery, thermal donor reduction, or inactivation is performed. Activates boron.
  • contact openings, formation of metal wirings 104a, deposition of SiO 2 films and planarization are performed to form a planarization film 111, which is then bonded onto the final insulating substrate 101, and the intermediate substrate 600 is formed. Separate from the separation structure and complete the transfer.
  • CMOS process in a general IC manufacturing line that is, implantation of impurity ions (for example, BF 2 + ) for forming the channel 101a / C, and the gate insulating film 102a and the LOCOS oxide film 106a are formed.
  • impurity ions for example, BF 2 +
  • a hydrogen ion implantation part (peeling layer) is formed by implanting hydrogen ions, which are a stripping substance having a dose of 6 ⁇ 10 16 / cm 2 , with a predetermined energy.
  • hydrogen ions which are a stripping substance having a dose of 6 ⁇ 10 16 / cm 2 , with a predetermined energy.
  • a single crystal Si substrate 500 having 120 was produced. (Peeling layer forming process)
  • a single crystal Ge substrate may be used instead of the single crystal Si substrate 500. That is, the single crystal Si thin film 101a uses a single crystal Ge thin film instead of the single crystal Si thin film 101a. May be.
  • the single crystal Si substrate 500 and the intermediate substrate 600 in which the separation structure (separation layer) 605 prepared in advance is hydrophilized and pasted. Combined. (First bonding step) More specifically, the planarizing film 110 of the single crystal Si substrate 500 and the thermal oxide film 602 of the intermediate substrate 600 are bonded together.
  • the intermediate substrate 600 is preferably a substrate having a heat resistance temperature of about 650 ° C. (more preferably about 700 ° C., and more preferably about 800 ° C.).
  • a Si wafer is used as the intermediate substrate 600.
  • the intermediate substrate 600 was formed as follows.
  • the Si wafer 601 is thermally oxidized to form a thermal oxide film 602 of approximately 200 nm that becomes a bonding layer to be bonded to the single crystal Si substrate 500, and a diameter of about 0.5 ⁇ m is formed by photolithography.
  • the openings 603 are formed at a pitch of about 1.5 ⁇ m.
  • wet etching is performed with an alkaline solution such as TMAH, and etching is performed until a Si columnar structure 604 is formed.
  • the intermediate substrate 600 having the separation structure 605 can be manufactured.
  • the separation structure 605 is a weak structure that is separated (broken) by applying stress, preferably twisting and / or skidding stress, to the intermediate substrate 600, thereby making it easier to later remove the intermediate substrate 600. Can be removed.
  • etching a gas capable of etching Si such as XeF may be used.
  • a gas capable of etching Si such as XeF
  • the diameter of the Si columnar structure 604 it is possible to realize the intermediate substrate 600 that can withstand the CMP and can be separated by a torsional stress.
  • the etching may be finished before the columnar structure 604 is formed, and a separation structure 605 having a form in which adjacent openings 603 are separated by a wall-like structure 606 as shown in FIG. Good.
  • the intermediate substrate 600 may have a germanium silicon (GeSi) layer formed as the separation structure (separation layer) 605.
  • GeSi germanium silicon
  • the temperature is raised to 580 ° C.
  • a part of the single crystal Si substrate 500 is cleaved and separated from the hydrogen ion implantation part 120, and the intermediate substrate 600 on which an integrated circuit including TFTs including a single crystal Si thin film is formed can be manufactured.
  • the surface of the single crystal Si substrate 500 on the hydrogen ion implanted portion 120 side is thinned by polishing and / or etching to form the single crystal Si thin film 101a and complete the element isolation. (Element isolation process)
  • an interlayer insulating film 108a made of a SiO 2 film is deposited on the single crystal Si thin film 101a by plasma CVD (PECVD) using a mixed gas of TEOS (tetraethoxysilane) and oxygen, as shown in FIG. 1-1 (c).
  • PECVD plasma CVD
  • furnace annealing was performed at about 650 ° C. (preferably about 700 ° C., more preferably about 750 ° C.) or more, here about 800 ° C. for about 30 minutes.
  • Heat treatment process Thereby, hydrogen atoms can be sufficiently removed from Si, thermal donors, lattice defects, etc. can be completely removed, and acceptor can be reactivated, improving the reproducibility of transistor characteristics and improving transistor characteristics. Stabilization is possible.
  • the activation rate of the acceptor in the single crystal Si thin film 101a can be set to 50% or more, and more specifically can be set to about 80% in this embodiment.
  • the treatment temperature in the heat treatment process may be set as appropriate in accordance with the amount of hydrogen implanted, the material of the intermediate substrate, etc. However, if the temperature is too high, the profile of impurities (especially boron) is disturbed. It is preferable to set the profile as low as possible within a temperature range of 850 ° C. (preferably 820 ° C.) or less. On the other hand, from the viewpoint of reactivating the acceptor, the treatment temperature in the heat treatment step is preferably set as high as possible in a temperature range of 650 ° C. or higher.
  • the activation rate is determined by evaluating the total number or density of acceptor atoms (in this embodiment, the total number or density of boron atoms) by SIMS (secondary ion mass spectrometry), and the active acceptor density from the threshold voltage of the transistor. was estimated and estimated from the ratio.
  • contact hole opening, metal layer deposition, and patterning are sequentially performed to form a metal wiring 104a.
  • an Al—Cu (0.5%) alloy (sheet resistance: 50 to 200 m ⁇ / ⁇ , film thickness: 150 to 600 nm) was used as the material of the metal wiring 104a.
  • This may be an Al—Si alloy (sheet resistance: 230 m ⁇ / ⁇ , film thickness: 200 nm), an Al—Nd alloy or the like (sheet resistance: 230 m ⁇ / ⁇ , film thickness: 100 nm), other Al alloys or copper. Since the process at a high temperature is not required in the subsequent steps, the low-resistance metal material can be used as the material of the metal wiring 104a.
  • a planarizing film 111 is formed by depositing a SiO 2 film on the single crystal Si substrate 500 using a mixed gas of TEOS and oxygen by PECVD so as to cover the metal wiring 104a and performing planarization by CMP. . (Second flattening process)
  • the intermediate substrate 600 provided with the single crystal Si thin film transistor 100a is divided into a predetermined size, and as shown in FIG. 1-2E, an insulating substrate (final substrate) 101 having an insulating surface is used as a TFT- A so-called high strain point glass substrate (for example, the glass substrate) used industrially for LCDs is selected, and an intermediate substrate 600 provided with a single crystal Si thin film transistor 100a and a non-single crystal Si thin film transistor 100b are formed.
  • a solution containing hydrogen peroxide such as an SC-1 solution
  • the planarizing film 111 of the single crystal Si substrate 500 and the insulating substrate 101 were bonded together.
  • hydrophilization is possible without depositing a SiO 2 film on the surface, and some of these glasses, that is, certain types of glass, have an average surface roughness Ra of 0. The condition of 2 to 0.3 nm or less is satisfied.
  • the intermediate substrate 600 provided with the single-crystal Si thin film transistor 100a and the insulating substrate 101 are bonded by Van der Waals force and hydrogen bonding, but after that, the temperature is 400 ° C. to 600 ° C., here approximately 550 ° C.
  • Heat treatment is performed at a temperature, and the bond between both substrates is changed to a strong bond between atoms by a reaction of —Si—OH + —Si—OH ⁇ Si—O—Si + H 2 O.
  • the temperature is preferably lower.
  • the single crystal Si thin film transistor 100a is bonded to the insulating substrate 101 via a planarizing film 111 that is an inorganic insulating film. Therefore, it is possible to reliably prevent the single crystal Si thin film 101a from being contaminated as compared with the case of bonding using a conventional adhesive.
  • SiO 2 -SiO 2 bond bond between the SiO 2 film and the SiO 2 film
  • SiO 2 - glass bond SiO 2 Bonding is preferably performed by bonding of a film and glass.
  • the insulating substrate 101 may be a metal substrate (for example, a stainless steel substrate) that is flattened by covering the surface with a laminated film of a SiN x film and a SiO 2 film, a single layer film of a SiO 2 film, or the like. Thereby, the heat resistance and impact resistance of the insulating substrate 101 can be improved. Further, in the case of an organic EL display, the transparency of the insulating substrate 101 is not an essential condition, and this form is particularly suitable for an organic EL display.
  • the insulating substrate 101 may be a plastic substrate whose surface is covered with a SiO 2 film and planarized. Further, although the problem of contamination remains, a plastic substrate may be used as the insulating substrate 101, and the single crystal Si thin film transistor 100a and the insulating substrate 101 may be bonded together using an adhesive.
  • the intermediate substrate 600 After twisting or skidding stress is applied to the intermediate substrate 600 after sufficient bonding strength is obtained in the second bonding step, as shown in FIG. 1-2 (f), the intermediate substrate 600 is separated from the separation structure 605 as a boundary. A part can be peeled off. (Intermediate substrate separation process)
  • An interlayer planarizing film 107 made of a SiO 2 film having a film thickness of about 300 nm is deposited by plasma CVD using a mixed gas of 2 O or a mixed gas of TEOS and O 2 .
  • a contact hole is opened, an Al—Si layer is deposited and patterned in order, and an Al—Si alloy is contained in the contact hole and on the interlayer flattening film 107.
  • Metal wiring 104 was formed.
  • the single crystal Si thin film transistor 100a is formed after the non-single crystal Si thin film (polycrystalline Si thin film) 101b is formed. That is, the single crystal Si thin film transistor 100a is bonded to the insulating substrate 101 on which the non-single crystal Si thin film (polycrystalline Si thin film) 101b is formed. Therefore, it is preferable to bond the intermediate substrate 600 in a state where the flatness of the insulating substrate 101 is maintained.
  • a protective film for example, a molybdenum (Mo) film
  • Mo molybdenum
  • the single crystal Si thin film 101a can be heat-treated at a high temperature on the intermediate substrate 600 having excellent heat resistance, defect recovery in the single crystal Si thin film 101a, thermal donor reduction, and inactivation were achieved. Activation of boron becomes possible. As a result, the characteristics of the single crystal Si thin film transistor 100a can be improved. More specifically, the slope of the subthreshold characteristic in the single crystal Si thin film transistor 100a can be 75 mV / dec or less, and more specifically, 65 to 70 mV / dec can be achieved in this embodiment.
  • the metal wiring 104a can be formed, and a low resistance metal material is used as the material of the metal wiring 104a. it can.
  • the slope (S value) of the sub-threshold characteristic can be measured using a semiconductor parameter analyzer (for example, 4155C or 4156C manufactured by Agilent). More specifically, the gate voltage dependence of the drain current was measured using the above apparatus, and the value was set as a semilog plot (half logarithmic plot), and the S value was obtained by drawing a tangent line at the subthreshold portion.
  • a semiconductor parameter analyzer for example, 4155C or 4156C manufactured by Agilent.
  • the slope theory limit of the S value is about 60 mV / dec at room temperature, but this deteriorates (the numerical value becomes larger) when there is a local ranking or the like.
  • the S value is approximately given by the following equation. (KT / q) ln10 (1 + C d / C ox )
  • C d represents a depletion layer capacitance
  • C ox represents a gate oxide film capacitance.
  • C d is substantially zero, the S value at room temperature approaches the ideal value of 60 mV / dec (in fact, 65 ⁇ 75mV / dec approximately).
  • S value is increased by bulk Si at C d, the 80 ⁇ 100 mV / dec about. Assuming that the current difference between the threshold voltage and the OFF state is 8 digits, 0.65 to 0.8V may be 0.5 to 0.6V, so operation with low voltage and low performance is possible. It becomes.
  • FIG. 3 is a schematic cross-sectional view illustrating a modified example of the semiconductor device according to the first embodiment.
  • the single crystal Si thin film transistor 100a may further include a gate electrode 112a stacked on the insulating substrate 101 side than the single crystal Si thin film 101a. That is, the single crystal Si thin film transistor 100a may have a double gate structure.
  • the threshold value of each single crystal Si thin film transistor 100a can be precisely and independently controlled by the PMOS and NMOS.
  • a gate insulating film 113a made of a SiO 2 film is formed on the single crystal Si thin film 101a, and a conductive film made of TiN, polycrystalline Si, silicide, polycide, etc. is patterned. What is necessary is just to form.
  • the gate electrode 112a is a gate electrode that is not self-aligned with the channel 101a / C of the single crystal Si thin film 101a, the gate electrode 112a can be formed before transfer to the insulating substrate 101. Can be used to arrange the gate electrode 112a with very good alignment accuracy.
  • FIG. 6 is a schematic cross-sectional view illustrating a modified example of the semiconductor device according to the first embodiment.
  • 7A and 7B are schematic views showing a modification of the semiconductor device of Example 1, wherein FIG. 7A shows a cross-sectional view, and FIG. 7B shows a plan view.
  • the gate electrode 112a may be formed from the same layer as the metal wiring 104a as shown in FIG. Thus, the gate electrode 112a can be formed in the same process as the metal wiring 104a, so that the manufacturing process can be simplified.
  • the gate electrode 112a may be connected to the gate electrode 103a as shown in FIGS. 7A and 7B.
  • the gate electrode 112a and the gate electrode 103a are connected via an island-shaped connecting portion 115a made of a high-concentration impurity region of the single-crystal Si thin film 101a, similarly to the source / drain 101a / SD.
  • FIG. 8 is a schematic cross-sectional view illustrating a modified example of the semiconductor device according to the first embodiment.
  • the single crystal Si thin film transistor 100 a further includes a high heat resistance wiring 116 made of a high heat resistance conductive material formed on the planarizing film 110, in addition to the metal wiring 104 a made of a low resistance metal material. You may have.
  • the wiring in the single crystal Si thin film transistor 100a can be multi-layered and the integration density can be improved.
  • the high heat resistant wiring 116 is obtained by forming an upper surface of the single crystal Si substrate 500 of FIG. 1-1 (a), or further forming an insulating film such as SiO 2 if necessary. Can be formed by sequentially performing contact hole opening, metal layer deposition, and patterning.
  • Examples of the material of the high heat resistance wiring 116 include refractory metals having stable characteristics such as tantalum (Ta), molybdenum (Mo), and molybdenum tungsten (MoW).
  • tungsten (W) is used as a barrier layer.
  • TiN titanium nitride
  • the high heat resistance wiring 116 and the metal wiring 104a are connected via an island-shaped connection portion 115b formed of a high concentration impurity region of the single crystal Si thin film 101a, similarly to the source / drain 101a / SD.
  • the single crystal Si thin film transistor 100a is either a PMOS transistor or an NMOS transistor independently of each other, and each PMOS transistor and NMOS transistor may have an independent gate electrode 112a. Good.
  • FIGS. 4-1 (a) to (c), FIGS. 4-2 (d) to (f), FIGS. 4-3 (g) to (i), and FIGS. 4-4 (j) to (m) 4-5 (n) to (p) are schematic cross-sectional views showing the semiconductor device of Example 2 in the manufacturing process.
  • strained Si On the Si wafer (single-crystal Si substrate) 500, a mixed crystal having a gradient composition of Ge x Si 1-x and having a thickness of about 1 ⁇ m is epitaxially grown (epi-growth) to form an inclined layer (silicon germanium mixed crystal layer) 231. Then, Ge x Si 1-x (silicon germanium mixed crystal layer) is grown as a relaxation layer (relaxation GeSi layer) 232 until the film thickness becomes approximately 1 ⁇ m. As a result, Ge x Si 1-x without dislocation grows.
  • a strained Si layer 201a which is a single crystal strained Si thin film subjected to tensile stress due to a difference in lattice constant, grows.
  • a SiO 2 film 212 having a thickness of about 50 to 100 nm is grown thereon by LPCVD or the like, and if necessary, a SiO 2 film having a final finished film thickness equivalent to the SiO 2 film 212 is formed.
  • a strained Si substrate 502 to which a tensile stress or a compressive stress is applied is formed.
  • a PMOS transistor in which tensile stress is applied to the (110) plane, or a PMOS transistor in which compressive stress is applied to the (100) plane can obtain approximately twice the mobility as compared with a PMOS transistor containing single crystal Si. It is done.
  • a substrate on which SiC is epitaxially grown or a substrate on which GaN is epitaxially grown may be used.
  • the release material is such that the peak position of hydrogen ions comes to a predetermined region (gradient layer 231 in this embodiment) in the gradient layer 231 and the relaxation layer 232.
  • Hydrogen ions are implanted to form a hydrogen ion implanted portion (peeling layer) 220.
  • peeling layer forming step As a peeling substance, in addition to H ions and H 2 ions, rare gas ions, or a combination of H ions and rare gas ions may be used.
  • the strained Si substrate 502 is provided with an isolation structure 605 and a thermal oxide film (bonding layer) 602 as in the first embodiment.
  • the surfaces of the intermediate substrate 600 are activated (hydrophilized) by immersing them in a solution containing hydrogen peroxide such as SC-1 solution, etc., and bonded to each other in close contact with each other.
  • First bonding step More specifically, the SiO 2 film 212 of the strained Si substrate 502 and the thermal oxide film 602 of the intermediate substrate 600 are bonded together.
  • the intermediate substrate 600 and the strained Si substrate 502 are bonded by Van der Waals force and hydrogen bonding, but thereafter, annealing is performed at 300 ° C.
  • the strained Si substrate 502 is cleaved and separated from the hydrogen ion implanted portion 220, and an intermediate substrate 600 having the strained Si layer 201a is formed. (Semiconductor substrate separation process)
  • the inclined layer 231 and the relaxation layer 232 are removed by etching with an alkaline solution such as TMAH to obtain the intermediate substrate 600 on which the strained Si layer 201a which is a single crystal strained Si thin film (single crystal semiconductor thin film) is formed. (Thinning process)
  • This is annealed at about 650 ° C. or more (preferably about 700 ° C. or more, more preferably about 750 ° C.), for example, 700 to 800 ° C. for about 30 minutes, and slightly reduced by hydrogen concentration reduction and hydrogen ion implantation. Recover any defects that occur. (Heat treatment process) As a result, hydrogen atoms can be sufficiently removed from Si, thermal donors, lattice defects, etc. can be completely removed, and acceptors can be reactivated, improving the reproducibility of transistor characteristics and stabilizing transistor characteristics. Can be realized.
  • the treatment temperature in the heat treatment process may be set as appropriate according to the amount of hydrogen injected, the material of the intermediate substrate, and the like. However, if the temperature is too high, the strained Si layer 201a is relaxed, and the effect of the strained Si layer is increased. Since the profile of impurities (particularly boron) is disturbed, the strained Si layer 201a is relaxed, and the profile of impurities is not disturbed. More specifically, for example, 850 ° C. (preferably Is preferably set as low as possible within a temperature range of 820 ° C. or less. On the other hand, from the viewpoint of reactivating the acceptor, the treatment temperature in the heat treatment step is preferably set as high as possible in a temperature range of 650 ° C. or higher.
  • an SiO 2 film is deposited on the strained Si layer 201a using a mixed gas of TEOS and oxygen by PECVD, and planarization is performed by CMP, thereby planarizing the film. 210 is formed. (Planarization process)
  • the intermediate substrate 600 provided with the strained Si layer 201a is divided into a predetermined size, and an insulating substrate (final substrate) 201 having an insulating surface is used as a TFT-LCD as shown in FIG.
  • a so-called high strain point glass for example, the glass substrate used in Example 1 that is used industrially for the purpose is selected, and both the intermediate substrate 600 provided with the strained Si layer 201a and the insulating substrate 201 are activated.
  • the treatment (hydrophilization) treatment alignment is performed at a predetermined position, and adhesion is performed at room temperature for bonding. (Second bonding step) More specifically, the planarizing film 210 of the strained Si substrate 502 and the insulating substrate 201 are bonded together.
  • hydrophilization is possible without depositing a SiO 2 film on the surface, and some of these glasses, that is, certain types of glass, have an average surface roughness Ra of 0. The condition of 2 to 0.3 nm or less is satisfied.
  • the intermediate substrate 600 provided with the strained Si layer 201a and the insulating substrate 201 are bonded by Van der Waals force and hydrogen bonding, but after that, heat treatment is performed at 200 ° C. to 300 ° C. for approximately 2 hours, After increasing the strength, as shown in FIG. 4-3 (h), an interlayer insulating film 208 and an a-Si film 233 made of SiO 2 are sequentially deposited by PECVD. Then, dehydrogenation annealing is performed at 550 ° C.
  • the Poly-Si film 234 is formed.
  • this dehydrogenation annealing at about 550 ° C., the bond between the two substrates is changed to a strong bond between atoms by the reaction of —Si—OH + —Si—OH ⁇ Si—O—Si + H 2 O.
  • the strained Si layer 201a and the insulating substrate 201 are composed of a SiO 2 —SiO 2 bond (a bond between the SiO 2 film and the SiO 2 film) or a SiO 2 —glass bond (a SiO 2 film). And bonding of glass).
  • the insulating substrate 201 SiN x film and SiO 2 film laminated film on the surface, it flattened metal substrate covered with a single-layer film of SiO 2 film (e.g., a stainless steel substrate) may be used. Thereby, the heat resistance and impact resistance of the insulating substrate 201 can be improved. Further, in the case of an organic EL display, the transparency of the insulating substrate 201 is not an essential condition, and this form is particularly suitable for an organic EL display.
  • the insulating substrate 201 may be a plastic substrate whose surface is covered with a SiO 2 film and planarized. Further, although the above-described contamination problem remains, a plastic substrate is used as the insulating substrate 201, and the single crystal Si thin film transistor 200a (the intermediate substrate 600 provided with the strained Si layer 201a) and the insulating substrate 201 are bonded using an adhesive. You may stick together.
  • FIG. 4-4 (j) a part of the columnar Si, which is the separation structure 605 that has been peeled off and remains on the strained Si layer 201a, is removed by etching, and in FIG. 4-4 (k). As shown, the SiO 2 film 212 and the thermal oxide film (bonding layer) 602 are removed by etching.
  • an SOI substrate in which a surface superior to the flatness of the strained Si layer 201a (a surface opposite to the buffer layers 231 and 232) is disposed on the surface side can be manufactured. More specifically, the average surface roughness Ra of the strained Si layer 201a can be 5 nm or less.
  • average surface roughness Ra is arithmetic mean height (Ra), and can be measured by JISB0601 using an atomic force microscope (AMF).
  • the measurement range may be a range of 5 ⁇ 5 ⁇ m, for example.
  • variation in film thickness of the strained Si layer 201a can be 10% (more preferably, 5%) or less.
  • the variation in the thickness of the single crystal semiconductor thin film is the TEM observation of the cross section of the single crystal semiconductor thin film or the optical interference reflectivity measurement method (for example, Nanospec 6500A manufactured by Toago Technology Co., Ltd.). Measured by
  • FIG. 4-4 (k) after the Poly-Si film 234 and the strained Si layer 201a are etched into an island shape, the SiO 2 film is formed as shown in FIG. 4-4 (l).
  • a gate insulating film (gate oxide film) 202 is deposited, and a gate electrode 203 is patterned as shown in FIG. 4-4 (m).
  • the impurity ion implantation process including phosphorus and boron ion implantation, FIG. 4-5 (n)
  • the impurity ion activation process and the interlayer insulating film are performed by the same process as a normal polycrystalline Si TFT.
  • the step of forming 209 (FIG. 4-5 (o))
  • the step of forming contact holes and metal wiring 204 (FIG. 4-5 (p))
  • the single crystal Si thin film transistor 200a including the strained Si layer 201a is formed.
  • the non-single-crystal Si thin film transistor 200b including the Poly-Si film 234 can be formed.
  • the strained Si layer 201a can be heat-treated at a high temperature on the intermediate substrate 600 having excellent heat resistance, defect recovery in the strained Si layer 201a, reduction of thermal donors, and activation of deactivated boron are performed. Is possible. As a result, the characteristics of the single crystal Si thin film transistor 200a including the strained Si layer 201a can be improved.
  • the second transfer onto the insulating substrate 201 which is the final substrate can be performed after the first transfer onto the intermediate substrate 600, the peeling layer 220 and the buffer layers 231 and 232 having poor flatness are provided.
  • the surface of the formed strained Si layer 201a can be disposed on the insulating substrate 201 side, and the surface superior to the flatness of the strained Si layer 201a can be disposed on the opposite side of the insulating substrate 201. That is, the strained Si layer 201a having a very flat surface can be formed on the insulating substrate 201. As a result, the characteristics of the single crystal Si thin film transistor 200a including the strained Si layer 201a can be further improved.
  • the metal wiring 204 can be formed, and a low resistance metal material (for example, Al-based alloys and Cu) can be used.
  • a device structure or a part thereof may be formed in the strained Si layer 201a before being bonded to the intermediate substrate 600.
  • a device structure or a part thereof may be formed in the strained Si layer 201a.
  • Example 3 A thin film semiconductor device of Example 3 using single crystal Si and a manufacturing method thereof will be described below with reference to FIGS. FIGS. 5-1 (a) and (b), FIGS. 5-2 (c) to (e), FIGS. 5-3 (f) to (h), and FIGS. 5-4 (i) to (l) 5-5 (m) to (o) are schematic cross-sectional views showing the semiconductor device of Example 3 in the manufacturing process.
  • a thermal oxide film 311 having a film thickness of, for example, 50 nm is formed on the surface of a Si wafer (single crystal Si substrate) 500.
  • the energy is adjusted so that the hydrogen ion peak position is at a predetermined depth, and hydrogen ions, which are exfoliation materials, are implanted into the single crystal Si layer.
  • An ion implantation part (peeling layer) 320 is formed.
  • peeling layer forming step As a peeling substance, in addition to H ions and H2 ions, rare gas ions, or a combination of H2 ions and rare gas ions may be used.
  • the surfaces are activated (hydrophilized) in 600 by immersing each in a solution containing hydrogen peroxide such as SC-1 solution, and bonded together in close contact.
  • (First bonding step) More specifically, the thermal oxide film 311 of the single crystal Si substrate 500 and the thermal oxide film 602 of the intermediate substrate 600 are bonded together.
  • the intermediate substrate 600 and the single crystal Si substrate 500 are bonded by Van der Waals force and hydrogen bonding, but after that, annealing is performed at 300 ° C.
  • the single crystal Si substrate 500 is cleaved and separated from the hydrogen ion implanted portion 320, and the intermediate substrate 600 having the single crystal Si layer 335 is formed. (Semiconductor substrate separation process)
  • the single crystal Si layer 335 is polished by etching or CMP to obtain an intermediate substrate on which a single crystal Si thin film 301a having a predetermined thickness is formed. (Thinning process)
  • This is annealed at about 650 ° C. or more (preferably about 700 ° C. or more, more preferably about 750 ° C.), for example, 700 to 800 ° C. for about 30 minutes, and slightly reduced by hydrogen concentration reduction and hydrogen ion implantation. Recover any defects that occur. (Heat treatment process) As a result, hydrogen atoms can be sufficiently removed from Si, thermal donors, lattice defects, etc. can be completely removed, and acceptors can be reactivated, improving the reproducibility of transistor characteristics and stabilizing transistor characteristics. Can be realized.
  • the treatment temperature in the heat treatment process may be set as appropriate in accordance with the amount of hydrogen implanted, the material of the intermediate substrate, etc. However, if the temperature is too high, the profile of impurities (especially boron) is disturbed. It is preferable to set the profile as low as possible within a temperature range of 850 ° C. (preferably 820 ° C.) or less. On the other hand, from the viewpoint of reactivating the acceptor, the treatment temperature in the heat treatment step is preferably set as high as possible in a temperature range of 650 ° C. or higher.
  • planarization film 310 may be a thermal oxide film of the single crystal Si thin film 301a or an oxide film formed by LPCVD. Further, when the surface of the first single crystal Si thin film 301a has sufficient flatness and a thermal oxide film is formed, planarization after oxidation, that is, planarization of the thermal oxide film may be performed. It does not have to be done.
  • the intermediate substrate 600 provided with the single crystal Si thin film 301a is divided into a predetermined size, and an insulating substrate (final substrate) 301 having an insulating surface as shown in FIG.
  • So-called high strain point glass for example, the glass substrate used in Example 1 used industrially for LCDs is selected, and both the intermediate substrate 600 provided with the single crystal Si thin film 301a and the insulating substrate 301 are used.
  • hydrophilization is possible without depositing a SiO 2 film on the surface, and some of these glasses, that is, certain types of glass, have an average surface roughness Ra of 0. The condition of 2 to 0.3 nm or less is satisfied.
  • the intermediate substrate 600 provided with the single-crystal Si thin film 301a and the insulating substrate 301 are bonded by Van der Waals force and hydrogen bonding, and then heat-treated at 200 ° C. to 300 ° C. for about 2 hours, After increasing the bonding strength, as shown in FIG. 5-3 (h), an interlayer insulating film 308 made of a SiO 2 film and an a-Si film 333 are sequentially deposited by PECVD. Then, dehydrogenation annealing is performed at 550 ° C.
  • the single crystal Si thin film 301a (the layer in which the single crystal Si layer 335 is thinned) and the insulating substrate 301 are bonded to each other by SiO 2 —SiO 2 bonds (SiO 2 films and SiO 2 films). Bonding) or SiO 2 -glass bonding (bonding of SiO 2 film and glass) is preferable.
  • the insulating substrate 301 may be a metal substrate (for example, a stainless steel substrate) that is flattened by covering the surface with a laminated film of a SiN x film and a SiO 2 film, a single layer film of a SiO 2 film, or the like. Thereby, the heat resistance and impact resistance of the insulating substrate 301 can be improved. Further, in the case of an organic EL display, the transparency of the insulating substrate 301 is not an essential condition, and this form is particularly suitable for an organic EL display.
  • the insulating substrate 301 may be a plastic substrate whose surface is covered with a SiO 2 film and planarized. Further, although the problem of contamination remains, a plastic substrate may be used as the insulating substrate 301, and the single crystal Si thin film transistor 300a (single crystal Si substrate 500) and the insulating substrate 301 may be bonded together using an adhesive.
  • FIG. 5-4 (i) a part of the columnar Si which is the separation structure 605 which is peeled off and remains on the single crystal Si thin film 301a is removed by etching, and FIG. 5-4 (j) As shown in FIG. 5, the SiO 2 film 312 and the thermal oxide film (bonding layer) 602 are removed by etching.
  • an SOI substrate in which a surface (surface opposite to the hydrogen ion implanted portion 320) excellent in flatness of the single crystal Si thin film 301a is disposed on the surface side can be manufactured. More specifically, the average surface roughness of the single crystal Si thin film 301a can be 5 nm or less.
  • variation in film thickness of the single crystal Si thin film 301a can be reduced to 10% (more preferably, 5%) or less.
  • FIG. 5-4 (j) after the Poly-Si film 334 and the single crystal Si thin film 301a are etched into an island shape, the SiO 2 film is removed from the SiO 2 film as shown in FIG. 5-4 (k).
  • a gate insulating film (gate oxide film) 302 is deposited, and a gate electrode 303 is patterned as shown in FIG. 5-4 (l).
  • impurity ion (phosphorus and boron) implantation step (FIG. 5-5 (m)), impurity ion activation step, and interlayer insulating film 309 formation step by the same process as a normal polycrystalline Si TFT.
  • impurity ion (phosphorus and boron) implantation step (FIG. 5-5 (m)), impurity ion activation step, and interlayer insulating film 309 formation step by the same process as a normal polycrystalline Si TFT. (FIG. 5-5 (n)) and the process of forming the contact hole and the metal wiring 304 (FIG. 5-5 (o)), the single crystal Si thin film transistor 300a including the single crystal Si thin film 301a, and the poly A non-single-crystal Si thin film transistor 300b including a Si film 334 can be formed.
  • the single crystal Si thin film 301a can be heat-treated at a high temperature on the intermediate substrate 600 having excellent heat resistance, defect recovery in the single crystal Si thin film 301a, reduction of thermal donors, and inactivated boron Activation becomes possible. As a result, the characteristics of the single crystal Si thin film transistor 300a including the single crystal Si thin film 301a can be improved.
  • the second transfer onto the insulating substrate 301 which is the final substrate can be performed after the first transfer onto the intermediate substrate 600, a single layer on the side where the release layer 320 having poor flatness is formed.
  • the surface of the crystalline Si thin film 301 a can be disposed on the insulating substrate 301 side, and the surface excellent in flatness of the single crystal Si thin film 301 a can be disposed on the opposite side of the insulating substrate 301. That is, a single crystal Si thin film 301 a having a very flat surface can be formed on the insulating substrate 301.
  • the characteristics of the single crystal Si thin film transistor 300a including the single crystal Si thin film 301a can be further improved.
  • the metal wiring 304 can be formed, and a low resistance metal material (for example, a material for the metal wiring 304 (for example, Al-based alloys and Cu) can be used.
  • a low resistance metal material for example, a material for the metal wiring 304 (for example, Al-based alloys and Cu) can be used.
  • FIGS. 9A to 9C are schematic plan views showing modifications of the second and third embodiments.
  • Examples 2 and 3 are not particularly limited to the case where the chip-like Si is partially transferred to the insulating substrate which is the final substrate.
  • the Si wafer 500 (intermediate substrate 600) having a circular shape in plan view is planarized.
  • the Si wafer 500 (intermediate substrate 600) cut into a square on a large glass substrate 701 is obtained.
  • it is possible to suppress the occurrence of variations in display characteristics of the display device, and in particular, there is a significant improvement in display uniformity in current-driven devices such as organic EL displays. can get.
  • FIG. 1 is a schematic diagram showing an intermediate substrate of Example 1 in a manufacturing process, where (a) shows a plan view and (b) shows a cross-sectional view taken along line X1-X2 in (a).
  • FIG. 6 is a schematic diagram showing a modification of the intermediate substrate of Example 1, where (a) shows a plan view and (b) shows a cross-sectional view taken along line Z1-Z2 in (a).
  • FIG. 6 is a schematic cross-sectional view showing a modified example of the semiconductor device of Example 1.
  • A)-(c) is a cross-sectional schematic diagram which shows the semiconductor device of Example 2 in a manufacturing process.
  • (D)-(f) is a cross-sectional schematic diagram which shows the semiconductor device of Example 2 in a manufacturing process.
  • (G)-(i) is a cross-sectional schematic diagram which shows the semiconductor device of Example 2 in a manufacturing process.
  • (J) to (m) are schematic cross-sectional views showing the semiconductor device of Example 2 in the manufacturing process.
  • (N) to (p) are schematic cross-sectional views showing the semiconductor device of Example 2 in the manufacturing process.
  • (A) And (b) is a cross-sectional schematic diagram which shows the semiconductor device of Example 3 in a manufacturing process.
  • (C)-(e) is a cross-sectional schematic diagram which shows the semiconductor device of Example 3 in a manufacturing process.
  • FIG. 6 is a schematic cross-sectional view showing a modified example of the semiconductor device of Example 1.
  • 4A and 4B are schematic views showing a modification of the semiconductor device of Example 1, where FIG. 5A is a cross-sectional view, and FIG. FIG. 6 is a schematic cross-sectional view showing a modified example of the semiconductor device of Example 1.
  • (A) to (c) are schematic plan views showing modifications of the second and third embodiments. It is a plane schematic diagram which shows the modification of Example 2 and 3.
  • 100 Semiconductor devices 100a, 200a, 300a: Single crystal Si thin film transistors 100b, 200b, 300b: Non-single crystal Si thin film transistors 101, 201, 301: Insulating substrate 101a, 301a: Single crystal Si thin film 101a / C: Channel 101a / SD: Source / drain 101a / LDD: LDD region 101b: Non-single crystal Si thin film 102a, 113a, 102b, 202, 302: Gate insulating film (gate oxide film) 103a, 112a, 103b, 203, 303: Gate electrodes 104, 104a, 204, 304: Metal wiring 105a: Contact portion 106a: LOCOS oxide film 107: Interlayer flattening films 108a, 108b, 109b, 208, 209, 308, 309 : Interlayer insulating films 110, 111, 210, 310: Planarization film 114: Side walls 115a, 115b: Connection part 116

Abstract

本発明は、耐熱性に劣る絶縁基板上に転写された単結晶半導体薄膜を含む単結晶半導体素子において、トランジスタ特性の向上と配線抵抗の削減とが可能である半導体装置、単結晶半導体薄膜付き基板及びそれらの製造方法を提供する。本発明は、絶縁基板上に、単結晶半導体薄膜を含む複数の単結晶半導体素子を備える半導体装置の製造方法であって、上記製造方法は、上記複数の単結晶半導体素子の少なくとも一部が形成され、かつ上記絶縁基板よりも耐熱温度が高い中間基板に接合された上記単結晶半導体薄膜を６５０°C以上で熱処理する熱処理工程を含む半導体装置の製造方法である。

Description

半導体装置、単結晶半導体薄膜付き基板及びそれらの製造方法
本発明は、半導体装置、単結晶半導体薄膜付き基板及びそれらの製造方法に関する。より詳しくは、液晶表示装置、有機エレクトロルミネセンス表示装置等の表示装置に好適な半導体装置、単結晶半導体薄膜付き基板及びそれらの製造方法に関するものである。
半導体装置は、半導体の電気特性を利用した能動素子を備えた電子装置であり、例えば、オーディオ機器、通信機器、コンピュータ、家電機器等に広く応用されている。なかでも、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の薄膜トランジスタ（以下、「ＴＦＴ」ともいう。）等の３端子能動素子を備えた半導体装置は、アクティブマトリクス型液晶表示装置（以下、「液晶ディスプレイ」ともいう。）、有機エレクトロルミネセンス表示装置（以下、「有機ＥＬディスプレイ」ともいう。）等の表示装置において、画素毎に設けられたスイッチング素子、各画素を制御する制御回路等として利用されている。
また近年、絶縁基板上に単結晶半導体薄膜を備える単結晶半導体薄膜付き基板、なかでも絶縁層上に単結晶シリコン層が設けられたＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板についての研究が盛んに行われている。
例えば、バルクシリコン（Ｓｉ）基板内に水素や希ガスをイオン注入し、別の基板に貼り合わせた後、熱処理を行うことによってバルクシリコン基板を水素注入層に沿って劈開分離し、単結晶シリコン層を別基板上に転写するスマートカット法がブルエルによって提案されている（例えば、非特許文献１及び２参照。）。
また、半導体基板を別の基板に転写する技術に関連し、親水性の平坦な酸化膜同士を接合する技術が開発されている。
更に、半導体基板を表示装置用基板に転写する技術に関連し、単結晶Ｓｉ薄膜が、ガラス基板の全面にタイル状に敷き詰められた、又は、ガラス基板に部分的に形成されたアクティブマトリクス型の表示装置用大型基板が開発されている。
そして、シリコン中に発生したサーマルドナ（Ｔｈｅｒｍａｌ　Ｄｏｎｏｒ）に関する文献が開示されている（例えば、非特許文献３参照。）。
M.Bruel、「ＳＯＩ技術 (Silicon on insulator material technology)」、Electronics Letters、米国、1995年、第31巻、第14号、p.1201-1202 Michel Bruel、他3名、「スマートカット：水素注入とウエハ接合を基にした新しいＳＯＩ技術 (Smart-cut: A New Silicon On Insulator Material Technology Based on Hydrogen Implantation and Wafer Bonding)」、Japanese Journal of Applied Physics、日本、1997年、第36巻、第３B号、p.1636-1641 H. J. Stein、S. K. Hahn、「水素導入及び水素改良されたサーマルドナのシリコン中における形成 (Hydrogen introduction and hydrogen-enhanced thermal donor formation in silicon)」、Journal of Applied Physics、米国、1994年、第75巻、第7号、p.3477-3484
しかしながら、従来の１回だけ転写を行う技術では、ガラス基板の耐熱性の制約から、水素イオンによるサーマルドナ（Ｔｈｅｒｍａｌ　Ｄｏｎｏｒ）の影響やアクセプタであるホウ素（Ｂ）の不活性化に伴って、トランジスタの特性が悪化することがあった。これは、高温での熱処理が可能なＬＳＩ技術の場合ではなく、中低温による熱処理を行った場合に特有の現象である。
また、単結晶Ｓｉ薄膜の表面のラフネス、すなわち膜厚の均一性が不充分となり、トランジスタの特性低下や特性ばらつきが発生することがあった。
更に、単結晶Ｓｉ薄膜を用いて形成された単結晶Ｓｉ素子に、アルミニウム（Ａｌ）等の低抵抗の金属配線を形成して絶縁基板に転写することが困難であった。
本発明は、上記現状に鑑みてなされたものであり、耐熱性に劣る絶縁基板上に転写された単結晶半導体薄膜を含む単結晶半導体素子において、トランジスタ特性の向上と配線抵抗の削減とが可能である半導体装置、単結晶半導体薄膜付き基板及びそれらの製造方法を提供することを目的とするものである。
本発明者らは、耐熱性に劣る絶縁基板上に転写された単結晶半導体薄膜を含む単結晶半導体素子において、トランジスタ特性の向上と配線抵抗の削減とが可能である半導体装置、単結晶半導体薄膜付き基板及びそれらの製造方法について種々検討したところ、単結晶半導体薄膜を熱処理する工程に着目した。そして、耐熱性に劣る絶縁基板よりも耐熱温度が高い中間基板に単結晶半導体薄膜を接合するとともに、６５０℃以上で熱処理することにより、例え、水素イオンや希ガスイオンを含む剥離物質が注入されるとともに、剥離物質が注入された層（剥離層）にそって劈開分離された半導体基板を用いて単結晶半導体薄膜を形成したとしても、単結晶半導体薄膜中の欠陥回復やサーマルドナの低減、不活性化したホウ素の活性化が可能であり、また、表面の粗さが小さい単結晶半導体薄膜を絶縁基板上に形成できるとともに、更に、配線材料として低抵抗の金属材料を利用できることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明は、絶縁基板上に、単結晶半導体薄膜を含む複数の単結晶半導体素子を備える半導体装置の製造方法であって、上記製造方法は、上記複数の単結晶半導体素子の少なくとも一部が形成され、かつ上記絶縁基板よりも耐熱温度が高い中間基板に接合された上記単結晶半導体薄膜を６５０℃以上で熱処理する熱処理工程を含む半導体装置の製造方法（以下、「本発明の半導体装置の製造方法」ともいう。）である。
これにより、例え、水素イオンや希ガスイオンを含む剥離物質が注入されるとともに、剥離物質が注入された層（剥離層）にそって劈開分離された半導体基板を用いて単結晶半導体薄膜を形成したとしても、耐熱性に優れた中間基板上にて単結晶半導体薄膜を高温で熱処理できることから、単結晶半導体薄膜中の欠陥回復やサーマルドナの低減、不活性化したアクセプタ（好適には、ホウ素）の活性化が可能となる。その結果、トランジスタ特性の向上が可能となる。また、耐熱性に優れた中間基板上にて単結晶半導体薄膜を充分に熱処理した後に、配線の形成工程を行うことができ、配線材料として融点の低いアルミニウム（Ａｌ）系合金等の低抵抗の金属材料を利用できる。
本発明の半導体装置の製造方法は、上記熱処理工程を有するものである限り、その他の工程により特に限定されるものではない。
本発明はまた、絶縁基板上に単結晶半導体薄膜を備える単結晶半導体薄膜付き基板の製造方法であって、上記製造方法は、上記絶縁基板よりも耐熱温度が高い中間基板に接合された上記単結晶半導体薄膜を６５０℃以上で熱処理する工程を含む単結晶半導体薄膜付き基板の製造方法（以下、「本発明の単結晶半導体薄膜付き基板の製造方法」ともいう。）でもある。
これにより、例え、水素イオンや希ガスイオンを含む剥離物質が注入されるとともに、剥離物質が注入された層（剥離層）にそって劈開分離された半導体基板を用いて単結晶半導体薄膜を形成したとしても、耐熱性に優れた中間基板上にて単結晶半導体薄膜を高温で熱処理できることから、単結晶半導体薄膜中の欠陥回復やサーマルドナの低減、不活性化したアクセプタ（好適には、ホウ素）の活性化が可能となる。また、中間基板上への第一の転写の後、最終基板である絶縁基板上への第二の転写を行うことができるので、通常、平坦性に劣る剥離層が形成された側の単結晶半導体薄膜の面を絶縁基板側に配置し、単結晶半導体薄膜の平坦性により優れた面を表面側に配置することができる。すなわち、表面の粗さが小さい単結晶半導体薄膜を絶縁基板上に形成することができる。その結果、トランジスタ特性の向上が可能となる。また、耐熱性に優れた中間基板上にて単結晶半導体薄膜を充分に熱処理した後に、配線の形成工程を行うことができ、配線材料として融点の低いアルミニウム（Ａｌ）系合金等の低抵抗の金属材料を利用できる。
本発明の単結晶半導体薄膜付き基板の製造方法は、上記熱処理工程を有するものである限り、その他の工程により特に限定されるものではない。
上記半導体装置の製造方法は、上記複数の単結晶半導体素子の少なくとも一部が形成されるとともに、水素イオン及び希ガスイオンの少なくとも一方を含む剥離物質が注入された剥離層を有する半導体基板を上記絶縁基板よりも耐熱温度が高い上記中間基板に接合する第一接合工程と、熱処理により、上記中間基板に接合された上記半導体基板を上記剥離層にそって劈開分離する半導体基板分離工程と、劈開分離され、かつ上記中間基板に接合された上記半導体基板を薄膜化して上記単結晶半導体薄膜を形成するとともに、各単結晶半導体素子間を分離する素子分離工程とを更に含み、上記熱処理工程は、上記素子分離工程後に、上記単結晶半導体薄膜及び上記中間基板を６５０℃以上で熱処理してもよい。これにより、本発明の効果を充分に発揮しつつ、薄膜化された単結晶半導体薄膜を含む複数の単結晶半導体素子を備える半導体装置をより容易に実現することができる。
また、上記半導体装置の製造方法は、上記複数の単結晶半導体素子の少なくとも一部が形成された半導体基板の上記複数の単結晶半導体素子側の面に第一平坦化層を形成する第一平坦化工程と、上記第一平坦化層を介して、水素イオン及び希ガスイオンの少なくとも一方を含む剥離物質を上記半導体基板の所定の深さに注入することによって剥離層を形成する剥離層形成工程と、上記剥離物質が注入された上記半導体基板の上記第一平坦化層を上記中間基板に接合する第一接合工程と、熱処理により、上記中間基板に接合された上記半導体基板を上記剥離層にそって劈開分離する半導体基板分離工程と、劈開分離され、かつ上記中間基板に接合された上記半導体基板を薄膜化して上記単結晶半導体薄膜を形成するとともに、各単結晶半導体素子間を分離する素子分離工程と、上記素子分離工程後に、上記単結晶半導体薄膜の上記中間基板とは反対側の面に第二平坦化層を形成する第二平坦化工程と、上記第二平坦化層及び上記絶縁基板を接合する第二接合工程とを更に含み、上記熱処理工程は、上記素子分離工程後であり、かつ上記第二平坦化工程前又は後に、上記単結晶半導体薄膜及び上記中間基板を６５０℃以上で熱処理してもよい。これにより、本発明の効果を充分に発揮しつつ、薄膜化された単結晶半導体薄膜を含む複数の単結晶半導体素子を絶縁基板上に備える半導体装置をより容易に実現することができる。
一方、上記単結晶半導体薄膜付き基板の製造方法は、水素イオン及び希ガスイオンの少なくとも一方を含む剥離物質が注入された剥離層を有する半導体基板を上記絶縁基板よりも耐熱温度が高い上記中間基板に接合する第一接合工程と、熱処理により、上記中間基板に接合された上記半導体基板を剥離層にそって劈開分離する半導体基板分離工程と、劈開分離され、かつ上記中間基板に接合された上記半導体基板を薄膜化して上記単結晶半導体薄膜を形成する薄膜化工程とを更に含み、上記熱処理工程は、上記薄膜化工程後に、上記単結晶半導体薄膜及び上記中間基板を６５０℃以上で熱処理してもよい。これにより、本発明の効果を充分に発揮しつつ、薄膜化された単結晶半導体薄膜をより容易に実現することができる。
また、上記単結晶半導体薄膜付き基板の製造方法は、水素イオン及び希ガスイオンの少なくとも一方を含む剥離物質を半導体基板の所定の深さに注入することによって剥離層を形成する剥離層形成工程と、上記剥離物質が注入された上記半導体基板を上記中間基板に接合する第一接合工程と、熱処理により、上記中間基板に接合された上記半導体基板を上記剥離層にそって劈開分離する半導体基板分離工程と、劈開分離され、かつ上記中間基板に接合された上記半導体薄膜を更に薄膜化して上記単結晶半導体薄膜を形成する薄膜化工程と、上記薄膜化工程後に、上記単結晶半導体薄膜の上記中間基板とは反対側の面を平坦化する平坦化工程と、上記平坦化層及び上記絶縁基板を接合する第二接合工程とを更に含み、上記熱処理工程は、上記薄膜化工程後であり、かつ平坦化工程前又は後に、上記単結晶半導体薄膜及び上記中間基板を６５０℃以上で熱処理してもよい。これにより、本発明の効果を充分に発揮しつつ、薄膜化された単結晶半導体薄膜を絶縁基板上に備える単結晶半導体薄膜付き基板をより容易に実現することができる。
上記中間基板は、所定の深さに形成された分離のための分離層を有してもよい。これにより、単結晶半導体素子又は単結晶半導体薄膜が最終基板である絶縁基板上に接合された後に、より容易に中間基板を除去することができる。
このような観点から、上記半導体装置の製造方法は、上記中間基板を上記分離層にそって劈開分離する中間基板分離工程を更に含んでもよく、上記単結晶半導体薄膜付き基板の製造方法は、上記中間基板を上記分離層にそって劈開分離する中間基板分離工程を更に含んでもよい。
上記中間基板は、複数の領域が部分的に開口された接合層を表面に有し、上記分離層は、上記接合層の複数の開口から上記中間基板の一部がエッチング除去された構造を有してもよい。これにより、単結晶半導体素子又は単結晶半導体薄膜が最終基板である絶縁基板上に接合された後に、更に容易に中間基板を除去することができる。
なお、上記構造としては、複数の柱部を有する柱状の構造が好適である。
他方、上記分離層は、ゲルマニウムとシリコンとの合金（アロイ）層であってもよい。これによっても、単結晶半導体素子又は単結晶半導体薄膜が最終基板である絶縁基板上に接合された後に、更に容易に中間基板を除去することができる。このように、上記分離層は、ゲルマニウム及びシリコンを含む合金（アロイ）層であってもよい。
上述したように、本発明の半導体装置の製造方法によれば、中間基板上への第一の転写（第一接合工程）と、最終基板である絶縁基板上への第二の転写（第二接合工程）とを行うことができる。その結果、絶縁基板上への一回の転写のみにより作製された従来の半導体装置に対して、本発明の半導体装置の製造方法により作製される半導体装置は、絶縁基板上における各単結晶半導体素子の構成部材の配置位置が上下反対の構造を有する。
したがって、このように、絶縁基板上に、単結晶半導体薄膜を含む複数の単結晶半導体素子を備える半導体装置であって、上記絶縁基板は、耐熱温度が６００℃以下であり、上記複数の単結晶半導体素子は、上記単結晶半導体薄膜のチャネルと自己整合している第一ゲート電極及び上記単結晶半導体薄膜のＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域と自己整合しているサイドウォールと、ゲート絶縁膜と、上記単結晶半導体薄膜とが積層されたＭＯＳトランジスタであり、上記第一ゲート電極及び上記サイドウォールは、上記単結晶半導体薄膜よりも上層に配置される半導体装置（以下、「本発明の第一の半導体装置」ともいう。）もまた本発明の一つである。
なお、本発明の第一の半導体装置の構成としては、上述の構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
また、本明細書において、上層とは、絶縁基板からより遠い層を意味する。
更に、本明細書において、耐熱温度とは、半導体装置又は単結晶半導体薄膜付き基板の製造時における実用上の耐熱温度（実用耐熱温度）を意味する。また、耐熱温度は、変形及び／又は寸法精度に対する実用耐熱温度であることが好ましく、変形及び寸法精度に対する実用耐熱温度であることがより好ましい。なお、耐熱温度は、プロセスに依存し、フォトリソグラフィ工程における倍率補正、アライメント法、アライメント許容度（設計ルール）等により変動するため、所望のプロセス条件により適宜規定することが好ましい。ただし、実用耐熱温度は、経験的には歪点から略７０℃下（使いこなし）～１００℃下（実用）程度の温度であることから、上記耐熱温度は、歪点よりも７０℃低い温度であることが好ましく、歪点よりも１００℃低い温度であることがより好ましい。
また、本発明の単結晶半導体薄膜付き基板の製造方法によれば、表面の粗さが小さい、より具体的には、平均表面粗さＲａが５ｎｍ以下である単結晶半導体薄膜を絶縁基板上に形成することができる。
したがって、このように、絶縁基板上に単結晶半導体薄膜を備える単結晶半導体薄膜付き基板であって、上記絶縁基板は、耐熱温度が６００℃以下であり、上記単結晶半導体薄膜の平均表面粗さＲａは、５ｎｍ（好適には２ｎｍ）以下である単結晶半導体薄膜付き基板もまた本発明の一つである。
なお、本発明の単結晶半導体薄膜付き基板の構成としては、上述の構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
また、本発明の単結晶半導体薄膜付き基板以外の発明における単結晶半導体薄膜の平均表面粗さＲａも、もちろん５ｎｍ（好適には２ｎｍ）以下であってもよい。
本発明はまた、本発明の単結晶半導体薄膜付き基板の製造方法により作製された単結晶半導体薄膜付き基板を用いて形成された複数の単結晶半導体素子を備える半導体装置（以下、「本発明の第二の半導体装置」ともいう。）でもある。
本発明は更に、本発明の単結晶半導体薄膜付き基板を用いて形成された複数の単結晶半導体素子を備える半導体装置（以下、「本発明の第三の半導体装置」ともいう。）でもある。
なお、単結晶半導体薄膜付き基板は、ＳＯＩ基板と呼ばれるものであってもよい。
また、単結晶半導体薄膜を含む単結晶半導体素子は、好適には、単結晶薄膜トランジスタである。
上述のように、本発明によれば、単結晶半導体薄膜中の不活性化したアクセプタ（好適には、ホウ素）の活性化が可能であり、その結果、単結晶半導体薄膜中のアクセプタの活性化率を５０％以上にまで向上することができる。したがって、上記単結晶半導体薄膜中のアクセプタの活性化率は、５０％（より好適には、７０％）以上であることが好ましい。
上記絶縁基板は、歪点が８００℃（より好適には、６７０℃）以下の基板であることが好ましい。これにより、絶縁基板として、表示装置用パネルに使用されるガラス基板を利用でき、本発明を液晶表示装置、有機エレクトロルミネセンス表示装置等の薄型の表示装置に好適に利用することができる。なお、歪点は、ガラス等で内部応力が４時間で実質的に取り除かれる温度であり、より具体的には、４時間で４×１０１４ポアズ（ｄｙｎ／ｃｍ２）の粘度となる温度で定義される。
同様の観点からは、上記絶縁基板は、ガラス基板であることが好ましく、上記絶縁基板としては、歪点が８００℃以下であり、かつ耐熱温度が６００℃以下であるガラス基板が特に好適である。
より具体的には、上記絶縁基板の好適な材質としては、（１）アルミノボロシリケートガラスと、（２）アルミノシリケートガラスと、（３）バリウムボロシリケートガラスと、（４）アルミニウム（Ａｌ）、ホウ素（Ｂ）、シリコン（Ｓｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）及びバリウム（Ｂａ）それぞれの酸化物を主成分とするガラスとが挙げられる。
他方、上記絶縁基板は、表面に絶縁層（好適には、ＳｉＮｘ膜及びＳｉＯ２膜の積層膜、ＳｉＯ２膜の単層膜等の無機絶縁膜）を有する金属基板（好適には、ステンレス基板）であってもよい。また、上記絶縁基板は、表面に絶縁層（好適には、ＳｉＯ２膜等の無機絶縁膜）を有する樹脂基板（プラスチック基板）であってもよいし、上記絶縁基板は、樹脂基板（プラスチック基板）であってもよい。上記絶縁基板が、樹脂基板である場合は、上記複数の単結晶半導体素子は、上記絶縁基板と樹脂接着剤により接合されることが好ましく、上記単結晶半導体薄膜は、上記絶縁基板と樹脂接着剤により接合されることが好ましい。なお、上記樹脂基板の耐熱温度としては、略２００℃以下であることが好ましい。
上述のように、本発明によれば、トランジスタ特性の向上が可能であり、より具体的には、単結晶半導体素子のサブスレッシュホールド特性のスロープを７５ｍＶ／ｄｅｃ（好適には、６５～７５ｍＶ／ｄｅｃ）以下にすることができる。したがって、上記複数の単結晶半導体素子のサブスレッシュホールド特性のスロープは、７５ｍＶ／ｄｅｃ（好適には、６５～７５ｍＶ／ｄｅｃ）以下であることが好ましい。
上記半導体装置は、上記絶縁基板上に、非単結晶半導体薄膜を含む複数の非単結晶半導体素子を更に備えてもよい。また、上記単結晶半導体薄膜付き基板は、上記絶縁基板上に、非単結晶半導体薄膜を更に備えてもよい。これらにより、面積の制約無しに、本発明を液晶表示装置、有機エレクトロルミネセンス表示装置等の薄型の表示装置に好適に利用することができる。
なお、上記非単結晶半導体薄膜は、好適には、多結晶半導体薄膜又はアモルファス半導体薄膜である。
また、非単結晶半導体薄膜を含む非単結晶半導体素子は、好適には、非単結晶薄膜トランジスタである。
上記複数の単結晶半導体素子は、上記単結晶半導体薄膜よりも上記絶縁基板側に形成された第二ゲート電極を更に有してもよい。これにより、各単結晶半導体素子の閾値をそれぞれ精密に制御することができるとともに、性能を保ちつつ低電圧動作とオフ時の漏れ電流の低減とが可能になる。
上記複数の単結晶半導体素子は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含み、上記ＰＭＯＳトランジスタ及び上記ＮＭＯＳトランジスタは、それぞれ独立した上記第二ゲート電極を有してもよい。これにより、各ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの閾値をそれぞれ精密に制御することができる。
上記第二ゲート電極は、上記単結晶半導体薄膜の上記チャネルと自己整合していないことが好ましい。これにより、熱処理工程後に、第二ゲート電極を容易に形成することができる。
上記複数の単結晶半導体素子は、上記単結晶半導体薄膜よりも上記絶縁基板側に形成された配線を更に有し、上記第二ゲート電極は、上記配線と同一層に位置してもよい。これにより、第二ゲート電極を配線と同一工程により形成することができるので、製造工程の簡略化が可能である。
上記第二ゲート電極は、上記第一ゲート電極と接続されてもよい。これによれば、ＯＮ状態の閾値電圧（絶対値）が下がり、ＯＦＦ状態の閾値電圧（絶対値）があがるので、低電圧での性能が向上し、オフのリーク電流が減少し、より低い電源電圧での動作が可能（性能低下なしに）となる。
上記絶縁基板及び上記複数の単結晶半導体素子の接合界面は、ＳｉＯ２－ＳｉＯ２結合、又は、ＳｉＯ２－ガラス結合を含むことが好ましい。また、上記絶縁基板及び上記単結晶半導体薄膜の接合界面は、ＳｉＯ２－ＳｉＯ２結合、又は、ＳｉＯ２－ガラス結合を含むことが好ましい。これらにより、絶縁基板と単結晶半導体素子又は単結晶半導体薄膜とをより強固に接合することができる。
上記単結晶半導体薄膜は、好適には、単結晶シリコン薄膜であり、すなわち、上記単結晶半導体薄膜は、シリコン（Ｓｉ）を含むことが好ましいが、上記単結晶半導体薄膜は、歪みシリコンを含んでもよい。このように、上記単結晶半導体薄膜が引張り応力又は圧縮応力を内包することにより、非常に高い移動度を有する単結晶半導体素子を実現することができる。
また、上記複数の単結晶半導体素子は、ＰＭＯＳトランジスタを含み、上記ＰＭＯＳトランジスタは、歪みシリコン膜の面方位が（１００）であり、かつ圧縮応力を有してもよい。また、上記ＰＭＯＳトランジスタは、歪みシリコン膜の面方位が（１１０）であり、かつ引張り応力を有してもよい。一方、上記複数の単結晶半導体素子は、ＮＭＯＳトランジスタを含み、上記ＮＭＯＳトランジスタは、引張り応力を有してもよい。これらにより、非常に高い移動度を有するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを実現することができる。
上記単結晶半導体薄膜は、ゲルマニウム（Ｇｅ）、炭化シリコン（ＳｉＣ）及び窒化ガリウム（ＧａＮ）からなる群より選ばれる少なくとも一つの半導体を含んでもよい。ゲルマニウムを用いることによって、シリコンに比べて、単結晶半導体素子の移動度を高くすることができる。また、炭化シリコンを用いることによって、シリコンに比べて、単結晶半導体素子の移動度、光感度及びジャンクション耐圧を高くすることができる。更に、窒化ガリウムを用いることによって、シリコンに比べて、ジャンクション耐圧を高くすることができ、その結果、ＬＤＤ領域等に起因するロスの発生を抑制することができる。
上記絶縁基板は、上記複数の単結晶半導体素子の配置領域よりも大きいことが好ましい。また、上記絶縁基板は、上記単結晶半導体薄膜よりも大きいことが好ましい。これらにより、本発明を液晶表示装置、有機エレクトロルミネセンス表示装置等の薄型の表示装置に好適に利用することができる。このように、上記絶縁基板は、元の単結晶半導体薄膜よりも大きくてもよく、上記絶縁基板は、半導体基板（半導体ウェハ）よりも大きいことが好ましい。
同様の観点から、上記単結晶半導体薄膜付き基板は、上記単結晶半導体薄膜を複数備え、上記複数の単結晶半導体薄膜は、上記絶縁基板の面内に（より好適には、全面内に）島状に敷き詰められることが好ましい。なお、上記単結晶半導体薄膜付き基板は、上記単結晶半導体薄膜を複数備え、上記複数の単結晶半導体薄膜は、上記絶縁基板の面内に（より好適には、全面内に）タイル状に敷き詰められてもよい。また、これらの形態において、複数の単結晶半導体薄膜は、絶縁基板の面内に（より好適には、全面内に）必ずしも均等に設けられる必要はなく、また、複数の単結晶半導体薄膜の間には、隙間があってもよいし、なくてもよい。
このように、上記単結晶半導体薄膜付き基板は、複数の島状の単結晶半導体薄膜が絶縁基板の面内に（より好適には、全面内に）敷き詰められてもよいし、上記単結晶半導体薄膜付き基板は、複数の島状の単結晶半導体薄膜が絶縁基板の面内に（より好適には、全面内に）タイル状に敷き詰められてもよい。なお、これらの形態においても、複数の島状の単結晶半導体薄膜は、絶縁基板の面内に（より好適には、全面内に）必ずしも均等に設けられる必要はなく、また、複数の島状の単結晶半導体薄膜の間には、隙間があってもよいし、なくてもよい。
上述のように、本発明によれば、配線材料として低抵抗のアルミニウム（Ａｌ）系合金等の融点の低い金属材料を利用できる。したがって、上記半導体装置は、上記単結晶半導体薄膜よりも上記絶縁基板側に低抵抗の金属材料を含む第一配線を備えることが好ましい。なお、低抵抗の金属材料を含む第一配線の好適なシート抵抗範囲は、膜厚、設計上の制約等の条件によりある程度の幅を有してもよいが、より具体的には、０．０５～０．２Ω／□程度であることが好ましい。
また、上記半導体装置は、上記単結晶半導体薄膜よりも上記絶縁基板側に低抵抗の金属材料を含む第一配線を備える場合、上記半導体装置は、上記単結晶半導体薄膜よりも上層に配置され、かつ上記単結晶半導体薄膜の少なくとも一部に接触する耐熱温度が６５０℃以上の金属材料を含む第二配線を備えてもよい。これにより、配線を多層化し、集積密度を向上することができる。
このように、上記半導体装置は、単結晶半導体薄膜よりも絶縁基板側に低抵抗の金属材料を含む第一配線を備えるとともに、単結晶半導体薄膜よりも上層に配置され、かつ単結晶半導体薄膜の少なくとも一部に接触する耐熱温度が６５０℃以上の金属材料を含む第二配線を備えてもよい。
上記単結晶半導体薄膜の膜厚のばらつきは、１０％（より好適には、５％）以下であることが好ましい。これにより、単結晶半導体素子のトランジスタ特性をより向上させることができる。
以上説明したように、本発明は、好適には、デバイスを形成したＳｉ基板又はＳｉ基板に水素イオン等の剥離物質を所定の深さに注入し、そして、デバイスを形成したＳｉ基板又はＳｉ基板の表面を平坦化し、そして、デバイスを形成したＳｉ基板又はＳｉ基板の平坦な面を分離構造（又は分離層）が作り込まれた高耐熱の中間基板に接合し、そして、熱処理により水素イオン注入部（剥離物質注入部）からデバイスを形成したＳｉ基板又はＳｉ基板の一部を劈開分離し、そして、全面をエッチバックするかＣＭＰ等で研磨してＳｉ膜を所定の膜厚又は素子分離されるまで薄膜化し、そして、Ｓｉ薄膜上にＳｉＯ２膜等の膜を堆積するとともに平坦化し、そして、平坦化の前後に略６５０～８００℃以上の温度で熱処理し、そして、アルミニウム（Ａｌ）、銅（Ｃｕ）等の低抵抗の配線を形成し、そして、それらの中間基板を絶縁基板と接合し、そして、分離構造（又は分離層）からエッチング又は応力により中間基板を分離し、そして、最終的な薄膜半導体装置（薄膜デバイス）又は半導体薄膜を得るものである。
そして、本発明によれば、従来不可能であったガラス基板の耐熱温度以上での熱処理が可能となり、Ｓｉ膜中の水素に起因するサーマルドナの影響や、ホウ素の不活性化等を回復し、優れたデバイス特性を実現することができる。また、低抵抗の配線を利用できるとともに、単結晶半導体薄膜の膜厚制御を容易に行いつつ、表面の平坦性に優れた単結晶半導体薄膜を実現することができる。
このように、本発明の半導体装置、単結晶半導体薄膜付き基板及びそれらの製造方法によれば、耐熱性に劣る絶縁基板上に転写された単結晶半導体薄膜を含む単結晶半導体素子において、トランジスタ特性の向上と配線抵抗の削減とが可能である。
以下に実施例を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施例のみに限定されるものではない。
（実施例１）
実施例１の単結晶Ｓｉ半導体装置及びその製造方法を、図１－１～図１－３と、図２－１～図２－３とを用いて以下に説明する。図１－１（ａ）～（ｄ）と、図１－２（ｅ）及び（ｆ）と、図１－３（ｇ）及び（ｈ）とは、製造工程における実施例１の半導体装置を示す断面模式図である。図２－１及び図２－２は、製造工程における実施例１の中間基板を示す模式図であり、図２－１（ａ）は、平面図を示し、図２－１（ｂ）は、図２－１（ａ）中のＸ１－Ｘ２線における断面図を示し、図２－２（ａ）は、平面図を示し、図２－２（ｂ）は、図２－２（ａ）中のＹ１－Ｙ２線における断面図を示す。図２－３は、実施例１の中間基板の変形例を示す模式図であり、（ａ）は、平面図を示し、（ｂ）は、（ａ）中のＺ１－Ｚ２線における断面図を示す。なお、図２－１～図２－３の平面図において、中間基板は、便宜上、四角形状に描かれているが、中間基板は、実際にこのような形状である必要はない。
本実施例で説明する半導体装置は、少なくとも、ＭＯＳ型の単結晶Ｓｉ薄膜トランジスタが、工業的にＬＳＩの生産に用いられている６インチ、８インチ又は１２インチ径のＳｉウエハや石英ウエハではなく、それよりもサイズの大きいアクティブマトリクス型表示パネルの生産に用いられているガラス基板、又は、このようなガラス基板と同様のサイズの絶縁性表面を有する絶縁基板の一部に形成される。したがって、もちろん、アモルファスシリコン（ａ－Ｓｉ）やポリシリコン（Ｐｏｌｙ－Ｓｉ、多結晶Ｓｉ）からなる非単結晶Ｓｉ薄膜トランジスタが絶縁基板上の異なる領域に形成された高性能及び高機能化に適した半導体装置が本発明の第１のアプリケーションである。
本実施例の半導体装置１００は、図１－３（ｈ）に示すように、絶縁基板１０１上に、多結晶Ｓｉからなる非単結晶Ｓｉ薄膜１０１ｂを含むＭＯＳ型の非単結晶Ｓｉ薄膜トランジスタ１００ｂと、単結晶Ｓｉ薄膜１０１ａを含むＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ（単結晶Ｓｉ薄膜デバイス）１００ａと、単結晶Ｓｉ薄膜トランジスタ１００ａ及び非単結晶Ｓｉ薄膜トランジスタ１００ｂを覆う層間平坦化膜１０７と、単結晶Ｓｉ薄膜トランジスタ１００ａ及び非単結晶Ｓｉ薄膜トランジスタ１００ｂを接続する金属配線１０４とを備えている。
絶縁基板１０１には、ここでは高歪点ガラス基板であるコーニング社製のｃｏｄｅ１７３７（アルカリ土類－アルミノ硼珪酸ガラス、歪点；６６７℃、耐熱温度；５６０～６００℃）を用いた。なお、耐熱温度は、プロセスに依存し、フォトリソグラフィ工程における倍率補正、アライメント法、アライメント許容度（設計ルール）等により変動するため、一意的に決定されないが、例えば、３ミクロンＬ／Ｓ（ライン／スペース）ルールでコーニング社製のｃｏｄｅ１７３７（サイズ；７３０ｍｍ×９２０ｍｍ）の耐熱温度は、５６０～６００℃とみるのが一般的である。また、変形に対する実用耐熱温度については、反り露光機のステージに対して真空吸着が可能であるか否か、又は、熱履歴の前後におけるパターンのずれ等により評価される。また、絶縁基板１０１の耐熱温度は、非単結晶Ｓｉ薄膜１０１ｂの形成工程における熱処理温度（好適には、５５０～６００℃）以上であることが好ましい。
単結晶Ｓｉ薄膜トランジスタ１００ａ及び非単結晶Ｓｉ薄膜トランジスタ１００ｂ側の絶縁基板１０１の表面全体上には、例えば、膜厚略５０ｎｍのＳｉＯ２（二酸化硅素）膜からなる平坦な酸化膜（図示せず）が形成されてもよく、この場合、酸化膜を下地層としても機能させてもよい。
非単結晶Ｓｉ薄膜１０１ｂを含むＭＯＳ型の非単結晶Ｓｉ薄膜トランジスタ１００ｂは、ＳｉＯ２膜からなる層間絶縁膜１０８ｂ上に、非単結晶Ｓｉ薄膜１０１ｂ、ＳｉＯ２膜からなるゲート絶縁膜１０２ｂ及びゲート電極１０３ｂを備えている。ゲート電極１０３ｂは、ＴｉＮから形成されているが、多結晶Ｓｉ、シリサイドあるいはポリサイド等から形成されていてもよい。また、非単結晶Ｓｉ薄膜トランジスタ１００ｂを覆うように、膜厚略２００～５００ｎｍのＳｉＯ２膜からなる層間絶縁膜１０９ｂが形成されている。
一方、単結晶Ｓｉ薄膜１０１ａを含むＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ１００ａは、単結晶Ｓｉ薄膜１０１ａのチャネル１０１ａ／Ｃと自己整合しているゲート電極１０３ａと、コンタクト部１０５ａと、平坦化層１１０、１１１と、ＳｉＯ２膜からなるゲート絶縁膜１０２ａと、チャネル１０１ａ／Ｃ、ＬＤＤ領域１０１ａ／ＬＤＤ及びソース・ドレイン１０１ａ／ＳＤを含む単結晶Ｓｉ薄膜１０１ａと、ＬＤＤ領域１０１ａ／ＬＤＤと自己整合しているサイドウォール（スペーサとも言う）１１４と、ソース・ドレイン１０１ａ／ＳＤ及びコンタクト部１０５ａに接続された金属配線１０４ａとを備えている。ゲート電極１０３ａ及びコンタクト部１０５ａの材料は、ここではヘビードープの多結晶Ｓｉ膜を用いた。なお、コンタクト部１０５ａは、単結晶Ｓｉ層（単結晶Ｓｉ薄膜１０１ａと同一の層）であってもよい。また、ゲート電極１０３ａ及びサイドウォール１１４は、単結晶Ｓｉ薄膜１０１ａよりも上層に配置されている。更に、各単結晶Ｓｉ薄膜トランジスタ１００ａは、ＬＯＣＯＳ酸化膜１０６ａにより素子分離されている。なお、ＬＯＣＯＳ酸化膜１０６ａは、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）であってもよい。
また、この単結晶Ｓｉ薄膜トランジスタ１００ａは、絶縁基板１０１に接合される前に、単結晶Ｓｉ基板上で形成され、更に、分離層を形成した中間基板に接合されるとともに高温で熱処理された後、ゲート電極１０３ａ、ゲート絶縁膜１０２ａ及び単結晶Ｓｉ薄膜１０１ａを含んだ状態で、絶縁基板１０１上に接合される。単結晶Ｓｉ基板を絶縁基板１０１にトランスファ（転写）した後に、単結晶Ｓｉ薄膜トランジスタ１００ａのゲート電極１０３ａ、コンタクト部１０５ａや金属配線１０４ａを形成したり、ソース・ドレイン１０１ａ／ＳＤ等の不純物イオン注入を行ったりしてもよいが、単結晶Ｓｉ基板上でゲート電極１０３ａ、コンタクト部１０５ａ及び金属配線１０４ａの形成を行うとともに、ソース・ドレイン１０１ａ／ＳＤ形成用の不純物イオン注入と、ＬＤＤ領域１０１ａ／ＬＤＤ形成用の不純物イオン注入と、あるいは更に、短チャネル効果の軽減のためのＨＡＬＯ形成用の不純物イオン注入等を行うことで、絶縁基板１０１上にトランスファ（転写）された単結晶Ｓｉ薄膜からＴＦＴを形成するよりも、単結晶Ｓｉ薄膜への微細加工を容易に行うことができる。
なお、中間基板へのトランスファは、水素イオン注入の工程と熱処理による結合強化や劈開薄膜化の工程とを伴う。
本実施例の半導体装置１００によれば、以上のように、１枚の絶縁基板１０１上に、ＭＯＳ型の非単結晶Ｓｉ薄膜トランジスタ１００ｂと、ＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ１００ａとが共存されることから、特性が異なる複数の回路を集積化した高性能及び高機能な半導体装置を得ることができる。
また、１枚の絶縁基板１０１上に、全て単結晶Ｓｉ薄膜からなるトランジスタを形成するよりも、安価に高性能及び高機能な半導体装置を得ることができる。
更に、このような工程によれば、全てを単結晶Ｓｉで形成した場合の面積の制約が無く、大型のＳｉウエハのサイズより大きいディスプレイを、基板サイズの制約無く自由に形成することができる。
例えば、本実施例の半導体装置１００を液晶表示装置のアクティブマトリクス基板に適用する場合には、本実施例の半導体装置１００は、更に、液晶表示用に、ＳｉＮｘ（窒化Ｓｉ）膜、樹脂平坦化膜、ビアホール、透明電極等が形成される。そして、非単結晶Ｓｉ薄膜トランジスタ（非単結晶Ｓｉデバイス）１００ｂによりドライバ部及び表示部用のＴＦＴが形成され、より高性能が要求されるデバイスに適応可能な単結晶Ｓｉデバイス薄膜トランジスタ１００ａによりタイミングコントローラやメモリ等が形成される。もちろん、ドライバ部も単結晶Ｓｉ薄膜トランジスタ１００ａであっても良く、コストと性能とを考慮して決定される。このように、単結晶Ｓｉ薄膜１０１ａ又は非単結晶Ｓｉ薄膜１０１ｂからなる薄膜トランジスタのそれぞれの特性に応じて、各薄膜トランジスタの機能及び用途を決定することで、高性能及び高機能な半導体装置及び表示装置を得ることができる。
また、半導体装置１００においては、集積回路が非単結晶Ｓｉ薄膜１０１ｂの領域と単結晶Ｓｉ薄膜１０１ａの領域とに形成されることにより、必要とする構成及び特性に合わせて、画素アレイを含む各集積回路をそれぞれに適した領域に形成することができる。そして、それぞれの領域に形成された集積回路において、動作速度や動作電源電圧等の性能が異なる回路を作ることができる。例えば、ゲート長、ゲート絶縁膜の膜厚、電源電圧及びロジックレベルのうち少なくとも１つが領域毎に異なる設計とすることができる。
これにより、領域毎に異なる特性を有するデバイスを形成でき、より多様な機能を備えた半導体装置及び表示装置を得ることができる。
更に、半導体装置１００においては、集積回路が非単結晶Ｓｉ薄膜１０１ｂの領域と単結晶Ｓｉ薄膜１０１ａの領域とに形成されるため、それぞれの領域に形成された集積回路は、領域毎に異なる加工ルールを適用することができる。例えば、短チャネル長の場合、単結晶Ｓｉ薄膜１０１ａの領域には結晶粒界がないため、ＴＦＴ特性のバラツキが殆ど増加しないのに対し、非単結晶Ｓｉ薄膜１０１ｂの領域では、結晶粒界の影響でＴＦＴ特性のバラツキが急速に増加する。このように、加工ルールを各々の部分、すなわち単結晶Ｓｉ薄膜１０１ａの領域と非単結晶Ｓｉ薄膜１０１ｂの領域とで変える必要がある。よって、半導体装置１００によれば加工ルールに合わせて集積回路を適した領域に形成することができる。
なお、半導体装置１００上に形成される単結晶Ｓｉデバイスのサイズは、ＬＳＩ製造装置のウエハサイズによって決まることになる。しかしながら、単結晶Ｓｉ薄膜１０１ａを必要とする、高速性、消費電力、高速のロジック、タイミングジェネレータ、バラツキ等が求められる高速のＤＡＣ（電流バッファ）、あるいはプロセッサ等の回路を形成するためには、一般的なＬＳＩ製造装置のウエハサイズで充分である。
ここで、半導体装置１００の製造方法について、図１－１～図１－３と、図２－１及び図２－２とを用いて説明すれば以下のとおりである。
本実施形態の半導体装置１００の製造方法について概略すると、本実施形態の半導体装置１００の製造方法では、薄膜化すれば単結晶Ｓｉ薄膜トランジスタ１００ａとなる部分を作り込んだ単結晶Ｓｉ基板５００を作製するとともに、所定の濃度の水素イオンを単結晶Ｓｉ基板５００の所定の深さに予め注入しておき、この単結晶Ｓｉ基板５００を分離構造が作り込まれた中間基板６００に接合し、加熱して水素イオン注入部（剥離層）から劈開分離する。その後、単結晶Ｓｉ基板５００をエッチングあるいは研磨により薄膜化し、単結晶Ｓｉ薄膜１０１ａを形成するとともに、素子分離する。その後、更にＳｉＯ２膜等からなる平坦化膜１０８ａを堆積し、単結晶Ｓｉ薄膜トランジスタ１００ａの表面を平坦化する。また、平坦化膜１０８ａの形成前又は後に、中間基板６００に接合された状態で、６５０℃以上の高温で単結晶Ｓｉ薄膜１００ａをアニールし、欠陥回復、あるいはサーマルドナの低減、あるいは不活性化したホウ素の活性化を行う。更にその後、コンタクト開口、金属配線１０４ａの形成、ＳｉＯ２膜の堆積をするとともに平坦化して平坦化膜１１１の形成を行った後、これを最終の絶縁基板１０１上に接合し、中間基板６００の分離構造から分離し、トランスファを完了する。
具体的には、予め一般的なＩＣ製造ラインでＣＭＯＳ工程の一部、つまりチャネル１０１ａ／Ｃ形成用の不純物イオン（例えば、ＢＦ２ ＋）の注入と、ゲート絶縁膜１０２ａ及びＬＯＣＯＳ酸化膜１０６ａの形成と、ゲート電極１０３ａ及びコンタクト部１０５ａのパターン形成と、ＬＤＤ領域１０１ａ／ＬＤＤ形成用の不純物イオン（例えば、Ｐ＋）の注入と、サイドウォール１１４の形成と、ソース・ドレイン１０１ａ／ＳＤ形成用の不純物イオン（例えば、Ｐ＋）の注入との後に、ＳｉＯ２膜を形成するとともにＣＭＰ（Ｃｈｅｍｉｃａｌ－Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）によって平坦化処理を行うことによって平坦化膜１１０を形成した。（第一平坦化工程）
続いて、図１－１（ａ）に示すように、６×１０１６／ｃｍ２のドーズ量の剥離物質である水素イオンを所定のエネルギーで注入することよって、水素イオン注入部（剥離層）１２０を有する単結晶Ｓｉ基板５００を作製した。（剥離層形成工程）
なお、単結晶半導体基板としては、単結晶Ｓｉ基板５００の代わりに単結晶Ｇｅ基板を用いてもよく、すなわち、単結晶Ｓｉ薄膜１０１ａは、単結晶Ｓｉ薄膜１０１ａの代わりに単結晶Ｇｅ薄膜を用いてもよい。
続いて、図１－１（ｂ）に示すように、この単結晶Ｓｉ基板５００と予め用意しておいた分離構造（分離層）６０５を作り込んだ中間基板６００とを親水化処理し、貼り合わせた。（第一接合工程）より具体的には、単結晶Ｓｉ基板５００の平坦化膜１１０と、中間基板６００の熱酸化膜６０２とを貼り合わせた。
中間基板６００としては、略６５０℃（より好適には略７００℃、更に好適には略８００℃）以上の耐熱温度を持つ基板が好ましく、ここではＳｉウエハを中間基板６００として用いた。なお、ここでは中間基板６００は以下のようにして形成した。
まず、図２－１に示すように、Ｓｉウエハ６０１を熱酸化し、単結晶Ｓｉ基板５００と接合する接合層となる略２００ｎｍの熱酸化膜６０２を形成し、フォトリソグラフィにより０．５μｍ径程度の開口６０３を１．５μｍ程度のピッチで形成する。その後、図２－２に示すように、ＴＭＡＨ等のアルカリ性溶液でウエットエッチを行い、Ｓｉの柱状の構造６０４ができるまでエッチングする。これにより、分離構造６０５を有する中間基板６００を作製することができる。分離構造６０５は、中間基板６００に応力、好適には捩じれ及び／又は横滑りの応力が加わることによって分離（破壊）する強度的に弱い構造であり、これにより、中間基板６００を後でより容易に除去することができる。
なお、エッチングにはＸｅＦ等のＳｉをエッチできるガスを用いても良い。また、Ｓｉの柱状の構造６０４の径を適切に設定することにより、上記ＣＭＰには耐え、かつねじれ応力による分離が可能である中間基板６００を実現できる。また、エッチングを柱状の構造６０４ができる前に終了して、図２－３に示すように、隣接する開口６０３同士が壁状の構造６０６により区切られた形態を有する分離構造６０５を用いてもよい。
なお、中間基板６００は、分離構造（分離層）６０５として、ゲルマニウムシリコン（ＧｅＳｉ）層が形成されたものであってもよい。
次に、３００℃で略２時間アニールし接合強度を高めた後、５８０℃に昇温する。これにより、水素イオン注入部１２０から単結晶Ｓｉ基板５００の一部が劈開分離し、単結晶Ｓｉ薄膜を含むＴＦＴからなる集積回路が形成された中間基板６００を作製することができる。（半導体基板分離工程）
その後、単結晶Ｓｉ基板５００の水素イオン注入部１２０側の表面を研磨及び／又はエッチングにより薄膜化し、単結晶Ｓｉ薄膜１０１ａを形成するとともに、素子分離を完了する。（素子分離工程）
その後、単結晶Ｓｉ薄膜１０１ａ上にプラズマＣＶＤ（ＰＥＣＶＤ）でＴＥＯＳ（テトラエトキシシラン）及び酸素の混合ガスを用いてＳｉＯ２膜からなる層間絶縁膜１０８ａを堆積し、図１－１（ｃ）の状態において、略６５０℃（好適には略７００℃、より好適には略７５０℃）以上、ここでは略８００℃で、略３０分の炉アニールを行った。（熱処理工程）これにより、充分に、水素原子をＳｉから除去でき、サーマルドナ、格子欠陥等を完全に除くとともに、アクセプタの再活性化が可能となり、トランジスタ特性の再現性の向上と、トランジスタ特性の安定化とが可能となる。また、単結晶Ｓｉ薄膜１０１ａ中のアクセプタの活性化率を５０％以上にすることができ、より詳細には、本実施例ではおよそ８０％にすることができる。
なお、熱処理工程における処理温度は、水素の注入量や中間基板の材質等に合わせて適宜設定すればよいが、あまり高温にしすぎると、不純物（特にホウ素）のプロファイルが乱れてしまうため、不純物のプロファイルが乱れない程度、より具体的には、例えば、８５０℃（好適には８２０℃）以下の温度範囲でできるだけ低く設定することが好ましい。一方、アクセプタを再活性化する観点からは、熱処理工程における処理温度は、６５０℃以上の温度範囲でできるだけ高く設定することが好ましい。
また、活性化率は、アクセプタの総原子数又は密度（本実施例では、ホウ素の総原子数又は密度）をＳＩＭＳ（２次イオン質量分析）で評価し、トランジスタの閾値電圧から活性なアクセプタ密度を見積もり、その比から推定することによって求めた。
この後、図１－１（ｄ）に示すように、コンタクトホール開口、金属層堆積、パターン化を順次行い、金属配線１０４ａを形成する。ここで金属配線１０４ａの材料にはＡｌ－Ｃｕ（０．５％）合金（シート抵抗：５０～２００ｍΩ／□、膜厚：１５０～６００ｎｍ）を用いた。
これはＡｌ－Ｓｉ合金（シート抵抗：２３０ｍΩ／□、膜厚：２００ｎｍ）、Ａｌ－Ｎｄ合金等（シート抵抗：２３０ｍΩ／□、膜厚：１００ｎｍ）、他のＡｌ系合金や銅でもよい。以降の工程では高温での処理を必要としないので、金属配線１０４ａの材料として上記低抵抗の金属材料を用いることができる。
更に、金属配線１０４ａを覆うように単結晶Ｓｉ基板５００上にＰＥＣＶＤでＴＥＯＳ及び酸素の混合ガスを用いてＳｉＯ２膜を堆積し、ＣＭＰで平坦化を行うことによって、平坦化膜１１１を形成する。（第二平坦化工程）
その後、単結晶Ｓｉ薄膜トランジスタ１００ａが設けられた中間基板６００を所定のサイズに分断し、図１－２（ｅ）に示すように、絶縁性表面を持つ絶縁基板（最終基板）１０１として、ＴＦＴ－ＬＣＤ用として工業的に用いられている、いわゆる高歪点ガラス基板（例えば、上記ガラス基板）を選び、単結晶Ｓｉ薄膜トランジスタ１００ａが設けられた中間基板６００と、非単結晶Ｓｉ薄膜トランジスタ１００ｂが形成された絶縁基板１０１との双方をＳＣ－１溶液等過酸化水素を含む溶液に浸漬する等により表面を活性化（親水化）処理した後、所定の位置にアライメントし、室温で密着させて接合した。（第二接合工程）より具体的には、単結晶Ｓｉ基板５００の平坦化膜１１１と、絶縁基板１０１とを貼り合わせた。ガラスの場合、表面にＳｉＯ２膜を堆積しなくても親水化は可能で、これらのガラスの一部、すなわちある種のガラスは、良好な接合性に必要な平均表面粗さＲａが０．２～０．３ｎｍ以下の条件を満たす。
このとき、単結晶Ｓｉ薄膜トランジスタ１００ａが設けられた中間基板６００と絶縁基板１０１とは、Ｖａｎ　ｄｅｒ　Ｗａａｌｓ力及び水素結合で接合されているが、その後、４００℃～６００℃、ここでは略５５０℃の温度で熱処理して、－Ｓｉ－ＯＨ＋－Ｓｉ－ＯＨ→Ｓｉ－Ｏ－Ｓｉ＋Ｈ２Ｏの反応により両基板間の結合を原子同士の強固な結合に変化させる。特に、上述したように、金属配線１０４ａとして低抵抗の金属材料を用いた場合、この温度はより低い方が好ましい。
また、単結晶Ｓｉ薄膜トランジスタ１００ａは、絶縁基板１０１に対して、無機系の絶縁膜である平坦化膜１１１を介して接合される。よって、従来の接着剤を用いて接合する場合と比較して、単結晶Ｓｉ薄膜１０１ａが汚染されることを確実に防止できる。
このように、最終的には、単結晶Ｓｉ薄膜トランジスタ１００ａと絶縁基板１０１とは、ＳｉＯ２－ＳｉＯ２結合（ＳｉＯ２膜及びＳｉＯ２膜同士の結合）、又は、ＳｉＯ２－ガラス結合（ＳｉＯ２膜及びガラスの結合）により接合されることが好ましい。
なお、絶縁基板１０１としては、表面にＳｉＮｘ膜及びＳｉＯ２膜の積層膜、ＳｉＯ２膜の単層膜等で覆い平坦化した金属基板（例えば、ステンレス基板）を用いてもよい。これにより、絶縁基板１０１の耐熱性及び耐衝撃性を向上することができる。また、有機ＥＬディスプレイの場合、絶縁基板１０１の透明性は必須条件とならないので、この形態は、有機ＥＬディスプレイに特に好適である。
また、絶縁基板１０１としては、表面をＳｉＯ２膜で覆い平坦化したプラスチック基板であってもよい。更に、上記汚染の課題は残るが、絶縁基板１０１としてプラスチック基板を用いるとともに、単結晶Ｓｉ薄膜トランジスタ１００ａと絶縁基板１０１とを接着剤を用いて貼り合わせてもよい。
第二接合工程により充分な接合強度が得られた後に、中間基板６００に捩じれ又は横滑りの応力を加えると、図１－２（ｆ）に示すように、分離構造６０５を境に中間基板６００の一部を剥離することができる。（中間基板分離工程）
続いて、図１－３（ｇ）に示すように、剥離されて単結晶Ｓｉデバイス上に残った柱状Ｓｉの一部と、熱酸化膜６０２とをエッチング除去した後、全面にＳｉＨ４とＮ２Ｏとの混合ガス、又は、ＴＥＯＳとＯ２との混合ガスを用いたプラズマＣＶＤによって、膜厚略３００ｎｍのＳｉＯ２膜からなる層間平坦化膜１０７を堆積する。
そして、図１－３（ｈ）に示すように、コンタクトホールを開口し、Ａｌ－Ｓｉ層の堆積、パターン化を順次行い、コンタクトホール内及び層間平坦化膜１０７上にＡｌ－Ｓｉ合金を含む金属配線１０４を形成した。
本実施例の半導体装置１００の製造方法では、以上のように、単結晶Ｓｉ薄膜トランジスタ１００ａを、非単結晶Ｓｉ薄膜（多結晶Ｓｉ薄膜）１０１ｂの形成後に形成している。すなわち、非単結晶Ｓｉ薄膜（多結晶Ｓｉ薄膜）１０１ｂが形成された絶縁基板１０１に単結晶Ｓｉ薄膜トランジスタ１００ａが接合される。したがって、絶縁基板１０１の平坦性が保たれた状態で中間基板６００を接合することが好ましいが、絶縁基板１０１の表面に保護膜（例えば、モリブデン（Ｍｏ）膜）を形成し、接合領域の酸化膜をフッ酸等で除去し、その後保護膜を市販のＳＬＡエッチャント等で除去することで、接合不良等の問題の発生を防止できる。
また、本実施例によれば、耐熱性に優れた中間基板６００上にて単結晶Ｓｉ薄膜１０１ａを高温で熱処理できることから、単結晶Ｓｉ薄膜１０１ａ中の欠陥回復やサーマルドナの低減、不活性化したホウ素の活性化が可能となる。その結果、単結晶Ｓｉ薄膜トランジスタ１００ａの特性向上が可能である。より具体的には、単結晶Ｓｉ薄膜トランジスタ１００ａにおけるサブスレッシュホールド特性のスロープを７５ｍＶ／ｄｅｃ以下とすることができ、より詳細には、本実施例では６５～７０ｍＶ／ｄｅｃにすることができた。
更に、耐熱性に優れた中間基板６００上にて単結晶Ｓｉ薄膜１０１ａを充分に熱処理した後に、金属配線１０４ａの形成工程を行うことができ、金属配線１０４ａの材料として低抵抗の金属材料を利用できる。
なお、サブスレッシュホールド特性のスロープ（Ｓ値）は、半導体パラメータアナライザ（例えば、Ａｇｉｌｅｎｔ社製、４１５５Ｃや４１５６Ｃ）を用いて測定することができる。より具体的には、上記装置を用いてドレイン電流のゲート電圧依存を測定し、その値をセミログプロット（片対数プロット）とし、サブスレッシュ部分で接線を引くことによりＳ値を求めた。
また、Ｓ値のスロープ理論限界は、室温では約６０ｍＶ／ｄｅｃであるが、これは局在順位等が存在すると悪化（数値が大きくなる）する。Ｓ値は、近似的に下記式により与えられる。
（ｋＴ／ｑ）ｌｎ１０（１＋Ｃｄ／Ｃｏｘ）
ここでＣｄは空乏層容量、Ｃｏｘはゲート酸化膜容量を示す。
また、本実施例のようなＳＯＩ構造では、Ｃｄは、ほぼ０となり、室温でのＳ値は、６０ｍＶ／ｄｅｃの理想値に近づく（実際には、６５～７５ｍＶ／ｄｅｃ程度）。一方、バルクＳｉではＣｄによりＳ値は大きくなり、８０～１００ｍＶ／ｄｅｃ程度となる。これは、閾値電圧とＯＦＦ状態の電流差が８桁と考えると、０．６５～０．８Ｖが０．５～０．６Ｖでよいことになるため、低電圧でパフォーマンスを落とさない動作が可能となる。
図３は、実施例１の半導体装置の変形例を示す断面模式図である。
単結晶Ｓｉ薄膜トランジスタ１００ａは、単結晶Ｓｉ薄膜１０１ａよりも絶縁基板１０１側に積層されたゲート電極１１２ａを更に有してもよい。すなわち、単結晶Ｓｉ薄膜トランジスタ１００ａは、ダブルゲート構造を有してもよい。これにより、各単結晶Ｓｉ薄膜トランジスタ１００ａの閾値をＰＭＯＳとＮＭＯＳとでそれぞれ独立して精密に制御することができる。
ゲート電極１１２ａは、例えば、素子分離工程後に、単結晶Ｓｉ薄膜１０１ａ上にＳｉＯ２膜からなるゲート絶縁膜１１３ａを形成するとともに、ＴｉＮ、多結晶Ｓｉ、シリサイド、ポリサイド等からなる導電膜をパターニングすることによって形成すればよい。このように、ゲート電極１１２ａは、単結晶Ｓｉ薄膜１０１ａのチャネル１０１ａ／Ｃと自己整合していないゲート電極であるが、絶縁基板１０１への転写前にゲート電極１１２ａを形成できるので、ＬＳＩ製造装置を用いて非常に優れたアライメント精度でゲート電極１１２ａを配置することができる。
図６は、実施例１の半導体装置の変形例を示す断面模式図である。図７は、実施例１の半導体装置の変形例を示す模式図であり、（ａ）は、断面図を示し、（ｂ）は、平面図を示す。
ゲート電極１１２ａは、寸法に余裕が有る場合には、図６に示すように、金属配線１０４ａと同じ層から形成されてもよい。これにより、ゲート電極１１２ａを金属配線１０４ａと同一工程により形成することができるので、製造工程の簡略化が可能である。また、ゲート電極１１２ａは、図７（ａ）、（ｂ）に示すように、ゲート電極１０３ａと接続されてもよい。これによれば、ＯＮ状態の閾値電圧（絶対値）が下がり、ＯＦＦ状態の閾値電圧（絶対値）があがるので、単結晶Ｓｉ薄膜トランジスタ１００ａの低電圧での性能が向上し、オフのリーク電流が減少し、より低い電源電圧での動作が可能（性能低下なしに）となる。なお、この場合、ゲート電極１１２ａとゲート電極１０３ａとは、ソース・ドレイン１０１ａ／ＳＤと同様に単結晶Ｓｉ薄膜１０１ａの高濃度不純物領域からなる島状の接続部１１５ａを介して接続される。
図８は、実施例１の半導体装置の変形例を示す断面模式図である。
単結晶Ｓｉ薄膜トランジスタ１００ａは、図８に示すように、低抵抗の金属材料からなる金属配線１０４ａとは別に、平坦化膜１１０上に形成された高耐熱の導電材料からなる高耐熱配線１１６を更に有してもよい。これにより、単結晶Ｓｉ薄膜トランジスタ１００ａ部における配線を多層化とし、集積密度を向上することができる。
高耐熱配線１１６は、図１－１（ａ）に示すように、図１－１（ａ）の単結晶Ｓｉ基板５００の上面、又は更に必要に応じてＳｉＯ２等の絶縁膜を形成した上へのコンタクトホール開口、金属層堆積、パターン化を順次行うことによって形成することができる。高耐熱配線１１６の材料としては、タンタル（Ｔａ）、モリブデン（Ｍｏ）、モリブデンタングステン（ＭｏＷ）等の特性の安定した高融点金属が挙げられるが、ここでは、タングステン（Ｗ）とバリア層としての窒化チタン（ＴｉＮ）との積層体を用いる。なお、この場合、高耐熱配線１１６と金属配線１０４ａとは、ソース・ドレイン１０１ａ／ＳＤと同様に単結晶Ｓｉ薄膜１０１ａの高濃度不純物領域からなる島状の接続部１１５ｂを介して接続される。
また、上述したように、単結晶Ｓｉ薄膜トランジスタ１００ａは、それぞれ互いに独立して、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのいずれかであり、各ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、それぞれ独立したゲート電極１１２ａを有してもよい。
（実施例２）
単結晶歪みＳｉを用いた実施例２の薄膜半導体装置及びその製造方法を、図４－１～図４－５を用いて以下に説明する。図４－１（ａ）～（ｃ）と、図４－２（ｄ）～（ｆ）と、図４－３（ｇ）～（ｉ）と、図４－４（ｊ）～（ｍ）と、図４－５（ｎ）～（ｐ）とは、製造工程における実施例２の半導体装置を示す断面模式図である。
最初に歪みＳｉの構造について図４－１（ａ）を用いて説明する。Ｓｉウエハ（単結晶Ｓｉ基板）５００上にＧｅｘＳｉ１－ｘの傾斜組成を有する膜厚略１μｍの混晶をエピタキシャル成長（エピ成長）させ傾斜層（シリコンゲルマニウム混晶層）２３１を形成するとともに、その上に緩和層（緩和ＧｅＳｉ層）２３２としてＧｅｘＳｉ１－ｘ（シリコンゲルマニウム混晶層）を膜厚略１μｍとなるまで成長させる。これによってディスロケーションの無いＧｅｘＳｉ１－ｘが成長する。更にその上に膜厚略１０～２０ｎｍのＳｉ層をエピ成長させると格子常数の違いにより引っ張り応力がかかった単結晶歪みＳｉ薄膜である歪Ｓｉ層２０１ａが成長する。その上にＬＰＣＶＤ等で膜厚略５０～１００ｎｍのＳｉＯ２膜２１２を成長させ、必要に応じて最終仕上がり膜厚がＳｉＯ２膜２１２と同等のＳｉＯ２膜を形成する。
このようにして、引張り応力又は圧縮応力が与えられた歪Ｓｉ基板５０２を形成する。これにより、（１００）面に引張り応力が与えられたＮＭＯＳトランジスタでは単結晶Ｓｉを含むＮＭＯＳトランジスタに比べてｘ＝０．３付近で略２倍の移動度が得られる。同様に（１１０）面に引っ張り応力が与えられたＰＭＯＳトランジスタ、又は、（１００）面に圧縮応力が与えられたＰＭＯＳトランジスタでは単結晶Ｓｉを含むＰＭＯＳトランジスタに比べて略２倍の移動度が得られる。
なお、歪Ｓｉ層２０１ａがエピ成長された歪Ｓｉ基板５０２の代わりに、ＳｉＣがエピ成長された基板やＧａＮがエピ成長された基板を用いてもよい。
次に、図４－１（ｂ）に示すように、傾斜層２３１及び緩和層２３２内の所定の領域（本実施例では傾斜層２３１）に水素イオンのピーク位置がくるように剥離物質である水素イオンを注入し、水素イオン注入部（剥離層）２２０を形成する。（剥離層形成工程）剥離物質としては、Ｈイオン、Ｈ２イオンの他、希ガスイオン、又は、Hイオンと希ガスイオンとを合わせたものでも良い。
次に、図４－１（ｃ）及び図４－２（ｄ）に示すように、この歪Ｓｉ基板５０２を、実施例１と同様に分離構造６０５及び熱酸化膜（接合層）６０２が設けられた中間基板６００に、それぞれをＳＣ－１溶液等過酸化水素を含む溶液に浸漬する等により表面を活性化（親水化）し、互いに密着させて貼り合わせる。（第一接合工程）より具体的には、歪Ｓｉ基板５０２のＳｉＯ２膜２１２と、中間基板６００の熱酸化膜６０２とを貼り合わせる。中間基板６００と歪Ｓｉ基板５０２とはＶａｎ　ｄｅｒ　Ｗａａｌｓ力、及び水素結合で接合されているが、その後、３００℃で略２時間アニールし接合強度を高め、５８０℃に昇温する。これにより、図４－２（ｅ）に示すように、水素イオン注入部２２０から歪Ｓｉ基板５０２が劈開分離し、歪Ｓｉ層２０１ａを有する中間基板６００ができる。（半導体基板分離工程）
その後、例えばＴＭＡＨ等のアルカリ性溶液で傾斜層２３１及び緩和層２３２をエッチング除去し、単結晶歪Ｓｉ薄膜（単結晶半導体薄膜）である歪Ｓｉ層２０１ａが表面に形成された中間基板６００を得る。（薄膜化工程）
これを、略６５０℃以上（好適には略７００℃以上、より好適には略７５０℃）、例えば、７００～８００℃で略３０分間アニールし、水素濃度低減と、水素イオンの注入によりわずかに生じた欠陥を回復させる。（熱処理工程）これにより、水素原子をＳｉから充分に除去でき、サーマルドナ、格子欠陥等を完全に除くとともに、アクセプタの再活性化が可能となり、トランジスタ特性の再現性の向上と、トランジスタ特性の安定化とが可能となる。
なお、熱処理工程における処理温度は、水素の注入量や中間基板の材質等に合わせて適宜設定すればよいが、あまり高温にしすぎると、歪みＳｉ層２０１ａの緩和が生じ、歪みＳｉ層の効果が低下してしまったり、不純物（特にホウ素）のプロファイルが乱れてしまうため、歪みＳｉ層２０１ａの緩和が生じたり、不純物のプロファイルが乱れない程度、より具体的には、例えば、８５０℃（好適には８２０℃）以下の温度範囲でできるだけ低く設定することが好ましい。一方、アクセプタを再活性化する観点からは、熱処理工程における処理温度は、６５０℃以上の温度範囲でできるだけ高く設定することが好ましい。
その後、図４－２（ｆ）に示すように、歪Ｓｉ層２０１ａ上にＰＥＣＶＤでＴＥＯＳ及び酸素の混合ガスを用いてＳｉＯ２膜を堆積し、ＣＭＰで平坦化を行うことによって、平坦化膜２１０を形成する。（平坦化工程）
その後、歪Ｓｉ層２０１ａが設けられた中間基板６００を所定のサイズに分断し、図４－３（ｇ）に示すように、絶縁性表面を持つ絶縁基板（最終基板）２０１として、ＴＦＴ－ＬＣＤ用として工業的に用いられている、いわゆる高歪点ガラス（例えば、実施例１で用いたガラス基板）を選び、歪Ｓｉ層２０１ａが設けられた中間基板６００と絶縁基板２０１との双方を活性化（親水化）処理した後、所定の位置にアライメントし、室温で密着させて接合する。（第二接合工程）より具体的には、歪Ｓｉ基板５０２の平坦化膜２１０と、絶縁基板２０１とを貼り合わせる。ガラスの場合、表面にＳｉＯ２膜を堆積しなくても親水化は可能で、これらのガラスの一部、すなわちある種のガラスは、良好な接合性に必要な平均表面粗さＲａが０．２～０．３ｎｍ以下の条件を満たす。
このとき、歪Ｓｉ層２０１ａが設けられた中間基板６００と絶縁基板２０１とは、Ｖａｎ　ｄｅｒ　Ｗａａｌｓ力及び水素結合で接合されているが、その後、２００℃～３００℃で略２時間熱処理し、接合強度を上げた後、図４－３（ｈ）に示すように、順次、ＰＥＣＶＤでＳｉＯ２膜からなる層間絶縁膜２０８及びａ－Ｓｉ膜２３３を堆積する。そして、ａ－Ｓｉ膜２３３から水素原子を減らすため５５０℃で脱水素アニールを行い、ＸｅＣｌ等のガスを用いたエキシマレーザーをａ－Ｓｉ膜２３３に照射してａ－Ｓｉ膜２３３を結晶化することによってＰｏｌｙ－Ｓｉ膜２３４を形成する。この略５５０℃での脱水素アニールで、－Ｓｉ－ＯＨ＋－Ｓｉ－ＯＨ→Ｓｉ－Ｏ－Ｓｉ＋Ｈ２Ｏの反応により両基板間の結合を原子同士の強固な結合に変化させる。
このように、最終的には、歪Ｓｉ層２０１ａと絶縁基板２０１とは、ＳｉＯ２－ＳｉＯ２結合（ＳｉＯ２膜及びＳｉＯ２膜同士の結合）、又は、ＳｉＯ２－ガラス結合（ＳｉＯ２膜及びガラスの結合）により接合されることが好ましい。
なお、絶縁基板２０１としては、表面にＳｉＮｘ膜及びＳｉＯ２膜の積層膜、ＳｉＯ２膜の単層膜等で覆い平坦化した金属基板（例えば、ステンレス基板）を用いてもよい。これにより、絶縁基板２０１の耐熱性及び耐衝撃性を向上することができる。また、有機ＥＬディスプレイの場合、絶縁基板２０１の透明性は必須条件とならないので、この形態は、有機ＥＬディスプレイに特に好適である。
また、絶縁基板２０１としては、表面をＳｉＯ２膜で覆い平坦化したプラスチック基板であってもよい。更に、上述の汚染の課題は残るが、絶縁基板２０１としてプラスチック基板を用いるとともに、単結晶Ｓｉ薄膜トランジスタ２００ａ（歪Ｓｉ層２０１ａが設けられた中間基板６００）と絶縁基板２０１とを接着剤を用いて貼り合わせてもよい。
その後、中間基板６００に捩じれ又は横滑りの応力を加えると、図４－３（ｉ）に示すように、分離構造６０５を境に中間基板６００の一部を剥離することができる。（中間基板分離工程）
続いて、図４－４（ｊ）に示すように、剥離されて歪Ｓｉ層２０１ａ上に残った分離構造６０５である柱状Ｓｉの一部をエッチング除去するとともに、図４－４（ｋ）に示すように、ＳｉＯ２膜２１２及び熱酸化膜（接合層）６０２をエッチング除去する。
これにより、歪Ｓｉ層２０１ａの平坦性により優れた面（緩衝層２３１、２３２とは反対側の面）が表面側に配置されたＳＯＩ基板を作製することができる。より具体的には、歪Ｓｉ層２０１ａの平均表面粗さＲａを５ｎｍ以下にすることができる。
なお、本明細書において、平均表面粗さＲａは、算術平均高さ（Ｒａ）であり、原子間力顕微鏡（ＡＭＦ）を用いてＪＩＳ　Ｂ　０６０１により測定できる。また、測定範囲は、例えば、５×５μｍの範囲とすればよい。
また、歪Ｓｉ層２０１ａの膜厚のばらつきを１０％（より好適には、５％）以下にすることができる。
なお、本明細書において、単結晶半導体薄膜の膜厚のばらつきは、単結晶半導体薄膜の断面のＴＥＭ観測、又は、光干渉式反射率測定法（例えば、東朋テクノロジー社製、ナノスペック６５００Ａ）により測定される。
次に、図４－４（ｋ）に示すように、Ｐｏｌｙ－Ｓｉ膜２３４及び歪Ｓｉ層２０１ａを島状にエッチングした後、図４－４（ｌ）に示すように、ＳｉＯ２膜からなるゲート絶縁膜（ゲート酸化膜）２０２を堆積するとともに、図４－４（ｍ）に示すように、ゲート電極２０３をパターン形成する。
その後、通常の多結晶Ｓｉ　ＴＦＴと同様のプロセスにより、不純物イオンの注入工程（リン及びホウ素のイオン注入を含む、図４－５（ｎ））と、不純物イオンの活性化工程と、層間絶縁膜２０９の形成工程（図４－５（ｏ））と、コンタクトホールの開口及び金属配線２０４の形成工程（図４－５（ｐ））とを経て、歪Ｓｉ層２０１ａを含む単結晶Ｓｉ薄膜トランジスタ２００ａと、Ｐｏｌｙ－Ｓｉ膜２３４を含む非単結晶Ｓｉ薄膜トランジスタ２００ｂとを形成することができる。
本実施例によれば、耐熱性に優れた中間基板６００上にて歪Ｓｉ層２０１ａを高温で熱処理できることから、歪Ｓｉ層２０１ａ中の欠陥回復やサーマルドナの低減、不活性化したホウ素の活性化が可能となる。その結果、歪Ｓｉ層２０１ａを含む単結晶Ｓｉ薄膜トランジスタ２００ａの特性向上が可能である。
また、中間基板６００上への第一の転写の後、最終基板である絶縁基板２０１上への第二の転写を行うことができるので、平坦性に劣る剥離層２２０や緩衝層２３１、２３２が形成された側の歪Ｓｉ層２０１ａの面を絶縁基板２０１側に配置し、歪Ｓｉ層２０１ａの平坦性により優れた面を絶縁基板２０１の反対側に配置することができる。すなわち、表面が非常に平坦である歪Ｓｉ層２０１ａを絶縁基板２０１上に形成することができる。その結果、歪Ｓｉ層２０１ａを含む単結晶Ｓｉ薄膜トランジスタ２００ａの特性の更なる向上が可能である。
更に、耐熱性に優れた中間基板６００上にて歪Ｓｉ層２０１ａを充分に熱処理した後に、金属配線２０４の形成工程を行うことができ、金属配線２０４の材料として低抵抗の金属材料（例えば、Ａｌ系合金やＣｕ）を利用できる。
なお、歪Ｓｉ層２０１ａには、中間基板６００に接合される前に、デバイス構造又はその一部が作り込まれていてもよい。この場合、実施例１と同様に、歪Ｓｉ層２０１ａにデバイス構造又はその一部を作り込めばよい。
（実施例３）
単結晶Ｓｉを用いた実施例３の薄膜半導体装置及びその製造方法を、図５－１～図５－５を用いて以下に説明する。図５－１（ａ）及び（ｂ）と、図５－２（ｃ）～（ｅ）と、図５－３（ｆ）～（ｈ）と、図５－４（ｉ）～（ｌ）と、図５－５（ｍ）～（ｏ）とは、製造工程における実施例３の半導体装置を示す断面模式図である。
最初にＳｉウエハ（単結晶Ｓｉ基板）５００表面に例えば膜厚５０ｎｍの熱酸化膜３１１を形成する。
次に、図５－１（ａ）に示すように、所定の深さに水素イオンのピーク位置がくるようにエネルギーを調節し、単結晶Ｓｉ層に剥離物質である水素イオンを注入し、水素イオン注入部（剥離層）３２０を形成する。（剥離層形成工程）剥離物質としては、Ｈイオン、Ｈ２イオンの他、希ガスイオン、又は、Ｈ２イオンと希ガスイオンとを合わせたものでも良い。
次に、図５－１（ｂ）及び図５－２（ｃ）に示すように、これを、実施例１と同様に分離構造６０５及び熱酸化膜（接合層）６０２が設けられた中間基板６００に、それぞれをＳＣ－１溶液等過酸化水素を含む溶液に浸漬する等により表面を活性化（親水化）し、互いに密着させて貼り合わせる。（第一接合工程）より具体的には、単結晶Ｓｉ基板５００の熱酸化膜３１１と、中間基板６００の熱酸化膜６０２とを貼り合わせる。中間基板６００と単結晶Ｓｉ基板５００とはＶａｎ　ｄｅｒ　Ｗａａｌｓ力、及び水素結合で接合されているが、その後、３００℃で略２時間アニールし接合強度を高め、５８０℃に昇温する。これにより、図５－２（ｄ）に示すように、水素イオン注入部３２０から単結晶Ｓｉ基板５００が劈開分離し、単結晶Ｓｉ層３３５を有する中間基板６００ができる。（半導体基板分離工程）
その後、単結晶Ｓｉ層３３５をエッチング又はＣＭＰにより研磨し、所定の膜厚の単結晶Ｓｉ薄膜３０１ａが表面に形成された中間基板を得る。（薄膜化工程）
これを、略６５０℃以上（好適には略７００℃以上、より好適には略７５０℃）、例えば、７００～８００℃で略３０分間アニールし、水素濃度低減と、水素イオンの注入によりわずかに生じた欠陥を回復させる。（熱処理工程）これにより、水素原子をＳｉから充分に除去でき、サーマルドナ、格子欠陥等を完全に除くとともに、アクセプタの再活性化が可能となり、トランジスタ特性の再現性の向上と、トランジスタ特性の安定化とが可能となる。
なお、熱処理工程における処理温度は、水素の注入量や中間基板の材質等に合わせて適宜設定すればよいが、あまり高温にしすぎると、不純物（特にホウ素）のプロファイルが乱れてしまうため、不純物のプロファイルが乱れない程度、より具体的には、例えば、８５０℃（好適には８２０℃）以下の温度範囲でできるだけ低く設定することが好ましい。一方、アクセプタを再活性化する観点からは、熱処理工程における処理温度は、６５０℃以上の温度範囲でできるだけ高く設定することが好ましい。
その後、図５－２（ｅ）に示すように、単結晶Ｓｉ薄膜３０１ａ上にＰＥＣＶＤでＴＥＯＳ及び酸素の混合ガスを用いてＳｉＯ２膜を堆積し、ＣＭＰで平坦化を行うことによって、平坦化膜３１０を形成する。（平坦化工程）なお、平坦化膜３１０は、単結晶Ｓｉ薄膜３０１ａの熱酸化膜であってもよいし、ＬＰＣＶＤによる酸化膜であってもよい。また、最初の単結晶Ｓｉ薄膜３０１ａの表面が充分な平坦性を有し、かつ熱酸化膜を形成する場合には、酸化後の平坦化、すなわち熱酸化膜の平坦化は行ってもよいし、行わなくてもよい。
その後、単結晶Ｓｉ薄膜３０１ａが設けられた中間基板６００を所定のサイズに分断し、図５－３（ｆ）に示すように、絶縁性表面を持つ絶縁基板（最終基板）３０１として、ＴＦＴ－ＬＣＤ用として工業的に用いられている、いわゆる高歪み点ガラス（例えば、実施例１で用いたガラス基板）を選び、単結晶Ｓｉ薄膜３０１ａが設けられた中間基板６００と絶縁基板３０１との双方を活性化（親水化）処理した後、所定の位置にアライメントし、室温で密着させて接合する。（第二接合工程）より具体的には、単結晶Ｓｉ基板５００の平坦化膜３１０と、絶縁基板３０１とを貼り合わせる。ガラスの場合、表面にＳｉＯ２膜を堆積しなくても親水化は可能で、これらのガラスの一部、すなわちある種のガラスは、良好な接合性に必要な平均表面粗さＲａが０．２～０．３ｎｍ以下の条件を満たす。
このとき、単結晶Ｓｉ薄膜３０１ａが設けられた中間基板６００と絶縁基板３０１とは、Ｖａｎ　ｄｅｒ　Ｗａａｌｓ力及び水素結合で接合されているが、その後、２００℃～３００℃で略２時間熱処理し、接合強度を上げた後、図５－３（ｈ）に示すように、順次、ＰＥＣＶＤでＳｉＯ２膜からなる層間絶縁膜３０８及びａ－Ｓｉ膜３３３を堆積する。そして、ａ－Ｓｉ膜３３３から水素原子を減らすため５５０℃で脱水素アニールを行い、ＸｅＣｌ等のガスを用いたエキシマレーザーをａ－Ｓｉ膜３３３に照射してａ－Ｓｉ膜３３３を結晶化することによってＰｏｌｙ－Ｓｉ膜３３４を形成する。この略５５０℃での脱水素アニールで、－Ｓｉ－ＯＨ＋－Ｓｉ－ＯＨ→Ｓｉ－Ｏ－Ｓｉ＋Ｈ２Ｏの反応により両基板間の結合を原子同士の強固な結合に変化させる。
このように、最終的には、単結晶Ｓｉ薄膜３０１ａ（単結晶Ｓｉ層３３５が薄膜化された層）と絶縁基板３０１とは、ＳｉＯ２－ＳｉＯ２結合（ＳｉＯ２膜及びＳｉＯ２膜同士の結合）、又は、ＳｉＯ２－ガラス結合（ＳｉＯ２膜及びガラスの結合）により接合されることが好ましい。
なお、絶縁基板３０１としては、表面にＳｉＮｘ膜及びＳｉＯ２膜の積層膜、ＳｉＯ２膜の単層膜等で覆い平坦化した金属基板（例えば、ステンレス基板）を用いてもよい。これにより、絶縁基板３０１の耐熱性及び耐衝撃性を向上することができる。また、有機ＥＬディスプレイの場合、絶縁基板３０１の透明性は必須条件とならないので、この形態は、有機ＥＬディスプレイに特に好適である。
また、絶縁基板３０１としては、表面をＳｉＯ２膜で覆い平坦化したプラスチック基板であってもよい。更に、上述の汚染の課題は残るが、絶縁基板３０１としてプラスチック基板を用いるとともに、単結晶Ｓｉ薄膜トランジスタ３００ａ（単結晶Ｓｉ基板５００）と絶縁基板３０１とを接着剤を用いて貼り合わせてもよい。
その後、中間基板６００に捩じれ又は横滑りの応力を加えると、図５－３（ｈ）に示すように、分離構造６０５を境に中間基板６００の一部を剥離することができる。（中間基板分離工程）
続いて、図５－４（ｉ）に示すように、剥離されて単結晶Ｓｉ薄膜３０１ａ上に残った分離構造６０５である柱状Ｓｉの一部をエッチング除去するとともに、図５－４（ｊ）に示すように、ＳｉＯ２膜３１２及び熱酸化膜（接合層）６０２をエッチング除去する。
これにより、単結晶Ｓｉ薄膜３０１ａの平坦性により優れた面（水素イオン注入部３２０とは反対側の面）が表面側に配置されたＳＯＩ基板を作製することができる。より具体的には、単結晶Ｓｉ薄膜３０１ａの平均表面粗さを５ｎｍ以下にすることができる。
また、単結晶Ｓｉ薄膜３０１ａの膜厚のばらつきを１０％（より好適には、５％）以下にすることができる。
次に、図５－４（ｊ）に示すように、Ｐｏｌｙ－Ｓｉ膜３３４及び単結晶Ｓｉ薄膜３０１ａを島状にエッチングした後、図５－４（ｋ）に示すように、ＳｉＯ２膜からなるゲート絶縁膜（ゲート酸化膜）３０２を堆積するとともに、図５－４（ｌ）に示すように、ゲート電極３０３をパターン形成する。
その後、通常の多結晶Ｓｉ　ＴＦＴと同様のプロセスにより、不純物イオン（リン及びホウ素）の注入工程（図５－５（ｍ））と、不純物イオンの活性化工程と、層間絶縁膜３０９の形成工程（図５－５（ｎ））と、コンタクトホールの開口及び金属配線３０４の形成工程（図５－５（ｏ））とを経て、単結晶Ｓｉ薄膜３０１ａを含む単結晶Ｓｉ薄膜トランジスタ３００ａと、Ｐｏｌｙ－Ｓｉ膜３３４を含む非単結晶Ｓｉ薄膜トランジスタ３００ｂとを形成することができる。
本実施例によれば、耐熱性に優れた中間基板６００上にて単結晶Ｓｉ薄膜３０１ａを高温で熱処理できることから、単結晶Ｓｉ薄膜３０１ａ中の欠陥回復やサーマルドナの低減、不活性化したホウ素の活性化が可能となる。その結果、単結晶Ｓｉ薄膜３０１ａを含む単結晶Ｓｉ薄膜トランジスタ３００ａの特性向上が可能である。
また、中間基板６００上への第一の転写の後、最終基板である絶縁基板３０１上への第二の転写を行うことができるので、平坦性に劣る剥離層３２０が形成された側の単結晶Ｓｉ薄膜３０１ａの面を絶縁基板３０１側に配置し、単結晶Ｓｉ薄膜３０１ａの平坦性により優れた面を絶縁基板３０１の反対側に配置することができる。すなわち、表面が非常に平坦である単結晶Ｓｉ薄膜３０１ａを絶縁基板３０１上に形成することができる。その結果、単結晶Ｓｉ薄膜３０１ａを含む単結晶Ｓｉ薄膜トランジスタ３００ａの特性の更なる向上が可能である。
更に、耐熱性に優れた中間基板６００上にて単結晶Ｓｉ薄膜３０１ａを充分に熱処理した後に、金属配線３０４の形成工程を行うことができ、金属配線３０４の材料として低抵抗の金属材料（例えば、Ａｌ系合金やＣｕ）を利用できる。
図９（ａ）～（ｃ）、１０は、実施例２及び３の変形例を示す平面模式図である。
なお、実施例２及び３は、チップ状のＳｉを部分的に最終基板である絶縁基板にトランスファする場合に特に限定されず、例えば、平面視円形状のＳｉウエハ５００（中間基板６００）を平面視略矩形状に四角く切り出した後（図９（ａ）及び（ｂ））、図９（ｃ）に示すように、大型のガラス基板７０１上に四角くカットされたＳｉウエハ５００（中間基板６００）が敷き詰められた場合であっても良く、これにより、表示装置の表示特性のバラツキの発生を抑制することができ、特に有機ＥＬディスプレイ等の電流駆動型デバイスにおいて顕著な表示均一性の向上効果が得られる。また、四角くカットされたＳｉウエハ５００（中間基板６００）の間には、図９（ｃ）に示すように隙間がなくてもよいし、図１０に示すように隙間があってもよい。
本願は、２００７年１２月２７日に出願された日本国特許出願２００７－３３７９２２号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。
（ａ）～（ｄ）は、製造工程における実施例１の半導体装置を示す断面模式図である。 （ｅ）及び（ｆ）は、製造工程における実施例１の半導体装置を示す断面模式図である。 （ｇ）及び（ｈ）は、製造工程における実施例１の半導体装置を示す断面模式図である。 製造工程における実施例１の中間基板を示す模式図であり、（ａ）は、平面図を示し、（ｂ）は、（ａ）中のＸ１－Ｘ２線における断面図を示す。 製造工程における実施例１の中間基板を示す模式図であり、（ａ）は、平面図を示し、（ｂ）は、（ａ）中のＹ１－Ｙ２線における断面図を示す。 実施例１の中間基板の変形例を示す模式図であり、（ａ）は、平面図を示し、（ｂ）は、（ａ）中のＺ１－Ｚ２線における断面図を示す。 実施例１の半導体装置の変形例を示す断面模式図である。 （ａ）～（ｃ）は、製造工程における実施例２の半導体装置を示す断面模式図である。 （ｄ）～（ｆ）は、製造工程における実施例２の半導体装置を示す断面模式図である。 （ｇ）～（ｉ）は、製造工程における実施例２の半導体装置を示す断面模式図である。 （ｊ）～（ｍ）は、製造工程における実施例２の半導体装置を示す断面模式図である。 （ｎ）～（ｐ）は、製造工程における実施例２の半導体装置を示す断面模式図である。 （ａ）及び（ｂ）は、製造工程における実施例３の半導体装置を示す断面模式図である。 （ｃ）～（ｅ）は、製造工程における実施例３の半導体装置を示す断面模式図である。 （ｆ）～（ｈ）は、製造工程における実施例３の半導体装置を示す断面模式図である。 （ｉ）～（ｌ）は、製造工程における実施例３の半導体装置を示す断面模式図である。 （ｍ）～（ｏ）は、製造工程における実施例３の半導体装置を示す断面模式図である。 実施例１の半導体装置の変形例を示す断面模式図である。 実施例１の半導体装置の変形例を示す模式図であり、（ａ）は、断面図を示し、（ｂ）は、平面図を示す。 実施例１の半導体装置の変形例を示す断面模式図である。 （ａ）～（ｃ）は、実施例２及び３の変形例を示す平面模式図である。 実施例２及び３の変形例を示す平面模式図である。
符号の説明
１００：半導体装置
１００ａ、２００ａ、３００ａ：単結晶Ｓｉ薄膜トランジスタ
１００ｂ、２００ｂ、３００ｂ：非単結晶Ｓｉ薄膜トランジスタ
１０１、２０１、３０１：絶縁基板
１０１ａ、３０１ａ：単結晶Ｓｉ薄膜
１０１ａ／Ｃ：チャネル
１０１ａ／ＳＤ：ソース・ドレイン
１０１ａ／ＬＤＤ：ＬＤＤ領域
１０１ｂ：非単結晶Ｓｉ薄膜
１０２ａ、１１３ａ、１０２ｂ、２０２、３０２：ゲート絶縁膜（ゲート酸化膜）
１０３ａ、１１２ａ、１０３ｂ、２０３、３０３：ゲート電極
１０４、１０４ａ、２０４、３０４：金属配線
１０５ａ：コンタクト部
１０６ａ：ＬＯＣＯＳ酸化膜
１０７：層間平坦化膜
１０８ａ、１０８ｂ、１０９ｂ、２０８、２０９、３０８、３０９：層間絶縁膜
１１０、１１１、２１０、３１０：平坦化膜
１１４：サイドウォール
１１５ａ、１１５ｂ：接続部
１１６：高耐熱配線
２０１ａ：歪Ｓｉ層
２１２、３１２：ＳｉＯ２膜
１２０、２２０、３２０：水素イオン注入部（剥離層）
２３１：傾斜層
２３２：緩和層
２３３、３３３：ａ－Ｓｉ膜
２３４、３３４：Ｐｏｌｙ－Ｓｉ膜
３３５：単結晶Ｓｉ層
５００：単結晶Ｓｉ基板（Ｓｉウエハ）
５０２：歪Ｓｉ基板
６００：中間基板
６０１：Ｓｉウエハ
３１１、６０２：熱酸化膜（接合層）
６０３：開口
６０４：柱状の構造
６０５：分離構造
６０６：壁状の構造
７０１：ガラス基板

Claims (54)

  1. 絶縁基板上に、単結晶半導体薄膜を含む複数の単結晶半導体素子を備える半導体装置の製造方法であって、
    該製造方法は、該複数の単結晶半導体素子の少なくとも一部が形成され、かつ該絶縁基板よりも耐熱温度が高い中間基板に接合された該単結晶半導体薄膜を６５０℃以上で熱処理する熱処理工程を含むことを特徴とする半導体装置の製造方法。
  2. 前記半導体装置の製造方法は、前記複数の単結晶半導体素子の少なくとも一部が形成されるとともに、水素イオン及び希ガスイオンの少なくとも一方を含む剥離物質が注入された剥離層を有する半導体基板を前記絶縁基板よりも耐熱温度が高い前記中間基板に接合する第一接合工程と、
    熱処理により、前記中間基板に接合された該半導体基板を該剥離層にそって劈開分離する半導体基板分離工程と、
    劈開分離され、かつ前記中間基板に接合された該半導体基板を薄膜化して前記単結晶半導体薄膜を形成するとともに、各単結晶半導体素子間を分離する素子分離工程とを更に含み、
    前記熱処理工程は、該素子分離工程後に、前記単結晶半導体薄膜及び前記中間基板を６５０℃以上で熱処理することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記半導体装置の製造方法は、前記複数の単結晶半導体素子の少なくとも一部が形成された半導体基板の前記複数の単結晶半導体素子側の面に第一平坦化層を形成する第一平坦化工程と、
    該第一平坦化層を介して、水素イオン及び希ガスイオンの少なくとも一方を含む剥離物質を該半導体基板の所定の深さに注入することによって剥離層を形成する剥離層形成工程と、
    該剥離物質が注入された該半導体基板の該第一平坦化層を前記中間基板に接合する第一接合工程と、
    熱処理により、前記中間基板に接合された該半導体基板を該剥離層にそって劈開分離する半導体基板分離工程と、
    劈開分離され、かつ前記中間基板に接合された該半導体基板を薄膜化して前記単結晶半導体薄膜を形成するとともに、各単結晶半導体素子間を分離する素子分離工程と、
    該素子分離工程後に、前記単結晶半導体薄膜の前記中間基板とは反対側の面に第二平坦化層を形成する第二平坦化工程と、
    該第二平坦化層及び前記絶縁基板を接合する第二接合工程とを更に含み、
    前記熱処理工程は、該素子分離工程後であり、かつ該第二平坦化工程前又は後に、前記単結晶半導体薄膜及び前記中間基板を６５０℃以上で熱処理することを特徴とする請求項１又は２記載の半導体装置の製造方法。
  4. 前記中間基板は、所定の深さに形成された分離のための分離層を有することを特徴とする請求項１～３のいずれかに記載の半導体装置の製造方法。
  5. 前記中間基板は、複数の領域が部分的に開口された接合層を表面に有し、
    前記分離層は、該接合層の複数の開口から前記中間基板の一部がエッチング除去された構造を有することを特徴とする請求項４記載の半導体装置の製造方法。
  6. 前記分離層は、ゲルマニウムとシリコンとの合金層であることを特徴とする請求項４記載の半導体装置の製造方法。
  7. 前記半導体装置の製造方法は、前記中間基板を前記分離層にそって劈開分離する中間基板分離工程を更に含むことを特徴とする請求項４～６のいずれかに記載の半導体装置の製造方法。
  8. 前記単結晶半導体薄膜は、歪みシリコンを含むことを特徴とする請求項１～７のいずれかに記載の半導体装置の製造方法。
  9. 絶縁基板上に単結晶半導体薄膜を備える単結晶半導体薄膜付き基板の製造方法であって、
    該製造方法は、該絶縁基板よりも耐熱温度が高い中間基板に接合された該単結晶半導体薄膜を６５０℃以上で熱処理する工程を含むことを特徴とする単結晶半導体薄膜付き基板の製造方法。
  10. 前記単結晶半導体薄膜付き基板の製造方法は、水素イオン及び希ガスイオンの少なくとも一方を含む剥離物質が注入された剥離層を有する半導体基板を前記絶縁基板よりも耐熱温度が高い前記中間基板に接合する第一接合工程と、
    熱処理により、前記中間基板に接合された該半導体基板を剥離層にそって劈開分離する半導体基板分離工程と、
    劈開分離され、かつ前記中間基板に接合された該半導体基板を薄膜化して前記単結晶半導体薄膜を形成する薄膜化工程とを更に含み、
    前記熱処理工程は、該薄膜化工程後に、前記単結晶半導体薄膜及び前記中間基板を６５０℃以上で熱処理することを特徴とする請求項９記載の単結晶半導体薄膜付き基板の製造方法。
  11. 前記単結晶半導体薄膜付き基板の製造方法は、水素イオン及び希ガスイオンの少なくとも一方を含む剥離物質を半導体基板の所定の深さに注入することによって剥離層を形成する剥離層形成工程と、
    該剥離物質が注入された該半導体基板を前記中間基板に接合する第一接合工程と、
    熱処理により、前記中間基板に接合された該半導体基板を該剥離層にそって劈開分離する半導体基板分離工程と、
    劈開分離され、かつ前記中間基板に接合された該半導体薄膜を更に薄膜化して前記単結晶半導体薄膜を形成する薄膜化工程と、
    該薄膜化工程後に、前記単結晶半導体薄膜の該中間基板とは反対側の面を平坦化する平坦化工程と、
    該平坦化層及び前記絶縁基板を接合する第二接合工程とを更に含み、
    前記熱処理工程は、該薄膜化工程後であり、かつ平坦化工程前又は後に、前記単結晶半導体薄膜及び前記中間基板を６５０℃以上で熱処理することを特徴とする請求項９又は１０記載の単結晶半導体薄膜付き基板の製造方法。
  12. 前記中間基板は、所定の深さに形成された分離のための分離層を有することを特徴とする請求項９～１１のいずれかに記載の単結晶半導体薄膜付き基板の製造方法。
  13. 前記中間基板は、複数の領域が部分的に開口された接合層を表面に有し、
    前記分離層は、該接合層の複数の開口から前記中間基板の一部がエッチング除去された構造を有することを特徴とする請求項１２記載の単結晶半導体薄膜付き基板の製造方法。
  14. 前記分離層は、ゲルマニウムとシリコンとの合金層であることを特徴とする請求項１２記載の単結晶半導体薄膜付き基板の製造方法。
  15. 前記単結晶半導体薄膜付き基板の製造方法は、前記中間基板を前記分離層にそって劈開分離する中間基板分離工程を更に含むことを特徴とする請求項１２～１４のいずれかに記載の単結晶半導体薄膜付き基板の製造方法。
  16. 請求項９～１５のいずれかに記載の単結晶半導体薄膜付き基板の製造方法により作製された単結晶半導体薄膜付き基板を用いて形成された複数の単結晶半導体素子を備えることを特徴とする半導体装置。
  17. 絶縁基板上に、単結晶半導体薄膜を含む複数の単結晶半導体素子を備える半導体装置であって、
    該絶縁基板は、耐熱温度が６００℃以下であり、
    該複数の単結晶半導体素子は、該単結晶半導体薄膜のチャネルと自己整合している第一ゲート電極及び該単結晶半導体薄膜のＬＤＤ領域と自己整合しているサイドウォールと、ゲート絶縁膜と、該単結晶半導体薄膜とが積層されたＭＯＳトランジスタであり、
    該第一ゲート電極及び該サイドウォールは、該単結晶半導体薄膜よりも上層に配置されることを特徴とする半導体装置。
  18. 前記単結晶半導体薄膜中のアクセプタの活性化率は、５０％以上であることを特徴とする請求項１７記載の半導体装置。
  19. 前記絶縁基板は、歪点が８００℃以下の基板であることを特徴とする請求項１７又は１８記載の半導体装置。
  20. 前記絶縁基板は、ガラス基板であることを特徴とする請求項１７～１９のいずれかに記載の半導体装置。
  21. 前記絶縁基板は、表面に絶縁層を有する金属基板であることを特徴とする請求項１７又は１８のいずれかに記載の半導体装置。
  22. 前記絶縁基板は、表面に絶縁層を有する樹脂基板であることを特徴とする請求項１７又は１８のいずれかに記載の半導体装置。
  23. 前記絶縁基板は、樹脂基板であることを特徴とする請求項１７又は１８のいずれかに記載の半導体装置。
  24. 前記複数の単結晶半導体素子は、前記絶縁基板と樹脂接着剤により接合されることを特徴とする請求項２３記載の半導体装置。
  25. 前記複数の単結晶半導体素子のサブスレッシュホールド特性のスロープは、７５ｍＶ／ｄｅｃ以下であることを特徴とする請求項１７～２４のいずれかに記載の半導体装置。
  26. 前記半導体装置は、前記絶縁基板上に、非単結晶半導体薄膜を含む複数の非単結晶半導体素子を更に備えることを特徴とする請求項１７～２５のいずれかに記載の半導体装置。
  27. 前記複数の単結晶半導体素子は、前記単結晶半導体薄膜よりも前記絶縁基板側に形成された第二ゲート電極を更に有することを特徴とする請求項１７～２６のいずれかに記載の半導体装置。
  28. 前記複数の単結晶半導体素子は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含み、
    該ＰＭＯＳトランジスタ及び該ＮＭＯＳトランジスタは、それぞれ独立した前記第二ゲート電極を有することを特徴とする請求項２７記載の半導体装置。
  29. 前記第二ゲート電極は、前記単結晶半導体薄膜の前記チャネルと自己整合していないことを特徴とする請求項２７又は２８記載の半導体装置。
  30. 前記複数の単結晶半導体素子は、前記単結晶半導体薄膜よりも前記絶縁基板側に形成された配線を更に有し、
    前記第二ゲート電極は、該配線と同一層に位置することを特徴とする請求項２７～２９のいずれかに記載の半導体装置。
  31. 前記第二ゲート電極は、前記第一ゲート電極と接続されることを特徴とする請求項２７～３０のいずれかに記載の半導体装置。
  32. 前記絶縁基板及び前記複数の単結晶半導体素子の接合界面は、ＳｉＯ２－ＳｉＯ２結合、又は、ＳｉＯ２－ガラス結合を含むことを特徴とする請求項１７～３１のいずれかに記載の半導体装置。
  33. 前記単結晶半導体薄膜は、歪みシリコンを含むことを特徴とする請求項１７～３２のいずれかに記載の半導体装置。
  34. 前記複数の単結晶半導体素子は、ＰＭＯＳトランジスタを含み、
    該ＰＭＯＳトランジスタは、歪みシリコン膜の面方位が（１００）であり、かつ圧縮応力を有することを特徴とする請求項１７～３３のいずれかに記載の半導体装置。
  35. 前記複数の単結晶半導体素子は、ＮＭＯＳトランジスタを含み、
    該ＮＭＯＳトランジスタは、引張り応力を有することを特徴とする請求項１７～３４のいずれかに記載の半導体装置。
  36. 前記単結晶半導体薄膜は、ゲルマニウム、炭化シリコン及び窒化ガリウムからなる群より選ばれる少なくとも一つの半導体を含むことを特徴とする請求項１７～３２のいずれかに記載の半導体装置。
  37. 前記絶縁基板は、前記複数の単結晶半導体素子の配置領域よりも大きいことを特徴とする請求項１７～３６のいずれかに記載の半導体装置。
  38. 前記半導体装置は、前記単結晶半導体薄膜よりも前記絶縁基板側に低抵抗の金属材料を含む第一配線を備えることを特徴とする請求項１７～３７のいずれかに記載の半導体装置。
  39. 前記半導体装置は、前記単結晶半導体薄膜よりも上層に配置され、かつ前記単結晶半導体薄膜の少なくとも一部に接触する耐熱温度が６５０℃以上の金属材料を含む第二配線を備えることを特徴とする請求項３８記載の半導体装置。
  40. 絶縁基板上に単結晶半導体薄膜を備える単結晶半導体薄膜付き基板であって、
    該絶縁基板は、耐熱温度が６００℃以下であり、
    該単結晶半導体薄膜の平均表面粗さＲａは、５ｎｍ以下であることを特徴とする単結晶半導体薄膜付き基板。
  41. 前記単結晶半導体薄膜の膜厚のばらつきは、１０％以下であることを特徴とする請求項４０記載の単結晶半導体薄膜付き基板。
  42. 前記絶縁基板は、歪点が８００℃以下であることを特徴とする請求項４０又は４１記載の単結晶半導体薄膜付き基板。
  43. 前記絶縁基板は、ガラス基板であることを特徴とする請求項４０～４２のいずれかに記載の単結晶半導体薄膜付き基板。
  44. 前記絶縁基板は、表面に絶縁層を有する金属基板であることを特徴とする請求項４０又は４１のいずれかに記載の単結晶半導体薄膜付き基板。
  45. 前記絶縁基板は、表面に絶縁層を有する樹脂基板であることを特徴とする請求項４０又は４１のいずれかに記載の単結晶半導体薄膜付き基板。
  46. 前記絶縁基板は、樹脂基板であることを特徴とする請求項４０又は４１のいずれかに記載の単結晶半導体薄膜付き基板。
  47. 前記単結晶半導体薄膜は、前記絶縁基板と樹脂接着剤により接合されることを特徴とする請求項４６記載の単結晶半導体薄膜付き基板。
  48. 前記単結晶半導体薄膜付き基板は、前記絶縁基板上に、非単結晶半導体薄膜を更に備えることを特徴とする請求項４０～４７のいずれかに記載の単結晶半導体薄膜付き基板。
  49. 前記絶縁基板及び前記単結晶半導体薄膜の接合界面は、ＳｉＯ２－ＳｉＯ２結合、又は、ＳｉＯ２－ガラス結合を含むことを特徴とする請求項４０～４８のいずれかに記載の単結晶半導体薄膜付き基板。
  50. 前記単結晶半導体薄膜は、歪みシリコンを含むことを特徴とする請求項４０～４９のいずれかに記載の単結晶半導体薄膜付き基板。
  51. 前記単結晶半導体薄膜は、ゲルマニウム、炭化シリコン及び窒化ガリウムからなる群より選ばれる少なくとも一つの半導体を含むことを特徴とする請求項４０～４９のいずれかに記載の単結晶半導体薄膜付き基板。
  52. 前記絶縁基板は、前記単結晶半導体薄膜よりも大きいことを特徴とする請求項４０～５１のいずれかに記載の単結晶半導体薄膜付き基板。
  53. 前記単結晶半導体薄膜付き基板は、前記単結晶半導体薄膜を複数備え、
    該複数の単結晶半導体薄膜は、前記絶縁基板の面内に島状に敷き詰められることを特徴とする請求項５２記載の単結晶半導体薄膜付き基板。
  54. 請求項４０～５３のいずれかに記載の単結晶半導体薄膜付き基板を用いて形成された複数の単結晶半導体素子を備えることを特徴とする半導体装置。
PCT/JP2008/069159 2007-12-27 2008-10-22 半導体装置、単結晶半導体薄膜付き基板及びそれらの製造方法 WO2009084312A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US12/742,660 US20100244136A1 (en) 2007-12-27 2008-10-22 Semiconductor device, single-crystal semiconductor thin film-including substrate, and production methods thereof
CN2008801159304A CN101855704B (zh) 2007-12-27 2008-10-22 半导体装置、带有单晶半导体薄膜的基板和它们的制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007-337922 2007-12-27
JP2007337922 2007-12-27

Publications (1)

Publication Number Publication Date
WO2009084312A1 true WO2009084312A1 (ja) 2009-07-09

Family

ID=40824035

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2008/069159 WO2009084312A1 (ja) 2007-12-27 2008-10-22 半導体装置、単結晶半導体薄膜付き基板及びそれらの製造方法

Country Status (3)

Country Link
US (1) US20100244136A1 (ja)
CN (2) CN102738216A (ja)
WO (1) WO2009084312A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011036915A1 (ja) * 2009-09-25 2011-03-31 シャープ株式会社 半導体デバイスの製造方法および半導体デバイス
WO2011096265A1 (ja) * 2010-02-04 2011-08-11 シャープ株式会社 転写方法および半導体装置の製造方法並びに半導体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105719573B (zh) * 2014-12-03 2018-02-23 环视先进数字显示无锡有限公司 一种复合led铝基玻璃基面板的制造方法
TWI692859B (zh) * 2015-05-15 2020-05-01 日商新力股份有限公司 固體攝像裝置及其製造方法、以及電子機器
CN105118838B (zh) * 2015-09-22 2017-11-07 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示面板、显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231909A (ja) * 2001-01-31 2002-08-16 Canon Inc 薄膜半導体装置の製造方法
JP2003078117A (ja) * 2001-08-31 2003-03-14 Canon Inc 半導体部材及び半導体装置並びにそれらの製造方法
WO2007111008A1 (ja) * 2006-03-28 2007-10-04 Sharp Kabushiki Kaisha 半導体素子の転写方法及び半導体装置の製造方法並びに半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6093592A (en) * 1996-06-12 2000-07-25 Matsushita Electric Industrial Co., Ltd. Method of manufacturing a semiconductor apparatus having a silicon-on-insulator structure
JP3522482B2 (ja) * 1997-02-24 2004-04-26 三菱住友シリコン株式会社 Ｓｏｉ基板の製造方法
JP4030193B2 (ja) * 1998-07-16 2008-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6274887B1 (en) * 1998-11-02 2001-08-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
US6617644B1 (en) * 1998-11-09 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4831885B2 (ja) * 2001-04-27 2011-12-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003282885A (ja) * 2002-03-26 2003-10-03 Sharp Corp 半導体装置およびその製造方法
US7119365B2 (en) * 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
US7282380B2 (en) * 2004-03-25 2007-10-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7268399B2 (en) * 2004-08-31 2007-09-11 Texas Instruments Incorporated Enhanced PMOS via transverse stress
US7579617B2 (en) * 2005-06-22 2009-08-25 Fujitsu Microelectronics Limited Semiconductor device and production method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231909A (ja) * 2001-01-31 2002-08-16 Canon Inc 薄膜半導体装置の製造方法
JP2003078117A (ja) * 2001-08-31 2003-03-14 Canon Inc 半導体部材及び半導体装置並びにそれらの製造方法
WO2007111008A1 (ja) * 2006-03-28 2007-10-04 Sharp Kabushiki Kaisha 半導体素子の転写方法及び半導体装置の製造方法並びに半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011036915A1 (ja) * 2009-09-25 2011-03-31 シャープ株式会社 半導体デバイスの製造方法および半導体デバイス
WO2011096265A1 (ja) * 2010-02-04 2011-08-11 シャープ株式会社 転写方法および半導体装置の製造方法並びに半導体装置
US8685837B2 (en) 2010-02-04 2014-04-01 Sharp Kabushiki Kaisha Transfer method, method for manufacturing semiconductor device, and semiconductor device

Also Published As

Publication number Publication date
CN101855704A (zh) 2010-10-06
CN102738216A (zh) 2012-10-17
CN101855704B (zh) 2012-07-18
US20100244136A1 (en) 2010-09-30

Similar Documents

Publication Publication Date Title
JP4794810B2 (ja) 半導体装置の製造方法
KR100532557B1 (ko) 반도체 장치 및 그의 제조 방법, ｓｏｉ기판 및 그것을사용하는 표시 장치 및 ｓｏｉ기판의 제조 방법
JP4651924B2 (ja) 薄膜半導体装置および薄膜半導体装置の製造方法
JP4540359B2 (ja) 半導体装置およびその製造方法
KR100643746B1 (ko) 반도체 기판, 반도체 장치, 및 그 제조 방법
WO2009084311A1 (ja) 半導体装置、単結晶半導体薄膜付き基板及びそれらの製造方法
JP4772258B2 (ja) Ｓｏｉ基板の製造方法
JP2004134675A (ja) Ｓｏｉ基板、表示装置およびｓｏｉ基板の製造方法
WO2006117900A1 (ja) 半導体装置の製造方法及び半導体装置
WO2009084312A1 (ja) 半導体装置、単結晶半導体薄膜付き基板及びそれらの製造方法
WO2010109712A1 (ja) 半導体装置用の絶縁基板、及び、半導体装置
JP2004128254A (ja) 半導体装置
JP4219838B2 (ja) 半導体基板の製造方法、並びに半導体装置の製造方法
JP2003078116A (ja) 半導体部材の製造方法及び半導体装置の製造方法
US8207046B2 (en) Method for producing semiconductor device and semiconductor device produced by same method
JP2008060313A (ja) 半導体装置およびその製造方法
JP2004119636A (ja) 半導体装置およびその製造方法
US7402465B2 (en) Method of fabricating single-crystal silicon film and method of fabricating TFT adopting the same
JP2005026472A (ja) 半導体装置の製造方法
EP2226835A1 (en) Semiconductor device and method for manufacturing the same
JP2006229197A (ja) ガラス上の歪シリコン上のｃｍｏｓデバイスの製造方法
US20110278678A1 (en) Semiconductor device and method for manufacturing same
US8354329B2 (en) Semiconductor device manufacturing method, semiconductor device and display apparatus
US20130037816A1 (en) Semiconductor device and manufacturing method thereof
US20100270658A1 (en) Semiconductor device and method for producing same

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200880115930.4

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 08867774

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 12742660

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

NENP Non-entry into the national phase

Ref country code: JP

122 Ep: pct application non-entry in european phase

Ref document number: 08867774

Country of ref document: EP

Kind code of ref document: A1