JP2008060313A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】接合により形成された単結晶半導体層を有する半導体装置において、単結晶半導体層の接合によって生じる表面段差を低減する。
【解決手段】誘電体基板３３に支持された第１および第２の半導体素子１００Ａ、１００Ｂを備える半導体装置２００の製造方法であって、（ｃ）単結晶半導体基板１の第１主面Ｓ１における半導体素子形成領域Ｔ１、Ｔ２に、活性層領域２５Ａ、２５Ｂとをそれぞれ形成する工程と、（ｄ）単結晶半導体基板１に剥離用物質２７を注入することにより、単結晶半導体基板１における素子分離領域１０よりも第２主面Ｓ２の側に剥離層２８を形成する工程と、（ｅ）単結晶半導体基板１における剥離層２８よりも第２主面Ｓ２の側に位置する部分１ｂを、単結晶半導体基板１から剥離することにより、半導体素子形成領域Ｔ１、Ｔ２を含む単結晶半導体層１ａを得る工程と、（ｆ）単結晶半導体層１のエッチングまたは研磨を行う工程とを包含する。
【選択図】図１

Description

本発明は、半導体装置およびそれらの製造方法に関する。
アクティブマトリクス駆動の表示装置では、多数の薄膜トランジスタ（ＴＦＴ）がマトリクス状に配列されたアクティブマトリクス基板が使用される。このようなＴＦＴは、薄膜堆積やフォトリソグラフィーなどの半導体集積回路製造技術と同様の製造技術により、ガラスなどの絶縁基板上に形成される。このようにして形成されるＴＦＴは、使用するシリコン薄膜の結晶性に応じて、非晶質シリコンＴＦＴおよび多結晶シリコンＴＦＴに大別される。一般に、多結晶シリコン膜の電界効果移動度は非晶質シリコン膜の電界効果移動度よりも高いため、多結晶シリコンＴＦＴは、非晶質シリコンＴＦＴよりも高速に動作することが可能である。
高速動作可能な多結晶シリコンＴＦＴは、表示領域におけるスイッチング素子だけではなく、表示領域周辺の駆動回路のＴＦＴにも用いることが可能になる。しかし、ソースドライバ（データドライバ）などの周辺駆動回路を多結晶シリコンＴＦＴによって形成した場合、トランジスタのしきい値をはじめとする種々のＴＦＴ特性にバラツキが生じ、そのことが実用上の問題となっている。特に、周辺駆動回路だけではなく、イメージプロセッサやタイミングコントローラ等のより高度な機能回路を表示部と同一の基板上に集積しようとすると、極めて高いトランジスタ性能が要求されるが、多結晶シリコンＴＦＴの高性能化には限界がある。多結晶シリコン膜には、結晶性の不完全性に起因するギャップ内の局在準位や結晶粒界付近の欠陥が存在しており、これらによって、移動度の低下やＳ係数（サブスレショルド係数）の増大が引き起こされることから、十分なトランジスタ性能を確保できないからである。
そこで、ＴＦＴをさらに高性能化するため、単結晶シリコン膜を活性層（チャネル領域）として用いることが提案されている。このようなＴＦＴは「単結晶シリコンＴＦＴ」と称されている。
特許文献１は、予め形成した単結晶シリコンＴＦＴをガラス基板上に接着剤で貼付けることにより、アクティブマトリクス型液晶表示装置の表示パネルを製造する技術を開示している。
しかしながら、特許文献１の技術では、高性能なデバイスである単結晶シリコンＴＦＴを、ガラス基板上に接着剤で貼り合わせるため、歩留まり及び生産性に劣るという問題がある。また、単結晶シリコンＴＦＴが貼り付けられた後の基板は、接着剤による接合部分を有しているため、耐熱性が低く、ガスを放出しやすいという問題がある。従って、単結晶シリコンＴＦＴが貼付された後の基板に、高品質の無機絶縁膜や他のＴＦＴをさらに形成することはほとんど不可能である。
また、上記の単結晶シリコンＴＦＴを用いてアクティブマトリクス基板を製造する場合、単結晶シリコンＴＦＴアレイを含むデバイスを他の基板に貼り付ける必要があるので、サイズおよびコストの点で限界がある。
一方、絶縁膜上に形成された単結晶シリコン層を有するＳＯＩ（Silicon on Insulator）基板を形成する方法の１つとして、Ｓｍａｒｔ−Ｃｕｔ（ＳＯＩＴＥＣ社の登録商標）法が知られている。Ｓｍａｒｔ−Ｃｕｔ法は、単結晶シリコン層の接合（転写）方法であり、例えば非特許文献１や非特許文献２に記載されている。この方法では、単結晶シリコン基板に水素をイオン注入して水素注入層を形成した後、単結晶シリコン基板と支持基板とを接合して熱処理を行い、単結晶シリコン基板を水素注入層に沿って分離する。このようにして、接着剤を用いることなく、支持基板の絶縁膜上に薄い単結晶シリコン層を接合できる。
Ｓｍａｒｔ−Ｃｕｔ法を利用して、ガラス基板などの絶縁基板上に単結晶シリコン層を接合する方法が、例えば特許文献２に開示されている。この方法では、単結晶シリコン基板に水素を注入した後、陽極接合法により単結晶シリコン基板を支持基板に接合し、熱処理を行って単結晶シリコン基板の一部を剥離する。これにより、支持基板上に極めて薄い単結晶シリコン層を形成できる。この後、支持基板上に形成された単結晶シリコン層を用いてトランジスタを作製している。
特許文献２の方法を用いると、支持基板上に単結晶シリコン層を形成した後、トランジスタが作製されるので、支持基板上に形成された単結晶シリコン層の表面、すなわち水素の注入による剥離面の上に、ゲート酸化膜およびゲート電極を形成する必要がある。しかしながら、単結晶シリコン層の表面では、表面粗さ（表面凹凸）が大きく、また、水素の注入によるダメージのため結晶性も低い。そのため、高品質なゲート酸化膜が形成されず、高性能なトランジスタを形成することは難しい。また、支持基板上に単結晶シリコン層形成後に微細工を行う必要があるため、トランジスタの加工寸法精度は支持基板上での微細加工精度に左右される。
そこで、本出願人は、単結晶シリコン基板上に単結晶シリコンＴＦＴを形成した後、水素注入層を利用して、ガラス基板などの絶縁基板上に単結晶シリコンＴＦＴを転写する方法を提案している（例えば特許文献３）。この方法では、単結晶シリコン基板に予めトランジスタ構造を形成しておくため、水素の注入によるダメージを受けることなく、結晶性に優れた平坦な表面にチャネルを形成できるので、良好なトランジスタ特性が得られる。
特表平７−５０３５５７号公報 特開２００３−２３４４５５号公報 特開２００５−２６４７２号公報 Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ， Ｖｏｌ．３１， Ｎｏ．１４， １９９５， ｐｐ．１２０１−１２０２ Ｊｐｎ．Ｊ．Ａｐｐｌ． Ｐｈｙｓ． Ｖｏｌ．３６ （１９９７） ｐｐ．１６３６−１６４１
アクティブマトリクス基板に集積される駆動回路には、通常、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）が組み込まれている。ＣＭＯＳは、ＰＭＯＳ（P-channel Metal-Oxide Semiconductor）トランジスタおよびＮＭＯＳ（N-channel Metal-Oxide Semiconductor）トランジスタと、これらのＭＯＳトランジスタを電気的に分離する素子分離領域とを備えた構造を有している。
本願発明者らが検討したところ、特許文献３に記載された方法を用いて、絶縁基板上にＣＭＯＳを形成しようとすると、ＣＭＯＳを構成する各トランジスタの単結晶シリコン層の厚さを制御することが難しいという問題があることを見出した。以下に詳しく説明する。
図１０（ａ）〜（ｈ）は、特許文献３に記載された方法を用いて、絶縁基板上にＣＭＯＳを形成するプロセスを説明するための工程断面図である。なお、ここで説明するＣＭＯＳの構成は、特許文献３の図２に示されている構成とは異なっている。これは、特許文献３の図２では素子分離領域が省略されているからである。
まず、図１０（ａ）に示すように、単結晶シリコン基板１０１の表面１０１ｓに、熱酸化膜１０２および窒化珪素膜１０３をこの順で形成する。
次いで、第２のトランジスタ形成領域Ｔ２における単結晶シリコン基板１０１の表面１０１ｓにレジスト層１０４を設けて、窒化珪素膜１０３のうち第１のトランジスタ形成領域Ｔ１に位置する部分を除去する。なお、第１および第２のトランジスタ形成領域Ｔ１、Ｔ２とは、導電型の異なるトランジスタをそれぞれ形成しようとする領域を指す。ここでは、第１のトランジスタ形成領域Ｔ１にはＰＭＯＳトランジスタ、第２のトランジスタ形成領域Ｔ２にはＮＭＯＳトランジスタがそれぞれ形成される。
この後、図１０（ｂ）に示すように、レジスト層１０４をマスクとして、単結晶シリコン基板１０１における第１のトランジスタ形成領域Ｔ１にＮ型のドーパント（例えばリン）１０５を注入する（第１の注入工程）。
レジスト層１０４を除去した後、第２のトランジスタ形成領域Ｔ２の窒化珪素膜１０３をマスクとして、単結晶シリコン基板１０１の表面１０１ｓに対して熱酸化処理を行う。これにより、図１０（ｃ）に示すように、第１のトランジスタ形成領域Ｔ１に酸化膜１０６が形成される。
続いて、窒化珪素膜１０３を除去した後、図１０（ｄ）に示すように、単結晶シリコン基板１０１の第２のトランジスタ形成領域Ｔ２にＰ型のドーパント（例えばボロン）１０７を注入する（第２の注入工程）。図示するように、第２の注入工程では、通常、酸化膜１０６をマスクとして利用する。これにより、フォトグラフィーによってトランジスタ形成領域Ｔ１にレジスト層を設ける必要がなくなり、工程数を低減できるので、製造時間を短縮し、製造コストを抑えることができる。
なお、酸化膜１０６をマスクとして利用すると、第１および第２のトランジスタ形成領域Ｔ１、Ｔ２の間で、単結晶シリコン基板１０１の表面に段差ｄが生じる。段差ｄは、酸化膜１０６の厚さによって変わるが、例えば１００〜２５０ｎｍ程度である。このため、第２のトランジスタ形成領域Ｔ２における単結晶シリコン基板１０１の表面は、第１のトランジスタ形成領域Ｔ１における単結晶シリコン基板１０１の表面よりも高くなる。
熱酸化膜１０２および酸化膜１０６を除去した後、単結晶シリコン基板１０１に対して、酸化雰囲気中で熱処理を行うと、図１０（ｅ）に示すように、単結晶シリコン基板１０１の表面に新たな熱酸化膜１０８が形成されるとともに、第１および第２のトランジスタ形成領域Ｔ１、Ｔ２に注入されたドーパントが拡散し、それぞれ、Ｎ型のウェル領域１０９ｐおよびＰ型のウェル領域１０９ｎが形成される。
次いで、図１０（ｆ）に示すように、第１および第２のトランジスタ形成領域Ｔ１、Ｔ２の間に、例えばＬＯＣＯＳ（Local Oxidation of Silicon）により素子分離領域１１４を形成する。また、第１および第２のトランジスタ形成領域Ｔ１、Ｔ２に、それぞれ、ゲート電極１１５ｐ、１１５ｎなどのトランジスタの構成要素を形成し、ＮＭＯＳおよびＰＭＯＳトランジスタ５００ｐ’、５００ｎ’を得る。なお、本明細書では、配線や電極が未だ形成されていなくても、ソースおよびドレイン領域やチャネル領域を有する半導体層とゲート電極とを備えた構造を「トランジスタ」と称することがある。
ＮＭＯＳおよびＰＭＯＳトランジスタ５００ｐ’、５００ｎ’の形成方法を具体的に説明する。
まず、ＬＯＣＯＳにより素子分離領域１１４を形成した後、第１および第２のトランジスタ形成領域Ｔ１、Ｔ２にゲート酸化膜１１３を形成する。
次いで、第１および第２のトランジスタ形成領域Ｔ１、Ｔ２において、ゲート酸化膜１１３の上に、それぞれゲート電極１１５ｐ、１１５ｎを設ける。この後、これらのゲート電極１１５ｐ、１１５ｎを注入マスクとして、比較的低いドーズで、ウェル領域１０９ｐ、１０９ｎの表面に不純物イオンを注入することにより、低濃度不純物（ＬＤＤ；Lightly doped drain）領域１１８ｐ、１１８ｎを形成する。
続いて、ゲート電極１１５ｐ、１１５ｎの側壁にサイドウォール１１６ｐ、１１６ｎを形成する。サイドウォール１１６ｐ、１１６ｎは、例えばＳｉＯ2膜を単結晶シリコン基板１０１に堆積した後、異方性の高いドライエッチングを行うことによって形成できる。この後、サイドウォール１１６ｐ、１１６ｎおよびゲート電極１１５ｐ、１１５ｎをマスクとして、比較的高いドーズで、ウェル領域１０９ｐ、１０９ｎの表面に不純物イオンを注入することにより、高濃度不純物領域１１７ｐ、１１７ｎを形成する。
単結晶シリコン基板１０１の表面におけるゲート電極１１５ｐ、１１５ｎと重なる部分は、それぞれ、ゲート電極１１５ｐ、１１５ｎに印加される電圧によってチャネルが形成されるチャネル領域１２０ｐ、１２０ｎとなる。チャネル領域１２０ｐ、１２０ｎの高さは、図示するように互いに異なっており、高さの差は上記段差ｄと略等しい。
次に、図１０（ｇ）に示すように、単結晶シリコン基板１０１の上に、ＣＶＤ等により絶縁膜を堆積後、ＣＭＰ等によって平坦化することによりＳｉＯ2など絶縁材料を用いて平坦化膜１２１を形成した後、平坦化膜１２１の上方から単結晶シリコン基板１０１に水素を注入することにより、水素注入層１２２を形成する。図示するように、水素注入層１２２は、トランジスタ５００ｐ’、５００ｎ’のチャネル領域１２０ｐ、１２０ｎよりも深い領域に形成される。
この後、図１０（ｈ）に示すように、単結晶シリコン基板１０１に形成されたトランジスタ５００ｐ’、５００ｎ’を絶縁基板１３０に転写した後、単結晶シリコン層１０１ａの研磨あるいはエッチングを行う。このようにして、ＰＭＯＳトランジスタ５００ｐおよびＮＭＯＳトランジスタ５００ｎを備えた半導体装置６００が得られる。
転写方法を具体的に説明する。まず、単結晶シリコン基板１０１の表面、すなわち平坦化膜１２１の表面と他の絶縁基板（例えばガラス基板）１３０とを接合し、単結晶シリコン基板１０１を４００℃〜６００℃の温度に加熱する。これにより、単結晶シリコン基板１０１のうち水素注入層１２２よりも深い部分１０１ｂが、単結晶シリコン基板１０１から剥離され、単結晶シリコン基板１０１のうち水素注入層１２２よりも浅い部分（単結晶シリコン層）１０１ａが絶縁基板１３０の上に残る。このとき、単結晶シリコン層１０１ａの上に水素注入層１２２の一部が残るため、単結晶シリコン層１０１ａの表面を研磨あるいはエッチングし、水素注入層１２２を除去する。
上述した方法によって得られた半導体装置６００では、トランジスタ５００ｐのチャネル領域１２０ｐが位置する単結晶シリコン層１０１ａの厚さＤｐと、トランジスタ５００ｎのチャネル領域１２０ｎが位置する単結晶シリコン層１０１ａの厚さＤｎとは異なっている。これは、上述したように、各トランジスタ５００ｐ、５００ｎのチャネル領域１２０ｐ、１２０ｎの高さが互いに異なるからである。
トランジスタ５００ｐ、５００ｎにおける単結晶シリコン層１０１ａの厚さＤｐ、Ｄｎは、寄生容量やしきい値、さらにはサブストレッシュ特性などを含むトランジスタの電気特性に大きな影響を与える。従って、ＮＭＯＳおよびＰＭＯＳトランジスタ５００ｐ、５００ｎにおける上記厚さＤｐ、Ｄｎが異なると、電気特性のバランスが悪くなり、高性能な半導体装置が得られない。また、単結晶シリコン層１０１ａの厚さＤｐ、Ｄｎを、それぞれ所望の厚さに制御することが困難になる。完全空乏型のトランジスタの場合、チャネル領域が位置する単結晶シリコン層１０１ａの厚さを５０ｎｍ以上１００ｎｍ以下とすることが好ましいが、一方のトランジスタを基準として単結晶シリコン層１０１ａの厚さを制御すると、単結晶シリコン層１０１ａのうち他方のトランジスタのチャネル領域が位置する部分が１００ｎｍよりも厚くなったり、あるいは５０ｎｍよりも薄くなってしまう。
上述してきたように、単結晶シリコン基板１０１の上に、従来から一般的に用いられている方法によってＣＭＯＳを形成し、これを絶縁基板１３０の上に転写すると、ＮＭＯＳおよびＰＭＯＳトランジスタ５００ｐ、５００ｎにおける単結晶シリコン層１０１ａの厚さ（チャネル領域１２０ｐ、１２０ｎがそれぞれ位置する部分の厚さ）Ｄｐ、Ｄｎが互いに異なるという問題があった。また、そのような厚さＤｐ、Ｄｎの両方を制御することは困難であり、デバイス特性を低下させる要因となっていた。
本発明は、上記事情に鑑みてなされたものであり、その目的は、接合により誘電体基板上に形成された複数のトランジスタを備えた半導体装置において、各トランジスタにおける半導体層の厚さを制御してデバイス特性を向上させることにある。
本発明による半導体装置の製造方法は、誘電体基板に支持された第１および第２の半導体素子を備える半導体装置の製造方法であって、（ａ）第１主面と、前記第１主面に対向する第２主面とを有する単結晶半導体基板を用意する工程と、（ｂ）前記単結晶半導体基板の前記第１主面における、第１および第２の半導体素子がそれぞれ形成される第１および第２の半導体素子形成領域の間に、素子分離領域を形成する工程と、（ｃ）前記単結晶半導体基板の前記第１主面における前記第１および第２の半導体素子形成領域に、それぞれの活性層領域の表面の高さが互いに等しくなるように、活性層領域をそれぞれ形成する工程と、（ｄ）前記単結晶半導体基板に剥離用物質を注入することにより、前記単結晶半導体基板における前記素子分離領域よりも前記第２主面側に剥離層を形成する工程と、（ｅ）前記単結晶半導体基板における前記剥離層よりも第２主面側に位置する部分を前記単結晶半導体基板から剥離することにより、前記第１および第２の半導体素子形成領域を含む単結晶半導体層を得る工程と（ｆ）前記単結晶半導体層のエッチングまたは研磨を行う工程とを包含し、前記工程（ｆ）は、前記素子分離領域を基準に、前記第１および第２の半導体素子の活性層領域が位置する部分の単結晶半導体層の厚さを決める工程を含む。
ある好ましい実施形態において、前記工程（ｄ）の前に、前記単結晶半導体基板の前記第１主面側に平坦化層を設ける工程をさらに含む。
前記第１および第２の半導体素子形成領域に形成された前記剥離層の深さは互いに略等しいことが好ましい。
ある好ましい実施形態において、前記工程（ｆ）は、前記素子分離領域をエッチストッパーとして、前記単結晶半導体層のエッチングを行う工程である。
ある好ましい実施形態において、前記工程（ｆ）は、前記単結晶半導体層のうち前記素子分離領域の上に位置する部分が所定の厚さになるまで、前記単結晶半導体層のエッチングまたは研磨を行う工程である。
前記第１および第２半導体素子形成領域にそれぞれ電気的に接続された金属配線を形成する工程（ｊ）と、前記第１および第２の半導体素子形成領域を含む単結晶半導体層を誘電体基板に接合する工程（ｋ）とをさらに包含し、前記工程（ｋ）は、前記工程（ｊ）よりも後に行われてもよい。
前記工程（ｄ）と工程（ｅ）との間に、前記単結晶半導体基板の前記第１主面側を誘電体基板に接合する工程（ｇ）をさらに含んでもよい。
前記工程（ｇ）の前に、前記第１および第２半導体素子形成領域にそれぞれ電気的に接続された金属配線とを形成する工程をさらに含んでもよい。
前記工程（ｄ）と工程（ｅ）との間に、前記単結晶半導体基板の前記第１主面側を他の基板に接合する工程（ｈ）、および前記工程（ｆ）の後に、前記単結晶半導体層を前記他の基板から誘電体基板に転写する工程（ｉ）をさらに含んでもよい。
前記工程（ｆ）と工程（ｉ）との間に、前記第１および第２半導体素子形成領域にそれぞれ電気的に接続された金属配線を形成する工程をさらに含んでもよい。
ある好ましい実施形態において、前記他の基板は半導体基板である。
前記第１および第２の半導体素子の一方は１×１０15ｃｍ-3以上１×１０18ｃｍ-3以下のＰ型不純物領域を有する半導体素子であり、他方は１×１０15ｃｍ-3以上１×１０18ｃｍ-3以下のＮ型不純物領域を有する半導体素子であってもよい。
前記工程（ｃ）は、前記第２の半導体素子形成領域の上にレジスト層を設けて、前記第１の半導体素子形成領域に第１導電型のドーパントを注入することにより、第１導電型のウェル領域を形成する工程と、前記第１の半導体素子形成領域の上にレジスト層を設けて、前記第２の半導体素子形成領域に、前記第１導電型と異なる第２導電型のドーパントを注入することにより、第２導電型のウェル領域を形成する工程とを含み、前記活性層領域は、前記第１導電型のウェル領域および第２導電型のウェル領域の内部にそれぞれ形成されてもよい。
前記工程（ｃ）は、前記第１および第２の半導体素子形成領域に、それぞれ、第１導電型のウェル領域、および前記第１導電型と異なる第２導電型のウェル領域を形成する工程（ｃ１）を包含し、前記工程（ｃ１）は、前記第１および第２の半導体素子形成領域に第１導電型のドーパントを注入する工程と、前記第１の半導体素子形成領域の上にレジスト層を設けて、前記第２の半導体素子形成領域に第２導電型のドーパントを注入する工程とを含んでもよい。
前記剥離用物質は、水素および不活性元素からなる群から選択される少なくとも１つの元素を含んでもよい。
ある好ましい実施形態において、前記第１および第２の半導体素子は何れもＭＩＳトランジスタである。前記第１および第２の半導体素子の一方はＰチャネル型ＭＩＳトランジスタであり、他方はＮチャネル型ＭＩＳトランジスタであってもよい。
ある好ましい実施形態において、前記第１および第２の半導体素子は何れもバイポーラトランジスタである。前記第１および第２の半導体素子の一方はＰＮＰラテラルバイポーラトランジスタであり、他方はＮＰＮラテラルバイポーラトランジスタであってもよい。
あるいは、前記第１および第２の半導体素子はダイオードであってもよい。
本発明による半導体装置は、誘電体基板と、前記誘電体基板に支持された単結晶半導体層と、それぞれが、前記単結晶半導体層に活性層領域を有する第１および第２の半導体素子と、前記第１および第２の半導体素子を電気的に分離する素子分離領域とを備え、前記第１および第２の半導体素子の活性層領域の高さは互いに略等しく、かつ、前記第１および第２の半導体素子の前記単結晶半導体層における活性層領域が位置する部分の厚さは互いに略等しく、前記素子分離領域は、前記単結晶半導体層における前記活性層領域と反対側の面を含む平面に接している。
本発明による他の半導体装置は、誘電体基板と、前記誘電体基板に支持された単結晶半導体層と、それぞれが、前記単結晶半導体層に活性層領域を有する第１および第２の半導体素子と、前記第１および第２の半導体素子に接続された金属配線と、前記第１および第２の半導体素子を電気的に分離する素子分離領域とを備え、前記第１および第２の半導体素子の活性層領域の高さは互いに略等しく、かつ、前記第１および第２の半導体素子の前記単結晶半導体層における活性層領域が位置する部分の厚さは互いに略等しく、前記金属配線は、前記単結晶半導体層と前記誘電体基板との間に位置する。
ある好ましい実施形態において、前記第１および第２の半導体素子の一方は１×１０15ｃｍ-3以上１×１０18ｃｍ-3以下のＰ型不純物領域を有する半導体素子であり、他方は１×１０15ｃｍ-3以上１×１０18ｃｍ-3以下のＮ型不純物領域を有する半導体素子である。
前記単結晶半導体層は、ＩＶ族半導体層、ＩＩ−ＶＩ族化合物半導体層、ＩＩＩ−Ｖ族化合物半導体層、ＩＶ−ＩＶ族化合物半導体層、およびそれらの同属元素を含む混晶層、ならびに酸化物半導体層からなる群から選択された少なくとも１つの層を含んでもよい。
ある好ましい実施形態において、前記第１および第２の半導体素子は何れもＭＩＳトランジスタである。前記第１および第２の半導体素子の一方はＰチャネル型ＭＩＳトランジスタであり、他方はＮチャネル型ＭＩＳトランジスタであってもよい。
ある好ましい実施形態において、前記第１および第２の半導体素子は何れもバイポーラトランジスタである。前記第１および第２の半導体素子の一方はＰＮＰラテラルバイポーラトランジスタであり、他方はＮＰＮラテラルバイポーラトランジスタであってもよい。
あるいは、前記第１および第２の半導体素子はダイオードであってもよい。
本発明によれば、接合により誘電体基板上に形成された複数のトランジスタを備えた半導体装置において、各トランジスタにおける半導体層のうちチャネル領域の位置する部分の厚さを略等しくできるので、トランジスタ特性のばらつきを抑えることができる。
また、各トランジスタにおける半導体層のうちチャネル領域の位置する部分の厚さを、簡便なプロセスで精確に制御できるので、トラジスタ特性を向上できる。さらに、半導体層の厚さを従来よりも小さく抑えることが可能になるので、デバイスの動作速度を高めるとともに寄生容量を低減できる。
本発明では、接合により誘電体基板に形成された少なくとも２つの半導体素子を備えた半導体装置を製造する方法において、各半導体素子における活性層領域が位置する部分の半導体層の厚さを、素子分離領域を基準に決めることを特徴とする。従って、上記半導体層の厚さを従来よりも容易かつ精確に制御でき、高性能な半導体装置を実現できる。
本明細書において、「半導体素子」は、半導体層を用いて形成された素子を指し、例えばＭＩＳトランジスタやバイポーラトランジスタ、ダイオードなどであってもよい。また、「活性層領域」は、半導体素子がＭＩＳトランジスタであればチャネル領域、バイポーラトランジスタであればベース領域をいう。さらに、「半導体装置」は、半導体素子を備えた装置を広く含み、ＣＭＯＳ、ＩＣ（Integrated Circuit）、アクティブマトリクス基板、液晶表示装置や有機ＥＬ表示装置などの各種表示装置、電子機器などであってもよい。
以下、図面を参照しながら、本発明による半導体装置の製造方法の好ましい実施形態を説明する。
まず、図１（ａ）に示すように、第１主面Ｓ１および第２主面Ｓ２を有する半導体基板（例えば単結晶シリコン基板）１を用意する。
次いで、図１（ｂ）に示すように、半導体基板１の第１主面Ｓ１において、それぞれのトランジスタを形成しようとする領域（トランジスタ形成領域）Ｔ１、Ｔ２にウェル領域７Ａ、７Ｂを形成し、トランジスタ形成領域Ｔ１、Ｔ２の間には、例えばＬＯＣＯＳにより素子分離領域１０を形成する。さらに、トランジスタ形成領域Ｔ１、Ｔ２を覆うゲート絶縁膜１１を形成する。
本実施形態では、図１０を参照しながら説明した従来技術とは異なり、トランジスタ形成領域Ｔ１、Ｔ２におけるウェル領域７Ａ、７Ｂの表面の高さは互いに略等しい。
このような構成は、例えば次のようにして形成される。まず、トランジスタ形成領域Ｔ２にマスク層を設けて、トランジスタ形成領域Ｔ１にウェル領域７Ａを形成するために第１導電型の不純物イオンを注入する（第１の注入工程）。続いて、トランジスタ形成領域Ｔ１、Ｔ２の両方に、第２導電型の不純物イオンの注入を行う（第２の注入工程）。これにより、トランジスタ形成領域Ｔ２にはウェル領域７Ｂが形成される。なお、第１の注入工程における第１導電型の不純物イオンの注入量が、第２の注入工程における第２導電型の不純物イオンの注入量よりも多くなるように、各注入工程の条件を選択すると、第１の注入工程で形成されたウェル領域７Ａの導電型を、第２の注入工程後も第１導電型のまま維持できる。詳しい形成方法は後述する。
この後、図１（ｃ）に示すように、半導体基板１の第１主面Ｓ１におけるトランジスタ形成領域Ｔ１、Ｔ２に、ゲート電極１２Ａ、１２Ｂと、ソースおよびドレイン領域２２Ａ、２２Ｂとをそれぞれ形成することにより、トランジスタ１００Ａ’、１００Ｂ’を得る。ソースおよびドレイン領域２２Ａ、２２Ｂは、それぞれ、ゲート電極１２Ａ、１２Ｂをマスクとして、所定の導電型を規定する不純物イオンを注入することにより形成できる。また、各トランジスタ１００Ａ’、１００Ｂ’のソースおよびドレイン領域２２Ａ、２２Ｂの間には、それぞれチャネル領域２５Ａ、２５Ｂが形成される。
次いで、図１（ｄ）に示すように、半導体基板１の上に平坦化層２６を形成した後、剥離用物質（例えば水素）２７を平坦化層２６の上方から半導体基板１に注入することにより、剥離層２８を形成する。このとき、剥離層２８が、半導体基板１における素子分離領域１０よりも第２主面（Ｓ２）側に形成されるように、剥離用物質２７の種類や注入条件を適宜選択する。
その後、図１（ｅ）に示すように、半導体基板１の第１主面（Ｓ１）側を、ガラス基板などの誘電体基板３３に接合した後、所定の温度（例えば４００℃以上６００℃以下）で熱処理を行うことにより、半導体基板１を剥離層２８に沿って分離する。これにより、半導体基板１における剥離層２８よりも第２主面（Ｓ２）側に位置する部分１ｂが、誘電体基板３３から剥離し、剥離層２８よりも第１主面（Ｓ１）側に位置する部分、すなわち、トランジスタ１００Ａ’、１００Ｂ’のソースおよびドレイン領域２２Ａ、２２Ｂやチャネル領域２５Ａ、２５Ｂが形成された半導体層１ａが誘電体基板３３の上に残る。典型的には、剥離層２８の内部に剥離面が生じるため、剥離層２８の一部も誘電体基板３３の上に残る。
次に、図１（ｆ）に示すように、半導体層１ａのエッチングを行い、チャネル領域２５Ａ、２５Ｂをそれぞれ含む半導体層１Ａ、１Ｂを得る。この後、図示しないが、半導体層１Ａ、１Ｂを覆う保護膜を設ける。このようにして、誘電体基板３３の上にトランジスタ１００Ａ、１００Ｂを備えた半導体装置２００が製造される。
本実施形態では、半導体層１ａのエッチングを行う際に、素子分離領域１０を基準にエッチングの終点を決める。従って、エッチング後の半導体層１Ａ、１Ｂの厚さＤ１、Ｄ２は、素子分離領域１０を基準に決まるので、素子分離領域１０の厚さを制御することによって半導体層１Ａ、１Ｂの厚さを容易に制御できる。具体的なエッチング方法を以下に説明する。
素子分離領域１０をエッチストッパーとして、誘電体基板３３の上に残った剥離層２８および半導体層１ａのドライエッチングを行う。この結果、図示するように、素子分離領域１０と、半導体層１Ａ、１Ｂにおけるチャネル領域２５Ａ、２５Ｂの反対側の面を含む平面Ｐとが接する構成が得られ、半導体層１Ａ、１Ｂが素子分離領域１０によって完全に分離された完全空乏型のトランジスタ構造を実現できる。
あるいは、半導体層１ａのうち素子分離領域１０の上に位置する部分が所定の厚さになるまで、半導体層１ａのエッチングを行ってもよい。この場合には、部分空乏型のトランジスタ構造が得られる。
なお、エッチングの代わりに研磨によって半導体層１ａの薄膜化を行ってもよい。半導体層１ａの研磨は、例えば酸化セリウムを砥粒に用いたＣＭＰ（Chemical Mechanical Polish）などによって行うことができる。この場合でも、半導体層１ａを研磨して得られる半導体層１Ａ、１Ｂの厚さＤ１、Ｄ２は、素子分離領域１０を基準として制御される。
上記方法によると、トランジスタ１００Ａ、１００Ｂのチャネル領域２５Ａ、２５Ｂの高さは互いに略等しいので、半導体層１Ａ、１Ｂにおける各チャネル領域２５Ａ、２５Ｂの位置する部分の厚さＤ１、Ｄ２を略等しくできる。よって、トランジスタ１００Ａ、１００Ｂの電気特性をバランスよく制御できる。また、上記方法では、素子分離領域１０を利用することにより、半導体層１Ａ、１Ｂにおける各チャネル領域２５Ａ、２５Ｂの位置する部分の厚さＤ１、Ｄ２を容易かつ精確に制御できるので有利である。例えば完全空乏型のトランジスタ１００Ａ、１００Ｂを形成する場合、トランジスタ１００Ａ、１００Ｂにおける上記厚さＤ１、Ｄ２を、何れも、５０ｎｍ以上１００ｎｍ以下の所望の厚さに制御することが可能になり、高い電気特性を実現できる。
さらに、上記方法のように、剥離用物質２７の注入前に平坦化層２６を形成しておくと、剥離用物質２７が注入される深さを半導体基板１に亘って揃えることができるので好ましい。これによって、トランジスタ形成領域Ｔ１、Ｔ２における剥離層２８の深さを略等しくできるので、図１（ｅ）に示す工程で、誘電体基板３３の上に残る半導体層１ａの表面に段差が生じない。従って、半導体層１ａをエッチングすることによって得られる半導体層１Ａ、１Ｂの厚さＤ１、Ｄ２をより精確に制御できる。
なお、平坦化層２６を形成しないで剥離用物質２７の注入を行うと、半導体基板１の表面の段差を反映して、剥離用物質２７の注入深さに分布が生じ、その結果、半導体基板１に形成される剥離層２８にも段差が生じる。本願発明者らが実験したところ、剥離層２８が急峻な段差（例えば段差の傾きが半導体基板１の表面に対して７０度以上）を有していると、熱処理を行っても半導体基板１が剥離層２８に沿って分離せず、剥離層２８の段差部分では、トランジスタ１００Ａ、１００Ｂの一部も誘電体基板３３から剥離されてしまうおそれがある。これに対し、本実施形態では、剥離用物質２７の注入深さ（すなわち剥離層２８の深さ）は半導体基板１に亘って略均一であり、上記のような急峻な段差を有していないので、半導体基板１のうち不要な部分のみを誘電体基板３３から容易に剥離できる。
本実施形態において、ゲート電極１２Ａ、１２Ｂは、ポリシリコンを用いて形成されることが好ましい。この理由を以下に説明する。
上述したように、上記方法では、平坦化層２６の上方から剥離用物質２７を注入するので、剥離用物質２７の注入深さ分布を抑えることができる。しかしながら、剥離用物質２７の注入深さは注入される材料にも依存する。Projected Range Statistic Semiconductor and Related Materials 2nd edition, J.F.Gibbons et al. Dowden, Hutchinson & Ross, Inc.によると、１００ＫｅＶの注入エネルギーで水素を注入するとき、酸化膜中に注入される水素の深さ（注入飛程）は０．８４μｍであるのに対し、アルミニウム中に注入される水素の深さは、その略２倍の１．６４μｍである。一方、ポリシリコン中に注入される水素の深さは、例えば１μｍ程度である。
図１（ｄ）からわかるように、剥離用物質２７は、ゲート電極１２Ａ、１２Ｂが形成された半導体基板１に対して注入される。ゲート電極１２Ａ、１２Ｂがアルミニウムなどの金属を用いて形成されていると、剥離用物質２７がゲート電極１２Ａ、１２Ｂを通過して半導体基板１に注入される深さと、ゲート電極１２Ａ、１２Ｂを通過せずに平坦化層（例えば酸化膜）２６を通過して半導体基板１に注入される深さとを揃えることは困難である。剥離用物質２７として水素を用いる場合、ゲート電極１２Ａ、１２Ｂの厚さを０．３μｍとすると、ゲート電極１２Ａ、１２Ｂを通過する水素は、ゲート電極１２Ａ、１２Ｂを通過しない水素よりも０．１５μｍ程度深く注入されるおそれがある。これに対し、ゲート電極１２Ａ、１２Ｂがポリシリコンを用いて形成されていれば、酸化膜中に注入される水素の深さとポリシリコン中に注入される水素の深さとが略等しいので、注入される材料に起因する注入深さのばらつきを抑えることが可能になる。
また、上記と同様の理由から、剥離物質２７の注入によって剥離層２８を形成した後に、トランジスタ１００Ａ’、１００Ｂ’におけるソース領域２２Ａ、２２Ｂにそれぞれ電気的に接続された金属配線（ここではソース配線）を設けることが好ましい。金属配線は、通常、アルミニウムなどの金属材料を用いて形成されるため、このような金属配線を設けた後に、剥離用物質２７の注入を行うと、金属配線を通過して半導体基板１に注入される剥離用物質２７は、金属配線を通過せずに半導体基板１に注入される剥離用物質よりも深く注入される。従って、注入される材料に起因して剥離用物質２７の注入深さに分布が生じてしまう。これに対し、剥離層２８を形成した後に金属配線を設ければ、このような注入深さ分布が生じることを防止できる。
さらに、上記金属配線は、半導体基板１を誘電体基板３３に接合する工程（図１（ｅ））の前に形成されることが好ましい。半導体基板１の上では、誘電体基板３３の上に比べて、金属膜をより微細に加工できるため、微細なサイズ（例えば０．１〜０．５μｍ）の金属配線を精確に形成できる利点がある。金属配線を半導体基板１の上で形成すると、最終的に得られる半導体装置２００では、金属配線は、半導体層１Ａ、１Ｂと誘電体基板３３との間に配置される。
なお、金属配線は、半導体層１ａのエッチング工程（図１（ｆ））の後に形成してもよい。この場合には、半導体層１Ａ、１Ｂにおける誘電体基板３３の反対側に金属配線が形成される。誘電体基板３３の上に上記方法以外の方法で他の半導体素子が設けられており、他の半導体素子とトランジスタ１００Ａ、１００Ｂとを電気的に接続する必要があるときには、他の半導体素子の配線とトランジスタ１００Ａ、１００Ｂの配線とを、深いコンタクトホールを形成することなく、簡便なプロセスで接続できる利点がある。
本実施形態の製造方法は、上記方法に限定されない。図１（ｅ）に示す転写工程では半導体基板１を誘電体基板３３に接合しているが、代わりに、他の支持基板に接合してもよい。この場合、半導体基板１を他の支持基板に接合して半導体層１ｂの剥離を行い（第１の転写工程）、続いて、半導体層１ａのエッチングまたは研磨を行った後、トランジスタ１００Ａ、１００Ｂを支持基板から誘電体基板３３に転写する（第２の転写工程）ことも可能である。支持基板として、シリコン基板などの半導体基板を用いることが好ましい。支持基板として半導体基板を用い、半導体層１ａを支持基板に接合した後に金属配線を形成すると、ガラス基板上で形成するよりも微細な加工が可能になるからである。また、金属配線の融点以上の温度での熱処理によって水素注入によるダメージを完全回復できるというメリットや、ＣＭＰ研磨によるチャネル領域の厚さ制御性を向上できるというメリットもある。この方法については後で詳述する。
トランジスタ１００Ａ、１００Ｂは、何れもＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタであってもよいし、トランジスタ１００Ａ、１００Ｂのうち一方がＰＭＯＳトランジスタ、他方がＮＭＯＳトランジスタであってもよい。また、上記方法では２つのトランジスタ１００Ａ、１００Ｂが形成されるが、本実施形態の半導体装置は少なくとも２つのトランジスタを備えていればよく、３以上のトランジスタが形成されてもよい。
上記方法では、剥離用物質２７として水素を用いているが、剥離用物質２７は水素、およびＨｅやＮｅなどの不活性元素からなる群から選択される少なくとも１つを含んでいればよい。
本実施形態における半導体基板１としては、単結晶シリコン基板に限定されず、シリコン（Ｓｉ）やゲルマニウム（Ｇｅ）などのＩＶ族半導体、セレン化亜鉛（ＺｎＳｅ）やテルル化カドミウム（ＣｄＴｅ）などのＩＩ−ＶＩ族化合物半導体、シリコンカーバイド（ＳｉＣ）やシリコンゲルマニウム（ＳｉＧｅ）などのＩＶ−ＩＶ族化合物半導体、ガリウムナイトライド（ＧａＮ）やガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）などのＩＩＩ−Ｖ族化合物半導体、およびそれらの同属元素を含む混晶、ならびにＬｉＮｂＯ3、ＬａＡｌＯ3、ＳｒＴｉＯ3などの酸化物半導体からなる群から選択された少なくとも１つの半導体を含む基板を用いることができる。
また、誘電体基板３３として、ガラス基板の他、プラスチック基板、石英基板、セラミック基板、表面が絶縁膜で覆われた金属基板などを用いてもよい。
（第１の実施形態）
以下、図面を参照しながら、本発明による第１の実施形態を説明する。ここでは、単結晶半導体基板に形成されたＣＭＯＳをガラス基板に転写することによって、ＣＭＯＳを備えた半導体装置を製造する方法を例に説明する。このような半導体装置は、例えばアクティブマトリクス基板などに好適に使用され得る。
図２（ａ）〜（ｆ）、図３（ａ）〜（ｅ）、図４（ａ）〜（ｅ）および図５（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を説明するための工程断面図である。
まず、図２（ａ）に示すように、半導体基板１の表面Ｓ１に熱酸化膜（厚さ：例えば３０ｎｍ程度）２を形成する。ここでは、半導体基板１としてシリコン基板を用いる。熱酸化膜２は、後で行われるイオン注入工程で半導体基板１の表面が汚染されることを防止するために形成される。なお、熱酸化膜２は必須の構成要素ではなく、形成されなくてもよい。
次いで、図２（ｂ）に示すように、半導体基板１のうちＮ型トランジスタを形成しようとする領域（Ｎ型トランジスタ形成領域）Ｔｎの上に設けられたレジスト層３をマスクとして、Ｐ型トランジスタを形成しようとする領域（Ｐ型トランジスタ形成領域）ＴｐにＮ型のドーパント（例えばリン）４を注入する（第１の注入工程）。注入エネルギーは３０〜１５０ＫｅＶ、ドーズ量は１×１０12〜１×１０13ｃｍ-2の範囲内で適宜選択される。なお、後の工程で、Ｐ型およびＮ型トランジスタ形成領域Ｔｐ、Ｔｎの全体にＰ型ドーパントを注入する場合には、Ｐ型トランジスタ形成領域Ｔｐに注入したＮ型ドーパントの一部が打ち消されるので、その分を考慮してドーズ量を追加する必要がある。この場合のドーズ量は、例えば２×１０12〜２×１０13ｃｍ-2に設定される。
この後、図２（ｃ）に示すように、レジスト層３を除去し、Ｐ型およびＮ型トランジスタ形成領域Ｔｐ、Ｔｎの全体にＰ型ドーパント（例えばボロン）５を注入する（第２の注入工程）。注入エネルギーは１０〜５０ＫｅＶ、ドーズ量は１×１０12〜１×１０13ｃｍ-2の範囲内で適宜選択される。
なお、第２の注入工程でも、レジスト層をマスクとして用いてもよい。すなわち、第１の注入工程の後、Ｐ型トランジスタ形成領域Ｔｐに新たなレジスト層を形成し、これをマスクとして、Ｎ型トランジスタ形成領域ＴｎのみにＰ型のドーパントを注入してもよい。この場合には、フォトリソグラフィーによるレジスト層の形成を２回行うので工程数は増加するが、Ｐ型のドーパント５によるＮ型のドーパント４の打ち消しを考慮してＮ型のドーパント４の注入量を増加させなくてよい。
第１および第２の注入工程でそれぞれ注入されるドーパントの導電型は、上記に限定されない。第１の注入工程でＰ型トランジスタ形成領域ＴｐにＰ型のドーパントを注入し、第２の注入工程でＮ型およびＰ型トランジスタ形成領域Ｔｎ、ＴｐにＮ型のドーパントを注入することもできる。さらに、第１および第２の注入工程の順序は、上記の順序に限定されない。例えば、Ｐ型およびＮ型トランジスタ形成領域Ｔｐ、Ｔｎに対してＮ型のドーパントを注入した後、Ｎ型トランジスタ形成領域ＴｎのみにＰ型のドーパントを注入してもよい。
続いて、熱酸化膜２を除去した後、図２（ｄ）に示すように、酸化雰囲気中で９００℃〜１０００℃程度の温度で熱処理を行うことにより、半導体基板１の表面に新たな熱酸化膜（厚さ：３０ｎｍ程度）６を形成するとともに、Ｎ型およびＰ型トランジスタ形成領域Ｔｎ、Ｔｐに注入されたドーパントを拡散させてＮウェル領域７ｎおよびＰウェル領域７ｐをそれぞれ形成する。
なお、Ｐ型のドーパント５としてボロン、Ｎ型のドーパント４としてリンを用いる場合、リンの熱処理によるシリコン中の拡散係数は、ボロンに比べて小さいため、図２（ｃ）に示す第２の注入工程の前に熱処理を行って、リンを予め半導体基板中に適度に拡散させても良い。
次いで、図２（ｅ）に示すように、熱酸化膜６の上に、例えばＣＶＤ法により窒化珪素膜（厚さ：例えば２００ｎｍ程度）９を形成した後、熱酸化膜６および窒化珪素膜９のパターニングを行って、半導体基板１の表面Ｓ１のうち素子分離領域を形成しようとする部分１０’を露出させる。
その後、図２（ｆ）に示すように、酸素雰囲気中で９００〜１０００℃程度の温度で熱処理を行うことにより、半導体基板１の露出部分１０’を酸化させて（ＬＯＣＯＳ）、素子分離領域（厚さ：例えば２００〜５００ｎｍ）１０を形成する。
なお、本実施形態では、ＬＯＣＯＳにより素子分離領域１０を形成するが、代わりにＳＴＩ（Shallow Trench Isolation）などの他の素子分離法を適用してもよい。
次いで、図３（ａ）に示すように、窒化珪素膜９および熱酸化膜６を除去した後、酸素雰囲気中で１０００℃の温度で熱処理を行うことにより、Ｐウェル領域７ｎおよびＮウェル領域７ｐの上にゲート酸化膜（厚さ：１０〜２０ｎｍ程度）１１を形成する。
なお、窒化膜９を除去した後、トランジスタのしきい値電圧微調整のために、Ｎウェル領域７ｐ、Ｐウェル領域７ｎにＮ型あるいはＰ型不純物元素をイオン注入等によりドーピングしてもよい。最終的には、しきい値電圧制御のために、チャネル領域の不純物濃度は１×１０15／ｃｍ3〜１×１０18ｃｍ3の範囲内で適宜設定されることとなる。
その後、図３（ｂ）に示すように、Ｐウェル領域７ｎおよびＮウェル領域７ｐの上に、ゲート酸化膜１１を介して、ゲート電極１２ｎ、１２ｐをそれぞれ形成する。ゲート電極１２ｎ、１２ｐは、例えばＣＶＤ法によりポリシリコン膜（厚さ：３００ｎｍ程度）をゲート酸化膜１１の上に堆積させた後、ポリシリコン膜のパターニングを行うことによって形成できる。
次に、図３（ｃ）に示すように、Ｐ型トランジスタ形成領域Ｔｐを覆うようにレジスト層１３を形成した後、Ｎ型トランジスタ形成領域Ｔｎにおいて、ゲート電極１２ｎをマスクとして、Ｐウェル領域７ｎにリンなどのＮ型ドーパント１４のイオン注入を行い、低濃度不純物領域１５ｎを得る。イオン注入を行う際のドーズ量は、例えば５×１０12〜５×１０13ｃｍ-2とする。この後、レジスト層１３を除去する。
続いて、図３（ｄ）に示すように、Ｎ型トランジスタ形成領域Ｔｎを覆うレジスト層１６を形成した後、Ｐ型トランジスタ形成領域Ｔｐにおいて、ゲート電極１２ｐをマスクとして、Ｎウェル領域７ｐにボロンなどのＰ型ドーパント１７のイオン注入を行い、低濃度不純物領域１５ｐを得る。イオン注入を行う際のドーズ量は、例えば５×１０12〜５×１０13ｃｍ-2とする。この後、レジスト層１６を除去する。
なお、Ｐ型ドーパント１７としてボロンを用いる場合、ボロンは熱拡散係数が大きいので、後に続く工程で、トランジスタ形成領域Ｔｐに対してＰ型ドーパントを高濃度で注入する際に、注入されたボロンを熱拡散させて低濃度不純物領域１５ｐを形成してもよい。これにより、レジスト層を形成するプロセスを省略できるので有利である。
この後、図３（ｅ）に示すように、ＣＶＤ法により、ゲート電極１２ｎ、１２ｐを覆うＳｉＯ2膜を形成した後、ＳｉＯ2膜の異方性ドライエッチングを行うことにより、ゲート電極１２ｎ、１２ｐの側壁にサイドウォール２１ｎ、２１ｐを形成する。
次に、図４（ａ）に示すように、Ｐ型トランジスタ形成領域Ｔｐを覆うようにレジスト層２０を形成した後、Ｎ型トランジスタ形成領域Ｔｎにおいて、ゲート電極１２ｎおよびサイドウォール２１ｎをマスクとして、低濃度不純物領域１５ｎにリンなどのＮ型のドーパント１９のイオン注入を行い、高濃度不純物領域２２ｎを得る。この後、レジスト層２０を除去する。
続いて、図４（ｂ）に示すように、Ｎ型トランジスタ形成領域Ｔｎを覆うレジスト層２３を形成した後、Ｐ型トランジスタ形成領域Ｔｐにおいて、ゲート電極１２ｐおよびサイドウォール２１ｐをマスクとして、低濃度不純物領域１５ｐにボロンなどのＰ型のドーパント２４のイオン注入を行い、高濃度不純物領域２２ｐを得る。この後、レジスト層２３を除去する。
その後、図４（ｃ）に示すように、低濃度不純物領域１５ｎ、１５ｐおよび高濃度不純物領域２２ｎ、２２ｐに注入されたドーパントを活性化させるための活性化熱処理を行うことにより、Ｎ型およびＰ型トランジスタ形成領域Ｔｎ、Ｔｐに、それぞれＮＭＯＳおよびＰＭＯＳトランジスタ１００ｎ’、１００ｐ’が形成される。上記活性化熱処理は、例えば９００℃の温度で１０分間行う。次いで、ＮＭＯＳおよびＰＭＯＳトランジスタ１００ｎ’、１００ｐ’を覆う平坦化膜２６を形成する。
ＮＭＯＳおよびＰＭＯＳトランジスタ１００ｎ’、１００ｐ’では、Ｐウェル領域７ｎおよびＮウェル領域７ｐのうちゲート電極１２ｎ、１２ｐおよびサイドウォール２１ｎ、２１ｐと重なっていない領域に、それぞれ、トランジスタのソースおよびドレイン領域として機能する高濃度不純物領域２２ｎ、２２ｐが形成され、サイドウォール２１ｎ、２１ｐと重なる領域に低濃度不純物領域１５ｎ、１５ｐが形成されている。高濃度不純物領域２２ｎ、２２ｐおよび低濃度不純物領域１５ｎ、１５ｐは、自己整合によって形成されているため、高濃度不純物領域２２ｎ、２２ｐの端面はサイドウォール２１ｎ、２１ｐの端面を基準としてそれぞれ自己整合的に位置付けられ、低濃度不純物領域１５ｎ、１５ｐの端面は、ゲート電極１２ｎ、１２ｐの端面を基準としてそれぞれ自己整合的に位置付けられている。また、Ｐウェル領域７ｎおよびＮウェル領域７ｐのうちゲート電極１２ｎ、１２ｐと重なる領域（すなわち、不純物領域１５ｎ、１５ｐ、２２ｎ、２２ｐが形成されなかった領域）２５ｎ、２５ｐは、それぞれ、ＮＭＯＳおよびＰＭＯＳトランジスタ１００ｎ’、１００ｐ’のチャネル領域として機能する。
平坦化膜２６は、ＳｉＯ2などの絶縁膜を半導体基板１の上に堆積させた後、ＣＭＰなどによって、絶縁膜表面を平坦化することによって形成できる。
この後、図４（ｄ）に示すように、平坦化膜２６の上方から、半導体基板１に剥離用物質２７を注入して剥離層２８を形成する。剥離用物質２７としては、水素、およびＨｅやＮｅなどの不活性元素からなる群から選択される少なくとも１つの元素を含むことが好ましい。剥離層２８は、半導体基板１のうち素子分離領域１０およびチャネル領域２５ｎ、２５ｐよりも深い領域に形成されることが好ましい。剥離層２８の深さは、剥離用物質２７の注入条件を適宜選択することによって制御できる。ここでは、剥離用物質２７として水素を用いる。注入エネルギーは１００〜２００ＫｅＶ、ドーズ量は２×１０16〜１×１０17ｃｍ-2の範囲内で適宜設定される。剥離層２８の厚さは、剥離用物質の注入時の注入射程偏差（Projected Standard Deviation）の略等倍から数倍程度となる。例えば水素イオンを１５０ＫｅＶでシリコン基板中に注入した場合、剥離層２８の厚さは１００〜２００ｎｍ程度となる。
このように、半導体基板１の表面に平坦化膜２６を設けて、その上方から剥離用物質２７の注入を行うと、水素注入深さ分布に急峻な段差が生じない。従って、半導体基板１に亘って剥離層２８の深さを略一定にできるので有利である。本実施形態では、剥離層２８のうちＮＭＯＳおよびＰＭＯＳトランジスタ１００ｎ’、１００ｐ’の下に位置する部分の深さは互いに等しく、例えばゲート酸化膜１１とチャネル領域２５ｎ、２５ｐの界面から２００ｎｍ以上７００ｎｍ以下である。
続いて、図４（ｅ）に示すように、平坦化膜２６の上に層間絶縁膜２９を形成した後、高濃度不純物領域２２ｎ、２２ｐにそれぞれ電気的に接続された電極および配線３１を形成する。
電極および配線３１は、例えば次のようにして形成できる。
まず、層間絶縁膜２９に高濃度不純物領域２２ｎ、２２ｐ、および、図示していないが、ゲート電極１２ｎ、１２ｐにそれぞれ達するコンタクトホール３０を形成する。次いで、コンタクトホール３０の内部および層間絶縁膜２９の上に金属材料を３００ｎｍ程度堆積して金属膜を形成する。金属材料としては、後工程の熱処理に耐える材料、具体的にはＴｉＮ、ＴａＮ、ＨｆＮ、ＺｒＮなどの高融点金属材料が好適に用いられる。なお、低抵抗のコンタクト抵抗を得るために、上記のような高融点金属材料を堆積する前に、Ｔｉ、Ｍｏ、Ｔａ、Ｃｏ、Ｎｉなどの金属を１０〜２０ｎｍ程度堆積させることが好ましい。これらの金属は、後工程の熱処理によって、シリコンと反応してＴｉＳｉ2等のシリサイドを形成するために、良好な低抵抗コンタクトを実現できる。
次に、金属膜を所定の形状にパターニングすることにより、電極および配線３１が得られる。なお、層間絶縁膜２９を形成せずに、平坦化膜２６にコンタクトホール３０を形成し、コンタクトホール３０の内部および平坦化膜２６の上に金属材料を堆積させることによって、電極および配線３１を形成してもよい。その場合は、前述した平坦化膜２６の形成工程において、平坦化膜２６を厚くしておくことが好ましい。
この後、半導体基板１の上に形成されたＮＭＯＳおよびＰＭＯＳトランジスタ１００ｎ’、１００ｐ’をガラス基板などの誘電体基板に転写する。転写方法を以下に説明する。
まず、図５（ａ）に示すように、層間絶縁膜２９の上に絶縁膜３２を形成した後、絶縁膜３２の表面がガラス基板３３に接触するように、半導体基板１とガラス基板３３とを接合する。絶縁膜３２は、層間絶縁膜２９の上に絶縁材料を堆積した後、その表面をＣＭＰなどによって平坦化する（表面凹凸が０．５ｎｍ以下、好ましくは０．３ｎｍ程度以下）ことによって形成できる。絶縁膜３２の表面はＳＣ１（アンモニア・過酸化水素混合水溶液）を用いた洗浄を含む洗浄プロセスにより基板表面のパーティクルおよび有機物が除去され、同じくＳＣ１を用いて洗浄されたガラス基板３３の表面にファンデルワールス力および水素結合によって貼り合わせられる。
次いで、４００℃以上６００℃以下の温度で熱処理を行うと、図５（ｂ）に示すように、半導体基板１が剥離層２８に沿って分離する。その結果、半導体基板１のうち剥離層２８よりも深い部分１ｂがガラス基板３３から剥離され、剥離層２８よりも浅い部分、すなわちＮＭＯＳおよびＰＭＯＳトランジスタ１００ｎ’、１００ｐ’のチャネル領域２５ｎ、２５ｐを含む半導体層１ａがガラス基板３３の上に残る。このようにして、ＮＭＯＳおよびＰＭＯＳトランジスタ１００ｎ’、１００ｐ’と素子分離領域１０とをガラス基板３３に転写できる。
なお、剥離層２８は、典型的には、剥離層２８の内部に剥離面が生じて分離するため、ガラス基板３３に転写された半導体層１ａの上には、図示するように剥離層２８の一部が残る。
続いて、図５（ｃ）に示すように、半導体層１ａの上に残った剥離層２８および半導体層１ａのエッチングを行った後、保護膜３４を設けることにより、ガラス基板３３の上にＮＭＯＳおよびＰＭＯＳトランジスタ１００ｎ、１００ｐが形成された半導体装置２００を得る。
本実施形態では、半導体層１ａのエッチングは、素子分離領域１０をエッチストッパーとして、素子分離領域１０が露出するまで行う。これによって、ＮＭＯＳトランジスタ１００ｎの半導体層１ｎおよびＰＭＯＳトランジスタ１００ｐの半導体層１ｐが得られる。これらの半導体層１ｎ、１ｐは、素子分離領域１０によって完全に分離されている。また、半導体装置２００における保護膜３４は、半導体層１ｎ、１ｐの表面を保護し、電気絶縁性を確保するために設けられる。
半導体装置２００の平面図を図６に示す。図５（ｃ）に示すＰＭＯＳトランジスタ１００ｐの断面図は、図６におけるＡ−Ａ’線に沿った断面に相当し、図５（ｃ）に示すＮＭＯＳトランジスタ１００ｎの断面図は、図６におけるＢ−Ｂ’線に沿った断面に相当する。図示するように、半導体装置２００では、ＮＭＯＳトランジスタ１００ｎとＰＭＯＳトランジスタ１００ｐとが直列に接続され、ＣＭＯＳインバータが構成されている。具体的には、入力電圧がかけられる金属配線３１ｉが、コンタクト部３０ｇを介して、ＮＭＯＳトランジスタ１００ｎのゲート電極１２ｎおよびＰＭＯＳトランジスタ１００ｐのゲート電極１２ｐに電気的に接続されている。また、ＮＭＯＳトランジスタ１００ｎのドレイン領域およびＰＭＯＳトランジスタ１００ｐのドレイン領域は、出力電圧が取り出される金属配線３１ｏと電気的に接続されている。なお、図６に示す平面図において、トランジスタ１００ｐ、１００ｎが形成された領域以外の領域が素子分離領域１０である。
半導体装置２００では、トランジスタ１００ｎ、１００ｐのチャネル領域２５ｎ、２５ｐの高さは略等しいので、ＮＭＯＳトランジスタ１００ｎの半導体層１ｎのうちチャネル領域２５ｎの位置する部分の厚さＤｎと、ＰＭＯＳトランジスタ１００ｐの半導体層１ｐのうちチャネル領域２５ｐの位置する部分の厚さＤｐとは略等しくなる。ゲート電極に電圧を印加して行くと、半導体層の深さ方向に向かって電荷空乏層が形成され、やがて半導体層のゲート電極側表面に反転層が形成されてその深さが最大となり、それ以上大きくならなくなったときの電荷空乏層の深さ方向の幅を「最大空乏層幅」と呼ぶ。最大空乏層幅は半導体層内（チャネル領域）の不純物濃度によって決まり、不純物濃度が高いほど最大空乏層幅は大きくなる。Ｎ型とＰ型の両方の不純物がある場合には、互いに相殺しあって、残った分が実効的不純物濃度となる。ＳＯＩトランジスタにおいて、最大空乏層幅よりも半導体薄膜層が薄い場合を「完全空乏型」、逆に、最大空乏層幅よりも半導体薄膜層が厚い場合を「部分空乏型」とよぶ。言い換えると、完全空乏型では、半導体層が深さ方向に亘って全て（完全に）電荷空乏層となり、部分空乏型では、半導体層の一部が空乏化する。従って、例えば完全空乏型のトランジスタを形成しようとすると、チャネル領域の不純物濃度によって適宜半導体層の膜厚を設定する必要があるが、一般的にチャネル領域の不純物濃度が１〜５×１０17ｃｍ-3程度であることを考えると、厚さＤｎ、Ｄｐは、好ましくは３０ｎｍ以上１５０ｎｍ以下、より好ましくは３０ｎｍ以上１００ｎｍ以下である。
上記厚さＤｎ、Ｄｐは、素子分離領域１０の厚さを調整することによって容易に制御できる。再び図２（ｆ）を参照しながら説明する。半導体基板１の表面を部分的に酸化する（ＬＯＣＯＳ）ことによって素子分離領域１０を形成すると、酸化のための熱処理条件（温度、時間など）を適宜選択することにより、素子分離領域１０の厚さＸを制御できる。「素子分離領域１０の厚さＸ」は、図２（ｆ）に示すように、素子分離領域１０の最大厚さを指すものとする。半導体基板１としてシリコン基板を用いる場合、厚さＸの素子分離領域（ＳｉＯ2）領域１０を形成するための消費されるシリコンの厚さは、Ｘの約０．４５倍である。よって、厚さＸの素子分離領域１０を形成すると、素子分離領域１０の深さはＸ×０．４５となる。ここでいう「素子分離領域１０の深さ」とは、図示するように、半導体基板１の表面のうち窒化珪素膜９で覆われて酸化されなかった部分からの最大深さを指す。本実施形態の方法によって完全空乏型のトランジスタを形成する場合には、この素子分離領域１０の深さ（Ｘ×０．４５）が、トランジスタにおける半導体層１ｎ、１ｐの厚さＤｎ、Ｄｐと略等しくなる。従って、素子分離領域１０の厚さＸを調整すれば、半導体層１ｎ、１ｐを所望の厚さＤｎ、Ｄｐに制御することが可能になる。
本実施形態の方法は、図２〜図５を参照しながら説明した上記方法に限定されない。例えば、半導体層１ａのエッチングを行う際に、素子分離領域１０が露出する時点をエッチング終点とする代わりに、素子分離領域１０の上に位置する半導体層１ａが所定の厚さＤｓ（例えば５０ｎｍ以上２００ｎｍ以下）になった時点をエッチング終点としてもよい。これにより、図７に示すように、部分空乏型のトランジスタを備えた半導体装置２００’が得られる。半導体装置２００’では、図５（ｃ）に示す半導体装置２００と同様に、ＮＭＯＳトランジスタ１００ｎの半導体層１ｎのうちチャネル領域２５ｎの位置する部分の厚さＤｎと、ＰＭＯＳトランジスタ１００ｐの半導体層１ｐのうちチャネル領域２５ｐの位置する部分の厚さＤｐとは略等しい。これらの厚さＤｎ、Ｄｐは、上述した素子分離領域１０の厚さＸに、素子分離領域１０の上に残された半導体層１ａの厚さＤｓを加えた厚さ（Ｘ＋Ｄｓ）となる。従って、素子分離領域１０の厚さＸと上記厚さＤｓとを調整することによって、上記厚さＤｎ、Ｄｐを容易に制御できる。
上記方法を用いて、表示装置などに使用されるアクティブマトリクス基板にＣＭＯＳを形成すると、ＣＭＯＳを含む駆動回路と、画素電極やスイッチング素子などを含む表示領域とを同一のガラス基板上に形成できるので有利である。
図８は、上記方法で得られたＣＭＯＳを用いたアクティブマトリクス基板の一部を示す断面模式図である。図８に示すアクティブマトリクス基板では、ガラス基板３３の上には、駆動回路を構成するＣＭＯＳと、表示領域に設けられるスイッチング素子などの電気素子３７とが形成されている。ＣＭＯＳは、ＮＭＯＳおよびＰＭＯＳトランジスタ１００ｎ、１００ｐおよびそれらを電気的に分離する素子分離領域１０を有している。このような構成は、例えば、上記方法において半導体基板１とガラス基板３３とを貼り合わせる（図５（ａ））前に、ガラス基板３３に予め能動素子あるいは受動素子などの電気素子３７を作製しておくことによって得られる。電気素子３７が形成されたガラス基板３３に、ＮＭＯＳおよびＰＭＯＳトランジスタ１００ｎ、１００ｐを転写した後、必要に応じて、各トランジスタ１００ｎ、１００ｐと電気素子３７とを電気的に接続する。接続する方法は特に限定しないが、例えば図８に示すように、絶縁膜３４から電極および配線３１に達するコンタクトホール３５を形成し、このコンタクトホール３５を介して、電極および配線３１と電気素子３７とを接続する配線３６を形成してもよい。
（第２の実施形態）
以下、図面を参照しながら、本発明による第２の実施形態を説明する。本実施形態の半導体装置の製造方法は、半導体基板に形成されたトランジスタを、他の支持基板に一旦転写した後、さらにガラス基板に転写する点で、第１の実施形態の製造方法と異なっている。
図９（ａ）〜（ｆ）は、本実施形態の半導体装置の製造方法を説明するための工程断面図である。簡単のため、図２〜図５と同様の構成要素には同じ参照符号を付し、説明を省略する。
まず、図２（ａ）〜図２（ｆ）、図３（ａ）〜図３（ｅ）および図４（ａ）〜（ｅ）を参照しながら説明した方法と同様の方法で、半導体基板１に素子分離領域１０、ＮＭＯＳおよびＰＭＯＳトランジスタ３００ｎ’、３００ｐ’、および平坦化層２６を形成した後、水素などの剥離用物質２７を半導体基板１に注入することによって剥離層２８を形成する（図９（ａ））。ＮＭＯＳおよびＰＭＯＳトランジスタ３００ｎ’、３００ｐ’の構成は、図４（ｄ）に示すＮＭＯＳおよびＰＭＯＳトランジスタ１００ｎ’、１００ｐ’の構成と同様である。
次に、図９（ｂ）に示すように、平坦化層２６の表面が支持基板４０に接するように、半導体基板１と支持基板４０とを貼り合わせる。平坦化層２６の表面および支持基板４０の表面は、貼り合わせられる前に、ＳＣ１を用いて洗浄されることが好ましい。支持基板４０としては、半導体基板１と同様の基板を用いることができる。本実施形態では、単結晶シリコン基板を用いる。
続いて、４００℃以上６００℃以下の温度で熱処理を行うと、図９（ｃ）に示すように、半導体基板１が剥離層２８に沿って分離する。その結果、半導体基板１のうち剥離層２８よりも深い部分１ｂが支持基板４０から剥離され、剥離層２８よりも浅い部分（半導体層）１ａが支持基板４０の上に残る（第１の転写工程）。
続いて、図９（ｄ）に示すように、素子分離領域１０をエッチストッパーとして、半導体層１ａの上に残った剥離層２８および半導体層１ａのエッチングを行い、ＮＭＯＳトランジスタ３００ｎ’のチャネル領域２５ｎを含む半導体層１ｎと、ＰＭＯＳトランジスタ３００ｐ’のチャネル領域２５ｐを含む半導体層１ｐを得る。なお、酸化セリウムを砥粒に用いればＳｉＯ2に対して大きな選択比を得ることができるので、ＣＭＰによって研磨する際に素子分離領域１０をエッチストッパーとして用いることができ、半導体層の膜厚制御性が良くなる。この後、半導体層１ｎ、１ｐを覆う保護膜３６を形成する。保護膜３６の表面は、ＣＭＰにより平坦化する。
本実施形態では、ＮＭＯＳトランジスタ３００ｎ’の半導体層１ｎと、ＰＭＯＳトランジスタ３００ｐ’の半導体層１ｐとは、素子分離領域１０によって分離されている。また、前述した実施形態１と同様に、半導体層１ｎのうちチャネル領域２５ｎの位置する部分の厚さＤｎと、半導体層１ｐのうちチャネル領域２５ｐの位置する部分の厚さＤｐとは略等しくなる。
なお、半導体層１ａのエッチングを行う際に、素子分離領域１０の上に位置する半導体層１ａが所定の厚さになるまでエッチングを行うことにより、部分空乏型のトランジスタを形成してもよい。この場合でも、半導体層１ｎの厚さＤｎと半導体層１ｐの厚さＤｐとを略等しくできる。
続いて、図９（ｅ）に示すように、高濃度不純物領域２２ｎ、２２ｐ、および、図示していないが、ゲート電極１２ｎ、１２ｐにそれぞれ電気的に接続された電極および配線４４を形成する。電極および配線４４は、保護膜３６に、高濃度不純物領域２２ｎ、２２ｐにそれぞれ達するコンタクトホール４２を形成し、次いで、コンタクトホール４２の内部および保護膜３６の上に金属膜を堆積した後、金属膜のパターニングを行うことによって形成できる。
この後、図９（ｆ）に示すように、支持基板４０の上に形成されたＣＭＯＳ構造をガラス基板３３に転写することにより（第２の転写工程）、ガラス基板３３の上にＮＭＯＳおよびＰＭＯＳトランジスタ３００ｎ、３００ｐを備えた半導体装置４００が得られる。
第２の転写工程を具体的に説明する。まず、電極および配線４４を覆う絶縁膜４６を形成した後、絶縁膜４６の表面がガラス基板３３に接するように、絶縁膜４６とガラス基板３３とを貼り合わせる。絶縁膜４６の表面およびガラス基板３３の表面は、貼り合わせられる前に、ＳＣ１を用いて洗浄されることが好ましい。この後、支持基板４０を平坦化層２６から剥離する。支持基板４０は、例えば、予め支持基板４０に構造上弱い層を作りこんでおき、何らかの衝撃を与えることによって分離させることができる。あるいは、特定の薬液に対してエッチングレートが大きな分離層をあらかじめ支持基板４０に作り込んでおき、その薬液を用いたエッチングによって分離させてもよい。
上記方法を用いて、表示装置などに使用されるアクティブマトリクス基板にＣＭＯＳを形成すると、ＣＭＯＳを含む駆動回路と、画素電極やスイッチング素子などを含む表示領域とを同一のガラス基板上に形成できるので有利である。本実施形態によると、例えば図８に示す構成と比べて、金属配線にアルミニウムなどの低融点低抵抗材料を使用でき、また、先に述べたように酸化セリウムを用いたＣＭＰによる半導体層の薄膜化により膜厚制御性が向上して特性ばらつきが小さくなるという利点がある。さらに、シリコン基板などを用いる場合には、金属配線層形成前に高温（７００〜８００℃程度）で熱処理できるので、水素注入による残留ダメージを完全に回復できるという利点もある。
上述してきたように、本発明によると、ガラス基板などの誘電体基板上に、高いトランジスタ特性を有する複数のＭＯＳトランジスタを形成できる。各ＭＯＳトランジスタにおいて、チャネル領域が位置する部分の半導体層の厚さは互いに等しいので、ＭＯＳトランジスタ間の特性のばらつきを防止できる。また、隣接するＭＯＳトランジスタを電気的に分離する素子分離領域を利用して、各ＭＯＳトランジスタの半導体層の厚さを精確に制御できるので、電気特性に優れた半導体装置を提供できる。また、ゲート絶縁膜が酸化膜（Ｏｘｉｄｅ）以外のＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に対しても、同様に本発明を適用することができる。
本発明における上記ＭＯＳトランジスタは、単結晶シリコン基板などの半導体基板を用いて形成された後、誘電体基板上に転写される。このように、半導体基板上から誘電体基板上へＭＯＳトランジスタを転写することにより、寄生容量を低減できるとともに絶縁抵抗を高くでき、デバイスの高性能化や高集積化を図ることが可能になる。
さらに、本発明によると、単結晶シリコン層をチャネル領域とするＭＯＳトランジスタを用いた高性能な回路と、他の回路とを同一の誘電体基板上に構成することが可能になり、高付加価値を有する高機能な半導体装置を実現できる。
（第３の実施形態）
本発明は、上記第１、および第２の実施形態で示したＭＩＳトランジスタ以外の半導体素子に対しても同様に適用できる。ここでは、ラテラルバイポーラ、またはラテラルダイオードに本発明を適用した場合の半導体装置の構成を説明する。
図１１および図１２（ａ）は、それぞれ、ＰＮＰラテラルバイポーラトランジスタ７００ｐおよびＮＰＮラテラルバイポーラトランジスタ７００ｎを備えた半導体装置８００を示す断面図および平面図である。図１１に示すＰＮＰラテラルバイポーラトランジスタ７００ｐの断面図は、図１２（ａ）におけるＣ−Ｃ’線に沿った断面に相当し、図１１に示すＮＰＮラテラルバイオポーラトランジスタ７００ｎの断面図は、図１２（ａ）におけるＤ−Ｄ’線に沿った断面に相当する。また、図１２（ｂ）は、ＰＮＰラテラルバイポーラトランジスタ７００ｐおよびＮＰＮラテラルバイポーラトランジスタ７００ｎの接続を説明するための回路図である。ここでは、ＰＮＰおよびＮＰＮラテラルバイポーラ７００ｐ、７００ｎによる微小ベース電流で大きな増幅率を得ることができるダーリントン接続回路を例示している。簡単のため、図２〜図５と同様の構成要素には同じ参照符号を付し、説明を省略する。
図１１および図１２に示す半導体装置８００は、ゲート電極を有さない点で、前述のＭＯＳトランジスタを備えた半導体装置２００、４００と大きく異なる。従って、高濃度不純物領域２２ｎ、２２ｐを形成するときに、ベース領域２５ｎ，２５ｐにイオン注入時のマスクとしてフォトレジストパターンを形成しておくことが必要となる。その他の工程は、前述のＭＯＳトランジスタを備えた半導体装置２００、４００の製造工程と同様である。このようにして、高濃度不純物領域２２ｎの一方をエミッタ、他方をコレクタとし、かつ、これらの高濃度不純物領域２２ｎの間の領域２５ｎをベースとしたＮＰＮラテラルバイポーラトランジスタ７００ｎ、および、高濃度不純物領域２２ｐの一方をエミッタ、他方をコレクタとし、かつ、これらの高濃度不純物領域２２ｐの間の領域２５ｐをベースとしたＰＮＰラテラルバイポーラトランジスタ７００ｐを形成することができる。ベース領域２５ｐは、ベース電極３１に電気的に接続され、ベース領域２５ｎは、金属配線３１ｐを介してＰＮＰラテラルバイポーラトランジスタ７００ｐのコレクタ２２ｐに電気的に接続される。また、ベース領域２５ｐ、２５ｎの濃度は最終的に１×１０15ｃｍ-3〜１×１０18ｃｍ-3の範囲内で適宜調整される。なお、「ベース領域２５ｎ、２５ｐ」は、ＭＯＳトランジスタにおけるチャネル領域に相当する領域であり、本明細書では、ベール領域やチャネル領域を総称して「活性層領域」という。
ラテラルバイポーラ７００ｎ、７００ｐの電気特性を改善するために、ベース２５ｐ、２５ｎとエミッタ２２ｐ、２２ｎの間にエミッタ２２ｐ、２２ｎと同じ導電型の低濃度不純物領域を形成することが好ましい。これにより、アーリー効果やパンチスルー等が抑えられて良好なトランジスタを得ることができる。
また、図示しないが、バイポーラトランジスタ７００ｎ、７００ｐにおいて高濃度不純物領域２２ｎ、２２ｐの一方をＮ型高濃度不純物領域、他方をＰ型高濃度不純物領域とすることによって、ラテラルダイオードを形成できる。この場合、ベース電極は必ずしも必要ない。Ｎ型およびＰ型不純物高濃度不純物領域に挟まれた領域（バイポーラトランジスタのベース領域に相当）２５ｎ、２５ｐの不純物濃度は１×１０15ｃｍ-3〜１×１０18ｃｍ-3の範囲内で適宜調整されることが好ましい。
なお、本実施形態では、半導体素子として、ＮＰＮ、ＰＮＰ構造が基板面に対して水平方向に形成されたラテラル型のバイポーラトランジスタを用いているが、代わりに、これらの構造が基板面に対して垂直方向に形成された通常のバイポーラトランジスタを用いることもできる。
本発明の半導体装置は、上記実施形態１に例示するようなＭＯＳトランジスタと、上記実施形態３に例示するようなバイポーラトランジスタやダイオードとを備えていてもよい。この場合、同一の誘電体基板に上記ＭＯＳトランジスタおよびバイポーラトランジスタやダイオードを作り込むことができるので、製造プロセス上有利である。
本発明は、ＣＭＯＳ、ＩＣ、アクティブマトリクス基板、液晶表示装置や有機ＥＬ表示装置などの各種表示装置、電子機器などに広く適用できる。特に、周辺駆動回路やコントロール回路を一体集積化したアクティブマトリクス基板、およびそれを用いたアクティブマトリクス型表示装置に好適に用いられる。
（ａ）〜（ｆ）は、本発明による好ましい実施形態の半導体装置の製造方法を示す工程断面図である。 （ａ）〜（ｆ）は、本発明による半導体装置の製造方法の第１の実施形態を示す工程断面図である。 （ａ）〜（ｅ）は、本発明による半導体装置の製造方法の第１の実施形態を示す工程断面図である。 （ａ）〜（ｅ）は、本発明による半導体装置の製造方法の第１の実施形態を示す工程断面図である。 （ａ）〜（ｃ）は、本発明による半導体装置の製造方法の第１の実施形態を示す工程断面図である。 本発明による第１の実施形態の半導体装置の構成を示す平面図である。 本発明による第１の実施形態の半導体装置の他の構成を説明するための断面模式図である。 本発明による第１の実施形態の半導体装置の製造方法を用いて得られたアクティブマトリクス基板の構成を説明するための断面模式図である。 （ａ）〜（ｆ）は、本発明による半導体装置の製造方法の第２の実施形態を示す工程断面図である。 （ａ）〜（ｈ）は、従来の半導体装置の製造方法を説明するための工程断面図である。 本発明による第３の実施形態の半導体装置の構成を示す断面模式図である。 （ａ）および（ｂ）は、それぞれ、本発明による第３の実施形態の半導体装置の構成を示す平面図および回路図である。
符号の説明
１ 半導体基板
１ａ、１ｂ、１ｎ、１ｐ 半導体層
Ｓ１、Ｓ２ 半導体基板の表面
Ｔ１、Ｔ２、Ｔｎ、Ｔｐ トランジスタ形成領域
７Ａ、７Ｂ、７ｎ、７ｐ ウェル領域
１０ 素子分離領域
１１ ゲート絶縁膜
１２Ａ、１２Ｂ、１２ｎ、１２ｐ ゲート電極
１５ｎ、１５ｐ 低濃度不純物領域
２ｎ、２１ｐ サイドウォール
２２Ａ、２２Ｂ、２２ｎ、２２ｐ 高濃度不純物領域（ソースおよびドレイン領域）
２５Ａ、２５Ｂ、２５ｎ、２５ｐ 活性層領域（チャネル領域、またはベース領域）
２６ 平坦化層
２７ 剥離用物質
２８ 剥離層
３１、４４ ソース電極および配線
３３ 誘電体基板
４０ 支持基板
Ｄ１、Ｄ２、Ｄｎ、Ｄｐ 半導体層の厚さ
１００Ａ、１００Ｂ、１００ｎ、１００ｐ、３００ｎ、３００ｐ トランジスタ
１００Ａ’、１００Ｂ’、１００ｎ’、１００ｐ’、３００ｎ’、３００ｐ’トランジスタ
７００ｐ、７００ｎ バイポーラトランジスタ
２００、４００、８００ 半導体装置

Claims (29)

  1. 誘電体基板に支持された第１および第２の半導体素子を備える半導体装置の製造方法であって、
    （ａ）第１主面と、前記第１主面に対向する第２主面とを有する単結晶半導体基板を用意する工程と、
    （ｂ）前記単結晶半導体基板の前記第１主面における、第１および第２の半導体素子がそれぞれ形成される第１および第２の半導体素子形成領域の間に、素子分離領域を形成する工程と、
    （ｃ）前記単結晶半導体基板の前記第１主面における前記第１および第２の半導体素子形成領域に、それぞれの活性層領域の表面の高さが互いに等しくなるように、活性層領域をそれぞれ形成する工程と、
    （ｄ）前記単結晶半導体基板に剥離用物質を注入することにより、前記単結晶半導体基板における前記素子分離領域よりも前記第２主面側に剥離層を形成する工程と、
    （ｅ）前記単結晶半導体基板における前記剥離層よりも第２主面側に位置する部分を前記単結晶半導体基板から剥離することにより、前記第１および第２の半導体素子形成領域を含む単結晶半導体層を得る工程と、
    （ｆ）前記単結晶半導体層のエッチングまたは研磨を行う工程と
    を包含し、
    前記工程（ｆ）は、前記素子分離領域を基準に、前記第１および第２の半導体素子の活性層領域が位置する部分の単結晶半導体層の厚さを決める工程を含む半導体装置の製造方法。
  2. 前記工程（ｄ）の前に、前記単結晶半導体基板の前記第１主面側に平坦化層を設ける工程をさらに含む請求項１に記載の半導体装置の製造方法。
  3. 前記第１および第２の半導体素子形成領域に形成された前記剥離層の深さは互いに略等しい請求項１または２に記載の半導体装置の製造方法。
  4. 前記工程（ｆ）は、前記素子分離領域をエッチストッパーとして、前記単結晶半導体層のエッチングを行う工程である請求項１から３のいずれかに記載の半導体装置の製造方法。
  5. 前記工程（ｆ）は、前記単結晶半導体層のうち前記素子分離領域の上に位置する部分が所定の厚さになるまで、前記単結晶半導体層のエッチングまたは研磨を行う工程である請求項１から３のいずれかに記載の半導体装置の製造方法。
  6. 前記第１および第２半導体素子形成領域にそれぞれ電気的に接続された金属配線を形成する工程（ｊ）と、
    前記第１および第２の半導体素子形成領域を含む単結晶半導体層を誘電体基板に接合する工程（ｋ）と
    をさらに包含し、
    前記工程（ｋ）は、前記工程（ｊ）よりも後に行われる請求項１から５のいずれかに記載の半導体装置の製造方法。
  7. 前記工程（ｄ）と工程（ｅ）との間に、前記単結晶半導体基板の前記第１主面側を誘電体基板に接合する工程（ｇ）をさらに含む請求項１から６のいずれかに記載の半導体装置の製造方法。
  8. 前記工程（ｇ）の前に、前記第１および第２半導体素子形成領域にそれぞれ電気的に接続された金属配線とを形成する工程をさらに含む請求項７に記載の半導体装置の製造方法。
  9. 前記工程（ｄ）と工程（ｅ）との間に、前記単結晶半導体基板の前記第１主面側を他の基板に接合する工程（ｈ）、および
    前記工程（ｆ）の後に、前記単結晶半導体層を前記他の基板から誘電体基板に転写する工程（ｉ）
    をさらに含む請求項１から６のいずれかに記載の半導体装置の製造方法。
  10. 前記工程（ｆ）と工程（ｉ）との間に、前記第１および第２半導体素子形成領域にそれぞれ電気的に接続された金属配線を形成する工程をさらに含む請求項９に記載の半導体装置の製造方法。
  11. 前記他の基板は半導体基板である請求項９または１０に記載の半導体装置の製造方法。
  12. 前記第１および第２の半導体素子の一方は１×１０15ｃｍ-3以上１×１０18ｃｍ-3以下のＰ型不純物領域を有する半導体素子であり、他方は１×１０15ｃｍ-3以上１×１０18ｃｍ-3以下のＮ型不純物領域を有する半導体素子である請求項１から１１のいずれかに記載の半導体装置の製造方法。
  13. 前記工程（ｃ）は、
    前記第２の半導体素子形成領域の上にレジスト層を設けて、前記第１の半導体素子形成領域に第１導電型のドーパントを注入することにより、第１導電型のウェル領域を形成する工程と、
    前記第１の半導体素子形成領域の上にレジスト層を設けて、前記第２の半導体素子形成領域に、前記第１導電型と異なる第２導電型のドーパントを注入することにより、第２導電型のウェル領域を形成する工程と
    を含み、
    前記活性層領域は、前記第１導電型のウェル領域および第２導電型のウェル領域の内部にそれぞれ形成される請求項１２に記載の半導体装置の製造方法。
  14. 前記工程（ｃ）は、前記第１および第２の半導体素子形成領域に、それぞれ、第１導電型のウェル領域、および前記第１導電型と異なる第２導電型のウェル領域を形成する工程（ｃ１）を包含し、
    前記工程（ｃ１）は、
    前記第１および第２の半導体素子形成領域に第１導電型のドーパントを注入する工程と、
    前記第１の半導体素子形成領域の上にレジスト層を設けて、前記第２の半導体素子形成領域に第２導電型のドーパントを注入する工程と
    を含む請求項１２に記載の半導体装置の製造方法。
  15. 前記剥離用物質は、水素および不活性元素からなる群から選択される少なくとも１つの元素を含む請求項１から１４のいずれかに記載の半導体装置の製造方法。
  16. 前記第１および第２の半導体素子は何れもＭＩＳトランジスタである請求項１から１５のいずれかに記載の半導体装置の製造方法。
  17. 前記第１および第２の半導体素子の一方はＰチャネル型ＭＩＳトランジスタであり、他方はＮチャネル型ＭＩＳトランジスタである請求項１６に記載の半導体装置の製造方法。
  18. 前記第１および第２の半導体素子は何れもバイポーラトランジスタである請求項１から１５のいずれかに記載の半導体装置の製造方法。
  19. 前記第１および第２の半導体素子の一方はＰＮＰラテラルバイポーラトランジスタであり、他方はＮＰＮラテラルバイポーラトランジスタである請求項１８に記載の半導体装置の製造方法。
  20. 前記第１および第２の半導体素子はダイオードである請求項１から１５のいずれかに記載の半導体装置。
  21. 誘電体基板と、
    前記誘電体基板に支持された単結晶半導体層と、
    それぞれが、前記単結晶半導体層に活性層領域を有する第１および第２の半導体素子と、
    前記第１および第２の半導体素子を電気的に分離する素子分離領域と
    を備え、
    前記第１および第２の半導体素子の活性層領域の高さは互いに略等しく、かつ、前記第１および第２の半導体素子の前記単結晶半導体層における活性層領域が位置する部分の厚さは互いに略等しく、
    前記素子分離領域は、前記単結晶半導体層における前記活性層領域と反対側の面を含む平面に接している半導体装置。
  22. 誘電体基板と、
    前記誘電体基板に支持された単結晶半導体層と、
    それぞれが、前記単結晶半導体層に活性層領域を有する第１および第２の半導体素子と、
    前記第１および第２の半導体素子に接続された金属配線と、
    前記第１および第２の半導体素子を電気的に分離する素子分離領域と
    を備え、
    前記第１および第２の半導体素子の活性層領域の高さは互いに略等しく、かつ、前記第１および第２の半導体素子の前記単結晶半導体層における活性層領域が位置する部分の厚さは互いに略等しく、
    前記金属配線は、前記単結晶半導体層と前記誘電体基板との間に位置する半導体装置。
  23. 前記第１および第２の半導体素子の一方は１×１０15ｃｍ-3以上１×１０18ｃｍ-3以下のＰ型不純物領域を有する半導体素子であり、他方は１×１０15ｃｍ-3以上１×１０18ｃｍ-3以下のＮ型不純物領域を有する半導体素子である請求項２１または２２に記載の半導体装置。
  24. 前記単結晶半導体層は、ＩＶ族半導体層、ＩＩ−ＶＩ族化合物半導体層、ＩＩＩ−Ｖ族化合物半導体層、ＩＶ−ＩＶ族化合物半導体層、およびそれらの同属元素を含む混晶層、ならびに酸化物半導体層からなる群から選択された少なくとも１つの層を含む請求項２１から２３のいずれかに記載の半導体装置。
  25. 前記第１および第２の半導体素子は何れもＭＩＳトランジスタである請求項２１から２４のいずれかに記載の半導体装置。
  26. 前記第１および第２の半導体素子の一方はＰチャネル型ＭＩＳトランジスタであり、他方はＮチャネル型ＭＩＳトランジスタである請求項２５に記載の半導体装置。
  27. 前記第１および第２の半導体素子は何れもバイポーラトランジスタである請求項２１から２４のいずれかに記載の半導体装置。
  28. 前記第１および第２の半導体素子の一方はＰＮＰラテラルバイポーラトランジスタであり、他方はＮＰＮラテラルバイポーラトランジスタである請求項２７に記載の半導体装置。
  29. 前記第１および第２の半導体素子はダイオードである請求項２１から２４のいずれかに記載の半導体装置。
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