KR100643746B1 - 반도체 기판, 반도체 장치, 및 그 제조 방법 - Google Patents

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Abstract

반도체 기판은, 채널 영역, 소스 영역 및 드레인 영역을 포함하는 활성층을 갖고, 웰 구조 및 채널 스톱 영역을 갖지 않는 단결정 Si기판과, 상기 단결정 Si기판상에 형성된 게이트 절연막과, 상기 게이트 절연막의 위에 형성된 게이트 전극과, 상기 활성층 주위의 상기 단결정 Si기판상에 형성된, 상기 게이트 절연막보다도 막두께가 두꺼운 LOCOS 산화막과, 상기 게이트 전극 및 LOCOS 산화막상에 형성된 절연막을 포함한다. 이로써, 대형 절연기판에 비단결정 Si 반도체소자와 단결정 Si 반도체소자를 형성하고, 고성능 시스템을 집적화한 반도체 장치를 제조하는 경우에, 단결정 Si부분의 제조 공정을 간략화하고, 또한 대형 절연기판에 전사한 후, 고정밀도의 포토리소그래피 없이 미세한 단결정 Si 반도체소자의 소자 분리를 실현할 수 있는 반도체 기판, 반도체 장치, 및 그 제조 방법을 제공한다.

Description

반도체 기판, 반도체 장치, 및 그 제조 방법{SEMICONDUCTOR SUBSTRATE, SEMICONDUCTOR DEVICE, AND MANUFACTURING METHODS FOR THEM}
도1은, 본 발명에 있어서의 반도체 기판의 실시의 1형태를 나타내는 단면도이다.
도2는, 상기 반도체 기판을 사용하여 형성한 반도체 장치에 금속배선층을 형성한 반도체 장치의 구성을 나타내는 단면도이다.
도3(a)∼ 도3(g)는, 상기 반도체 기판 및 반도체 장치의 제조 공정을 나타내는 단면도이다.
도4(a)∼ 도4(e)는, 상기 반도체 장치의 제조 공정에 있어서의 도3(g)에 계속된 제조 공정을 나타내는 단면도이다.
도5(a)는, 콘택트 홀 형성 시점에서의 상기 반도체 장치의 크기를 나타내는 평면도이고, 도5(b)는, 비교로서의 종래의 콘택트 홀 형성 시점에서의 반도체 장치의 크기를 나타내는 평면도이다.
도6은, 상기 절연기판상에 단결정 Si 반도체소자와 비단결정 Si 반도체소자가 공존한 반도체 장치를 나타내는 단면도이다.
도7은, 각 화소의 스위칭 트랜지스터를 비단결정 Si 반도체소자에서 구성한 표시부와, 단결정 Si 반도체소자에 의해 구성되는 트랜지스터를 구비한 처리 회로 를 포함하는 표시장치의 구성을 나타내는 평면도이다.
도8은, 본 발명의 타 실시예를 나타내는 것이고, 반도체 장치의 구성을 나타내는 단면도이다.
도9(a)∼ 도9(g)는, 상기 반도체 기판 및 반도체 장치의 제조 공정을 나타내는 단면도이다.
도10(a)∼ 도10(e)는, 상기 반도체 장치의 제조 공정이고, 도9(g)에 계속된 제조 공정을 나타내는 단면도이다.
도11은, 도8에 나타낸 반도체 장치의 변형례의 반도체 장치를 나타내는 단면도이다.
도12(a)∼ 도12(i)는, 본 발명의 참고예를 나타내는 것으로서, 반도체 장치의 제조 공정을 나타내는 단면도이다.
도13은, 종래의 웰 구조의 반도체 장치를 나타내는 단면도이다.
본 발명은, TFT(Thin Film Transistor)에서 구동하는 액티브 매트릭스 구동 액정표시장치에 있어서의, 주변구동회로나 콘트롤 회로, 또는 MPU(Micro 프로세스ing Unit : 초소형 연산 처리 장치)나 화상처리회로를 동일기판상에 일체 집적화한 고기능 액정표시장치, 또는 OLED(Organic Light Emitting Diode : 유기EL)표시장치 등의 표시장치에 사용하는 반도체 기판, 반도체 장치, 및 그 제조 방법에 관한 것 이다.
특히, 단결정 박막 디바이스에 의해 회로 성능을 대폭적으로 향상시킨 시스템·온·패널 기술, 및 그 제조 방법, 상기 반도체 장치를 제조할 때에 사용되는 디바이스 구조 및, 단결정 디바이스와 비단결정 Si, 그 중에서도 특히 다결정 Si를 공존시키는 제조 기술에 관한 것이다.
또한, 본 발명은, 특성이 다른 2종류의 반도체 디바이스를 동일 기판상에 형성할 수 있고, 각각의 장점을 살린 사용 방법을 행함으로써, 표시장치를 비롯한 여러가지 용도로 적용할 수 있다. 특히, TFT에서 구동하는 액티브 매트릭스 구동 액정표시장치 등에 있어서, 동일 기판상에 주변 구동 회로나 콘트롤 회로 또는 MPU(초소형 연산 처리 장치)나 화상 처리 회로를 일체 집적화한 고기능 액정표시장치, 또는 OLED(Organic Light Emitting Diode:유기EL) 표시장치 등의 표시장치에 적용할 수 있다.
글래스 기판상에 비정질 Si(이하,「a-Si」라고 약기한다.)이나 다결정 Si(이하,「Poly-Si」라고 약기한다.)의 박막 트랜지스터(이하,「TFT (Thin Film Transistor)」라고 한다.)를 화소의 스위칭 소자로서 형성하고, 액정표시패널이나 유기EL패널 등의 구동을 행하는, 소위 액티브 매트릭스 구동을 행하는 액정표시장치가 실용화하고, 다수 생산되고 있다.
특히, 최근, 이동도가 높으며 고속으로 동작하는 Poly-Si를 그 고이동도의 특징을 살리고, 주변 드라이버 등에 대해도 집적화하여 글래스 기판상에 제공하는 것이 가능하게 되어 있고, 실제, 생산이 행해지고 있다.
그러나, 대형화 글래스 기판을 사용한, 소위 액티브 매트릭스 구동을 행하는 액정표시장치나 OLED(Organic Light Emitting Diode:유기EL)표시장치 등의 표시장치에 있어서는, 드라이버 IC의 트랜지스터로서 비단결정 Si, 특히 poly-Si를 사용하는 경우, poly-Si 특유의 결정립계 기인의 특성 불규칙, 및 고품질 게이트 절연막을 얻는 것이 매우 곤란하다는 문제가 있고, 고도의 시스템의 집적화에는 한계가 있다. 그래서, 표시 품위(균일성)의 관점에서도, 보다 고성능으로 특성 불규칙성이 적은 디바이스가 필요하다.
특히, 고도로 집적화한 반도체 장치의 표시용 기판으로의 직접적인 일체화 및 시스템화에 있어서는, 고속 성능 및 집적 밀도에 대응하는 미세 가공, 디바이스 성능(이동도, 문턱치의 제어성, 전달 특성의 급준성)이 충분하지 않기 때문에, 또한 고성능이 요구되는 이미지 프로세서나 타이밍 콘트롤러 등의 드라이버에 사용되는 시스템에 있어서 참된 시스템 집적화를 실현하기 위해서는, 디바이스 성능 및 집적 밀도의 어느 것도 불충분하다.
따라서, 대형 글래스 기판 등의 표시 기판에, 화소용 TFT와 이 화소용 TFT를 구동하는 더 고성능·고밀도의 드라이버 IC의 양자를 직접 작입하는 것은, 실현이 매우 곤란하다.
그래서, 이 문제에 대한 해결로의 어프로치로서, COG(Chip On Glass)를 사용하고, 단결정 Si의 드라이버 IC를 LSI(Large Scale Integrated circuit:대규모 집적회로) 실장(어셈블리)하는 기술이 있다. 이 COG는, 단결정 Si에 형성한 LSI를 이방 도전 필름 등에 의한 플립 칩 실장 등에 의해 표시용 기판에 어셈블링 하는 것 이다.
이러한 통상의 LSI는, 벌크의 단결정 Si에서 MOS (Metal Oxide Semiconductor) 트랜지스터를 형성하기 때문에, 개개의 트랜지스터를 독립시켜 정상적으로 동작시키는 것이 요구된다. 따라서, 개개의 트랜지스터를 분리 독립화(소자 분리)하기 위해, 또는 기생 바이폴라 트랜지스터에 의한 래치업 방지를 위해, 도13에 나타낸 바와 같이, 채널 스톱 주입부(101)나 다중 웰(102)의 도핑 등의 이온 주입이 행해진다. 그런데, 트랜지스터의 미세화에 따라, 소자 분리를 위한 영역을 확보하는 것이 문제가 되어 왔다. 그래서, 이 소자 분리를 위한 영역을 축소하기 위해, 리트로 그레이드 웰(역불순물 농도 구배의 웰)구조 등의 기술이 사용되고 있지만, 다수회의 이온 주입을 필요로 하여 프로세스가 복잡하게 되기 때문에,코스트 상승 및 수율 저하의 과제가 있었다. 또한, 범프 형성 공정 등의 공정이 필요하고, 제조 공정이 길고, 수율 저하 원인으로 되어 왔다.
또한, 액정표시장치 또는 OLED 표시장치 등의 표시장치의 편에서는, 패널로서 완성한 것이 아니면 드라이버 IC를 어셈블하기 불가능다는 등의 제약이 있다. 이 때문에, 제조면에서 자유도가 적어 공정이 복잡해지고, 제조 공정의 자유도가 적어 복잡해지고, 또한 물류·제조 효율이 낮고, 고코스트로 수율이 저하되는 문제가 있었다.
한편, 이 문제에 대해는, 디바이스 전사(디바이스 트랜스터)에 의한 해결 수단이 있다. 이 디바이스 전사는, 절연체상에 단결정 Si에서 이루어지는 디바이스를 형성하고, 그 디바이스를 표시 패널로 되는 글래스 기판에 접착하고, 그 후, 절연 체를 이탈시키는 등의 기술이다. 또한, 상기 절연체상에 단결정 Si에서 이루어지는 디바이스를 형성한 구조를, SOI(Silicon On Insulator)구조라고 한다.
이 디바이스 전사(디바이스 트랜스퍼)에 대해는, 예컨대, 상기 SOI구조에 있어서, 단결정 Si 하의 산화막을 에칭함으로써 보다 분리박막화 하는 방법(코핀 사)가 있다. 구체적인 선행 기술 문헌으로서는, 예컨대, 일본국 공개 특허 공보「특표평 7-503557호 공보(공표 일본 1995년 4월 13일)」, 및 하기의 문헌1, 문헌2가 있다.
문헌1 : J.P.Salerno "Single Crystal Silicon AMLCDs", Conference Record of the 1994 International Display Research Conference (IDRC) p.39-44(1994)
문헌2 : Q.-Y.Tong & U.Gesele, SEMICONDUCTOR WAFER BONDING : SCIENCE AND TECHNOLOGY_, John Wiley & Sons, NewYork(1999)
상기 특표평 7-503557호 공보에는, 글래스 기판상에 접착제를 사용하여 미리 작성한 단결정 Si 박막트랜지스터를 전사한 반도체 장치를 사용하고, 액티브 매트릭스형 액정표시장치의 표시 패널을 작성하는 것이 개시되어 있다.
또한, 본원 발명에 관계하는 타 선행 기술로서, 일본국 공개 특허 공보「특개평 10-125880호 공보(1998년 5월 15일 공개)」및 하기의 문헌3, 문헌4가 있다.
문헌3 : K.Warner,et.al.2002 IEEE International SOI Conference : Oct, pp. 123-125(2002)
문헌4 : L.P.Allen,et.al. 2002 IEEE International SOI Conference : Oct, pp. 192-193(2002)
상기 특개평 10-125880호 공보에는, 단결정 Si에 단차를 제공하고, 그 위에, 단결정 Si보다도 연마 레이트가 작은 연마 스토퍼를 형성하고, 다른 Si 기판에 전사하고, 분리면을 연마하고, 연마 속도의 차를 이용하여, 단차의 요부의 스토퍼에 의해 단결정 Si박막을 섬모양으로 남기는 기술이 개시되어 있다.
그러나, 상기 종래의 반도체 기판, 반도체 장치, 및 그 제조 방법에서는, 이하의 문제를 갖고 있다.
우선, SOI구조에 있어서는, 실리콘(Si) 웨이퍼에 디바이스를 형성하기 때문에, 전체 개수의 디바이스의 토탈 사이즈가 실리콘(Si) 웨이퍼에 제한된다. 따라서, 실리콘(Si) 웨이퍼의 크기에는 한도가 있기 때문에, 대형 글래스 기판의 길이에는 충분하지 않는 경우가 있다.
또한, 실리콘(Si) 웨이퍼에 형성한 단결정 Si 디바이스를 에폭시 수지 등의 접착제에 의해 글래스 기판에 접착하기 때문에, 접착 후에, 결함 회복 열처리(어닐링)를 행하는 공정, 층간 절연막을 형성하는 공정, 또는 금속배선을 형성하는 공정 등의 공정을 추가할 수 없다. 이 때문에, 대형 글래스 기판상에 미리 형성되어 있는 디바이스와 전사하는 단결정 Si 디바이스의 상호 배선에 의한 접속이 매우 곤란하다.
또한, 이산화규소(SiO2)위에서 성장한 박막의 단결정층인 고상 에피텍셜층 (epitaxial film)에 단결정 Si 디바이스로 되는 동작 영역을 형성하고, 이산화규소(SiO2)를 에칭 분리하는 제조 방법이기 때문에, 공정이 복잡화되고, 원료에 대한 제 품 수율 저하를 초래한다고 하는 과제(전사 공정, 박막 분리·유지, 에피텍셜 성장)가 있다.
본 발명의 목적은, 대형 절연기판에 비단결정 Si 반도체소자와 단결정 Si 반도체소자를 형성하고, 고성능 시스템을 집적화한 반도체 장치를 제조하는 경우에, 단결정 Si 부분의 제조 공정을 간략화하고, 또한 대형 절연기판에 전사한 후, 고정밀도의 포토리소 그래피 없이 미세한 단결정 Si 반도체소자의 소자 분리를 실현할 수 있는 반도체 기판, 반도체 장치, 및 그 제조 방법을 제공하는 데 있다.
본 발명 반도체 기판은, 상기 목적을 달성하기 위해, 채널 영역, 소스 영역 및 소스 영역을 포함하는 활성층을 갖고, 웰 구조 및 채널 스톱 영역을 갖지 않는 단결정 Si기판과, 상기 단결정 Si 기판상에 형성된 게이트 절연막과, 상기 게이트 절연막의 위에 형성된 게이트 전극과, 상기 활성층 주위의 상기 단결정 Si 기판상에 형성된, 상기 게이트 절연막보다도 막두께가 두꺼운 LOCOS 산화막과, 상기 게이트 전극 및 LOCOS 산화막상에 형성된 절연막을 포함하고 있다.
또한, 본 발명 반도체 기판의 제조 방법은, 상기 목적을 달성하기 위해, 단결정 Si 기판에서의 소자 영역 외에 LOCOS 산화막을 형성하는 공정과, 상기 단결정 Si 기판에서의 소자 영역에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막상에 게이트 전극을 형성하는 공정과, 상기 단결정 Si 기판에서의 소자 영역에, 선택적으로 불순물 주입을 행함으로써 소스 영역 및 드레인 영역과 채널 영역을 형성하고, 상기 채널 영역, 소스 영역 및 드레인 영역을 포함하는 활성층을 형성하는 공정과, 상기 게이트 전극, 게이트 절연막 및 LOCOS 산화막상에, 표면이 평탄화된 절연막을 형성하는 공정과, 상기 평탄화된 절연막을 통해, 수소 이온 및 불활성 원소 이온 중에서 선택된 1 또는 복수의 이온의 주입을 행함으로써 상기 단결정 Si 기판 중의 소정의 깊이에 이온 주입층을 형성하는 공정을 포함하고 있다.
또한, 본 발명 반도체 기판의 제조 방법은, 상기 목적을 달성하기 위해, 단결정 Si 기판에서의 소자 영역 외에 LOCOS 산화막을 형성하는 공정과, 상기 단결정 Si 기판에서의 소자 영역에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막상에 게이트 전극을 형성하는 공정과, 상기 단결정 Si 기판에서의 소자 영역에, 선택적으로 불순물 주입을 행함으로써 소스 영역 및 드레인 영역과 채널 영역을 형성하고, 상기 채널 영역, 소스 영역 및 드레인 영역을 포함하는 활성층을 형성하는 공정과, 상기 게이트 전극, 게이트 절연막 및 LOCOS 산화막상에, 표면이 평탄화된 제1 절연막을 형성하는 공정과, 상기 평탄화된 제1 절연막을 통해, 수소 이온 및 불활성 원소 이온 중에서 선택된 1 또는 복수의 이온의 주입을 행함으로써, 상기 단결정 Si 기판 중의 소정의 깊이에 이온 주입층을 형성하는 공정과, 상기 제1 절연막의 상방에, 적어도 1층의 제1 배선층을 형성하는 공정과, 상기 제1 배선층상에, 제2 절연막을 형성하는 공정을 포함하고 있다.
상기 발명에 따르면, 반도체 기판은, 채널 영역, 소스 영역 및 드레인 영역을 포함하는 활성층을 갖고, 웰 구조 및 채널 스톱 영역을 갖지 않는 단결정 Si기판을 사용하고 있다.
따라서, 단결정 Si로 이루어지기 때문에, 고성능으로 특성 불규칙성이 적은 디바이스 성능을 갖는 반도체 장치를 형성할 수 있다.
또한, 본 발명에서는, 종래의 웰, 채널 스톱, 웰 콘택트가 존재하지 않기 때문에, 소자 영역의 면적을 작게 할 수 있고, 소자 영역의 미세화에 의해 집적 밀도를 높일 수 있고, 고도로 집적화한 반도체 기판으로 된다. 또한, 반도체소자를 박 막으로 형성할 수 있기 때문에, 반도체 장치를 형성한 경우에, 예컨대, 다른 다결정 Si로 이루어지는 TFT와의 공존을 도모하고, 양자간을 박막에서 상호배선하여 접속하는 것이 가능하게 된다. 또한, 박막으로 형성할 수 있기 때문에, 대형의 글래스 기판 등의 절연기판에 있어서도, 고정밀도의 포토리소그래피 없이, 미세한 단결정 Si 디바이스의 소자 분리를 실현할 수 있다. 또한, 웰 등을 형성하지 않기 때문에, 제조 공정도 간단하다.
또한, 본 발명에서는, 활성층 주위를 둘러싸도록 게이트 절연막보다 막두께가 두꺼운 LOCOS 산화막이 형성되어 있다. 따라서, 이 LOCOS 산화막에 의해 확실히 소자 분리가 달성된다.
그 결과, 대형 절연기판에 비단결정 Si 반도체소자와 단결정 Si 반도체소자를 형성하고, 고성능 시스템을 집적화한 반도체 장치를 제조하는 경우에, 단결정 Si 부분의 제조 공정을 간략화하고, 또한 대형 절연기판에 전사한 후, 고정밀도의 포토리소그래피 없이 미세한 단결정 Si 반도체소자의 소자 분리를 실현할 수 있는 반도체 기판 및 그 제조 방법을 제공할 수 있다.
또한, 본 발명의 반도체 장치는, 상기 목적을 달성하기 위해, 절연기판과, 상기 절연기판상에 형성된 단결정 Si 반도체소자를 포함하는 반도체 장치에 있어 서, 상기 단결정 Si 반도체소자는, 상기 절연기판의 상방에 형성된 게이트 전극과, 상기 게이트 전극상에 형성된 게이트 절연막과, 상기 게이트 절연막상에 형성된, 채널 영역, 소스 영역 및 드레인 영역을 포함하는 단결정 Si층으로 이루어지는 활성층과, 상기 활성층 주위에 형성된 LOCOS 산화막과, 상기 활성층 및 LOCOS 산화막상에 형성된 층간 절연막을 포함하고 있다.
상기 발명에 따르면, 반도체 장치는, 절연기판과, 상기 절연기판상에 형성된 단결정 Si 반도체소자를 포함하는 것이고, 예컨대, 유리판 등의 절연기판과 단결정 Si 반도체소자가 일체화되어 있다.
그리고, 단결정 Si 반도체소자는, 절연기판의 상방에 형성된 게이트 전극과, 게이트 전극상에 형성된 게이트 절연막과, 게이트 절연막상에 형성된, 채널 영역, 소스 영역 및 드레인 영역을 포함하는 단결정 Si층으로 이루어지는 활성층과, 활성층 주위에 형성된 LOCOS 산화막과, 활성층 및 LOCOS 산화막상에 형성된 층간 절연막을 갖고 있다.
그 결과, 대형 절연기판에 비단결정 Si 반도체소자와 단결정 Si 반도체소자를 형성하고, 고성능 시스템을 집적화한 반도체 장치를 제조하는 경우에, 단결정 Si부분의 제조 공정을 간략화하고, 또한 대형 절연기판에 전사한 후, 고정밀도의 포토리소그래피 없이 미세한 단결정 Si 반도체소자의 소자 분리를 실현할 수 있는 반도체 장치를 제공할 수 있다.
또한, 본 발명의 반도체 장치는, 상기 반도체 장치에 있어서, 상기 층간 절연막상에 형성되고, 상기 층간 절연막에 제공된 접속 구멍을 통해, 상기 소스 영역 및 드레인 영역에 접속된 배선층을 포함하고 있다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 목적을 달성하기 위해, 상기 반도체 기판의 제조 방법에 의해 제조된 반도체 기판을, 절연기판상에 접합하는 기판 접합 공정과, 열처리를 행함으로써, 상기 이온 주입층을 경계로서 상기 단결정 Si기판을 분할하고, 단결정 Si기판의 일부를 박리하는 단결정 Si기판 박리 공정과, 상기 절연기판상의 상기 단결정 Si기판을 에칭하고, 상기 LOCOS 산화막의 표면을 노출시키는 공정과, 상기 활성층 및 LOCOS 산화막상에 층간 절연막을 형성하는 공정과, 상기 층간 절연막상에, 상기 층간 절연막에 형성된 접속 구멍을 통해, 상기 소스 영역 및 드레인 영역과 접속된 배선층을 형성하는 공정을 포함하고 있다.
상기 발명에 따르면, 보호 절연막 및 층간 절연막상에 형성되고, 상기 보호 절연막 및 층간 절연막에 제공된 접속 구멍을 통해, 소스 영역 및 드레인 영역에 접속된 배선층을 갖고 있다.
따라서, 이로써, 타 회로나 전원 등과 접속하는 배선층을 갖는 반도체 장치로 된다. 또한, 단결정 Si 반도체소자를 갖는 반도체 기판을 절연기판상에 접합하여 박막화한 후, 배선층을 형성할 수 있다.
그 결과, 대형 절연기판에 비단결정 Si 반도체소자와 단결정 Si 반도체소자를 형성하고, 고성능 시스템을 집적화한 반도체 장치를 제조하는 경우에, 단결정 Si부분의 제조 공정을 간략화하고, 또한 대형 절연기판에 전사한 후, 고정밀도의 포토리소그래피 없이 미세한 단결정 Si 반도체소자의 소자 분리를 실현할 수 있는 반도체 장치 및 그 제조 방법을 제공할 수 있다.
또한, 본 발명 반도체 장치는, 상기 목적을 달성하기 위해, 절연기판과, 상기 절연기판상에 형성된 단결정 Si 반도체소자를 포함하는 반도체 장치에 있어서 , 상기 단결정 Si 반도체소자는, 상기 절연기판의 상방에 형성된 게이트 전극과, 상기 게이트 전극상에 형성된 게이트 절연막과, 상기 게이트 절연막상에 형성된, 채널 영역, 소스 영역 및 드레인 영역을 포함하는 단결정 Si층으로 이루어지는 활성층과, 상기 활성층 주위에 형성된 LOCOS 산화막과, 상기 활성층 및 LOCOS 산화막상에 형성된 층간 절연막을 포함하고, 또한, 상기 절연기판과 게이트 전극 사이에 형성된 절연막과, 상기 절연막의 하면측에 형성된 적어도도 1층의 제1 배선층과, 상기 층간 절연막상에 형성되고, 상기 제1 배선층에 접속된 제2 배선층을 포함하고 있다.
또한, 본 발명 반도체 장치의 제조 방법은, 상기 목적을 달성하기 위해, 상기 반도체 기판의 제조 방법에 의해 제조된 반도체 기판을, 절연기판상에 접합하는 기판 접합 공정과, 열처리를 행함으로써 상기 이온 주입층을 경계로서 상기 단 결정 Si기판을 분할하고, 단결정 Si기판의 일부를 박리하는 단결정 Si기판 박리 공정과, 상기 절연기판상의 상기 단결정 Si기판을 에칭하고, 상기 LOCOS 산화막의 표면을 노출시키는 공정과, 상기 활성층 및 LOCOS 산화막상에 층간 절연막을 형성하는 공정과, 상기 층간 절연막상에, 상기 제1 배선층과 접속된 제2 배선층을 형성하는 공정을 포함하고 있다.
그런데, 금속배선층을 형성하는 경우, 상기 경우를 포함하여, 일반적으로 집 적회로의 집적 밀도를 향상시키려면, 복수의 배선층을 형성하여 스페이스를 효율적으로 사용할 필요가 있다. 이는, 소자 영역이 미소하게 되면, 현실적인 문제로서, 소자 영역의 바로 위에 외부 취출용 전극이 밀집하게 되어, 배선 패턴이 어려워지기 때문이다.
그래서, 본 발명의 반도체 장치에서는, 절연막의 하면측에 형성된 적어도 1층의 제1 배선층과, 층간 절연막상에 형성되고, 제1 배선층에 접속된 제2 배선층을 갖고 있다.
따라서, 소자 영역의 이면측의 공간을 이용하여 효율적으로 배선을 행하는 것이 가능하게 되어 집적 밀도를 높일 수 있다.
본 발명의 또 다른 목적, 특징, 및 우수한 점은, 이하 나타내는 기재에 의해 충분히 알 수 있다. 또한, 본 발명의 이점은, 첨부 도면을 참조한 다음 설명으로 명백하게 된다.
[참고예]
본 실시예를 설명 하기 전에, 종래의 과제를 해결하기 위해, 본 발명자 등에 의한 미공개 특허 출원에서 제안된 기술이 있기 때문에, 그것에 대해 최초로 설명한다.
우선, 종래의 문제로서, 이하의 문제가 있었다.
즉, SOI(Silicon On Insulator)구조에 있어서는, 실리콘(Si) 웨이퍼에 디바이스를 형성하기 때문에, 전체 개수의 디바이스의 토탈 사이즈가 실리콘(Si) 웨이 퍼에 제한된다. 따라서, 실리콘(Si) 웨이퍼의 크기에는 한도가 있기 때문에, 대형 글래스 기판의 사이즈에 대해는 불충분하다.
또한, 실리콘(Si) 웨이퍼에 형성한 단결정 Si디바이스를 에폭시 수지 등의 접착제에 의해 글래스 기판에 접착하기 때문에, 접착 후에, 결함 회복 열처리(어닐링)를 행하는 공정, 층간 절연막을 형성하는 공정, 또는 금속배선을 형성하는 공정 등의 공정을 추가하는 것은 매우 곤란하다. 따라서, 대형 글래스 기판상에 사전에 형성되어 있는 디바이스와 전사하는 단결정 Si디바이스의 상호 배선에 의한 접속이 매우 곤란하다.
또한, 이산화규소(SiO2)상에서 성장한 박막의 단결정층인 고상 에피텍셜층(epitaxial film)에 단결정 Si디바이스로 되는 동작 영역을 형성하고, 이산화규소(SiO2)를 에칭 분리하는 제조 방법이기 때문에, 공정이 복잡화되고, 수율의 저하를초래한다는 과제(전사 공정, 박막 분리·유지, 에피텍셜 성장)가 있다.
그래서, 본 발명자 등은, 도12(a)∼ 도12(c)에 나타낸 바와 같이, 단결정 Si기판(81)에 미세 가공에 의해 게이트 전극(83), 불순물 도핑(84) 등, 및 게이트 절연막(82)을 형성하고, 트랜지스터의 주요 공정을 완료하고, 소정의 깊이에 소정의 농도의 수소 이온을 주입하여 이온 주입부(85)를 형성하고, 표면에 산화막(86)을 형성한 후, 그 산화막(86)을 CMP(Chemical Mechanical Polishing : 화학적 기계연 마)로 평탄화하고, 소정의 형상으로 절단한 단결정 Si기판(81)과, 표면을TEOS(Si(OC2H5)4:Tetra Ethyl Ortho Silicate)를 사용한 플라즈마 CVD에 의해 형성 한 SiO2 막(87)을 형성하여 SC1 세정수 등으로 활성화한 글래스 기판(88)을 밀착시켜 접합한다.
이어서, 상기 접합한 것을 열처리함으로써 수소 이온 주입부(85)로부터 수소 가스를 내포하는 Platelet를 성장시키고, 분리 박막화하여 단결정 Si디바이스(90)로 하고, 도12(d)∼ 도12(i)로 나타낸 바와 같이, 단결정 Si디바이스(90)와 다결정 Si로 이루어지는 비단결정 Si TFT(91)을 공존시키고 있다.
이로써, 종래, 사이즈가 Si웨이퍼 사이즈에 제한된다고 하는 문제의 해결 수단을 제공했다.
또한, 종래로, 이산화규소(SiO2) 상의 고상 에피텍셜층에 단결정 Si디바이스를 형성하고, 이산화규소(SiO2)를 에칭 분리하는 제조 방법에 의한, 공정이 복잡화되고, 수율 저하를 초래한다고 하는 과제(전사 공정, 박막 분리·유지, 에피텍셜 성장)에 대해도, 상기 제조 방법에 의해, 이산화규소(SiO2)상의 고상 에피텍셜층 형성이 불필요하게 될 수 있어, 이산화규소(SiO2)를 에칭 분리 공정의 장시간, 공정의 복잡화, 수율 저하(전사 공정, 박막 분리·유지, 에피텍셜 성장)에 대한 해결 수단을 제공하고 있다.
그러나, 단결정 Si의 박막트랜지스터를 고집적화 하고, 충분한 고성능을 발휘하기 위해서는, 또한 이하와 같은 문제에 대한 개선책이 필요하다.
즉, 대형 글래스 기판상에 단결정 Si디바이스를 형성하기 위해서는, 소자 분 리가 필요 불가결하지만, 상기 기술에서의 단결정 Si의 섬모양 에칭에 의한 소자 분리는 대형 글래스 기판상으로의 포토리소그래피의 제약등으로부터 사실상 불가능하다.
또한, 최종적으로, 글래스 기판 등의 절연기판에 전사되어 디바이스를 구성하는 단결정 Si는, 박막 상태가 되기 때문에, 통상의 벌크의 단결정 Si LSI에 필요한 복잡한 웰, 채널 스톱 등의 도핑을 작입하는 것은 불필요하게 되지만, 소자 분리나 박막화 후의 표면 손상 회복이나, 단채널 대책을 포함하는 새로운 제조 프로세스 또는 디바이스 구조 등의 해결 수단이 필요하다.
또한, 다른 기술로서, 단결정 Si디바이스의 적어도 일부를 작입한 Si기판에 수소 이온 등을 주입하고, 그 수소 이온 등의 주입 부분에서 분리하고, 박막화하 방법이 있다. 이 방법은, 상기 과제(소자 분리, 박막화 후의 Si표면 손상 회복, 평탄화, 웰 등을 없앤 단순화 디바이스 구조, 및 그 제조 프로세스 제공)에 더해, 소자 분리(섬 에칭에서의 Si 섬단의 결함)와 응력 리크 전류 저감이 불충분하다는 과제가 있다.
이하에 나타내는 본 실시예는, 이와 같은 문제를 해결하는 것으로 되어 있다.
〔실시예 1〕
본 발명의 일 실시예에 대해 도1에서 도7에 기초하여 설명하면, 이하와 같다.
또한, 본 실시예에서 설명하는 반도체 기판 및 반도체 장치는, 최종적으로 는, MOS형의 비단결정 Si 박막트랜지스터와 MOS형 단결정 Si 박막트랜지스터를 글래스 기판 등의 절연기판상의 다른 영역에 형성한 고성능·고기능화에 적합한 반도체 장치로 되어 있고, TFT(Thin Film Transistor : 박막트랜지스터)에 의한 액티브 매트릭스 기판상에 형성되는 것이다.
상기 MOS형 박막트랜지스터는, 활성층, 게이트 전극, 게이트 절연막, 게이트 양측에 형성된 고농도 불순물 도핑부(소스·드레인 전극)로 이루어지고, 게이트 전극에 의해 게이트 하의 반도체층의 캐리어 농도가 변조되고, 소스-드레인 간을 흐르는 전류가 제어되는 일반적인 트랜지스터이다.
MOS형 트랜지스터의 특성으로서는, CMOS(Complementary MOS)구조로 하면, 소비전력이 적고, 전원 전압에 따라 출력을 풀로 할 수 있기 때문에, 저소비전력형의 로직에 적합하다. 본 실시예에 있어서도, CMOS(Complementary MOS)구조를 전제로 하고 있지만, 도면은 하나의 MOS(Metal Oxide Semiconductor)밖에 기재하고 있지 않다.
본 실시예의 반도체 기판(10)은, 도1에 나타낸 바와 같이, 채널 영역(17), 소스 영역(4) 및 드레인 영역(5)을 포함하는 활성층(6)을 갖고, 웰 구조 및 채널 스톱 구조를 갖지 않는 단결정 Si기판으로서의 단결정 실리콘(Si) 웨이퍼(이하,「단결정 Si웨이퍼」라고 한다.)(8)와, 상기 단결정 Si웨이퍼(8)상에 형성된 게이트 절연막(3)과, 상기 게이트 절연막(3)의 위에 형성된 게이트 전극(2)과, 상기 활성층(6)의 주위의 단결정 Si웨이퍼(8)상에 형성된, 게이트 절연막(3)보다도 막두께가 두꺼운 LOCOS(Local Oxidation of Silicon : 선택 산화법)산화막(7)과, 게이트 전 극(2) 및 LOCOS 산화막(7)위에 형성된 절연막으로서의 평탄화 절연막(1)을 갖고 있다.
또한, 상기 활성층(6)에는,문턱치 제어를 위해, 얕은 역도전형 불순물이 도핑된 소자 영역에 소스 영역(4) 및 드레인 영역(5)으로서 N+ 또는 P+의 불순물 주입부가 형성되어 있다.
즉, 본 실시예의 반도체 기판(10)은, 단결정 Si웨이퍼(8)에 대해, LDD(Lightly Doped Drain)구조(4a·5a) 또는 단채널 대책 Pocket 주입, 또는 Halo주입이 행해져 있다. 그러나, 그 이외의 웰 주입, 및 채널 스톱을 위한 이온 주입은 없고, 또한 웰 콘택도 형성되어 있지 않은 것으로 되어 있다.
상기 산화막(1)은, 예컨대, 표면이 평탄화된 이산화규소(SiO2)막, 인 실리케이트 글래스(PSG)막 또는 붕소 인 실리케이트 글래스(BPSG)막으로 이루어져 있다. 또한, 통상의 LSI에 있어서 LOCOS 막은, 소자 분리 수단의 하나이고, 활성층(6)의 주위에 두꺼운 열산화 막(필드 산화막)을 형성함으로써 필드부를 가로지르는 게이트 전극에 대해, 두꺼운 게이트 절연막으로서 작용하고, 여기에 가능한 기생 트랜지스터의 문턱치 전압을 높게 하기 때문에, 소자간을 구획하는 역할을 완수하고, 소자 분리가 가능한 것이다.
상기 LOCOS 산화막(7)은, 본 실시예에서는, 두께가 약 30nm 이상 약 200nm이하로 되어 있다. 즉, 종래, MOSLSI(Large Scale Integrated circuit : 대규모 집적회로)에서는 약 500nm 이상, 적어도 300nm 이상의 LOCOS 산화막을 형성하는 것에 대해, 본 실시예에서는, 1/ 2 내지 1 자리수 얇은, 약 30nm ∼ 약 200nm 이하의 LOCOS 막을 필드 영역(16)에 성장시킨다. 본 실시예에서는, 상기 기생 트랜지스터가 생기는 부분의 Si막을 제거하기 때문에, 실제로는 기생 트랜지스터는 생기지 않기 때문이다.
이로써, 예컨대, 대형 글래스 기판 등의 절연기판상에 비단결정 Si와 공존하는 박막 디바이스를 형성할 수 있다. 또한, 산화 처리 시간을 대폭적으로 단축할 수 있고, 또한 습식 산화가 아닌 드라이 산화에 의해 처리가 실용적 수준으로 가능해진다. 특히, 산화막 단의 산화에 수반하는 응력을 대폭적으로 완화시킬 수 있기 때문에, 특성이 안정된 트랜지스터를 형성할 수 있다. 또한, 산화막이 얇게 해결되기 때문에, 버즈 비크(Bird's Beak)를 저감할 수 있어, 미세한 트랜지스터의 소자 영역을 정밀도 높게 한정할 수 있다.
또한, 본 실시예의 반도체 기판(10)에서는, 본 도면에 나타낸 바와 같이, 단결정 Si웨이퍼(8)에서의 활성층(6) 중의 소정의 깊이에, 소정의 농도의 수소 이온, 또는/및 헬륨(He)이온 등의 불활성 가스 이온이, 각각 단독 또는 쌍방이 주입된 이온 주입층(9)이 형성되어 있다. 이로써 후술하는 바와 같이, 이 이온 주입층(9)을 경계로 단결정 Si웨이퍼(8)의 일부를 분리할 수 있다.
한편, 본 실시예에서는, 도2에 나타낸 바와 같이, 상기 반도체 기판(10)에 적어도 1층의 금속배선층을 형성해도 된다.
즉, 반도체 기판(10)은, 평탄화 절연막(1)위에 형성된 게이트 전극(2)과, 이 게이트 전극(2)의 위에 형성된 게이트 절연막(3)과, 이 게이트 절연막(3)의 위에 형성되고, 또한 문턱치 제어를 위해, 얕은 역도전형 불순물이 도핑된 소자 영역에 소스 영역(4) 및 드레인 영역(5)으로서 N+ 또는 P+의 불순물 주입부가 형성된 단결정 Si로 이루어진, 웰 구조를 갖지 않는 활성층(6)과, 이 활성층(6)의 주위를 둘러싸도록 형성된 LOCOS 산화막(7)과, 이 활성층(６) 및 ＬＯＣＯＳ 산화막(７)위에 형성한 보호 절연막 및 층간 절연막(21)과, 이 보호 절연막 및 층간 절연막(21)에 형성된 접속 콘택트 홀(22·22)을 통해 소스 영역(4) 및 드레인 영역(5)에 각각 접속되고, 또한 보호 절연막 및 층간 절연막(21)의 표면에 형성된 금속배선층(23·23)으로 이루어져 있다.
또한, 본 실시예에서는, 도2에 나타낸 바와 같이, 상기 반도체 기판(10)을 글래스 기판 등의 절연기판(25)에 접합함으로써 반도체 장치(30)를 형성하고 있 다. 즉, 반도체 장치(30)는, 본 도면에 나타낸 바와 같이, 절연기판(25)의 위에, TEOS(Si(OC2H5)4:Tetra Ethyl Ortho Silicate)를 사용하여 플라즈마 CVD에 의해 형성한 이산화규소(SiO2)막(26)을 통해 반도체 기판(10)을 접합하고 있다.
상기 구성 반도체 기판(10) 및 반도체 장치(30)의 제조 방법에 대해, 도3(a)∼ 도3(g), 및 도4(a)∼ 도4(e)에 기초하여 설명한다.
우선, 도3(a)에 나타낸 바와 같이, 단결정 실리콘(Si)으로 이루어지는 단결정 Si웨이퍼(8)를 준비하고, 그 표면을 산화하여 약 30nm의 얇은 이산화규소(SiO2)막(11)을 형성한다. 이어서, 이 이산화규소(SiO2)막(11)위의 전체에 플라즈마 CVD(Chemical Vapor Deposition: 화학 기상 성장법)으로 질화 실리콘(SiN)막(12)을 전체에 퇴적한 후, 소자 영역이 되는 부분의 질화 실리콘(SiN)막(12)을 남기고, 소자 영역 이외의 부분의 질화 실리콘(SiN)막(12)을 에칭 제거한다.
다음, 도3(b)에 나타낸 바와 같이, 질화 실리콘(SiN)막(12)을 마스크에 의해 약 120nm의 이산화규소(SiO2)로 이루어지는 산화막을 필드 산화막으로서 드라이 산화로 성장시켜 LOCOS 산화막(7)을 형성한다.
이어서, 도3(c)에 나타낸 바와 같이, 상기 질화 실리콘(SiN)막(12)을 에칭 제거하고, 필드 산화막인 LOCOS 산화막(7)으로 둘러싸인 소자 영역(13)에, N채널 영역 또는 P채널 영역의 어느 일방의 채널 영역에 있어서의 문턱치 전압 콘트롤을 위해, 각각 붕소(B) 이온 또는 인(P)이온을 주입하고, 이산화규소(SiO2)막(11)을 에칭 제거한다. 즉, 소자 영역(13)에 붕소(B)이온을 주입 하면, P형 영역이 형성되고, 이 P형 영역에 후술하는 바와 같이 비소(As) 이온을 주입하여 소스 영역(4) 및 드레인 영역(5)을 형성함으로써 N형 MOS트랜지스터를 형성할 수 있다. 한편, 소자 영역(13)에 인(P)이온을 주입 하면, N형 영역이 형성되고, 이 N형 영역에 불화붕소(BF2)이온을 주입하여 소스 영역(4) 및 드레인 영역(5)을 형성함으로써 P형 MOS트랜지스터를 형성할 수 있다. 또한, 본 실시예에서는, N형 MOS트랜지스터와 P형 MOS트랜지스터를 동시에 형성하고 있고, 완성 후는, CMOS 트랜지스터로 된다. 또한, 상기 채널 영역(게이트 전극(2)의 아래 영역), 소스 영역(4) 및 드레인 영역(5)을 포함하는 영역이 활성층(6)으로 된다. 또한, 게이트 전극(2) 아래의 상기 채널 영역은, 문턱치 전압 조정용의 불순물 이온이 주입되어 있다.
그 후, 도3(d)에 나타낸 바와 같이, 게이트 절연막(3)으로서 드라이 산화로 15nm의 이산화규소(SiO2)를 성장시킨다.
이어서, 도3(e)에 나타낸 바와 같이, 게이트 절연막(3)의 위에, 약 300nm의 예컨대, 다결정 실리콘(Si)(이하,「Poly-Si」라고 약기한다.)막을 퇴적하고, 도시하지 않은 옥시 염화 인(POCl3)을 퇴적하고, 850℃에서 확산한다. 이것을 게이트 전극(2)으로서 패터닝하고, LDD구조(4a·5a)를 형성하기 위한 붕소(B) 또는 인(P) 이온의 주입을 행하고, 그 위에서 약 300nm의 이산화규소(SiO2)를 퇴적하고, 반응성 이온 에칭(RIE:Reactive Ion Etching)으로 에칭백하고, 사이드 벽(15·15)을 형성한다.
이어서, 소스 영역·드레인 영역으로서 비소(As) 이온 또는 불화붕소(BF2)이온을 주입하고, 약 900℃에서 활성화 어닐링(Annealing)을 행한다. 이로써, 소스 영역(4) 및 드레인 영역(5)이 형성된다. 이어서, 약 100nm의 이산화규소(SiO2)를 APCVD(Atmospheric Pressure CVD:상압 CVD)로 퇴적하고, 또한 약 400nm의 이산화규소(SiO2)막을 TEOS를 사용한 PECVD(플라즈마 인핸스트 CVD: 플라즈마 CVD)로 퇴적하고, CMP(Chemical Mechanical Polishing: 화학적 기계 연마)에 의해 약 100nm 연마 하고, 표면을 평탄화하여 평탄화 절연막(1)으로 한다.
이어서, 도3(f)에 나타낸 바와 같이, 단결정 Si웨이퍼(8)에 대해 평탄화 절연막(1)의 상방으로부터, 예컨대, 수소(H)이온을 주입한다. 여기서는, 5.5×1016cm-2 의 도즈(dose)량 및 100 keV의 에너지로 수소(H)이온을 이온 주입층(9)에 주입한다. 또한, 수소(H)이온은, 반드시 이뿐만 아니라, 예컨대, 헬륨(He) 이온 등도 이용할 수 있다. 또한, 본 실시예에서는, 이 이온 주입층(9)의 단결정 Si로 이루어지는 활성층(6) 내의 깊이가, LOCOS 산화막(7)의 하부의 Si결정 내로 되는 주입 에너지를 조절하고 있다.
그 후, 도3(g)에 나타낸 바와 같이, 상기 것을 뒤집어, 별도로 준비한 절연기판인 절연기판(25)의 표면에, TEOS와 산소 가스를 사용하여 플라즈마 CVD에 의해 약 100nm의 이산화규소(SiO2)를 형성한 것과 함께, 암모니아수와 과산화수소수와 순수물의 혼합액(SC1액)의 샤워에 메가소닉을 중첩하고, 세정과 표면의 활성화를 행하고, 상기 평탄화 절연막(1) 위의 도시하지 않은 마커의 위치맞춤을 행하고, 도4(a)에 나타낸 바와 같이, 밀착시켜 접합한다. 여기서, 상기 절연기판(25)은, 평탄화 절연막(1)과 반데르발스(Van der Waals) 힘 및 수소 결합에 의해 접합되어 있다. 또한, 상기 SC1 세정에 의한 표면 활성화 대신, 산소 플라즈마 중에 노출시키고, 표면을 활성화시켜도 된다. 또한, 절연기판(25)은, 도3(g)에서는, 반도체 기판(10)과 동일한 크기로 하여 기재하고 있는데, 실제로는, 다수의 반도체 기판(10)의 면적 이상의 대형 유리판이어도 된다. 또한, 본 실시예에서는, 절연기판(25)은, 예컨대, 코닝사의 상품명「코드 1737(알카리토류 - 알루미노 붕규산 글래스)」의 글래스를 사용하고 있다.
다음, 이것을 약 250℃에서 2시간 어닐링하여 결합을 강하게 한다. 그 후, 약 600℃ 3분의 열처리를 행하면, 도4(b)에 나타낸 바와 같이, 이온 주입층(9)(수소 이온 주입 프로젝션 범위)을 경계로 벽개되어, 단결정 Si웨이퍼(8)는 분리된다.
다음, 도4(c)에 나타낸 바와 같이, 분리 후의 표면에, 약 100nm의 이산화규소(SiO2)를 TEOS와 산소 가스를 사용하여 플라즈마 CVD에 의해 퇴적하고, 반응성 이온 에칭(RIE)으로 에칭백한다. 이 때, 최초는 불화 탄소(CF4)에 수소를 혼합한 가스를 사용한다. 약 100nm 에칭 후, 불화 탄소(CF4)에 산소를 혼합한 가스로 절환하여 반응성 이온 에칭(RIE)을 이어서, 필드 산화막인 LOCOS 산화막(7)에 대한 단결정 Si막이 없어진 곳에 에칭을 정지한다. 또한, 종점은, 모니터가 곤란하기 때문에, 여기서는 에칭 레이트로부터 산출한 시간에 의해 에칭을 정지하고 있다.
그 후, 도4(d)에 나타낸 바와 같이, 버퍼 불소(HF)에서 가볍게 표면을 에칭 하고, 기판 온도를 380℃로 올리고, TEOS를 사용한 PECVD로 약 400nm의 이산화규소(SiO2)막을 퇴적하여 보호 절연막 및 층간 절연막(21)으로 한다.
다음, 도４（ｅ）에 나타낸 바와 같이, 이 보호 절연막 및 층간 절연막(２１)에 개구부로서의 콘택트 홀(22·22)을 개구하고, 금속배선재료를 퇴적하여 금속배선층(23·23)으로 한다. 여기서는, Ti/TiN/Al-Si/TiN/Ti로 총 막두께 약 400nm로 한다. 이것을 소정의 패턴으로 가공함으로써 도2에도 나타낸 바와 같이, 절연기판(25)상에 단결정 Si의 TFT를 다수 갖는 반도체 장치(30)가 완성된다.
또한, 이와 같이 하여 형성된 반도체 장치의 기본 회로 요소인 CMOS 인버터는, 도5(a)와 같이 나타나고, 도5(b)에 나타낸 종래의 CMOS 인버터에 비해, 대폭적 으로 면적이 축소된 것으로 되어 있다.
이상 설명한 바와 같이, 본 실시예의 반도체 기판(10)은, 얇은 필드 산화막으로 둘러싸인 소자 영역에 형성된 단결정 Si의 MOS 트랜지스터이다. 웰이 없기 때문에 구조가 단순화되어 수율 향상 및 코스트 저감 효과가 얻어지고, 이것 자체로는 동작하지 않지만, 다른 글래스 기판 등의 절연기판(25)에 전사 후, 고성능 동작하는 것이다. 또한 반도체 장치(30)는, 절연기판(25)상에, SiO2 막, 다결정 Si로 이루어지는 비단결정 Si박막을 포함하는 MOS형의 비단결정 Si 박막트랜지스터, 단결정 Si박막을 구비한 MOS형 단결정 Si 박막트랜지스터, 금속배선을 구비하고 있다.
또한, 본 실시예에서는, 필드 산화막으로 둘러싸인, 각각 n채널과 p채널로 되는 영역에 문턱치 전압 결정을 위해, 각각 소정의 농도의 붕소 또는 인 이온을 주입하고, 게이트 절연막(3), 게이트 전극(2), 또한 필요에 따라 LDD, HALO 또는 Pocket 주입, 소스 영역(4)·드레인 영역(5)을 위한, N+ 및 P+ 주입, 평탄화막 등을 형성하고, 소정의 농도 소정의 깊이에 수소 이온 또는 He이온 단독, 또는 He, Ne 등의 이온을 모두 주입하고, 소정의 형상으로 절단하고, 표면을 산소 플라즈마, 과산화수소 또는 RCA1 세정수(SCl)등에 의해 활성화 처리한 후, 글래스 등의 절연기판 또는, 그 위에 비단결정 Si TFT 또는 일부가 형성된 절연기판(25)과 밀착시키고, 접합 후, 열처리함으로써 벌크 단결정 Si부분을 이온 주입층(9)을 경계로 벽개분리하고, 박막화한다. 이로써, 예컨대 대형 글래스 기판 등의 위에, 비단결정 Si와 공존하는 박막 디바이스가 전사된다.
다음, 이 단결정 Si표면을 RIE(Reactive Ion Etching)에 의해 에칭백하고, 박막화하고, 상기 LOCOS 산화막(7)상의 Si막이 없어지기까지, 에칭함으로써 대형 글래스 기판상에, 정밀한 위치정합을 행하는 일 없이 미세한 트랜지스터의 영역이 정의되고, 소자 분리가 가능하다.
또한, 벽개분리하여 박막화힌 단결정 Si 박막 표면에 이산화규소(SiO2)막을 TEOS 등에 의한 PECVD 등으로 형성하고, 이 산화막과 함께 단결정 Si막이 소정의 막두께가 되도록 에천트 가스의 조성을 적절하게 선택하여 (예컨대, CF4와 수소 등) 에칭백함으로써 표면이 평탄화되고, 최종적인 디바이스의 리크 전류를 저감할 수 있다.
상기 프로세스에 의해 통상의 MOSLSI에 필요한 웰, 채널 스톱 등의 이온 주입, 또는 콘택트 등의 영역을 없앨 수 있고, 스페이스, 프로세스 모두 대폭적으로 간략화될 수 있다.
이와 같이 하면, 단결정 Si박막의 막두께가, 활성층(6)을 둘러싸는 Si 산화막(LOCOS 산화막(7))의 총 막두께의 약 1/2 이하로 되고, 단결정 Si박막의 패턴단이 활성층(6)을 둘러싸는 상기 Si 산화막 패턴단의 경사부에 거의 겹치도록 형성되고, 소자 분리된 구조가 실현되고, 종래의 섬 에칭에서의 Si 섬단의 결함(defect)과 응력에 유래하는 리크 전류가 저감된다.
또한, 이 위에 보호 절연막 및 층간 절연막(21)을 퇴적하고, 콘택트 홀(22)을 개구하고, 금속배선층(23)을 형성하면 디바이스가 완성된다.
여기서, 상기 보호 절연막 및 층간 절연막(21)은, 보호 절연막과 층간 절연막으로 이루어지고, 이들은 그 기능·특성을 지속하는 재료이면 동일 재료로 구성해도 된다.
또한, 수소 이온 등을 주입한 후, 고융점 또한 산화하기 어려운 금속 재료의 배선에 의해 소스 및 드레인의 콘택트를 형성하고, 또한 평탄화막을 퇴적하고, CMP 등으로, 절연기판(25)의 접합에 적합한 평탄화를 행하고, 글래스 기판 등의 절연기판(25)에 접합하고, 열처리를 행하고, 벌크 Si를 벽개분리함으로써 또한 미세화와 집적 밀도 향상을 실현할 수 있다.
이와 같이, 본 실시예의 반도체 기판(10), 반도체 장치(30) 및 그 제조 방법에서는, 채널 영역(17), 소스 영역(4) 및 드레인 영역(5)을 포함하는 활성층(6)을 갖고, 웰 구조 및 채널 스톱 영역을 갖지 않는 단결정 Si웨이퍼(8)를 사용하고 있다.
따라서, 단결정 Si로 이루어지기 때문에, 고성능으로 특성 불규칙성이 적은 디바이스 성능을 갖는 반도체를 형성할 수 있다.
또한, 본 실시예에서는, 종래의 웰, 채널 스톱, 웰 콘택트가 존재하지 않기 때문에, 소자 영역(13)의 면적을 작게 할 수 있고, 소자 영역(13)의 미세화에 의해 집적 밀도를 높일 수 있고, 고도로 집적된 반도체 기판(10)으로 된다. 또한, 종래의 웰이 존재하지 않기 때문에, 깊이 방향에 대해서도 웰이 존재하지 않는 양만큼 얕게 할 수 있다. 그 결과, 반도체소자를 박막으로 형성할 수 있기 때문에, 반도체 장치(30)를 형성한 경우, 예컨대, 다른 다결정 Si로 이루어지는 TFT와의 공존을 도 모하고, 양자간을 박막으로 상호 배선하여 접속하는 것이 가능하게 된다. 또한,박막으로 형성할 수 있기 때문에, 대형의 글래스 기판 등의 절연기판(25)에 있어서도, 고정밀도의 포토리소그래피 없이, 미세한 단결정 Si 디바이스의 소자 분리를 실현할 수 있다. 또한, 웰 등을 형성하지 않기 때문에, 제조 공정도 간단하다.
또한, 본 실시예에서는, 활성층(6)의 주위를 둘러싸도록, 게이트 절연막(3)보다도 막두께가 두꺼운 LOCOS 산화막(7)이 형성되어 있다. 따라서, 이 LOCOS 산화막(7)에 의해 확실히 소자 분리가 달성된다.
그 결과, 대형의 절연기판(25)에 비단결정 Si 반도체소자와 단결정 Si 반도체소자를 형성하고, 고성능인 시스템을 집적화한 반도체 장치(30)를 제조하는 경우, 단결정 Si부분의 제조 공정을 간략화하고, 또한 대형의 절연기판(25)에 전사한 후, 고정밀도의 포토리소그래피 없이 미세한 단결정 Si 반도체소자의 소자 분리를 실현할 수 있는 반도체 기판(10) 및 그 제조 방법을 제공할 수 있다. 또한, 본 실시예에서는, 절연기판(25)은, 대형으로 하고 있지만, 본 발명에 있어서는, 절연기판(25)은 반드시 대형으로 제한되지 않는다.
또한, 본 실시예의 반도체 기판(10), 반도체 장치(30) 및 그 제조 방법에서는, 활성층(6)의 소스 영역(4) 및 드레인 영역(5)은, 적어도 LDD구조를 갖고 있다. 따라서, 소스 근방에서의 불순물의 농도 분포 변화가 완만하게 되어 드레인 영역(5)의 근방에서의 전계 강도를 저감할 수 있고, 신뢰성 향상에 기여할 수 있다.
또한, 본 실시예의 반도체 기판(10), 반도체 장치(30) 및 그 제조 방법에서는, 평탄화 절연막(1)의 표면이 평탄화되어 있다. 따라서, 평탄화 절연막(1)의 위 에, 평탄한 글래스 기판 등의 절연기판(25)을 접합시킬 수 있다.
그런데, 통상의 MOSLSI에서는, 약 500nm 이상, 적어도 300nm 이상의 LOCOS 산화막을 형성하는 것에 비해, 본 실시예의 반도체 기판(10) 및 반도체 장치(30) 및 그 제조 방법에서는, 1자리수 얇게, 약 30nm 이상 약 1/2의 200nm 이하의 LOCOS 산화막(7)을 필드 영역(16)으로서 성장시킨다.
이로써, 산화 처리 시간을 대폭적으로 단축할 수 있어, 습식 산화가 아닌 드라이 산화로 처리가 실용적 수준으로 가능해지고, 특히, 산화막 단의 산화에 동반하는 응력을 대폭적으로 완화할 수 있고, 특성이 안정된 트랜지스터를 형성할 수 있다. 또한, 산화막이 얇게 되기 때문에, 버즈 비크(Bird's Beak)를 저감할 수 있고, 미세한 트랜지스터의 소자 영역을 정밀도 높게 한정할 수 있다.
또한, 본 실시예의 반도체 기판(10), 반도체 장치(30) 및 그 제조 방법에서는, 단결정 Si웨이퍼(8) 내의 소정의 깊이에, 수소 이온 및 불활성 원소 이온 중에서 선택된 1 또는 복수의 이온의 주입에 의해 형성된 이온 주입층(9)이 형성된 것이며, 열처리를 행하면, 이온 주입층(9)에 있어서 벽개분리하여 박막화할 수 있다. 이로써, 예컨대 대형 절연기판 등의 위에 비단결정 Si와 공존하는 박막 디바이스를 전사할 수 있다.
또한, 본 실시예의 반도체 기판(10), 반도체 장치(30) 및 그의 제조 방법에서는, 이온 주입층(9)이, LOCOS 산화막(7)보다도 하방의 단결정 Si웨이퍼(8)중의 소정의 깊이에 형성되어 있기 때문에, 벽개분리하여 박막화한 단결정 Si 박막 표면을 LOCOS 산화막(7)의 주입측 표면까지 에칭백함으로써 표면이 평탄화 되고, 최종 적인 디바이스의 리크 전류를 저감할 수 있다.
또한, 본 실시예의 반도체 기판(10), 반도체 장치(30) 및 그의 제조 방법에서는, LOCOS 산화막(7)을 얇게 형성할 수 있기 때문에, 드라이 산화에 의해 형성할 수 있다. 따라서, 산화막 단의 산화에 동반하는 응력을 대폭적으로 완화할 수 있기 때문에, 특성이 안정된 트랜지스터를 형성할 수 있다.
또한, 본 실시예의 반도체 장치(30)는, 절연기판(25)과, 이 절연기판(25)위에 형성된 단결정 Si 반도체소자를 포함한 것이고, 예컨대, 유리판 등의 절연기판(25)과 단결정 Si 반도체소자가 일체로 되어 있다.
그리고, 단결정 Si 반도체소자는, 절연기판(25)의 상방에 형성된 게이트 전극(2)과, 게이트 전극(2) 위에 형성된 게이트 절연막(3)과, 게이트 절연막(3) 위에 형성된, 채널 영역(17), 소스 영역(4) 및 드레인 영역(5)을 포함하는 단결정 Si층으로 이루어지는 활성층(6)과, 활성층(6)의 주위에 형성된 LOCOS 산화막(7)과, 활성층(6) 및 LOCOS 산화막(7) 위에 형성된 보호 절연막 및 층간 절연막(21)을 갖고 있다.
그 결과, 대형 절연기판(25)에 비단결정 Si 반도체소자와 단결정 Si 반도체소자를 형성하고, 고성능인 시스템을 집적화한 반도체 장치(30)를 제조하는 경우, 단결정 Si부분의 제조 공정을 간략화하고, 또한 대형 절연기판(25)에 전사한 후, 고정밀도의 포토리소그래피 없이 미세한 단결정 Si 반도체소자의 소자 분리를 실현할 수 있는 반도체 장치(30)를 제공할 수 있다.
또한, 본 실시예의 반도체 장치(30)에서는, 보호 절연막 및 층간 절연막(21) 위에 형성되고, 상기 보호 절연막 및 층간 절연막(21)에 제공된 콘택트 홀(22·22)를 통해, 소스 영역(4) 및 드레인 영역(5)에 접속된 금속배선층(23)을 갖고 있다.
또한, 본 실시예의 반도체 장치(30)의 제조 방법은, 상기 반도체 기판(10)의 제조 방법에 의해 제조된 반도체 기판(10)을, 절연기판(25)상에 접합하는 공정과, 열처리를 행함으로써 이온 주입층(9)을 경계로 하여 단결정 Si웨이퍼(8)를 분할하고, 단결정 Si웨이퍼(8)의 일부를 박리하는 단결정 Si기판 박리 공정과, 절연기판(25)상의 단결정 Si웨이퍼(8)를 에칭하고, LOCOS 산화막(7)의 표면을 노출시키는 공정과, 활성층(6) 및 LOCOS 산화막(7)상에 보호 절연막 및 층간 절연막(21)을 형성하는 공정과, 보호 절연막 및 층간 절연막(21)상에, 상기 보호 절연막 및 층간 절연막(21)에 형성된 콘택트 홀(22·22)을 통해, 소스 영역(4) 및 드레인 영역(5)과 접속된 금속배선층(23)을 형성하는 공정을 포함하고 있다.
상기에 의하면, 보호 절연막 및 층간 절연막(21)상에 형성되고, 상기 보호 절연막 및 층간 절연막(21)에 제공된 콘택트 홀(22·22)을 통해, 소스 영역(4) 및 드레인 영역(5)에 접속된 금속배선층(23)을 갖고 있다. 따라서, 이 금속배선층에 의해 다른 회로나 전원 등과 접속하는 금속배선층(23)을 갖는 반도체 장치(30)로 된다. 또한, 단결정 Si 반도체소자를 갖는 반도체 기판(10)을 절연기판(25)에 부착시킨 후, 금속배선층(23)을 형성할 수 있다.
그 결과, 대형 절연기판(25)에 비단결정 Si 반도체소자와 단결정 Si 반도체소자를 형성하고, 고성능인 시스템을 집적화한 반도체 장치(30)를 제조하는 경우, 단결정 Si부분의 제조 공정을 간략화하고, 또한 대형 절연기판(25)에 전사한 후, 고정밀도의 포토리소그래피 없이 미세한 단결정 Si 반도체소자의 소자 분리를 실현할 수 있는 반도체 장치(30) 및 그 제조 방법을 제공할 수 있다.
또한, 본 실시예의 반도체 기판(10), 반도체 장치(30) 및 그 제조 방법에서는, 벽개분리하여 박막화하고 단결정 Si 박막 표면을 에칭백함으로써 활성층(6)의 표면을 LOCOS 산화막(7)의 표면보다도 낮은 위치로 할 수 있어, 최종적인 디바이스의 리크 전류를 저감할 수 있다.
또한, 본 실시예의 반도체 기판(10), 반도체 장치(30) 및 그 제조 방법에서는, 활성층(6)의 단부는, LOCOS 산화막(7)의 단부의 경사부에 겹치도록 형성하고 있기 때문에, 소자분리된 구조가 실현되고, 또한, 종래의 섬 에칭에서의 Si 섬단의 결함과 응력에 유래하는 리크 전류를 저감할 수 있다.
또한, 본 실시예의 반도체 장치(30) 및 그 제조 방법에서는, 도6에 나타낸 바와 같이, 절연기판(25)의 일부의 영역에 단결정 Si 반도체소자가 형성되어 있는 한편, 다른 영역에, 비단결정 Si 반도체소자가 형성되어 있다.
따라서, 절연기판(25)상에 있어서, 단결정 Si 반도체소자와 비단결정 Si 반도체소자를 공존시킬 수 있다.
그런데, 종래에서는, 액정표시장치 등의 표시장치에 있어서는, 글래스 기판 등의 절연기판(25)에 비단결정 Si 반도체소자로 이루어지는 각 화소의 스위칭 트랜지스터를 형성하고, 또한 그 배선 패턴을 형성한 후, 표시부를 구동하는 표시구동회로 또는 상기 표시구동회로에 소정의 신호를 출력하기 위한 처리 회로에 대해서는, 단결정 Si 반도체소자로 이루어지는 COG나 COF에 의해 실장하고, 그 후, 상기 배선 패턴으로 접속하는 것이었다.
그러나, 본 실시예에 따르면, 비단결정 Si 반도체소자의 적어도 일부는, 도7에 나타낸 바와 같이, 표시부(71)를 구성하는 각 화소의 스위칭 트랜지스터를 구성하는 것이고, 또한 단결정 Si 반도체소자에 의해 구성되는 트랜지스터는, 표시부(71)를 구동하는 표시구동회로(72·73) 또는 상기 표시구동회로(72·73)에 소정의 신호를 출력하기 위한 처리 회로(74·75)를 구성하는 것으로서, 표시장치(70)의 구성 기판으로서 사용된다.
따라서, 절연기판(25)에, 비단결정 Si 반도체소자의 적어도 일부와 단결정 Si 반도체소자의 일부를 형성한 후, 양자의 배선층을 공통으로 형성할 수 있다. 그 결과, 생산성이 높고, 또한 고품질의 표시장치를 형성하기 위한 반도체 장치(30)를 제공할 수 있다.
또한, 본 실시예의 반도체 장치(30)의 각 제조 방법에서는, 반도체 기판(10) 및 절연기판(25)의 표면을, 과산화수소수를 포함하는 세정수에 의해 세정함으로써, 또는 산소를 포함하는 플라즈마에 노출시킴으로써 활성화한 후, 기판 접합 공정을 행한다.
이로써, 반도체 기판(10)과 절연기판(25)을, 반데르 발스(Van der Waals)힘 또는 수소 결합에 의해 접착제 없이 접합할 수 있다. 또한, 이 결합은 다음의 열처리 공정으로 강고한 Si-O의 결합으로 변화된다.
또한, 본 실시예의 반도체 장치(30)의 제조 방법에서는, 단결정 Si기판 박리 공정에서의 열처리를, 약 250℃ 이상 또한 약 600℃ 이하의 온도에서 행한다.
이로써, 단결정 Si 반도체소자를, 예컨대 수소 이온이 Si로부터 이탈하는 온도까지 가열하고, 절연기판(25)에 대한 접합 강도를 높일 수 있는 동시에, 이온 주입층(9)을 경계로 단결정 Si웨이퍼(8)의 일부를 벽개 박리시킬 수 있다.
〔실시예2〕
본 발명 타 실시예에 대해 도8부터 도11에 기초하여 설명하면, 이하와 같다. 또한, 본 실시예에 있어서 설명하는 것 이외의 구성은, 상기 실시예 1과 같다. 또한, 설명의 편의상, 상기 실시예 1의 도면에 나타낸 부재료와 동일한 기능을 갖는 부재료에 대해서는, 동일한 부호를 첨부하여, 그 설명을 생략한다.
상기 실시예 1에서의 반도체 기판(10) 및 반도체 장치(30)에서는, 도2에 나타낸 바와 같이, 외부 취출 전극인 금속배선층(23·23)이 보호 절연막 및 층간 절연막(21)의 콘택트 홀(22·22)을 통해, 직접적으로 소스 영역(4) 및 드레인 영역(5)에 접속되어 있다.
그러나, 본 실시예의 반도체 장치(50)에서는, 도8에 나타낸 바와 같이, 소스 영역(4) 및 드레인 영역(5)에 접속되는 제1 배선층으로서의 제1 금속배선(42·42)이, 일단, 후술하는 반도체 기판(40) 및 반도체 장치(50)의 이면측에 취출되고, 소자 영역(13)의 주위의 필드 영역(16)에서 재차 반도체 기판(40) 및 반도체 장치(50)의 표면에 형성되는 제2 배선층으로서의 제2 금속배선(45)로서 형성되어 있는 점이 다르다.
즉, 본 실시예의 반도체 기판(40)은, 본 도면에 나타낸 바와 같이, 절연기판(25)과, 상기 절연기판(25)상에 형성된 단결정 Si 반도체소자를 포함하고 있다.
그리고, 단결정 Si 반도체소자는, 절연기판(25)의 상방에 형성된 게이트 전극(2)과, 이 게이트 전극(2)상에 형성된 게이트 절연막(3)과, 이 게이트 절연막(3)상에 형성된, 채널 영역(17), 소스 영역(4) 및 드레인 영역(5)을 포함하는 단결정 Si층으로 이루어지는 활성층(6)과, 활성층(6)의 주위에 형성된 LOCOS 산화막(7)과, 활성층(6) 및 LOCOS 산화막(7)상에 형성된 보호 절연막 및 층간 절연막(21)을 갖고, 또한, 절연기판(25)과 게이트 전극(2)의 사이에 형성된 절연막으로서의 층간 절연막(43)과, 이 층간 절연막(43)의 표면쪽으로 형성된 적어도 1층의 제1 금속배선(42·42)과, 보호 절연막 및 층간 절연막(21)상에 형성되고, 제1 금속배선(42·42)에 접속된 제2 금속배선(45)을 갖고 있다.
상기 활성층(6)은, 문턱치 제어를 위해, 얕은 역도전형 불순물이 도핑된 소자 영역에 소스 영역(4) 및 드레인 영역(5)으로서 N+ 혹은 P+의 불순물 주입부를 갖는 단결정 Si로 이루어진, 웰 구조의 형성되어 있지 않은 활성층(6)으로 되어 있다.
또한, 제１ 금속배선(42·42)은, 절연막(1) 및 게이트 절연막(3)에 형성된 각 접속 콘택트 홀(41·41)을 통해 상기 소스 영역(4) 및 드레인 영역(5)에 각각 접속되고, 또한 상기 절연막(1)의 이면에 노출되고 있다. 또한, 제２ 금속배선(45)은, 제１ 금속배선(42·42)에 접속되고, 또한 상기 절연막(1), 게이트 절연막(3), 및 보호 절연막 및 층간 절연막(21)에 형성된 접속 콘택트 홀(44)을 통해 상기 보호 절연막 및 층간 절연막(21)의 표면에 형성되어 있다.
또한, 반도체 장치(50)는, 본 도면에 나타낸 바와 같이, 상기 반도체 기판 (40)을 글래스 기판 등의 절연기판(25)상에 형성한 것으로 이루어져 있다. 구체적으로는, 반도체 장치(50)는, 절연기판(25)의 위에, TEOS를 사용하여 플라즈마 CVD 로 형성한 이산화규소(SiO2)막(26) 위에 형성하고 있다.
상기 구성 반도체 기판(40) 및 반도체 장치(50)의 제조 방법에 대해, 도9(a)∼ 도9(g), 및 도10(a)∼ 도10(e)에 기초하여 설명한다. 또한, 도9(a)∼ 도9(f)의 공정은, 상기 실시예 1의 도3(a)∼ 도3(f)의 공정과 동일하다.
즉, 도9(a)에 나타낸 바와 같이, 상기 실시예 1과 동일하게, 우선, 단결정 실리콘(Si)으로 이루어지는 단결정 Si웨이퍼(8)를 준비하고, 그 표면을 산화시켜 약 30nm의 얇은 이산화규소(SiO2)막(11)을 형성한다. 이어서, 상기 이산화규소(SiO2)막(11) 위의 전체에 플라즈마 CVD(Chemical Vapor Deposition: 화학 기상 성장법)로 질화 실리콘(SiN)막(12)을 전체에 퇴적한 후, 소자 영역으로 되는 부분의질화 실리콘(SiN)막(12)을 남기고, 소자 영역 이외의 부분의 질화 실리콘(SiN)막(12)을 에칭제거한다.
다음, 도9(b)에 나타낸 바와 같이, 질화 실리콘(SiN)막(12)을 마스크에 의해 약 120nm의 이산화규소(SiO2)로 이루어지는 산화막을 필드 산화막으로서 드라이 산화로써 성장시켜 LOCOS 산화막(7)을 형성한다.
이어서, 도9(c)에 나타낸 바와 같이, 상기 질화 실리콘(SiN)막(12)을 에칭 제거하고, 필드 산화막인 LOCOS 산화막(7)으로 둘러싸인 소자 영역(13)에, N채널 영역 또는 P채널 영역 중 어느 일방의 채널 영역에 있어서의 문턱치 전압 콘트롤을 위해, 각각 붕소(B)이온 또는 인(P)이온을 주입하고, 이산화규소(SiO2)막(11)을 에칭제거한다. 또한, 상기 채널 영역(게이트 전극(2)의 아래 영역), 소스 영역(4) 및 드레인 영역(5)을 포함하는 영역이 활성층(6)으로 된다. 또한, 게이트 전극(2)의 아래의 상기 채널 영역은, 문턱치 전압 조정용의 불순물 이온이 주입되어진다.
그 후, 도9(d)에 나타낸 바와 같이, 게이트 절연막(3)으로서 드라이 산화로써 15nm의 이산화규소(SiO2)를 성장시킨다.
이어서, 도9(e)에 나타낸 바와 같이, 게이트 절연막(3)의 위에, 약 300nm의 예컨대, 다결정 실리콘(Si)(이하,「Poly-Si」라고 약기한다.) 막을 퇴적하고, 도시하지 않은 옥시염화 인(POCl3)을 퇴적하고, 800℃에서 확산한다. 이것을 게이트 전극(2)으로서 패터닝하고, LDD 구조(4a·5a)를 형성하기 위한 인(P) 및 붕소(B)이온의 주입, 및 단채널 효과로의 대책을 위한 LDD와 반대 타입의 HALO이온 주입을 행하고, 그 위로부터 약 300nm의 이산화규소(SiO2)로서 퇴적하고, 반응성 이온 에칭(RIE:Reactive Ion Etching)으로 에칭백하고, 사이드 벽(15·15)을 형성한다.
이어서, 소스 영역(4) 및 드레인 영역(5)으로서 비소(As)이온 또는 불화붕소(BF2)이온을 주입하고, 약 900℃에서 활성화 어닐링(Annealing)을 행한다. 이로써 소스 영역(4) 및 드레인 영역(5)이 형성된다. 이어서, 약 100nm의 이산화규소(SiO2)를 APCVD(Atmospheric Pressure CVD: 상압CVD)에서 퇴적하고, 또한 약 400nm의 이산화규소(SiO2)막을 TEOS를 사용한 PECVD(Plasma Enhanced CVD: 플라즈마 CVD)로 퇴 적하고, CMP(Chemical Mechanical Polishing: 화학적 기계 연마)로 약 100nm 연마 하고, 표면을 평탄화하여 평탄화 절연막(1)으로 한다.
이어서, 도9(f)에 나타낸 바와 같이, 단결정 Si웨이퍼(8)에 대해 절연막(1)의 상방으로부터 수소(H)이온을 주입한다. 여기서는, 5.5×1016cm-2의 도즈(dose)양으로 100 keV의 에너지로써 수소(H)이온을 이온 주입층(9)에 주입한다. 본 실시예에서는, 이 이온 주입층(9)의 단결정 Si로 이루어지는 활성층(6) 내의 깊이가, LOCOS 산화막(7)하부의 Si)하부의 Si결정 중에 에너지를 설정하고 있다.
여기서는, 상기 실시예 1과는, 상이한 공정으로 된다.
즉, 본 실시예에서는, 도9(g)에 나타낸 바와 같이, 그 위에, 또한 200nm의 이산화규소(SiO2)막을 퇴적하고, 콘택트 홀(41·41)을 개구하고, 그 위에 금속배선재료를 퇴적하여 제1 금속배선(42·42)으로 한다. 여기서는, 제1 금속배선(42·42)은, 내열 온도를 고려하고, Ti/TiN/Ti를 총 막두께 약 400nm로 한다. 이를 소정의 패턴으로 가공한다.
다음, 그 위에, TEOS를 사용한 PECVD로 약 400nm의 이산화규소(SiO2)막을 퇴적하고, 제1 금속배선(42·42) 및 그 주위를 제외한 부분을 남기고, 반응성 이온 에칭(RIE)으로 에칭백한다. 또한, 500nm의 이산화규소(SiO2)막을 퇴적하고, CMP로 평탄화하여 층간 절연막(43)으로 한다.
그 후, 도10(a)에 나타낸 바와 같이, 상기의 것을 소정의 형상으로 절단하고, 별도로 준비한 글래스 기판으로 이루어지는 절연기판(25)의 표면에, TEOS와 산 소 가스를 사용하여 플라즈마 CVD에 의해 약 100nm의 이산화규소(SiO2)를 형성하고, SCl 세정수의 샤워에 메가소닉을 중첩하고, 세정과 표면의 활성화를 행하고, 상기 층간 절연막(43)상의 도시하지 않은 마커와 위치맞춤을 행하고, 도10(b)에 나타낸 바와 같이, 밀착시켜 접합한다. 여기서, 상기 절연기판(25)은, 절연막(1)과 반데르 발스(Vander Waals)힘 또는 수소 결합에 의해 접합되어 있다. 또한, 절연기판(25)은, 본 도면(b)에서는, 반도체 기판(40)과 같은 크기로서 기재하고 있는데, 실제로는, 다수의 반도체 기판(40)의 면적보다도 큰 유리판이다. 또한, 본 실시예에서는, 절연기판(25)은, 예컨대, 코닝사의 상품명「코드 1737(알칼리토류-알루미노 붕규산 글래스)」의 글래스를 사용하고 있다.
다음, 이를 약 250℃에 2시간 어닐링하고, 결합을 강하게 한다. 그 후, 약 600℃ 3분의 열처리를 행하면, 도10(c)에 나타낸 바와 같이, 이온 주입층(9)(수소 이온 주입 피크 위치)을 경계로 벽개하고, 단결정 Si웨이퍼(8)는 분리한다.
다음, 도10(d)에 나타낸 바와 같이, 분리 후의 표면에, 약 100nm의 이산화규소(SiO2)를 TEOS와 산소 가스를 사용하여 플라즈마 CVD에 의해 퇴적하고, 반응성 이온 에칭(RIE)으로 에칭백한다. 이 때, 최초는 불화 탄소(CF4)에 수소를 혼합한 가스를 사용한다. 약 100nm 에칭 후, 불화 탄소(CF4)에 산소를 혼합한 가스로 절환하여 반응성 이온 에칭(RIE)에 이어서, 필드 산화막인 LOCOS 산화막(7)에 대한 단결정 Si웨이퍼(8)가 없어진 곳에 에칭을 정지한다. 또한, 종점은, 모니터가 곤란하기 때문에, 여기서는 에칭 레이트로부터 산출한 시간에 의해 에칭을 정지하고 있다.
그 후, 도10(e)에 나타낸 바와 같이, 버퍼 불산(HF)으로 가볍게 표면을 에칭 하고, 기판 온도를 380℃로 올리고, TEOS를 사용한 PECVD로 약 400nm의 이산화규소(SiO2)막을 퇴적하여 보호 절연막 및 층간 절연막(21)으로 한다.
다음, 이 보호 절연막 및 층간 절연막(21)에 접속 콘택트 홀(44)을 개구하고, 금속배선재료를 퇴적하여 제２ 금속배선(45)으로 한다. 여기서는, Ti/TiN/Al-Si/TiN/Ti으로 총 막두께 약 400nm로 한다. 이를 소정의 패턴으로 가공함으로써, 도8에도 나타낸 바와 같이, 절연기판(25)상에 단결정 Si의 반도체 장치를 갖는 반도체 장치(50)가 완성된다.
또한, 상기 반도체 장치(50)에서는, 제1 금속배선(42)으로부터 직접 제2 금속배선(45)에 접속되는 것으로 되어 있지만, 상기 제2 금속배선(45)은, 반드시 이뿐만 아니라, 예컨대, 도11에 나타낸 바와 같이, 게이트층(2a)으로 이루어지는 중계용 전극을 통해 제1 금속배선층(42)에 접속해도 되고, 이 경우는, 제2 금속배선(45)을 게이트층(2a)으로 이루어지는 중계용 전극에 접속하기 위한 콘택트 홀을 얕게 할 수 있기 때문에, 수율이 향상된다. 즉, 제1 금속배선(42)을 게이트로의 콘택트 홀을 통해 접속하는 한편, 그 이면측에서 제2 금속배선(45)과 접속한다.
이와 같이, 본 실시예의 반도체 기판(50)은, 절연기판(25)과, 상기 절연기판(25)상에 형성된 단결정 Si 반도체소자를 포함하고 있다.
그리고, 단결정 Si 반도체소자는, 절연기판(25)의 상방에 형성된 게이트 전극(2)과, 이 게이트 전극(2)상에 형성된 게이트 절연막(3)과, 이 게이트 절연막(3) 상에 형성된, 채널 영역(17), 소스 영역(4) 및 드레인 영역(5)을 포함하는 단결정 Si층으로 이루어지는 활성층(6)과, 활성층(6)의 주위에 형성된 LOCOS 산화막(7)과, 활성층(6) 및 LOCOS 산화막(7)상에 형성된 보호 절연막 및 층간 절연막(21)을 갖고, 또한, 절연기판(25)과 게이트 전극(2)의 사이에 형성된 절연막으로서의 층간 절연막(43)과, 이 층간 절연막(43)의 표면측으로 형성된 적어도 1층의 제1 금속배선(42)과, 보호 절연막 및 층간 절연막(21)상에 형성되고, 제1 금속배선(42)에 접속된 제2 금속배선(45)을 갖고 있다.
따라서, 제2 금속배선(45)을 갖는 반도체 장치(50)를 형성할 수 있다. 또 이 반도체 기판(40)을 절연기판(25)에 접합함으로써 반도체 장치(50)를 제조할 수 있다.
그런데, 제1 금속배선(42)을 형성하는 경우, 상기 경우를 포함시켜, 일반적으로 집적회로의 집적 밀도를 향상시키려면, 여러 배선층을 형성하여 스페이스를 효율적으로 사용할 필요가 있다. 그러나, 이는 소자 영역이 미소하게 되면, 배선 패턴이 가능해지기 어렵기 때문이다.
그래서, 본 실시예의 반도체 기판(40) 및 반도체 장치(50)에서는, 평탄화 절연막(1)의 하면측에 형성된 적어도 1층의 제1 금속배선(42)과, 보호 절연막 및 층간 절연막(21)상에 형성되고, 제1 금속배선(42)에 접속된 제2 금속배선(45)을 갖고 있다.
따라서, 소자 영역의 이면측의 공간을 이용해 효율적으로 배선을 행하는 것이 가능하게 되어 집적 밀도를 높일 수 있다.
또한, 본 실시예의 반도체 기판(40)에서는, 평탄화 절연막(1)상에, 적어도 1층의 배선층으로서의 제1 금속배선(42)이 형성되어 있기 때문에, 이 제1 금속배선(42)을 소스 영역(4) 및 드레인 영역(5)으로부터의 외부 인출용 전극으로 할 수 있다. 또한, 도9(g)에 있어서는, 제1 금속배선(42)은, 1층이지만, 반드시 이에 한정되지 않고, 복수의 금속배선층을 제공하는 것이 가능하다.
또한, 본 실시예의 반도체 기판(40), 반도체 장치(50) 및 그 제조 방법에서는, 제1 금속배선(42)은, 내열 온도(융점 또는 Si와의 반응 온도 중 낮은 쪽)가 약 500℃이상의 재료로 이루어진 것이고, 제조 공정에 있어서, 제1 금속배선(42)이 융해 등이 되지 않는다.
또한, 본 발명은, 상술한 각 실시예로 한정되는 것은 아니고, 청구항으로 나타낸 범위에서 여러 가지로 변경 가능하고, 다른 실시예로 각각 개시된 기술적 수단을 적당히 조합하여 얻어지는 실시예에 대해서도 본 발명의 기술적 범위에 포함된다.
이상과 같이, 본 발명 반도체 기판, 반도체 장치, 및 그 제조 방법은, 반도체 기판은, 채널 영역, 소스 영역 및 드레인 영역을 포함하는 활성층을 갖고, 웰 구조 및 채널 스톱 영역을 갖지 않는 단결정 Si기판을 사용하고 있다. 따라서, 단결정 Si로 이루어지기 때문에, 고성능으로 특성 불규칙성이 적은 디바이스 성능을 갖는 반도체를 형성할 수 있다.
또한, 본 발명에서는, 종래의 웰, 채널 스톱, 웰 콘택트가 존재하지 않기 때문에, 소자 영역의 면적을 작게 할 수 있고, 소자 영역의 미세화에 의해 집적도를 높일 수 있어, 고도로 집적한 반도체 기판으로 된다. 또한, 종래의 웰 구조를 형성하지 않기 때문에, 깊이 방향에 대해서도 웰을 고려할 필요가 없는 양만큼 얕게할 수 있다. 그 결과, 반도체소자를 박막으로 형성할 수 있기 때문에, 반도체 장치를 형성한 경우에, 예컨대, 다른 다결정 Si로 이루어지는 TFT와의 공존을 도모하고, 양자간을 박막에서 상호 배선하여 접속하는 것이 가능하게 된다. 또한, 벽개분리 후의 Si박막을 에칭백함으로써 소자 분리를 할 수 있기 때문에, 대형의 글래스 기판 등의 절연기판에 있어서도, 고정밀도의 포토리소그래피 없이, 미세한 단결정 Si디바이스의 소자 분리를 실현할 수 있다. 또한, 웰 등을 형성하지 않기 때문에, 제조 공정도 간단하다.
또한, 본 발명에서는, 활성층 주위를 둘러싸도록 게이트 절연막보다도 막두께가 두꺼운 LOCOS 산화막이 형성되어 있다. 따라서, 이 LOCOS 산화막에 의해 확실히 소자 분리가 달성된다.
그 결과, 대형 절연기판에 비단결정 Si 반도체소자와 단결정 Si 반도체소자를 형성하고, 고성능인 시스템을 집적화한 반도체 장치를 제조하는 경우에, 단결정 Si부분의 제조 공정을 간략화하고, 또한 대형 절연기판에 전사한 후, 고정밀도의 포토리소그래피 없이 미세한 단결정 Si 반도체소자의 소자 분리를 실현할 수 있는 반도체 기판, 반도체 장치, 및 그 제조 방법을 제공할 수 있다는 효과를 얻는다.
또한, 본 발명 반도체 기판은, 상기 활성층의 소스 영역 및 드레인 영역은, LDD구조를 갖고 있다.
따라서, 소스 근방의 불순물의 농도 분포 변화가 완만하게 되고, 소스 영역 근방에서의 전계의 강도를 저감할 수 있고, 신뢰성 향상에 기여할 수 있다.
또한, 본 발명 반도체 기판은, 상기 절연막의 표면이 CMP 등으로 고도로 평탄화 되어 있다.
따라서, 절연막의 위에, 평탄한, 예컨대 글래스 기판 등의 절연기판을 접합할 수 있다.
또한, 본 발명 반도체 기판은, 절연막상에, 적어도 1층의, 예컨대 금속으로 이루어지는 배선층이 형성되어 있다.
따라서, 이 배선층에 의해 다른 회로나 전원 등과 접속할 수 있다.
또한, 본 발명 반도체 기판은, 상기 LOCOS 산화막의 막두께가, 약 30nm 이상 약 200nm이하이다.
즉, 통상의 MOSLSI에서는, 약 500nm 이상, 적어도 300nm 이상의 LOCOS 산화막을 형성하는 것에 비해, 본 발명에서는, 1자리수 얇게, 약 30nm 이상 약 1/ 2의 200nm 이하의 LOCOS 막을 필드 영역으로서 성장시킨다.
이로써, 산화 처리 시간을 대폭적으로 단축할 수 있고, 습식 산화가 아닌 드라이 산화로 처리가 실용적 수준으로 가능하게 되고, 특히, 산화막단의 산화에 동반하는 응력을 대폭적으로 완화할 수 있고, 특성이 안정된 트랜지스터를 형성할 수 있다. 또한 산화막이 얇게 해결되기 때문에, 버즈 비크(Bird's Beak)를 저감할 수 있고, 미세한 트랜지스터의 소자 영역을 정밀도 높게 한정할 수 있다.
또한, 본 발명 반도체 기판은, 상기 비단결정 Si기판 중의 소정의 깊이에, 수소 이온 및 불활성 원소 이온 중에서 선택된 1 또는 복수의 이온의 주입에 의해 형성된 이온 주입층이 형성되어 있다. 또한, 상기 소정의 깊이란, 형성하는 단결정 Si기판의 목표의 두께에 따라 결정하면 된다.
따라서, 열처리를 행하면, 이온 주입층에 있어서 Si가 벽개분리되여 박막화할 수 있다. 이로써, 예컨대 대형 절연기판 등의 위에 비단결정 Si와 공존하는 박막 디바이스를 전사할 수 있다.
또한, 본 발명 반도체 기판은, 상기 이온 주입층이, 상기 LOCOS 산화막보다도 하방의 상기 단결정 Si기판 중에서의 소정의 깊이에 형성되어 있다. 따라서, 벽개분리하여 박막화하고 단결정 Si박막 표면을 LOCOS 산화막의 주입측 표면까지 에칭백함으로써 소자 분리가 이루어지고, 최종적인 디바이스의 리크 전류를 저감할 수 있다.
또한, 본 발명 반도체 기판의 제조 방법은, 상기 LOCOS 산화막을 드라이 산화에 의해 형성한다.
즉, LOCOS 산화막을 박막으로 형성할 수 있기 때문에, 드라이 산화에 의해 형성할 수 있고, 또한 산화막단의 산화에 동반하는 응력을 대폭적으로 완화할 수 있다. 따라서, 특성이 안정된 트랜지스터를 형성할 수 있다.
또한, 본 발명 반도체 장치는, 상기 활성층의 표면은, 상기 LOCOS 산화막의 표면보다도 낮은 위치에 있다.
상기 발명에 따르면, 벽개분리하여 박막화되고 단결정 Si박 막표면을 에칭백함으로써 활성층의 표면은, LOCOS 산화막의 표면보다도 낮은 위치가 된다. 이로써 서로 분리된 소자를 형성할 수 있고, 최종적인 디바이스의 리크 전류를 저감할 수 있다.
또한, 본 발명 반도체 장치는, 상기 활성층의 단부는, 상기 LOCOS 산화막의 단부의 경사부에 중첩되도록 형성되어 있다.
따라서, 소자분리된 구조가 실현되고, 또한, 종래의 섬 에칭에서의 Si 섬단의 결함과 응력에 유래하는 리크 전류를 저감할 수 있다.
또한, 본 발명 반도체 장치는, 상기 제1 배선층은, 내열 온도(융점 또는 Si와의 반응 온도 중 낮은 쪽)가 약 500℃ 이상의 재료로 이루어져 있다.
따라서, 제조 공정에 있어서, 제1 배선층이 융해 등이 되지 않는다.
또한, 본 발명 반도체 장치는, 상기 절연기판의 일부의 영역에 상기 비단결정 Si 반도체소자가 형성되어 있는 한편, 다른 영역에, 트랜지스터를 구성하는 비단결정 Si 반도체소자가 형성되어 있다.
따라서, 절연기판상에 있어서, 단결정 Si 반도체소자와 비단결정 Si 반도체소자를 공존시킬 수 있다.
또한, 본 발명 반도체 장치는, 상기 비단결정 Si 반도체소자의 적어도 일부는, 표시부를 구성하는 각 화소의 스위칭 트랜지스터 등을 구성하는 것인 한편, 상기 비단결정 Si 반도체소자에 의해 구성되는 트랜지스터는, 표시부를 구동하는 표시구동회로 또는 상기 표시구동회로에 소정의 신호를 출력하기 위한 처리 회로 등을 구성하는 것으로서, 표시장치의 구성 회로로서 사용된다.
즉, 종래에는, 액정표시장치 등의 표시장치에 있어서는, 글래스 기판 등의 절연기판에 비단결정 Si 반도체소자로 이루어지는 각 화소의 스위칭 트랜지스터를 형성하고, 또한 그 배선 패턴을 형성한 후, 표시부를 구동하는 표시구동회로 또는 상기 표시구동회로에 소정의 신호를 출력하기 위한 처리 회로에 대해서는, 단결정 Si 반도체소자로 이루어지는 COG나 COF에 의해 실장하고, 그 후, 상기 배선 패턴으로 접속하는 것이었다. 또는, 외부의 프린트 기판 등으로부터 공급하는 것이었다.
그러나, 본 발명에 따르면, 비단결정 Si 반도체소자의 적어도 일부는, 표시부를 구성하는 각 화소의 스위칭 트랜지스터를 구성하는 것이고, 또한, 단결정 Si 반도체소자에 의해 구성되는 트랜지스터는, 표시부를 구동하는 표시구동회로 또는 상기 표시구동회로에 소정의 신호를 출력하기 위한 처리 회로 등을 구성하는 것이다.
따라서, 절연기판에, 비단결정 Si 반도체소자의 적어도 일부와 단결정 Si 반도체소자의 일부를 형성한 후, 양자의 배선층을 형성할 수 있다. 그 결과, 생산성이 높고, 또한 고품질의 표시장치를 형성하기 위한 반도체 장치를 제공할 수 있다.
또한, 본 발명 반도체 장치의 제조 방법은, 상기 반도체 기판 및 절연기판의 표면을, 과산화수소수를 포함하는 SC1 등의 세정수에 의해 세정함으로써, 또는 산소를 포함하는 플라즈마에 노출시킴으로써 활성화 한 후, 상기 기판의 접합 공정을 행한다.
이로써, 반도체 기판과 절연기판을, 반데르 발스(Vander Waals)힘 또는 수소 결합 등에 의해 접착제 없이 접합할 수 있다.
또한, 본 발명 반도체 장치의 제조 방법은, 상기 비단결정 Si기판 박리 공정에서의 열처리를, 약 250℃ 이상 또한 약 600℃이하의 온도에서 행한다.
이로써, 단결정 Si 반도체소자를 예컨대 수소 이온이 Si로부터 이탈하는 온도까지 가열하고, 절연기판에 대한 접합 강도를 높일 수 있는 동시에, 이온 주입층을 경계로 단결정 Si기판의 일부를 벽개박리시킬 수 있다.
또한, 발명의 상세한 설명에 있어서 이루어진 구체적인 실시 태양 또는 실시예는, 어디까지나, 본 발명 기술 내용을 명백히 하는 것으로서, 그와 같은 구체적인 사례에만 한정하여 협의로 해석되어야 하는 것은 아니고, 본 발명의 정신과 다음 기재하는 특허청구범위 내에서, 여러 가지로 변경하여 실시할 수 있는 것이다.
본 발명에 따르면, 대형 절연기판에 비단결정 Si 반도체소자와 단결정 Si 반도체소자를 형성하고, 고성능 시스템을 집적화한 반도체 장치를 제조하는 경우에, 단결정 Si 부분의 제조 공정을 간략화하고, 또한 대형 절연기판에 전사한 후, 고정밀도의 포토리소 그래피 없이 미세한 단결정 Si 반도체소자의 소자 분리를 실현할 수 있는 반도체 기판, 반도체 장치, 및 그 제조 방법을 제공할 수 있다.

Claims (38)

  1. 채널 영역(17), 소스 영역(4) 및 드레인 영역(5)을 포함하는 활성층(6)을 갖는 단결정 Si기판(8),
    상기 단결정 Si기판(8)상에 형성된 게이트 절연막(3),
    상기 게이트 절연막(3)의 위에 형성된 게이트 전극(2),
    상기 활성층(6) 주위의 상기 단결정 Si기판(8)상에 형성된, 상기 게이트 절연막(3)보다도 막두께가 두꺼운 LOCOS 산화막(7), 및
    상기 게이트 전극(2) 및 LOCOS 산화막(7)상에 형성된 절연막(1)을 포함하는 반도체 기판(10).
  2. 제1항에 있어서,
    상기 활성층(6)의 소스 영역(4) 및 드레인 영역(5)은, 적어도 LDD구조를 갖고 있는 반도체 기판(10).
  3. 제1항에 있어서,
    상기 절연막(1)의 상면이 평탄화되어 있는 반도체 기판(10).
  4. 제1항에 있어서,
    상기 절연막(1)상에, 적어도 1층의 배선층(23)이 형성되어 있는 반도체 기판(10).
  5. 삭제
  6. 제1항에 있어서,
    상기 단결정 Si기판(8) 중의 소정의 깊이에, 수소 이온 및 불활성 원소 이온 중에서 선택된 1 또는 복수의 이온의 주입에 의해 형성된 이온 주입층(9)이 형성되어 있는 반도체 기판(10).
  7. 제6항에 있어서,
    상기 이온 주입층(9)이, 상기 LOCOS 산화막(7)보다도 하방의 상기 단결정 Si기판(8) 중에 형성되어 있는 반도체 기판(10).
  8. 절연기판(25)과, 상기 절연기판(25)상에 형성된 단결정 Si 반도체소자(10)를 포함하는 반도체 장치(30, 50)에 있어서,
    상기 단결정 Si 반도체소자(10)는,
    상기 절연기판(25)의 상방에 형성된 게이트 전극(2)과,
    상기 게이트 전극(2)상에 형성된 게이트 절연막(3)과,
    상기 게이트 절연막(3)상에 형성된, 채널 영역(17), 소스 영역(4) 및 드레인 영역(5)을 포함하는 단결정 Si층으로 이루어지는 활성층(6)과,
    상기 활성층(6) 주위에 형성된 LOCOS 산화막(7)과,
    상기 활성층(6) 및 LOCOS 산화막(7)상에 형성된 층간 절연막(21)을 포함하는 반도체 장치(30, 50).
  9. 제8항에 있어서,
    상기 층간 절연막(21)상에 형성되고, 상기 층간 절연막(21)에 제공된 접속 구멍(22)을 통해, 상기 소스 영역(4) 및 드레인 영역(5)에 접속된 배선층(23)을 포함하는 반도체 장치(30, 50).
  10. 절연기판(25)과, 상기 절연기판(25)상에 형성된 단결정 Si 반도체소자(10)를 포함하는 반도체 장치(50)에 있어서,
    상기 단결정 Si 반도체소자(10)는,
    상기 절연기판(25)의 상방에 형성된 게이트 전극(2)과,
    상기 게이트 전극(2)상에 형성된 게이트 절연막(3)과,
    상기 게이트 절연막(3)상에 형성된, 채널 영역(17), 소스 영역(4) 및 드레인 영역(5)을 포함하는 단결정 Si층으로 이루어지는 활성층(6)과,
    상기 활성층(6) 주위에 형성된 LOCOS 산화막(7)과,
    상기 활성층(6) 및 LOCOS 산화막(7)상에 형성된 층간 절연막(21)을 포함하고, 또한,
    상기 절연기판(25)과 게이트 전극(2) 사이에 형성된 절연막(43)과,
    상기 절연막(43)의 하면측에 형성된 적어도 1층의 제1 배선층(42)과,
    상기 층간 절연막(21)상에 형성되고, 상기 제1 배선층(42)에 접속된 제2 배선층(45)을 포함하는 반도체 장치(50).
  11. 제10항에 있어서,
    상기 제2 배선층(45)은 게이트층(2a)으로 이루어지는 중계용 전극을 통해 제1 배선층(42)에 접속되어 있는 반도체 장치(50).
  12. 제8항에 있어서,
    상기 활성층(6)의 상면은, 상기 LOCOS 산화막(7)의 상면보다도 낮은 위치에 있는 반도체 장치(30, 50).
  13. 제10항에 있어서,
    상기 활성층(6)의 상면은, 상기 LOCOS 산화막(7)의 상면보다도 낮은 위치에 있는 반도체 장치(50).
  14. 제8항에 있어서,
    상기 활성층(6)의 단부는, 상기 LOCOS 산화막(7)의 단부의 경사부에 중첩되도록 형성되어 있는 반도체 장치(30, 50).
  15. 제10항에 있어서,
    상기 활성층(6)의 단부는, 상기 LOCOS 산화막(7)의 단부의 경사부에 중첩되도록 형성되어 있는 반도체 장치(50).
  16. 삭제
  17. 제8항에 있어서,
    상기 절연기판(25)의 일부의 영역에 상기 단결정 Si 반도체소자(10)가 형성되어 있는 한편, 다른 영역에, 비정질 Si 또는 다결정 Si로 이루어지는 반도체소자가 형성되어 있는 반도체 장치(30, 50).
  18. 제10항에 있어서,
    상기 절연기판(25)의 일부의 영역에 상기 단결정 Si로 이루어지는 반도체소자(10)가 형성되어 있는 한편, 다른 영역에, 비정질 Si 또는 다결정 Si로 이루어지는 반도체소자가 형성되어 있는 반도체 장치(50).
  19. 제17항에 있어서,
    상기 비정질 Si 또는 다결정 Si 반도체소자의 적어도 일부는, 표시부를 구성하는 각 화소의 표시를 제어하는 트랜지스터를 구성하는 것인 한편,
    상기 단결정 Si 반도체소자(10)에 의해 구성되는 트랜지스터는, 표시부를 구동하는 표시구동회로와, 상기 표시구동회로에 소정의 신호를 출력하기 위한 처리회로 중 적어도 하나 이상을 구성하는 것으로서, 표시부를 구성하는 기판에 모놀리식으로 형성되어 이루어지는 반도체 장치(30, 50).
  20. 제18항에 있어서,
    상기 비정질 Si 또는 다결정 Si 반도체소자의 적어도 일부는, 표시부를 구성하는 각 화소의 표시를 제어하는 트랜지스터를 구성하는 것인 한편,
    상기 단결정 Si 반도체소자(10)에 의해 구성되는 트랜지스터는, 표시부를 구동하는 표시구동회로와, 상기 표시구동회로에 소정의 신호를 출력하기 위한 처리회로 중 적어도 하나 이상을 구성하는 것으로서, 표시부를 구성하는 기판에 모놀리식으로 형성되어 이루어지는 반도체 장치(50).
  21. 단결정 Si기판(8)에 있어서의 소자 영역 외에 LOCOS 산화막(7)을 형성하는 공정과,
    상기 단결정 Si기판(8)에 있어서의 소자 영역에 게이트 절연막(3)을 형성하는 공정과,
    상기 게이트 절연막(3)상에 게이트 전극(2)을 형성하는 공정과,
    상기 단결정 Si기판(8)에 있어서의 소자 영역에, 선택적으로 불순물 주입을 행함으로써, 소스 영역(4) 및 드레인 영역(5)과 채널 영역을 형성하고, 상기 채널 영역(17), 소스 영역(4) 및 드레인 영역(5)을 포함하는 활성층을 형성하는 공정과,
    상기 게이트 전극(2), 게이트 절연막(3) 및 LOCOS 산화막(7)상에, 상면이 평탄화된 절연막(1)을 형성하는 공정과,
    상기 절연막(1)을 통해, 수소 이온 및 불활성 원소 이온 중에서 선택된 1 또는 복수의 이온의 주입을 행함으로써, 상기 단결정 Si기판(8) 중의 소정의 깊이에 이온 주입층(9)을 형성하는 공정을 포함하는 반도체 기판(10, 40)의 제조 방법.
  22. 단결정 Si기판(8)에서의 소자 영역 외에 LOCOS 산화막(7)을 형성하는 공정과,
    상기 단결정 Si기판(8)에 있어서의 소자 영역에 게이트 절연막(3)을 형성하는 공정과,
    상기 게이트 절연막(3)상에 게이트 전극(2)을 형성하는 공정과,
    상기 단결정 Si기판(8)에 있어서의 소자 영역에, 선택적으로 불순물 주입을 행함으로써, 소스 영역(4) 및 드레인 영역(5)과 채널 영역을 형성하고, 상기 채널 영역(17), 소스 영역(4) 및 드레인 영역(5)을 포함하는 활성층을 형성하는 공정과,
    상기 게이트 전극(2), 게이트 절연막(3) 및 LOCOS 산화막(7)상에, 상면이 평탄화된 제1 절연막(1)을 형성하는 공정과,
    상기 평탄화된 제1 절연막(1)을 통해, 수소 이온 및 불활성 원소 이온 중에서 선택된 1 또는 복수의 이온의 주입을 행함으로써, 상기 단결정 Si기판(8) 중의 소정의 깊이에 이온 주입층(9)을 형성하는 공정과,
    상기 제1 절연막(1)의 상방에, 적어도 1층의 제1 배선층(42)을 형성하는 공정과,
    상기 제1 배선층(42)상에, 제2 절연막(43)을 형성하는 공정을 포함하는 반도체 기판(40)의 제조 방법.
  23. 제21항에 있어서,
    상기 LOCOS 산화막(7)을 드라이 산화(dry oxidation)에 의해 형성하는 반도체 기판(10, 40)의 제조 방법.
  24. 제21항에 기재된 반도체 기판의 제조 방법에 의해 제조된 반도체 기판(10)을, 절연기판(25)상에 접합하는 기판 접합 공정과,
    열처리를 행함으로써, 상기 이온 주입층(9)을 경계로 하여 상기 단결정 Si기판(8)을 분할하고, 단결정 Si기판(8)의 일부를 박리하는 단결정Si기판 박리 공정과,
    상기 절연기판(25)상의 단결정 Si의 일부를 에칭하고, 상기 LOCOS 산화막(7)의 표면을 노출시키는 공정과,
    상기 활성층(6) 및 LOCOS 산화막(7)상에 층간 절연막(21)을 형성하는 공정과,
    상기 층간 절연막(21)상에, 상기 층간 절연막(21)에 형성된 접속 구멍(22)을 통해, 상기 소스 영역(4) 및 드레인 영역(5)과 접속된 배선층(23)을 형성하는 공정을 포함하는 반도체 장치(30, 50)의 제조 방법.
  25. 제22항에 기재된 반도체 기판의 제조 방법에 의해 제조된 반도체 기판(40)을, 절연기판(25)상에 접합하는 기판 접합 공정과,
    열처리를 행함으로써, 상기 이온 주입층(9)을 경계로 하여 상기 단결정 Si기판(8)을 분할하고, 단결정 Si기판(8)의 일부를 박리하는 단결정 Si기판 박리 공정과,
    상기 절연기판(25)상의 단결정 Si의 일부를 에칭하고, 상기 LOCOS 산화막(7)의 표면을 노출시키는 공정과,
    상기 활성층(6) 및 LOCOS 산화막(7)상에 층간 절연막(21)을 형성하는 공정과,
    상기 층간 절연막(21)상에, 상기 제1 배선층(42)과 접속된 제2 배선층(45)을 형성하는 공정을 포함하는 반도체 장치(50)의 제조 방법.
  26. 제24항에 있어서,
    상기 반도체 기판(10) 및 절연기판(25)의 표면을, 과산화수소수를 포함하는 세정수에 의해 세정함으로써, 또는 산소를 포함하는 플라즈마에 노출시킴으로써 활성화한 후, 상기 기판 접합 공정을 행하는 반도체 장치(30, 50)의 제조 방법.
  27. 제25항에 있어서,
    상기 반도체 기판(40) 및 절연기판(25)의 표면을, 과산화수소수를 포함하는 세정수에 의해 세정함으로써, 또는 산소를 포함하는 플라즈마에 노출시킴으로써 활성화 한 후, 상기 기판 접합 공정을 행하는 반도체 장치(50)의 제조 방법.
  28. 삭제
  29. 삭제
  30. 제8항에 있어서,
    상기 활성층(6)이, 상기 LOCOS 산화막(7)의 총 막두께의 1/2 이상인 반도체 장치(30, 50).
  31. 제10항에 있어서,
    상기 활성층(6)이, 상기 LOCOS 산화막(7)의 총 막두께의 1/2 이상인 반도체 장치(50).
  32. 제24항에 있어서,
    상기 활성층(6)이, 상기 LOCOS 산화막(7)의 총 막두께의 1/2 이상인 반도체 장치(30, 50)의 제조 방법.
  33. 제25항에 있어서,
    상기 활성층(6)이, 상기 LOCOS 산화막(7)의 총 막두께의 1/2 이상인 반도체 장치(50)의 제조 방법.
  34. 제1항에 있어서,
    상기 게이트 절연막(3)은, 상기 활성층(6) 위에, 그것을 덮도록 형성되고,
    상기 LOCOS 산화막(7)은, 상기 활성층(6)의 주위의 상기 단결정 Si 기판(8)을 덮도록 형성되고,
    상기 절연막(1)은, 상기 게이트 전극(2) 및 LOCOS 산화막(7)을 덮도록 형성되어 있는 반도체 기판(10).
  35. 제8항에 있어서,
    상기 게이트 절연막(3)은, 상기 활성층(6) 위에, 그것을 덮도록 형성되고,
    상기 LOCOS 산화막(7)은, 상기 활성층(6)의 주위의 상기 단결정 Si 기판(8)을 덮도록 형성되고,
    상기 절연막(1)은, 상기 게이트 전극(2) 및 LOCOS 산화막(7)을 덮도록 형성되어 있는 반도체 장치(30, 50).
  36. 제10항에 있어서,
    상기 게이트 절연막(3)은, 상기 활성층(6) 위에, 그것을 덮도록 형성되고,
    상기 LOCOS 산화막(7)은, 상기 활성층(6)의 주위의 상기 단결정 Si 기판(8)을 덮도록 형성되고,
    상기 절연막(1)은, 상기 게이트 전극(2) 및 LOCOS 산화막(7)을 덮도록 형성되어 있는 반도체 장치(50).
  37. 제21항에 있어서,
    상기 게이트 절연막(3)은, 상기 활성층(6) 위에, 그것을 덮도록 형성되고,
    상기 LOCOS 산화막(7)은, 상기 활성층(6)의 주위의 상기 단결정 Si 기판(8)을 덮도록 형성되고,
    상기 절연막(1)은, 상기 게이트 전극(2) 및 LOCOS 산화막(7)을 덮도록 형성되어 있는 반도체 기판(10, 40)의 제조 방법.
  38. 제22항에 있어서,
    상기 게이트 절연막(3)은, 상기 활성층(6) 위에, 그것을 덮도록 형성되고,
    상기 LOCOS 산화막(7)은, 상기 활성층(6)의 주위의 상기 단결정 Si 기판(8)을 덮도록 형성되고,
    상기 절연막(1)은, 상기 게이트 전극(2) 및 LOCOS 산화막(7)을 덮도록 형성되어 있는 반도체 기판(40)의 제조 방법.
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100665797B1 (ko) * 2005-07-11 2007-01-09 동부일렉트로닉스 주식회사 게이트 산화막 계면의 전하 포획 밀도를 감소시키는 반도체소자 제조 방법
WO2007102248A1 (ja) * 2006-03-08 2007-09-13 Sharp Kabushiki Kaisha 半導体装置及びその製造方法
WO2008084628A1 (ja) * 2007-01-10 2008-07-17 Sharp Kabushiki Kaisha 半導体装置の製造方法、表示装置の製造方法、半導体装置、半導体素子の製造方法、及び、半導体素子
KR100885895B1 (ko) * 2007-07-02 2009-02-26 삼성전자주식회사 반도체 장치의 제조 방법
JP2009094488A (ja) * 2007-09-21 2009-04-30 Semiconductor Energy Lab Co Ltd 半導体膜付き基板の作製方法
US8455331B2 (en) * 2007-10-10 2013-06-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8501585B2 (en) * 2007-10-10 2013-08-06 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8236668B2 (en) * 2007-10-10 2012-08-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP5275608B2 (ja) * 2007-10-19 2013-08-28 株式会社半導体エネルギー研究所 半導体基板の作製方法
CN101911247B (zh) * 2007-12-27 2013-03-27 夏普株式会社 半导体装置及其制造方法
WO2009090780A1 (ja) * 2008-01-15 2009-07-23 Sharp Kabushiki Kaisha 半導体装置、その製造方法及び表示装置
US20100022070A1 (en) * 2008-07-22 2010-01-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
JP5430907B2 (ja) * 2008-10-31 2014-03-05 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP5478199B2 (ja) * 2008-11-13 2014-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8642380B2 (en) * 2010-07-02 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP2012142560A (ja) * 2010-12-15 2012-07-26 Canon Inc 固体撮像装置およびその製造方法ならびにカメラ
WO2012139633A1 (en) * 2011-04-12 2012-10-18 X-Fab Semiconductor Foundries Ag Bipolar transistor with gate electrode over the emitter base junction
FR2985369B1 (fr) * 2011-12-29 2014-01-10 Commissariat Energie Atomique Procede de fabrication d'une structure multicouche sur un support
JP6027771B2 (ja) * 2012-05-28 2016-11-16 キヤノン株式会社 半導体装置、半導体装置の製造方法及び液体吐出装置
FR2996682B1 (fr) 2012-10-10 2014-11-28 Commissariat Energie Atomique Procede ameliore d'interconnexion pour micro-imageur
KR20150011472A (ko) * 2013-07-23 2015-02-02 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
US9218958B2 (en) 2013-12-10 2015-12-22 Infineon Technologies Ag Method for forming a semiconductor device
US9570576B2 (en) * 2013-12-10 2017-02-14 Infineon Technologies Ag Method for forming a semiconductor device having insulating parts or layers formed via anodic oxidation
US10049915B2 (en) * 2015-01-09 2018-08-14 Silicon Genesis Corporation Three dimensional integrated circuit
DE202016000166U1 (de) * 2015-01-09 2016-06-02 Silicon Genesis Corporation Dreidimensionale integrierte Schaltung
US9466729B1 (en) 2015-05-08 2016-10-11 Qualcomm Incorporated Etch stop region based fabrication of bonded semiconductor structures
US9974130B2 (en) 2015-05-21 2018-05-15 Infineon Technologies Ag Driving several light sources
US9781800B2 (en) 2015-05-21 2017-10-03 Infineon Technologies Ag Driving several light sources
CN105185816A (zh) * 2015-10-15 2015-12-23 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
US11600234B2 (en) 2015-10-15 2023-03-07 Ordos Yuansheng Optoelectronics Co., Ltd. Display substrate and driving method thereof
US9786657B1 (en) * 2016-04-04 2017-10-10 Globalfoundries Inc. Semiconductor structure including a transistor including a gate electrode region provided in a substrate and method for the formation thereof
US10244088B2 (en) * 2016-10-11 2019-03-26 Sharp Kabushiki Kaisha Electronic device, control method of electronic device, and program
US9918367B1 (en) 2016-11-18 2018-03-13 Infineon Technologies Ag Current source regulation
TWI616792B (zh) * 2017-05-03 2018-03-01 友達光電股份有限公司 觸控顯示裝置的製造方法
JP2019054153A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置の製造方法
FR3077924B1 (fr) * 2018-02-13 2020-01-17 Soitec Structure demontable et procede de demontage utilisant ladite structure
CN110364427A (zh) * 2019-07-17 2019-10-22 德淮半导体有限公司 晶圆键合方法
US11569482B2 (en) 2019-08-23 2023-01-31 Beijing Boe Technology Development Co., Ltd. Display panel and manufacturing method thereof, display device
EP4020447B1 (en) 2019-08-23 2024-03-27 BOE Technology Group Co., Ltd. Pixel circuit and driving method therefor, and display substrate and driving method therefor, and display device
CN112703604A (zh) 2019-08-23 2021-04-23 京东方科技集团股份有限公司 显示装置及其制备方法
US11600681B2 (en) 2019-08-23 2023-03-07 Boe Technology Group Co., Ltd. Display device and manufacturing method thereof
US11404451B2 (en) 2019-08-27 2022-08-02 Boe Technology Group Co., Ltd. Electronic device substrate, manufacturing method thereof, and electronic device
CN112490293B (zh) * 2020-12-08 2022-10-11 武汉新芯集成电路制造有限公司 半导体器件及其制造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970003848B1 (ko) * 1991-10-17 1997-03-22 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조방법
CA2126446C (en) 1992-01-22 2003-07-15 Duy-Phach Vu Single crystal silicon arrayed devices for projection displays
JPH07161947A (ja) 1993-12-03 1995-06-23 Fujitsu Ltd Ｓｏｉ基板を用いた半導体装置及びその製造方法
DE69529493T2 (de) * 1994-06-20 2003-10-30 Canon Kk Anzeigevorrichtung und Verfahren zu ihrer Herstellung
US5776789A (en) 1995-06-05 1998-07-07 Fujitsu Limited Method for fabricating a semiconductor memory device
JP3973715B2 (ja) 1995-06-05 2007-09-12 富士通株式会社 半導体記憶装置及びその製造方法
US6831322B2 (en) 1995-06-05 2004-12-14 Fujitsu Limited Semiconductor memory device and method for fabricating the same
JP3483671B2 (ja) 1995-09-05 2004-01-06 富士通株式会社 半導体装置及びその製造方法
JPH10125880A (ja) 1996-10-18 1998-05-15 Sony Corp 張り合わせｓｏｉ基板の作製方法
JP3948035B2 (ja) 1996-10-18 2007-07-25 ソニー株式会社 張り合わせｓｏｉ基板の作成方法
FR2758907B1 (fr) 1997-01-27 1999-05-07 Commissariat Energie Atomique Procede d'obtention d'un film mince, notamment semiconducteur, comportant une zone protegee des ions, et impliquant une etape d'implantation ionique
JP3371756B2 (ja) 1997-05-16 2003-01-27 株式会社デンソー 半導体基板の製造方法
JP3859821B2 (ja) * 1997-07-04 2006-12-20 株式会社半導体エネルギー研究所 半導体装置
JPH11297972A (ja) 1998-04-10 1999-10-29 Fujitsu Ltd 半導体装置の製造方法
KR100267013B1 (ko) * 1998-05-27 2000-09-15 윤종용 반도체 장치 및 그의 제조 방법
JP2000150633A (ja) 1998-11-12 2000-05-30 Sony Corp 半導体装置およびその製造方法
US7119365B2 (en) 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
JP2003282885A (ja) 2002-03-26 2003-10-03 Sharp Corp 半導体装置およびその製造方法
US7508034B2 (en) 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
JP2005150686A (ja) 2003-10-22 2005-06-09 Sharp Corp 半導体装置およびその製造方法

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