KR20150011472A - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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KR20150011472A
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김정배
김용재
이해연
정보용
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Abstract

박막 트랜지스터는 기판, 기판 상에 형성되는 게이트 전극, 게이트 전극의 양측부를 부분적으로 덮는 버퍼층, 게이트 전극과 버퍼층을 덮는 게이트 절연층, 게이트 절연층 상에 형성되는 액티브층, 액티브층 상에 제1 개구 및 제2 개구를 갖도록 형성되는 식각저지층, 식각저지층 상에 형성되며 제1 개구를 통하여 액티브층과 접촉되는 소스 전극, 및 식각저지층 상에 형성되며 제2 개구를 통하여 액티브층과 접촉되는 드레인 전극을 포함한다.

Description

박막 트랜지스터 및 그 제조 방법{THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 디스플레이(display)에 관한 것이다. 보다 상세하게는, 본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
종래의 하부 게이트(bottom-gate)를 갖는 박막 트랜지스터(thin film transistor: TFT) 구조를 이용하여 고해상도 대면적 디스플레이를 구현할 경우, 개구율 확보를 위해 TFT 크기를 최소화 시켜야 한다.
TFT 크기를 감소시킬 경우, 동일한 온 커런트(on-current) 특성을 유지하기 위해서 게이트 절연층(gate insulating layer)의 두께를 감소시켜야 한다.
게이트 절연층의 두께를 감소시키는 경우, 게이트 전극과 소스 전극 또는 드레인 전극 사이의 두께가 감소하고, 게이트 전극과 소스 전극 또는 드레인 전극의 손상이 발생할 수 있다. 또한, 게이트 전극과 소스 전극 또는 드레인 전극이 오버랩되는 영역에서 오버랩 캐패시턴스(overlap capacitance)가 증가될 수 있다.
오버랩 캐패시턴스가 증가되는 것을 방지하기 위해서는 게이트 절연층의 두께를 증가시켜야 한다. 이러한 경우, 동일한 온 커런트 특성을 유지하려면 TFT 크기가 증가되어야 한다. 그러므로, 종래의 방법으로는 고해상도 대면적 디스플레이를 구현할 수 없다. 이에, 종래와 다른 방법으로 TFT 크기를 최소화 시킬 필요가 있다.
본 발명의 일 목적은 오버랩 캐패시턴스의 증가가 방지되면서도 작은 크기로 제조될 수 있는 박막 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 캐패시턴스를 증가하면서도 작은 크기로 제조될 수 있는 스토리지 캐패시터를 제공하는 것이다.
그러나, 본 발명이 해결하고자 하는 과제는 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 박막 트랜지스터는 기판, 상기 기판 상에 형성되는 게이트 전극, 상기 게이트 전극의 양측부를 부분적으로 덮는 버퍼층, 상기 게이트 전극과 상기 버퍼층을 덮는 게이트 절연층, 상기 게이트 절연층 상에 형성되는 액티브층, 상기 액티브층 상에 제1 개구 및 제2 개구를 갖도록 형성되는 식각저지층, 상기 식각저지층 상에 형성되며, 상기 제1 개구를 통하여 상기 액티브층과 접촉되는 소스 전극 및 상기 식각저지층 상에 형성되며, 상기 제2 개구를 통하여 상기 액티브층과 접촉되는 드레인 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 버퍼층들의 대향하는 면은 경사질 수 있다.
일 실시예에 의하면, 상기 게이트 절연층의 경사면, 상기 액티브층의 경사면 및 상기 식각저지층의 경사면은 상기 게이트 전극에서 상기 기판으로 향하는 방향으로 함몰된 형태일 수 있다.
일 실시예에 의하면, 전계 집중 완화 영역은 상기 게이트 전극과 상기 소스 전극 또는 상기 드레인 전극이 오버랩(overlap)되는 영역으로 정의될 수 있다.
일 실시예에 의하면, 상기 전계 집중 완화 영역은 상기 버퍼층의 일부, 상기 게이트 절연층의 일부 및 상기 액티브층의 일부를 포함할 수 있다.
일 실시예에 의하면, 상기 버퍼층은 상기 게이트 전극과 상기 소스 전극 또는 상기 드레인 전극 사이의 거리를 증가시킬 수 있다.
일 실시예에 의하면, 상기 박막 트랜지스터는 표시 패널에 구비될 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 박막 트랜지스터의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극의 양측부를 부분적으로 덮는 버퍼층을 형성하는 단계, 상기 게이트 전극 및 상기 버퍼층을 덮는 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 상에 액티브층을 형성하는 단계, 상기 액티브층 상에 제1 개구 및 제2 개구를 갖는 식각저지층을 형성하는 단계 및 상기 제1 개구 및 상기 제2 개구를 통하여 상기 액티브층과 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 버퍼층들의 대향하는 면이 경사질 수 있다.
일 실시예에 의하면, 상기 게이트 절연층의 경사면, 상기 액티브층의 경사면 및 상기 식각저지층의 경사면은 상기 게이트 전극에서 상기 기판으로 향하는 방향으로 함몰된 형태일 수 있다.
일 실시예에 의하면, 전계 집중 완화 영역은 상기 게이트 전극과 상기 소스 전극 또는 상기 드레인 전극이 오버랩(overlap)되는 영역으로 정의할 수 있다.
일 실시예에 의하면, 상기 전계 집중 완화 영역은 상기 버퍼층의 일부, 상기 게이트 절연층의 일부 및 상기 액티브층의 일부를 포함할 수 있다.
일 실시예에 의하면, 상기 버퍼층은 상기 게이트 전극과 상기 소스 전극 또는 상기 드레인 전극 사이의 거리를 증가시킬 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스토리지 캐패시터는 기판, 상기 기판 상에 형성되는 제1 게이트 전극, 상기 제1 게이트 전극의 양측부를 부분적으로 덮는 버퍼층, 상기 제1 게이트 전극 및 상기 버퍼층을 덮는 게이트 절연층, 상기 게이트 절연층 상에 형성되는 층간 절연층 및 상기 층간 절연층 상에 형성되며, 상기 제1 게이트 전극에 대향하는 제2 게이트 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 버퍼층들의 대향하는 면은 경사질 수 있다.
일 실시예에 의하면, 상기 층간 절연층은 액티브층 또는 식각저지층을 포함할 수 있다.
일 실시예에 의하면, 상기 게이트 절연층의 경사면, 상기 층간 절연층의 경사면 및 상기 제2 게이트 전극의 경사면은 상기 제1 게이트 전극에서 상기 기판으로 향하는 방향으로 함몰된 형태일 수 있다.
일 실시예에 의하면, 상기 스토리지 캐패시터는 표시 패널에 구비될 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스토리지 캐패시터의 제조 방법은 기판 상에 제1 게이트 전극을 형성하는 단계, 상기 제1 게이트 전극의 양측부를 부분적으로 덮는 버퍼층을 형성하는 단계, 상기 제1 게이트 전극 및 상기 버퍼층을 덮는 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 상에 층간 절연층을 형성하는 단계 및 상기 층간 절연층 상에 상기 제1 게이트 전극에 대향하는 제2 게이트 전극을 형성하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 버퍼층들의 대향하는 면이 경사질 수 있다.
일 실시예에 의하면, 상기 게이트 절연층의 경사면과 상기 층간 절연층의 경사면은 상기 제1 게이트 전극에서 상기 기판으로 향하는 방향으로 함몰된 형태일 수 있다.
본 발명의 실시예들에 따른 박막 트랜지스터는 게이트 전극과 소스 전극 또는 드레인 전극 사이에 버퍼층을 구비함으로써, 게이트 전극과 소스 전극 또는 드레인 전극 사이의 손상을 방지할 수 있다.
본 발명의 실시예들에 따른 박막 트랜지스터 및 스토리지 캐패시터는 게이트 전극의 두께가 증가된 하부 게이트를 구비함으로써, 고해상도 대면적 디스플레이를 위한 소자로서 적용될 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 2a 내지 도 2f는 도 1의 박막 트랜지스터의 제조 과정을 나타내는 단면도들이다.
도 3은 본 발명의 실시예들에 따른 스토리지 캐패시터를 나타내는 단면도이다.
도 4a 내지 도 4e는 도 3의 스토리지 캐패시터의 제조 과정을 나타내는 단면도들이다.
도 5는 본 발명의 실시예들에 따른 박막 트랜지스터와 스토리지 캐패시터를 동시에 나타내는 단면도이다.
이하, 본 발명의 예시적인 실시예들에 따른 박막 트랜지스터 및 그 제조 방법에 대하여 첨부된 도면들을 참조하여 상세하게 설명하지만, 본 발명이 하기 실시예들에 의해 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
본 명세서에 있어서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것이며, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되는 것으로 해석되지 않으며, 본 발명의 사상 및 기술범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접촉되어"있다고 기재된 경우, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접촉되어 있을 수도 있지만, 중간에 또 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 또한, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접촉되어"있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 또는 "~에 인접하는"과 "~에 직접 인접하는" 등도 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 용어는 단지 예시적인 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도는 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다", "구비하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지는 않는다.
제1, 제2 및 제3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들면, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소가 제2 또는 제3 구성 요소 등으로 명명될 수 있으며, 유사하게 제2 또는 제3 구성 요소도 교호적으로 명명될 수 있다.
도 1은 본 발명의 실시예들에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 1을 참조하면, 박막 트랜지스터(100)는 기판(250), 게이트 전극(110), 버퍼층(130), 게이트 절연층(150), 액티브층(170), 식각저지층(190), 소스 전극(210) 및 드레인 전극(230)을 포함한다.
도1에 도시된 바와 같이, 기판(250)은 유리 재질 또는 플렉서블 플라스틱 재질을 포함할 수 있다. 예를 들어, 기판(250)은 글라스기판, 석영기판, 합성수지기판 등을 포함할 수 있다. 다른 실시예에서, 기판(250) 상에 절연층(도시하지 않음)이 더 포함될 수 있다. 예를 들어 상기 절연층은 기판(250) 상에 배치되고, 절연 물질을 포함할 수 있다. 예를 들어, 상기 절연 물질은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy) 등의 무기 절연 물질을 포함할 수 있다.
게이트 전극(110)은 기판(250) 상에 형성된다. 게이트 전극(110)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들어, 게이트 전극(110)은 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlNx), 은(Ag), 은을 함유하는 합금, 텅스텐(W), 텅스텐 질화물(WNx), 구리(Cu), 구리를 함유하는 합금, 니켈(Ni), 크롬(Cr), 크롬 질화물(CrNx), 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 티타늄 질화물(TiNx), 백금(Pt), 탄탈륨(Ta), 탄탈륨 질화물(TaNx), 네오디뮴(Nd), 스칸듐(Sc), 스트론튬 루테늄 산화물(SRO), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOx), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
본 실시예에서, 게이트 전극(110)은 하부 게이트 구조를 갖는다. 예를 들어, 게이트 전극(110)은 5000 이상의 두께를 가질 수 있다. 게이트 전극(110)의 두께가 두꺼워질 경우, 게이트 전극(110)의 저항은 줄어든다.
버퍼층(130)은 기판(250) 상에 형성되고, 게이트 전극(110)의 양측부를 부분적으로 덮는다. 버퍼층(130)은 산화물 재료를 포함할 수 있다. 예를 들어, 버퍼층(130)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy) 등을 포함할 수 있다.
실질적으로, 버퍼층(130)의 두께는 기판(250) 상에 형성되는 버퍼층(130)의 두께보다 게이트 전극(110) 상에 형성되는 버퍼층(130)의 두께가 더 높게 형성되고, 버퍼층(130)들이 대향하는 면은 경사질 수 있다.
게이트 전극(110)의 상기 양측부는 게이트 전극(110)의 모서리 부분을 나타낸다. 상기 모서리 부분은 전계(electric field)가 집중될 수 있다. 상기 모서리에서 전계 집중으로 의한 박막 트랜지스터(100)의 손상은 발생할 수 있다. 이에 따라, 게이트 전극(110)의 상기 양측부에 버퍼층(130)이 형성된다.
상기 양측부에 형성된 버퍼층(130)은 게이트 전극(110)과 소스 전극(210) 또는 드레인 전극(230) 사이의 거리를 증가시킨다. 상기 거리를 증가시킬 경우, 게이트 전극(110)과 소스 전극(210) 또는 드레인 전극(230) 간의 손상을 방지할 수 있다. 또한, 게이트 전극(110)과 소스 전극(210) 또는 드레인 전극(230)이 오버랩(overlap)되는 오버랩 캐패시터(overlap capacitor) 영역에서 생성되는 정전 용량(capacitance)이 감소될 수 있다. 본 실시예에서, 상기 오버랩 캐패시터(overlap capacitor) 영역은 전계 집중 완화 영역(I)으로 정의한다. 전계 집중 완화 영역(I)은 버퍼층(130)의 일부, 게이트 절연층(150)의 일부 및 액티브층(170)의 일부를 포함할 수 있다. 따라서, 전계 집중 완화 영역(I)의 거리(즉, 상기 게이트 전극과 상기 소스 전극 또는 상기 드레인 전극 사이의 거리)는 버퍼층(130)의 두께, 게이트 절연층(150)의 두께 및 액티브층(170)의 두께를 더한 것이 된다.
게이트 절연층(150)은 게이트 전극(110)과 버퍼층(130)을 덮는다. 게이트 절연층(150)은 게이트 전극(110)과 액티브층(170) 사이에 형성되고, 게이트 절연층(150)은 게이트 전극(110)과 액티브층(170)을 전기적으로 절연시킨다. 게이트 절연층(150)은 버퍼층(130)의 대향하는 상기 경사진 면을 따라 형성된다. 실질적으로, 게이트 절연층(150)은 게이트 전극(110)에서 기판(250)으로 향하는 방향으로 함몰된 형태를 갖는다. 게이트 절연층(150)은 실리콘 산화물, 금속 산화물 등을 사용하여 형성될 수 있다. 예를 들어, 게이트 절연층(150)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy), 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx), 탄탈륨 산화물(TaOx) 등을 포함할 수 있다.
기판(250) 상에 버퍼층(130)을 형성할 경우, 전계 집중 완화 영역(I)의 상기 거리는 증가한다. 이에 따라, 게이트 전극(110) 상에 형성된 게이트 절연층(150)이 얇게 형성될 수 있다. 게이트 절연층(150)이 얇게 형성될 경우, 게이트 전극(110)과 액티브층(170) 사이의 거리는 줄어들고, 박막 트랜지스터(100)의 온 커런트(on-current) 특성이 향상될 수 있다. 따라서, 박막 트랜지스터(100)의 크기가 감소될 수 있고, 개구율이 증가될 수 있다.
액티브층(170)은 게이트 절연층(150) 상에 형성된다. 액티브층(170)은 비결정질 실리콘(amorphous silicon), 폴리 실리콘(poly silicon) 또는 유기 반도체 물질을 포함할 수 있다. 예를 들어, 액티브층(170)은 인듐(In), 갈륨(Ga), 및 아연(Zn) 등을 포함할 수 있다.
액티브층(170)은 식각저지층(190)의 개구들을 통하여 소스 전극(210) 및 드레인 전극(230)과 접촉된다. 액티브층(170)은 버퍼층(130)의 대향하는 상기 경사진 면을 따라 형성된다. 실질적으로, 액티브층(170)은 게이트 전극(110)에서 기판(250)으로 향하는 방향으로 함몰된 형태를 갖는다. 이에 따라, 게이트 전극(110)과 액티브층(170) 사이의 거리가 줄어들고, 박막 트랜지스터(100)의 온 커런트(on-current) 특성이 향상될 수 있다. 따라서, 박막 트랜지스터(100)의 크기가 감소될 수 있고, 개구율이 증가될 수 있다.
식각저지층(190)은 게이트 절연층(150)의 일부 및 액티브층(170) 상에 형성된다. 식각저지층(190)은 제1 개구 및 제2 개구를 포함한다. 식각저지층(190)은 상기 제1 개구를 통하여 소스 전극(210)과 액티브층(170)을 접촉시키고, 상기 제2 개구를 통하여 드레인 전극(230)과 액티브층(170)을 접촉시킨다. 식각저지층(190)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy), 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx), 탄탈륨 산화물(TaOx) 등을 포함할 수 있다.
소스 전극(210) 및 드레인 전극(230)은 식각저지층(190) 상에 형성된다. 소스 전극(210) 및 드레인 전극(230)은 상기 제1 개구 및 상기 제2 개구를 통하여 액티브층(170)과 접촉된다.
소스 전극(210) 및 드레인 전극(230)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들어, 소스 전극(210) 및 드레인 전극(230)은 각기 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 은, 은을 함유하는 합금, 텅스텐, 텅스텐 질화물, 구리, 구리를 함유하는 합금, 니켈, 크롬, 크롬 질화물, 몰리브데늄, 몰리브데늄을 함유하는 합금, 티타늄, 티타늄 질화물, 백금, 탄탈륨, 탄탈륨 질화물, 네오디뮴, 스칸듐, 스트론튬 루테늄 산화물, 아연 산화물, 인듐 주석 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물, 인듐 아연 산화물 등을 포함할 수 있다.
이와 같이, 게이트 전극(110)의 두께가 증가되고, 얇은 게이트 절연층(150)을 구비하며, 게이트 전극(110)과 게이트 절연층(150) 사이에 버퍼층(130)이 구비됨으로써, 박막 트랜지스터(100)의 온 커런트(on-current) 특성이 향상될 수 있다. 따라서, 박막 트랜지스터(100)의 크기가 감소되고, 개구율이 증가될 수 있으며, 박막 트랜지스터(100)를 사용할 경우, 고해상도 대면적 디스플레이를 구현할 수 있다.
도 2a 내지 도 2f는 도 1의 박막 트랜지스터의 제조 과정을 나타내는 단면도들이다.
도 2a를 참조하면, 기판(250) 상에 게이트 전극(110)을 형성한다. 게이트 전극(110)은 기판(250) 상에 전체적으로 증착(deposition)되고, 도 2a에 도시된 바와 같이, 게이트 전극(110)은 마스크(mask)를 이용하여 패터닝(patterning)된다.
도 2b를 참조하면, 기판(250) 및 게이트 전극(110) 상에 게이트 전극(110)의 양측부를 부분적으로 덮는 버퍼층(130)을 형성한다. 버퍼층(130)은 기판(250) 및 게이트 전극(110) 상에 전체적으로 증착되고, 도 2b에 도시된 바와 같이, 버퍼층(130)은 마스크를 이용하여 패터닝된다. 실질적으로, 버퍼층(130)의 두께는 기판(250) 상에 형성되는 버퍼층(130)의 두께보다 게이트 전극(110) 상에 형성되는 버퍼층(130)의 두께가 더 높게 형성되고, 버퍼층(130)들이 대향하는 면은 경사질 수 있다.
도 2c를 참조하면, 게이트 전극(110) 및 버퍼층(130)을 덮는 게이트 절연층(150)을 형성한다. 게이트 절연층(150)은 버퍼층(130) 및 게이트 전극(110) 상에서 얇게 증착된다. 게이트 절연층(150)이 얇게 증착될 경우, 게이트 전극(110)과 액티브층(170) 사이의 거리가 줄어들고, 박막 트랜지스터(100)의 온 커런트(on-current) 특성이 향상될 수 있다. 따라서, 박막 트랜지스터(100)의 크기가 감소되고, 개구율이 증가될 수 있다.
게이트 절연층(150)은 버퍼층(130)의 대향하는 상기 경사진 면을 따라 형성된다. 버퍼층(130)의 상기 경사면과 게이트 절연층(150)의 상기 경사면은 평행할 수 있다. 도 2c에 도시된 바와 같이, 게이트 절연층(150)은 게이트 전극(110)에서 기판(250)으로 향하는 방향으로 함몰된 형태를 갖는다.
도 2d를 참조하면, 게이트 절연층(150) 상에 액티브층(170)을 형성한다. 게이트 절연층(150) 상에 액티브층(170)을 증착하고, 도 2d에 도시된 바와 같이, 액티브층(170)은 마스크를 이용하여 패터닝된다. 액티브층(170)은 버퍼층(130)의 대향하는 상기 경사진 면을 따라 형성된다. 버퍼층(130)의 상기 경사면과 액티브층(170)의 상기 경사면은 평행할 수 있다.
액티브층(170)은 게이트 전극(110)에서 기판(250)으로 향하는 방향으로 함몰된 형태를 갖는다. 이에 따라, 게이트 전극(110)과 액티브층(170) 사이의 거리가 줄어들고, 박막 트랜지스터(100)의 온 커런트(on-current) 특성이 향상될 수 있다. 따라서, 박막 트랜지스터(100)의 크기가 감소되고, 개구율이 증가될 수 있다.
도 2e를 참조하면, 액티브층(170) 상에 제1 개구 및 제2 개구를 포함하는 식각저지층(190)을 형성한다. 식각저지층(190)은 게이트 절연층(150)의 일부 및 액티브층(170) 상에 전체적으로 증착되고, 도 2e에 도시된 바와 같이, 식각저지층(190)은 상기 제1 개구 및 상기 제2 개구를 포함하도록 마스크를 이용하여 패터닝된다.
도 2f를 참조하면, 상기 제1 개구 및 상기 제2 개구를 통하여 액티브층(170)과 접촉하는 소스 전극(210) 및 드레인 전극(230)을 형성한다. 소스 전극(210)은 상기 제1 개구에 증착되고, 드레인 전극(230)은 상기 제2 개구에 증착되며, 도 2f에 도시된 바와 같이, 소스 전극(210) 및 드레인 전극(230)은 마스크를 이용하여 패터닝된다.
도 3은 본 발명의 실시예들에 따른 스토리지 캐패시터를 나타내는 단면도이다.
도 3을 참조하면, 스토리지 캐패시터(300)는 기판(450), 제1 게이트 전극(310), 버퍼층(330), 게이트 절연층(350), 층간 절연층(370), 및 제2 게이트 전극(390)을 포함한다.
도 3에 도시된 바와 같이, 기판(450)은 유리 재질 또는 플렉서블 플라스틱 재질을 포함할 수 있다. 예를 들어, 기판(450)은 글라스기판, 석영기판, 합성수지기판 등을 포함할 수 있다. 다른 실시예에서, 기판(450) 상에 절연층(도시하지 않음)을 더 포함할 수 있다. 예를 들어 상기 절연층은 기판(450) 상에 배치되고, 절연 물질을 포함할 수 있다. 예를 들어, 상기 절연 물질은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy) 등의 무기 절연 물질을 포함할 수 있다.
제1 게이트 전극(310)은 기판(250) 상에 형성된다. 제1 게이트 전극(310)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들어, 제1 게이트 전극(310)은 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlNx), 은(Ag), 은을 함유하는 합금, 텅스텐(W), 텅스텐 질화물(WNx), 구리(Cu), 구리를 함유하는 합금, 니켈(Ni), 크롬(Cr), 크롬 질화물(CrNx), 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 티타늄 질화물(TiNx), 백금(Pt), 탄탈륨(Ta), 탄탈륨 질화물(TaNx), 네오디뮴(Nd), 스칸듐(Sc), 스트론튬 루테늄 산화물(SRO), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOx), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
본 실시예에서, 제1 게이트 전극(310)은 5000 이상의 두께를 가질 수 있다. 제1 게이트 전극(310)의 두께가 두꺼워질 경우, 제1 게이트 전극(310)의 저항은 줄어든다.
버퍼층(330)은 기판(450) 상에 형성되고, 제1 게이트 전극(310)의 양측부를 부분적으로 덮는다. 버퍼층(330)은 산화물 재료를 포함할 수 있다. 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy) 등을 포함할 수 있다.
실질적으로, 버퍼층(330)의 두께는 기판(450) 상에 형성되는 버퍼층(330)의 두께보다 제1 게이트 전극(310) 상에 형성되는 버퍼층(330)의 두께가 더 높게 형성되고, 버퍼층(330)들이 대향하는 면은 경사질 수 있다.
제1 게이트 전극(310)의 상기 양측부는 제1 게이트 전극(310)의 모서리 부분을 나타낸다. 상기 모서리 부분은 전계(electric field)가 집중될 수 있다. 상기 모서리 부분을 전계 집중 영역이라 정의한다. 상기 모서리에서 전계 집중으로 의한 스토리지 캐패시터(300)의 손상이 발생할 수 있다. 이에 따라, 제1 게이트 전극(310)의 상기 양측부에 버퍼층(330)이 형성된다.
상기 양측부에 형성된 버퍼층(330)은 제1 게이트 전극(310)과 제2 게이트 전극(390) 사이의 거리를 증가시킨다. 상기 거리를 증가시킬 경우, 제1 게이트 전극(310)과 제2 게이트 전극(390) 간의 손상을 방지할 수 있다.
게이트 절연층(350)은 제1 게이트 전극(310)과 버퍼층(330)을 덮는다. 게이트 절연층(350)은 제1 게이트 전극(310)과 층간 절연층(370) 사이에 형성되고, 제1 게이트 전극(310)과 제2 게이트 전극(390)을 전기적으로 절연시킨다. 게이트 절연층(350)은 버퍼층(330)의 대향하는 상기 경사진 면을 따라 형성된다. 실질적으로, 게이트 절연층(350)은 제1 게이트 전극(310)에서 기판(450)으로 향하는 방향으로 함몰된 형태를 갖는다. 게이트 절연층(350)은 실리콘 산화물, 금속 산화물 등을 사용하여 형성될 수 있다. 예를 들어, 게이트 절연층(350)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy), 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx), 탄탈륨 산화물(TaOx) 등을 포함할 수 있다.
기판(450) 상에 버퍼층(330)을 형성할 경우, 버퍼층(330)이 형성된 전계 집중 영역에서 제1 게이트 전극(310)과 제2 게이트 전극(390) 사이의 거리는 증가한다. 이에 따라, 제1 게이트 전극(310) 상에 형성된 게이트 절연층(350)을 얇게 형성할 수 있다. 게이트 절연층(350)이 얇게 형성될 경우, 제1 게이트 전극(310)과 제2 게이트 전극(390) 사이의 거리는 줄어들고, 스토리지 캐패시터(300)의 정전 용량(capacitance)을 증가시킬 수 있다. 따라서, 스토리지 캐패시터(300)의 크기를 감소시킬 수 있고, 개구율을 증가시킬 수 있다.
층간 절연층(370)은 게이트 절연층(350) 상에 형성된다. 층간 절연층(370)은 비결정질 실리콘(amorphous silicon), 폴리 실리콘(poly silicon) 또는 유기 반도체 물질을 포함하는 액티브층일 수 있다. 예를 들어, 상기 액티브층은 인듐(In), 갈륨(Ga), 및 아연(Zn) 등을 포함할 수 있다. 다른 실시예에서, 층간 절연층(370)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy), 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx), 탄탈륨 산화물(TaOx) 등을 포함하는 식각저지층일 수 있다. 층간 절연층(370)은 제2 게이트 전극(390) 전극(310)과 게이트 절연층(350) 사이에 형성되고, 제1 게이트 전극(310)과 제2 게이트 전극(390)을 전기적으로 절연시킨다.
층간 절연층(370)은 버퍼층(130)의 대향하는 상기 경사진 면을 따라 형성된다. 실질적으로, 층간 절연층(370)은 제1 게이트 전극(310)에서 기판(450)으로 향하는 방향으로 함몰된 형태를 갖는다. 이에 따라, 제1 게이트 전극(310)과 제2 게이트 전극(390) 사이의 거리가 줄어들고, 스토리지 캐패시터(300)의 정전 용량(capacitance)을 증가시킬 수 있다. 따라서, 스토리지 캐패시터(300)의 크기를 감소시킬 수 있고, 개구율을 증가시킬 수 있다.
제2 게이트 전극(390)은 제1 게이트 전극(310)과 대향하고, 제2 게이트 전극(390)은 층간 절연층(370) 상에 형성된다.
제2 게이트 전극(390)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들어, 제2 게이트 전극(390)은 각기 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 은, 은을 함유하는 합금, 텅스텐, 텅스텐 질화물, 구리, 구리를 함유하는 합금, 니켈, 크롬, 크롬 질화물, 몰리브데늄, 몰리브데늄을 함유하는 합금, 티타늄, 티타늄 질화물, 백금, 탄탈륨, 탄탈륨 질화물, 네오디뮴, 스칸듐, 스트론튬 루테늄 산화물, 아연 산화물, 인듐 주석 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물, 인듐 아연 산화물 등을 포함할 수 있다.
이와 같이, 제1 게이트 전극(310)의 두께가 증가되고, 얇은 게이트 절연층(350)을 구비하며, 제1 게이트 전극(310)과 제2 게이트 전극(390) 사이에 버퍼층(330)이 구비됨으로써, 스토리지 캐패시터(300)의 정전 용량(capacitance)이 증가될 수 있다. 따라서, 스토리지 캐패시터(300)의 크기가 감소되고, 개구율이 증가될 수 있으며, 스토리지 캐패시터(300)를 사용할 경우, 고해상도 대면적 디스플레이를 구현할 수 있다.
도 4a 내지 도 4e는 도 3의 스토리지 캐패시터의 제조 과정을 나타내는 단면도들이다.
도 4a를 참조하면, 기판(450) 상에 제1 게이트 전극(310)을 형성한다. 제1 게이트 전극(310)은 기판(450) 상에 전체적으로 증착(deposition)되고, 도 4a에 도시된 바와 같이, 제1 게이트 전극(310)은 마스크(mask)를 이용하여 패터닝(patterning)된다.
도 4b를 참조하면, 기판(450) 및 제1 게이트 전극(310) 상에 제1 게이트 전극(310)의 양측부를 부분적으로 덮는 버퍼층(330)을 형성한다. 버퍼층(330)은 기판(450) 및 제1 게이트 전극(310) 상에 전체적으로 증착되고, 도 4b에 도시된 바와 같이, 버퍼층(330)은 마스크를 이용하여 패터닝된다. 실질적으로, 버퍼층(330)의 두께는 기판(450) 상에 형성되는 버퍼층(330)의 두께보다 제1 게이트 전극(310) 상에 형성되는 버퍼층의 두께가 더 높게 형성되고, 버퍼층(330)들이 대향하는 면은 경사질 수 있다.
도 4c를 참조하면, 제1 게이트 전극(310) 및 버퍼층(330)을 덮는 게이트 절연층(350)을 형성한다. 게이트 절연층(350)은 버퍼층(330) 및 제1 게이트 전극(310) 상에서 얇게 증착된다. 게이트 절연층(350)이 얇게 증착될 경우, 버퍼층(330)이 형성되지 않는 영역에서 제1 게이트 전극(310)과 제2 게이트 전극(390) 사이의 거리가 줄어들고, 스토리지 캐패시터(300)의 정전 용량(capacitance)을 증가시킬 수 있다. 따라서, 스토리지 캐패시터(300)의 크기를 감소시킬 수 있고, 개구율을 증가시킬 수 있다.
게이트 절연층(350)은 버퍼층(330)의 대향하는 상기 경사진 면을 따라 형성된다. 버퍼층(330)의 상기 경사면과 게이트 절연층(350)의 상기 경사면은 평행할 수 있다. 도 4c에 도시된 바와 같이, 게이트 절연층(350)은 제1 게이트 전극(310)에서 기판(450)으로 향하는 방향으로 함몰된 형태를 갖는다.
도 4d를 참조하면, 게이트 절연층(350) 상에 층간 절연층(370)을 형성한다. 게이트 절연층(350) 상에 층간 절연층(370)을 증착하고, 도 4d에 도시된 바와 같이, 층간 절연층(370)은 마스크를 이용하여 패터닝된다. 층간 절연층(370)은 버퍼층(330)의 대향하는 상기 경사진 면을 따라 형성된다. 버퍼층(330)의 상기 경사면과 층간 절연층(370)의 상기 경사면은 평행할 수 있다.
층간 절연층(370)은 제1 게이트 전극(310)에서 기판(450)으로 향하는 방향으로 함몰된 형태를 갖는다. 이에 따라, 제1 게이트 전극(310)과 제2 게이트 전극(390) 사이의 거리가 줄어들고, 스토리지 캐패시터(300)의 정전 용량(capacitance)을 증가시킬 수 있다. 따라서, 스토리지 캐패시터(300)의 크기를 감소시킬 수 있고, 개구율을 증가시킬 수 있다.
도 4e를 참조하면, 층간 절연층(370) 상에 제2 게이트 전극(390)을 형성한다. 제2 게이트 전극(390)은 층간 절연층(370) 상에 증착되고, 도 4e에 도시된 바와 같이, 제2 게이트 전극(390)은 마스크를 이용하여 패터닝된다.
도 5는 본 발명의 실시예들에 따른 박막 트랜지스터와 스토리지 캐패시터를 동시에 나타내는 단면도이다.
도 5를 참조하면, 도 5는 박막 트랜지스터 및 스토리지 캐패시터를 구비한 표시 패널의 일부를 나타낸 구조이다. 상기 구조는 기판(750), 게이트 전극(510), 버퍼층(530), 게이트 절연층(550), 액티브층(570), 식각저지층(590), 소스 전극(610), 드레인 전극(630), 층간 절연층(670), 및 제2 게이트 전극(650)을 포함한다. 상기 구조의 상세한 설명은 도 1 내지 도 4를 참조한다.
도 5에 도시된 바와 같이, 상기 구조에서 상기 박막 트랜지스터 및 상기 스토리지 캐패시터는 동시에 제조될 수 있다. 또한, 상기 박막 트랜지스터 및 상기 스토리지 캐패시터는 표시 패널에 적용될 수 있다.
이와 같이, 게이트 전극의 두께가 증가되고, 얇은 게이트 절연층을 구비하며, 게이트 전극과 게이트 절연층 사이에 버퍼층이 구비됨으로써, 박막 트랜지스터의 온 커런트(on-current) 특성이 향상될 수 있고, 제1 게이트 전극의 두께가 증가되고, 얇은 게이트 절연층을 구비하며, 제1 게이트 전극과 제2 게이트 전극 사이에 버퍼층이 구비됨으로써, 스토리지 캐패시터의 정전 용량(capacitance)이 증가될 수 있다. 따라서, 상기 박막 트랜지스터 및 상기 스토리지 캐패시터의 크기가 감소되고, 개구율이 증가될 수 있으며, 상기 박막 트랜지스터 및 상기 스토리지 캐패시터를 사용할 경우, 고해상도 대면적 디스플레이를 구현할 수 있다.
본 발명은 박막 트랜지스터를 구비하는 모든 시스템에 적용될 수 있다. 예를 들어, 본 발명은 노트북, 휴대폰, 스마트폰, 피디에이(PDA), 네비게이션, GPS 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 박막 트랜지스터 110, 510: 게이트 전극
130, 330, 530: 버퍼층 150, 350, 550: 게이트 절연층
170, 570: 액티브층 190, 590: 식각저지층
210, 610: 소스 전극 230, 630: 드레인 전극
250, 450, 750: 기판 300: 스토리지 캐패시터
310: 제1 게이트 전극 370, 670: 층간 절연층
390, 650: 제2 게이트 전극 I: 전계 집중 완화 영역

Claims (21)

  1. 기판;
    상기 기판 상에 형성되는 게이트 전극;
    상기 게이트 전극의 양측부를 부분적으로 덮는 버퍼층;
    상기 게이트 전극과 상기 버퍼층을 덮는 게이트 절연층;
    상기 게이트 절연층 상에 형성되는 액티브층;
    상기 액티브층 상에 제1 개구 및 제2 개구를 갖도록 형성되는 식각저지층;
    상기 식각저지층 상에 형성되며, 상기 제1 개구를 통하여 상기 액티브층과 접촉되는 소스 전극; 및
    상기 식각저지층 상에 형성되며, 상기 제2 개구를 통하여 상기 액티브층과 접촉되는 드레인 전극을 포함하는 박막 트랜지스터.
  2. 제 1 항에 있어서, 상기 버퍼층들의 대향하는 면은 경사진 것을 특징으로 하는 박막 트랜지스터.
  3. 제 2 항에 있어서, 상기 게이트 절연층의 경사면, 상기 액티브층의 경사면 및 상기 식각저지층의 경사면은 상기 게이트 전극에서 상기 기판으로 향하는 방향으로 함몰된 형태인 것을 특징으로 하는 박막 트랜지스터.
  4. 제 1 항에 있어서, 전계 집중 완화 영역은 상기 게이트 전극과 상기 소스 전극 또는 상기 드레인 전극이 오버랩(overlap)되는 영역으로 정의되는 것을 특징으로 하는 박막 트랜지스터.
  5. 제 4 항에 있어서, 상기 전계 집중 완화 영역은 상기 버퍼층의 일부, 상기 게이트 절연층의 일부 및 상기 액티브층의 일부를 포함하는 것을 특징으로 하는 박막 트랜지스터.
  6. 제 5 항에 있어서, 상기 버퍼층은 상기 게이트 전극과 상기 소스 전극 또는 상기 드레인 전극 사이의 거리를 증가시키는 것을 특징으로 하는 박막 트랜지스터.
  7. 제 1 항에 있어서, 상기 박막 트랜지스터는 표시 패널에 구비되는 것을 특징으로 하는 박막 트랜지스터.
  8. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 양측부를 부분적으로 덮는 버퍼층을 형성하는 단계;
    상기 게이트 전극 및 상기 버퍼층을 덮는 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 액티브층을 형성하는 단계;
    상기 액티브층 상에 제1 개구 및 제2 개구를 갖는 식각저지층을 형성하는 단계; 및
    상기 제1 개구 및 상기 제2 개구를 통하여 상기 액티브층과 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  9. 제 8 항에 있어서, 상기 버퍼층들의 대향하는 면이 경사진 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  10. 제 9 항에 있어서, 상기 게이트 절연층의 경사면, 상기 액티브층의 경사면 및 상기 식각저지층의 경사면은 상기 게이트 전극에서 상기 기판으로 향하는 방향으로 함몰된 형태인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  11. 제 8 항에 있어서, 전계 집중 완화 영역은 상기 게이트 전극과 상기 소스 전극 또는 상기 드레인 전극이 오버랩(overlap)되는 영역으로 정의되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  12. 제 11 항에 있어서, 상기 전계 집중 완화 영역은 상기 버퍼층의 일부, 상기 게이트 절연층의 일부 및 상기 액티브층의 일부를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  13. 제 12 항에 있어서, 상기 버퍼층은 상기 게이트 전극과 상기 소스 전극 또는 상기 드레인 전극 사이의 거리를 증가시키는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  14. 기판;
    상기 기판 상에 형성되는 제1 게이트 전극;
    상기 제1 게이트 전극의 양측부를 부분적으로 덮는 버퍼층;
    상기 제1 게이트 전극 및 상기 버퍼층을 덮는 게이트 절연층;
    상기 게이트 절연층 상에 형성되는 층간 절연층; 및
    상기 층간 절연층 상에 형성되며, 상기 제1 게이트 전극에 대향하는 제2 게이트 전극을 포함하는 스토리지 캐패시터.
  15. 제 14 항에 있어서, 상기 버퍼층들의 대향하는 면은 경사진 것을 특징으로 하는 스토리지 캐패시터.
  16. 제 14 항에 있어서, 상기 층간 절연층은 액티브층 또는 식각저지층을 포함하는 것을 특징으로 하는 스토리지 캐패시터.
  17. 제 14 항에 있어서, 상기 게이트 절연층의 경사면, 상기 층간 절연층의 경사면 및 상기 제2 게이트 전극의 경사면은 상기 제1 게이트 전극에서 상기 기판으로 향하는 방향으로 함몰된 형태인 것을 특징으로 하는 스토리지 캐패시터.
  18. 제 14 항에 있어서, 상기 스토리지 캐패시터는 표시 패널에 구비되는 것을 특징으로 하는 스토리지 캐패시터.
  19. 기판 상에 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극의 양측부를 부분적으로 덮는 버퍼층을 형성하는 단계;
    상기 제1 게이트 전극 및 상기 버퍼층을 덮는 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 층간 절연층을 형성하는 단계; 및
    상기 층간 절연층 상에 상기 제1 게이트 전극에 대향하는 제2 게이트 전극을 형성하는 단계를 포함하는 스토리지 캐패시터의 제조 방법.
  20. 제 19 항에 있어서, 상기 버퍼층들의 대향하는 면이 경사진 것을 특징으로 하는 스토리지 캐패시터의 제조 방법.
  21. 제 19 항에 있어서, 상기 게이트 절연층의 경사면과 상기 층간 절연층의 경사면은 상기 제1 게이트 전극에서 상기 기판으로 향하는 방향으로 함몰된 형태인 것을 특징으로 하는 스토리지 캐패시터의 제조 방법.
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