CN102077331B - 薄膜晶体管 - Google Patents

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Abstract

一种薄膜晶体管，包括作为缓冲层的半导体层，该半导体层包含氮，且在栅极绝缘层和源区及漏区之间的至少源区及漏区一侧的非晶结构中包括晶体区域。与在沟道形成区中具有非晶半导体的薄膜晶体管相比，可以提高薄膜晶体管的导通电流。并且，与在沟道形成区中具有微晶半导体的薄膜晶体管相比，可以降低薄膜晶体管的截止电流。

Description

薄膜晶体管
技术领域
本发明涉及一种薄膜晶体管及其制造方法，以及使用该薄膜晶体管的半导体装置及显示装置。
背景技术
作为场效应晶体管的一种类型，已知将沟道形成区形成于形成在具有绝缘表面的衬底上的半导体层中的薄膜晶体管。已公开了使用非晶硅、微晶硅及多晶硅作为用于薄膜晶体管的半导体层的技术(参照专利文献1至5)。薄膜晶体管的典型应用为液晶电视装置，并且薄膜晶体管已被投入实用作为用于显示器中包括的各像素的开关晶体管。
[参考文献]
[专利文献]
[专利文献1]日本已公开专利申请No.2001-053283
[专利文献2]日本已公开专利申请No.H05-129608号
[专利文献3]日本已公开专利申请No.2005-049832
[专利文献4]日本已公开专利申请No.H07-131030
[专利文献5]日本已公开专利申请No.2005-191546
使用非晶硅层形成沟道形成区的薄膜晶体管具有诸如场效应迁移率低及导通电流低的问题。另一方面，使用微晶硅层形成沟道形成区的薄膜晶体管的问题在于，虽然相比于使用非晶硅层形成沟道形成区的薄膜晶体管场效应迁移率高，但截止电流也高，从而不能得到充分的开关特性。
使用多晶硅层形成沟道形成区的薄膜晶体管具有如下特性：其场效应迁移率远高于上述两种类型的薄膜晶体管，且能够得到高导通电流。由于所述特性，这种薄膜晶体管不仅可用作设置在像素中的开关薄膜晶体管，还可用作设置在要求高速工作的驱动电路中的开关薄膜晶体管。
但是，与使用非晶硅层形成沟道形成区的薄膜晶体管相比，使用多晶硅层形成沟道形成区的薄膜晶体管需要用于半导体层的结晶化工序，从而带来制造成本较高的问题。例如，用于形成多晶硅层的工艺中涉及的激光退火技术有以下问题，即因为激光束的辐照面积小，而不能高效地生产大屏幕液晶面板。
用来制造显示面板的玻璃衬底正逐年大型化如下：第3代(如550mm×650mm)、第3.5代(如600mm×720mm或620mm×750mm)、第4代(如680mm×880mm或730mm×920mm)、第5代(如1100mm×1300mm)、第6代(如1500mm×1850mm)、第7代(如1870mm×2200mm)、第8代(如2200mm×2400mm)。预计今后玻璃衬底的尺寸将向第9代(如2400mm×2800mm或2450mm×3050mm)、第10代(如2950mm×3400mm)发展。玻璃衬底的尺寸增大是基于成本最低设计的思想。
然而，能够在诸如第10代(2950mm×3400mm)的大面积母玻璃衬底上高生产率地制造能高速工作的薄膜晶体管的技术尚未确立，这成为产业界的问题。
发明内容
鉴于上述问题，本发明的一个实施例的目的在于解决与薄膜晶体管的导通电流及截止电流有关的上述问题。
根据本发明的一个实施例，一种薄膜晶体管包括作为缓冲层的半导体层，该半导体层包括在栅极绝缘层和源区及漏区之间的至少源区及漏区一侧的非晶结构中的晶体区域。
根据本发明的另一个实施例，一种薄膜晶体管包括栅极绝缘层、与栅极绝缘层接触的半导体层、在半导体层和源区及漏区之间的缓冲层。该缓冲层包括在非晶结构中的晶体区域。
根据本发明的另一个实施例，一种薄膜晶体管包括栅极绝缘层、与栅极绝缘层接触的缓冲层、与缓冲层部分地接触的源区及漏区。该缓冲层包括在非晶结构中的具有至少1nm至10nm的直径的晶粒(也称为微小晶粒)。
根据本发明的另一个实施例，一种薄膜晶体管包括：覆盖栅电极的栅极绝缘层、与栅极绝缘层接触的半导体层、与半导体层的一部分接触并形成源区及漏区的杂质半导体层。在半导体层中，在栅极绝缘层一侧形成有微晶半导体，并且在杂质半导体层一侧的非晶结构中分散有晶体区域。
该缓冲层设置在与栅极绝缘层接触的面相反一侧，所谓背沟道一侧。
在非晶结构中包括晶体区域的半导体层包含氮。此时通过二次离子质谱分析法测定的氮浓度是1×1020cm-3至1×1021cm-3，优选是2×1020cm-3至1×1021cm-3，更优选是3×1020cm-3至1×1021cm-3。
另外，在非晶结构中包括晶体区域的半导体层中，通过执行低温光致发光谱测量获得的光谱的峰值区域是1.31eV至1.39eV(包含端值)。
另外，在非晶结构中包括晶体区域的半导体层中，带隙的带尾的斜率比非晶半导体(典型的是非晶硅)陡峭。因此，与现有的非晶半导体层相比，带隙变宽，且隧道电流不易流过。
以可以生成微晶半导体的混合比使用半导体源气体(例如，氢化硅气体、氟化硅气体、氯化硅气体、氢化锗气体、氟化锗气体、氯化锗气体等)和稀释气体作为反应气体形成在非晶结构中包括晶体区域的半导体层。该反应气体被引入降低了氧浓度的超高真空反应室内，并在其中维持预定压力以产生辉光放电等离子体。由此，在放置于反应室内的衬底上沉积膜。通过将阻碍晶核生成或生长的杂质元素提供至反应室中并控制杂质元素的浓度，在非晶结构中形成锥形或金字塔形晶体区域和/或微小晶粒作为晶体区域。
在衬底上沉积膜期间，在控制杂质元素的浓度的同时生成晶核以减少晶核生成，并且利用该晶核形成倒锥形或金字塔形晶体区域。另外，在衬底上沉积膜期间，通过控制杂质元素的浓度以抑制晶核的生成，晶核的生成得到抑制而形成微小晶粒。在膜的基底层是具有结晶性的半导体层的情况下，在通过控制杂质元素的浓度以减少晶体生长的同时沉积非晶结构，藉此形成正锥形或金字塔形晶体区域。
优选使用氮或氮化物作为降低或抑制晶核生成及晶体生长的杂质元素。
在非晶结构中包括晶体区域的半导体层中，通过将以二次离子质谱分析法测定的氮浓度控制为3×1020cm-3至1×1021cm-3，晶核的生成得到控制以不生成晶核，因此形成微小晶粒。
另外，在其非晶结构中包括晶体区域的半导体层中，通过将以二次离子质谱分析法测定的氮浓度控制为1×1020cm-3至1×1021cm-3(包含端值)，优选控制为2×1020cm-3至1×1021cm-3(包含端值)，作为锥形或金字塔形晶体区域的生长起点的晶核的生成位置和生成密度受到控制，或锥形或金字塔形的晶体区域的晶体生长受到控制。
作为晶体区域的一种形状的锥形晶体区域中，在底栅型薄膜晶体管的情况下，存在从栅极绝缘层向源区及漏区宽度变窄的锥形或金字塔形的晶体区域(以下，也称为正锥形或金字塔形晶体区域)。另外，存在从栅极绝缘层或与栅极绝缘层接触的半导体层和包括晶体区域的半导体层的界面向源区及漏区大致反射状地生长的倒锥形或金字塔形晶体区域。
在此，“正锥形或金字塔形”是指由(i)包括多个平面的底面(ii)连接上述底面的外周和位于上述底面的外部的顶点的线构成的三维形状，其中该顶点存在于底面和源区及漏区之间。换言之，“正锥形或金字塔形”是指向沉积在非晶结构中具有晶体区域的半导体层的沉积方向的晶体区域宽度减小而获得的形状。这是因为如下缘故：当作为在非晶结构中具有晶体区域的半导体层的基底的半导体层是微晶半导体层或晶体半导体层的情况下，通过在以半导体层为籽晶生长晶体区域的一部分的条件下沉积在非晶结构中具有晶体区域的半导体层，晶体区域按照宽度变窄的方式晶体生长。
在此，“倒锥形或金字塔形”是指由(i)由多个平面构成的底面(ii)连接上述底面的外周和存在于上述底面的外部的顶点的线的集合构成的三维形状，其中该顶点存在于底面和衬底之间。换言之，“倒锥形或金字塔形”是指按照在非晶结构中具有晶体区域的半导体层的沉积方向大致放射状地生长而获得的形状。在膜形成期间分散地生长的各晶核沿其结晶方向生长，以使晶体区域以晶核为起点生长，并在与非晶结构中具有晶体区域的半导体层的沉积方向垂直的面内的方向上扩展。
另外，锥形或金字塔形晶体区域包括单晶或双晶。另外，因为在非晶结构中锥形或金字塔形晶体区域分散存在，所以晶粒界面少。注意，“双晶”表示在晶粒界面处两个不同的晶粒以极其良好的一致性结合在一起的状态。换言之，“双晶”具有晶格在晶粒界面处连续地排列，从而难以形成起因于结晶缺陷等的陷阱能级的结构。因此，可以认为在具有这种晶体结构的区域中实际上不存在晶粒界面。
作为晶体区域的一种形状的微小晶粒是直径为1nm至10nm(包含端值)，优选为1nm至5nm(包含端值)的晶粒。当沉积原料气体包含氮时，晶核的生成受阻，所以可以形成不会成为晶核的微小晶粒。另外，通过提高半导体层中的微小晶粒的密度，结晶成分比得到提高。
按照上述方式，在薄膜晶体管中，通过在沟道形成区与源区及漏区之间设置在非晶结构中具有晶体区域的半导体层作为缓冲层，可以降低对源区或漏区施加电压时的在缓冲层厚度方向上的电阻。特别地，通过在源区及漏区的正下面设置在非晶结构中具有晶体区域的半导体层作为缓冲层，与在栅极绝缘层和源区及漏区之间设置非晶半导体层的薄膜晶体管相比，可以提高薄膜晶体管的导通电流。
另外，在非晶结构中具有晶体区域的半导体层中，与非晶半导体(典型的是非晶硅)的带隙的带尾相比，前者的斜率更陡峭，带隙变宽，并且隧道电流更难流过。由此，通过在截止电流流过的区域中设置在非晶结构中具有晶体区域的半导体层作为缓冲层，与在栅极绝缘层和源区及漏区之间设置微晶半导体的薄膜晶体管相比，可以降低截止电流。
注意，降低硅中的减少硅的配位数并产生悬空键的杂质元素(诸如氧)的浓度。就是说，优选将通过二次离子质谱分析法测定的氧浓度小于或等于5×1018cm-3。
另外，在此，浓度都是通过二次离子质谱分析法(SIMS)测定的，除非提到其它测量方法。
注意，导通电流是指当晶体管处于导通状态时流过源电极和漏电极之间的电流。例如，在n沟道晶体管的情况下，导通电流是当栅极电压高于晶体管的阈值电压时流过源电极和漏电极之间的电流。
另外，截止电流是指当晶体管处于截止状态时流过源电极和漏电极之间的电流。例如，在采用n型晶体管的情况下，截止电流是当栅极电压低于晶体管的阈值电压时流过源电极和漏电极之间的电流。
如上所述，与在沟道形成区中具有非晶半导体的薄膜晶体管相比，可以提高薄膜晶体管的导通电流。此外，与在沟道形成区中具有微晶半导体的薄膜晶体管相比，可以降低薄膜晶体管的截止电流。
附图说明
图1A及1B是说明根据本发明的实施例的薄膜晶体管的示例的视图；
图2A至2C是说明根据本发明的实施例的薄膜晶体管中包括的半导体层的视图；
图3A至3D是说明根据本发明的实施例的薄膜晶体管中包括的半导体层的视图；
图4A至4D是说明根据本发明的实施例的薄膜晶体管中包括的半导体层的视图；
图5是说明根据本发明的实施例的薄膜晶体管中包括的半导体层的示图；
图6是说明根据本发明的实施例的薄膜晶体管中包括的半导体层的示图；
图7是根据本发明的实施例的薄膜晶体管中包括的半导体层的说明图；
图8是说明根据本发明的实施例的薄膜晶体管中包括的半导体层的示图；
图9是说明根据本发明的实施例的薄膜晶体管的示例的视图；
图10A及10B是说明根据本发明的实施例的薄膜晶体管中包括的半导体层的视图；
图11是说明根据本发明的实施例的薄膜晶体管的示例的视图；
图12A至12D是说明根据本发明的实施例的薄膜晶体管中包括的半导体层的视图；
图13A至13B-3是说明根据本发明的实施例的薄膜晶体管中包括的半导体层的视图；
图14A及14B是说明根据本发明的实施例的薄膜晶体管的示例的视图；
图15A至15C是说明根据本发明的实施例的薄膜晶体管的制造方法的示例的视图；
图16A至16C是说明根据本发明的实施例的薄膜晶体管的制造方法的示例的视图；
图17A及17B是说明根据本发明的实施例的薄膜晶体管的制造方法的示例的视图；
图18A及18B是说明根据本发明的实施例的薄膜晶体管的制造方法的示例的视图；
图19是说明可以应用于根据本发明的实施例的薄膜晶体管的制造方法的装置的视图；
图20是根据本发明的实施例的薄膜晶体管的制造方法的时序图的示例；
图21是根据本发明的实施例的薄膜晶体管的制造方法的时序图的示例；
图22是根据本发明的实施例的薄膜晶体管的制造方法的时序图的示例；
图23是根据本发明的实施例的薄膜晶体管的制造方法的时序图的示例；
图24是根据本发明的实施例的薄膜晶体管的制造方法的时序图的示例；
图25是根据本发明的实施例的薄膜晶体管的制造方法的时序图的示例；
图26A及26B是说明根据本发明的实施例的薄膜晶体管的制造方法的示例的视图；
图27A至27C是说明根据本发明的实施例的薄膜晶体管的制造方法的示例的视图；
图28A至28C是说明根据本发明的实施例的薄膜晶体管的制造方法的示例的视图；
图29A及29B是说明根据本发明的实施例的薄膜晶体管的制造方法的示例的视图；
图30A-1至30B-2是说明可以应用于本发明的实施例的多色调掩模的图；
图31A至31C是说明可以应用本发明的实施例的薄膜晶体管的显示面板的视图；
图32A至32D是说明可以应用本发明的实施例的薄膜晶体管的电子设备的视图；
图33是说明可以应用本发明的实施例的薄膜晶体管的电子设备的视图；
图34A至34C是说明可以应用本发明的实施例的薄膜晶体管的电子设备的视图；
图35A及35B是说明在示例1中制造的薄膜晶体管的截面结构的视图；
图36A及36B是说明在示例2中制造的薄膜晶体管的电特性的曲线图；
图37A及37B是说明在示例2中制造的薄膜晶体管的可靠性的曲线图；
图38A及38B是说明在示例3中制造的薄膜晶体管的电特性的曲线图；
图39是说明示例4描述的截面TEM图像的视图；
图40是说明示例4描述的截面TEM图像的视图；
图41A至41H是说明示例4描述的截面TEM图像的视图；
图42是说明示例4所描述的截面TEM图像的视图；
图43A及43B是说明半导体层的原子轨道的示图；
图44A及44B是说明半导体层的原子轨道的示图；
图45A及45B是说明在示例5中制造的薄膜晶体管的电特性的曲线图；
图46A及46B是说明在比较例中制造的薄膜晶体管的电特性的曲线图；
图47是说明在示例6中制造的薄膜晶体管的电特性的曲线图；
图48是说明根据本发明的实施例的薄膜晶体管中包括的半导体层的示图；
图49A至49C是说明根据本发明的实施例的薄膜晶体管中包括的半导体层的示图；
图50是用于说明根据本发明的实施例的薄膜晶体管中包括的半导体层的曲线图；
图51A至51D是说明根据本发明的实施例的薄膜晶体管中包括的半导体层的示图；
图52A及52B是说明根据本发明的实施例的薄膜晶体管中包括的半导体层的示图。
具体实施方式
以下，参照附图对实施方式进行说明。但是，本发明不局限于以下的说明，并且所属本技术领域的普通技术人员很容易理解：本发明的方式和细节可以在不脱离本发明的宗旨及其范围的条件下作各种各样的变换。因此，本发明不应该被解释为仅限于以下所示的实施方式的记载内容。注意，当使用附图说明本发明的结构时，在不同附图之间共同使用相同的附图标记来表示相同的部分。相同的阴影模式应用于相同部分，且且在一些情况下，相同部分不通过附图标记特别标注。
实施例1
在本实施例中，将参照附图说明薄膜晶体管的方式的示例。
图1A及1B表示根据本实施例的薄膜晶体管的截面图。图1A所示的薄膜晶体管具有衬底101上的栅电极层103、覆盖栅电极层103的栅极绝缘层107、与栅极绝缘层107接触并用作沟道形成区的半导体层115、半导体层115上的缓冲层131、以及设置于缓冲层131上并与其一部分接触的源区及漏区129。另外，薄膜晶体管还具有设置在源区及漏区129上并与其接触的布线层123、125。布线层123、125构成源电极及漏电极。另外，各层被图案化成所希望的形状。在此，缓冲层131由在非晶结构中具有晶体区域的半导体层形成。
如图1B所示，在半导体层115中，与栅电极层103交迭并设置在栅极绝缘层107一侧的区域171用作沟道。另外，在缓冲层131中，设置在与栅极绝缘层107相反一侧且不与源区及漏区129接触的区域172用作背沟道。另外，在缓冲层131中，与漏区接触的一侧的区域173成为耗尽层。另外，缓冲层131和源区或漏区接触的区域174是键合区域。
作为衬底101，除了玻璃衬底、陶瓷衬底以外，还可以使用具有可承受本制造工序中的处理温度的耐热性的塑料衬底等。另外，当衬底不需要透光性时，也可以使用在不锈钢合金等的金属衬底表面上设置绝缘层而获得的衬底。作为玻璃衬底，例如优选使用如钡硼硅酸盐玻璃、铝硼硅酸盐玻璃或铝硅酸盐玻璃等的无碱玻璃衬底。
通过使用钼、钛、铬、钽、钨、铝、铜、钕或钪等金属材料或以这些金属材料为主要成分的合金材料可将栅电极层103形成为单层或叠层。此外，也可以使用以掺杂有诸如磷等杂质元素的多晶硅为代表的半导体层或AgPdCu合金。
例如，作为栅电极层103的双层的叠层结构，在铝层上层叠钼层的双层结构、在铜层上层叠钼层的双层结构、在铜层上层叠氮化钛层或氮化钽层的双层结构或者层叠氮化钛层和钼层的双层结构是优选的。作为三层结构，其中层叠钨层或氮化钨层、铝和硅的合金或铝和钛的合金的层以及氮化钛层或钛层的结构是优选的。当在电阻低的层上层叠起阻挡层作用的金属层时，可以防止金属元素从电阻低的层扩散到半导体层中。
通过利用CVD法或溅射法等并使用氧化硅层、氮化硅层、氧氮化硅层以及氮氧化硅层的单层或叠层，可以形成栅极绝缘层107。在形成微晶半导体层作为半导体层115的情况下，通过使用氧氮化硅层形成栅极绝缘层107，可以减少薄膜晶体管的阈值电压的波动。
注意，在本说明书中，氧氮化硅中的氧含量大于氮含量，且在使用卢瑟福背散射质谱测量法(RBS)及氢前向散射法(HFS)执行测量的情况下，氧氮化硅包含浓度范围为50原子％至70原子％的氧、0.5原子％至15原子％的氮、25原子％至35原子％的硅、以及0.1原子％至10原子％的氢。另外，氮氧化硅中的氮含量大于氧含量，且在使用RBS及HFS进行测量的情况下，氮氧化硅包含5原子％至30原子％的氧、20原子％至55原子％的氮、25原子％至35原子％的硅、10原子％至30原子％的氢。注意，在将氧氮化硅或氮氧化硅中包含的原子的总数定义为100原子％时，氮、氧、硅及氢的百分比落在上述范围内。
半导体层115使用微晶半导体层、非晶半导体层、或在非晶结构中具有晶体区域的半导体层而形成。作为微晶半导体层、非晶半导体层、或在非晶结构中具有晶体区域的半导体层，可以使用硅、锗、或硅锗。注意，半导体层115也可以被添加赋予n型导电性的磷或赋予p型导电性的硼。另外，半导体层115也可以被添加与硅起反应而形成硅化物的金属元素，如钛、锆、铪、钒、铌、钽、铬、钼、钨、钴、镍、铂等。当对半导体层115添加赋予n型的导电性的磷、赋予p型的导电性的硼、或与硅起反应而形成硅化物的金属元素等，可以提高半导体层的载流子迁移率。因此可以提高以该半导体层作为沟道形成区的薄膜晶体管的场效应迁移率。半导体层115的厚度优选为3nm至100nm，更优选为5nm至50nm。
微晶半导体层是包括具有位于非晶体和晶体结构(包括单晶、多晶)之间的中间结构的半导体的层。微晶半导体是具有按照自由能而言稳定的第三态的半导体，并且是具有短程有序和晶格畸变的结晶性的半导体，其中晶粒直径为2nm至200nm、优选为10nm至80nm、更优选为20nm至50nm的柱状或针状晶体115a已沿衬底表面的法线方向生长。因此，晶粒界面115b在柱状或针状晶体115a之间的界面处形成。另外，在柱状或针状晶体115a之间存在非晶结构115c(参照图2A)。
另外，通过二次离子质谱分析法测定的微晶半导体层中包含的氧和氮浓度优选低于1×1018原子/cm3。
另外，在微晶半导体层中，非晶层115d在与栅极绝缘层107的界面处形成，并且柱状晶体或针状晶体115a在非晶层115d上形成(参照图2B)。
另外，如图2C所示，在栅极绝缘层107和半导体层115之间的界面处没有非晶结构的情况下，也可以在栅极绝缘层107的表面形成柱状或针状晶体115a。当栅极绝缘层107和半导体层115之间的界面处不存在非晶结构时，载流子在具有高结晶度的柱状或针状晶体115a中流动；因此可以提高薄膜晶体管的导通电流及场效应迁移率。
作为微晶半导体的典型示例的微晶硅的拉曼光谱向代表单晶硅的520cm-1的低波数一侧移动。即，微晶硅的拉曼光谱的峰值位于代表单晶硅的520cm-1和代表非晶硅的480cm-1之间。该微晶硅半导体包含至少1原子％的氢或卤素，以饱和悬空键(dangling bond)。再者，也可包含诸如氦、氩、氪或氖等稀有气体元素以进一步促进晶格畸变，从可增强微晶结构的稳定性并得到良好的微晶半导体。例如，在美国专利申请4,409,134号中公开了关于这种微晶半导体。
图3A至3D分别示出本实施例的主要特征之一的缓冲层131的结构。缓冲层131包括在非晶结构中的晶体区域。晶体区域是锥形或金字塔形的晶体区域和/或微小晶粒。另外，晶体区域分散地存在。缓冲层131的厚度优选为50nm至350nm，更优选为120nm至250nm。
在缓冲层131中，通过二次离子质谱分析法测定的氮浓度为1×1020cm-3至1×1021cm-3、优选为2×1020cm-3至1×1021cm-3、更优选为3×1020cm-3至1×1021cm-3。
对缓冲层131进行低温光致发光谱测量而获得的光谱的峰值区域为1.31eV至1.39eV(包含端值)。注意，对微晶半导体层(典型的是微晶硅层)进行低温光致发光谱测定的光谱的峰值区域是0.98eV至1.02eV(包含端值)。因此，在非晶结构中具有晶体区域的半导体层与微晶半导体层不同。
作为锥形或金字塔形晶体区域的形状，存在从半导体层115及缓冲层131的界面向沉积缓冲层131的方向大致放射状地生长的锥形或金字塔形(倒锥形或金字塔形)和从半导体层115及缓冲层115的界面向沉积缓冲层131的方向宽度逐渐变窄的锥形或金字塔形(正锥形或金字塔形)。
首先，参照图3A至3D表示倒锥形。
如图3A所示，在缓冲层131中，晶体区域131a在非晶结构131b中散布，即晶体区域131a分散地存在。
图3A至3D所示的每个晶体区域131a具有倒锥形或倒金字塔形。“倒锥形或金字塔形”在此是指由(i)由多个平面构成的底面和(ii)连接上述底面的外周和存在于上述底面的外部的顶点的线构成的三维形状，其中该顶点存在于上述底面和衬底101之间。换言之，“倒锥形或金字塔形”是指沿缓冲层131的沉积方向大致放射状地生长而获得的形状。在缓冲层形成期间，分散地形成的各晶核分别沿结晶方向生长，因此晶体区域以晶核为起点开始生长并在垂直于缓冲层131的沉积方向的面的面内方向上扩展。另外，晶体区域131a包括单晶或双晶。
图3B-1中示出了缓冲层中包括的晶体区域的一个方式。晶体区域131d被形成为使其顶点与半导体层115接触，并且在缓冲层的沉积方向上连续地生长。
通过将缓冲层的沉积初期时的氮浓度设定为1×1020cm-3至1×1021cm-3(包含端值)，优选设定为2×1020cm-3至1×1021cm-3(包含端值)，并且在沉积方向上逐渐降低氮浓度，可以形成这样的晶体区域。当缓冲层具有上述范围内的氮时，可以控制晶体区域的高度，而可以降低晶体区域的高度的差异。其结果是，可以降低多个薄膜晶体管中的晶体管特性的差异。
如图3B-2所示，示出了缓冲层中包括的晶体区域的一个方式。晶体区域131e被形成为使其顶点不与半导体层115接触，而与半导体层115保持一定的距离，并且在缓冲层的沉积方向上连续地生长。
通过将缓冲层的沉积初期时的氮浓度设定为3×1020cm-3至1×1021cm-3(包含端值)，并且在沉积方向上逐渐降低氮浓度，而可以形成上述晶体区域。
图3B-3示出了缓冲层中包括的晶体区域的另一个方式。晶体区域131f被形成为使其顶点与半导体层115接触，并且晶体区域131f的生长在缓冲层的沉积方向的给定点处停止。该非晶结构在晶体区域131f上形成。
通过将缓冲层的沉积初期时的氮浓度设定为1×1020cm-3至1×1021cm-3(包含端值)，优选设定为2×1020cm-3至1×1021cm-3(包含端值)，并且在沉积方向上逐渐降低氮浓度来晶体生长晶体区域，然后将氮浓度提高到3×1020cm-3至1×1021cm-3(包含端值)，可以形成上述晶体区域。
注意，在图3B-3中晶体区域的顶点与半导体层115接触，但在与图3B-2同样的条件下，也可获得其顶点不与半导体层115接触且晶体区域的生长在沉积方向的给定点处停止的晶体区域。
图3B-4中示出了缓冲层中包括的晶体区域的另一个方式。可获得其中在沉积方向上层叠多个倒锥形或金字塔形的晶体区域的结构131g。
将缓冲层的沉积初期时的氮浓度设定为1×1020cm-3至1×1021cm-3(包含端值)，优选设定为2×1020cm-3至1×1021cm-3(包含端值)，并且在沉积方向上逐渐降低氮浓度来使晶体生长，再将氮浓度提高到3×1020cm-3至1×1021cm-3(包含端值)，然后再次降低氮浓度可以形成这样的晶体区域。
注意，虽然在图3B-4中晶体区域的顶点与半导体层115接触，但在与图3B-2同样的条件下，可获得晶体区域的顶点与半导体层115不接触的结构。
注意，晶体区域131a和131d至131g包含氮。在一些情况下，晶体区域131a和131d至131g包含NH基或NH2基。另外，非晶结构131b包含氮。在一些情况下，非晶结构131b包含NH基或NH2基。
另外，如图3C所示，缓冲层131具有在非晶结构131b中分散有微小晶粒131c的方式。微小晶粒131c是具有微小尺寸的晶粒，该微小尺寸不能成为晶体区域的晶核。该微小晶粒131c的大小典型为1nm至10nm(包含端值)，优选为1nm至5nm(包含端值)。通过控制缓冲层131中的氮浓度，可以形成微小晶粒。大量氮容易在微小晶粒的外侧，即接触于非晶结构131b的一侧偏析。因此，大量氮，优选的是NH基或NH2基在一些情况下存在于微小晶粒131c与非晶结构131b之间的界面处。
注意，在缓冲层131中也可以散布有微小晶粒131c。另外，微小晶粒131c也可以聚集在缓冲层131中。进而，散布的微小晶粒131c及聚集的微小晶粒131c二者可同时存在。
另外，如图3D所示，缓冲层131具有在非晶结构131b中散布晶体区域131a及微小晶粒131c的方式。
注意，微小晶粒131c包含氮。在一些情况下，微小晶粒131c包含NH基或NH2基。
接着，将参照图4A至4D描述正锥形或金字塔形的晶体区域。
如图4A所示，在半导体层115上形成在非晶结构131b中包括正锥形或金字塔形的晶体区域131h的缓冲层131。在缓冲层131中，晶体区域131h在非晶结构131B中散布，即分散地存在。
图4A至4D中示出的每个晶体区域131h具有正锥形或金字塔形的形状。在此，“正锥形或金字塔形”是指由(i)由多个平面构成的底面(ii)连接上述底面的外周和存在于上述底面的外部的顶点的线构成的三维形状，其中该顶点位于底面与源区及漏区129之间。换言之，“正锥形或金字塔形”是指向缓冲层131的沉积方向宽度变窄的形状。当半导体层115是微晶半导体层或晶体半导体层的情况下，通过在以半导体层115为籽晶生长晶体的一部分的条件下沉积缓冲层131，晶体区域131h以宽度变窄的方式进行晶体生长。在图4A到4C中，半导体层115和晶体区域131h如虚线所示相互接触，但半导体层115的一部分生长成为晶体区域131h。另外，晶体区域131h包括单晶或双晶。
图4A示出了缓冲层中包括的晶体区域的一个方式。晶体区域131h的底面与半导体层115接触，并且晶体区域131h的顶点在非晶结构131b中。
通过将缓冲层的沉积中的氮浓度设定为1×1020cm-3至1×1021cm-3(包含端值)，优选设定为2×1020cm-3至1×1021cm-3(包含端值)，而可以形成这样的晶体区域。
图4B示出缓冲层中包括的晶体区域的另一个方式。晶体区域131i的顶点与源区或漏区129接触。在这样的情况下，优选晶体区域131i在非晶结构131b中的比例低。因此，可以降低薄膜晶体管的截止电流。
通过将缓冲层的沉积中的氮浓度优选地设定为1×1020cm-3至1×1021cm-3(包含端值)，更优选地设定为2×1020cm-3至1×1021cm-3(包含端值)，可以形成这样的晶体区域。
注意，晶体区域131h和131i包含氮。在一些情况下，晶体区域131h和131i包含NH基或NH2基。另外，非晶结构131b包含氮。在一些情况下，非晶结构131b包含NH基或NH2基。
图4C中示出缓冲层中的晶体区域的另一个方式。晶体区域131h或晶体区域131i和微小晶粒131c散布在非晶结构131b中。
通过采用上述结构中的任一种，可以降低当对源区或漏区施加电压时的在缓冲层131的垂直方向上的电阻，即半导体层和源区或漏区之间的电阻，藉此可以提高薄膜晶体管的导通电流。特别地，通过在源区及漏区的正下方设置在非晶结构中具有晶体区域的半导体层作为缓冲层，可以提高薄膜晶体管的导通电流。
另外，在图4A至4C中，半导体层115和缓冲层131之间的界面被形成为具有晶体区域131h及非晶结构131b。然而如图4D所示，在半导体层115是微晶半导体层的情况下，半导体层115和缓冲层131之间的界面是晶体区域。这是因为如下缘故：当形成缓冲层131时，半导体层115的微晶半导体层成为籽晶，因此晶体区域在缓冲层131的沉积初期晶体生长，所以晶体区域在半导体层115的整个表面上生长。然后，逐渐控制结晶度，从而形成具有正锥形或金字塔形的晶体区域131j。
在此情况下，晶体区域131j包含氮。在一些情况下，晶体区域131j包含NH基或NH2基。另外，非晶结构131b包含氮。在一些情况下，非晶结构131b包含NH基或NH2基。
注意，在图4A至4D中，从栅极绝缘层107和半导体层115之间的界面到晶体区域131h至131j的顶点的距离是3nm至410nm，优选为20nm至100nm。另外，作为降低或抑制晶核产生的杂质元素，可给出氧或氮，但是选择在硅中不俘获载流子的杂质元素(例如，氮)。另一方面，减少硅的配位数并产生悬空键的杂质元素(例如，氧)的浓度被降低。从而，优选不降低氮浓度而降低氧浓度。具体而言，优选将通过二次离子质谱分析法测量的氧浓度为小于或等于5×1018cm-3。
另外，优选氮浓度是使缓冲层保持半导体性质、且降低悬空键并提高载流子迁移率的浓度。当氮浓度过高时，半导体性降低，而绝缘性增高，因此导通电流降低。另外，当氮浓度过低时，与现有的非晶半导体层相似，载流子迁移率不增大，并且缓冲层的缺陷能级增加。
如上所述，锥形或金字塔形的晶体区域分散地存在。为了使晶体区域分散性存在，需要控制晶体的成核密度。通过控制氮浓度可以控制晶体区域的成核密度，从而可以使晶体区域分散地存在。另外，因为晶体区域在缓冲层中的源区及漏区方向上分散地存在，也就是沟道长度方向上分散地存在，所以可以降低截止电流。特别地，因为晶体区域在缓冲层源区及漏区之间的沟道长度方向上分散地存在，所以可以降低截止电流。
作为源区及漏区129，形成添加有赋予一种导电型的杂质元素的半导体层(下面表示为杂质半导体层)即可。在形成n沟道型薄膜晶体管的情况下，使用磷作为赋予一种导电型的杂质元素。典型地使用含有磷的非晶硅或微晶硅形成该薄膜晶体管。在形成p沟道型薄膜晶体管的情况下，使用硼作为赋予一种导电型的杂质元素。典型地使用含有硼的非晶硅或微晶硅形成该薄膜晶体管。
通过将赋予一种导电型的杂质元素的浓度，在此是磷或硼的浓度设定为1×1019cm-3至1×1021cm-3，可以获得与布线层123、125的欧姆接触，且该杂质半导体层作为源区及漏区。
源区及漏区129被形成为具有10nm至100nm(包含端值)，优选为30nm至50nm(包含端值)的厚度。当源区及漏区129的厚度小时，可以提高生产率。
布线层123、125可以使用铝、铜、钛、钕、钪、钼、铬、钽或钨等以单层或叠层形成。或者，也可以使用添加有防止小丘的元素的铝合金(可以用于栅电极层103的Al-Nd合金等)来形成布线层123、125。也可以使用添加有成为供体的杂质元素的结晶硅。布线层123和125可具有叠层结构：利用钛、钽、钼、钨或这些元素的氮化物形成与添加有成为供体的杂质元素的结晶硅接触的一侧的层，在其上形成铝或铝合金。再者，也可以采用另一叠层结构：利用钛、钽、钼、钨或这些元素的氮化物夹住铝或铝合金层的上面以及下面。例如，布线层123、125优选具有其中钼层夹住铝层的三层结构。
根据本实施例，与在沟道形成区中具有非晶半导体的薄膜晶体管相比，可以提高薄膜晶体管的导通电流，并且与在沟道形成区中具有微晶半导体的薄膜晶体管相比，可以降低薄膜晶体管的截止电流。
现在，将说明作为本发明的主要特征之一的在非晶结构中具有晶体区域的半导体层。
在非晶结构中具有晶体区域的半导体层有时包含与Si原子的悬空键交联的NH基。或者有时包含端接Si原子的悬空键的NH2基。以下说明这些情况。
现有的非晶半导体没有如晶格那样的在结构中恒定重复的图案。因此，现有的非晶半导体包含多个悬空键，且包括悬空键的区域成为缺陷。这些区域是俘获载流子的部分，并且降低了载流子迁移率。然而，在本实施例所描述的在非晶结构中具有晶体区域的半导体层中，有时使用NH基对该悬空键进行交联，或者使用NH2基端接Si原子的悬空键，因此在非晶结构中具有晶体区域的半导体层中的悬空键的数量减少。即，缺陷能级减少。另外，因为通过使用NH基对悬空键进行交联，该键合部可以成为载流子通路，所以与现有的非晶半导体层相比提高了载流子迁移率。其结果是，在将在非晶结构中具有晶体区域的半导体层用于薄膜晶体管的缓冲层的情况下，可以使薄膜晶体管的导通电流及场效应迁移率上升并降低截止电流。
注意，“NH基与非晶半导体层的Si原子的悬空键交联”是指NH基的不同键合分别用于与半导体层的不同的半导体元素的键合。因此，N原子的第一键用于与H原子的键合，N原子的第二键用于与第一半导体原子的键合，并且N原子的第三键用于与第二半导体原子的键合。另外，“使用NH2基端接半导体层的Si原子的悬空键”是指NH2基与半导体层中的Si原子键合的情况。因此，N原子的第一键及第二键分别用于与不同的H原子的键合，并且N原子的第三键用于与Si原子的键合。
以下描述了一种模型。在该模型中，当NH基与上述锥形或金字塔形的晶体区域的外侧即锥形或金字塔形晶体区域与非晶结构之间的界面(例如，图3A所示的晶体区域131a和非晶结构131b之间的界面)、微小晶粒的外侧即微小晶粒和非晶结构之间的界面(例如，图3C所示的微小晶粒131c和非晶结构131b之间的界面)、微小晶粒的晶界(例如，图3C所示的各微小晶粒131c之间的界面)、半导体层和缓冲层之间的界面(例如，图3A所示的半导体层115和缓冲层131之间的界面)、在缓冲层中包括的晶体区域之间的界面(例如，图4D所示的晶粒界面131k)等处的硅原子的悬空键键合时，缺陷能级消失，从而载流子容易流过。
分别在以下模型中进行对轨层的作为n型载流子传输的能级(也就是，导带中的最低能级)的LUMO(最低未占据分子轨道)的模拟，这些模型包括：如图5所示那样，在用H原子191a端接Si原子的悬空键的晶粒界面192的硅层中，用O原子193交联一对悬空键的模型(模型1)；如图6所示那样，在用H原子191a端接Si原子的悬空键的晶粒界面192的硅层中，用NH基194与一对悬空键交联的模型(模型2)。作为用于模拟的软件，使用利用密度泛函理论的第一性原理计算软件。注意，在图6中，使用氮原子195及氢原子191b表示NH基194。另外，线的交点表示硅原子，线表示硅原子的键和悬空键。再者，除了与氧原子或NH基进行交联的悬空键之外的悬空键都用氢原子进行端接，以便评估氧原子及NH基的有效性。
图7表示使用模型1进行计算的结果，而图8表示使用模型2进行计算的结果。
图7示出使用O原子对Si原子的悬空键进行交联的区域及该区域周围的波函数的形状，波函数196及波函数197分别表示相位为正或负(或分别为负或正)并且绝对值相等的区域。图8示出了以NH基对Si原子的悬空键进行交联的区域及其周围的波函数的形状。波函数198及波函数199表示相位分别为正或负(或分别为负或正)并且绝对值相等的区域。
图7示出在使用O原子对Si原子的悬空键进行交联的情况下，由于波函数的绝对值及相位相同的区域(例如，波函数196a、196b)分开，所以载流子不容易流过。换言之，当硅层包含氧时，形成了阻碍载流子传输的键合，因此硅层的载流子迁移率降低。
另一方面，图8示出了在使用NH基对Si原子的悬空键进行交联的情况，因为在不同的Si原子之间具有相同绝对值及相位的波函数的区域198连接到相邻的两个悬空键，所以载流子容易流过。就是说，当硅层中包含NH基时，便于载流子传输的键合在悬空键中产生，从而硅层中的载流子迁移率提高。因此，可以认为薄膜晶体管的迁移率提高。注意，当微小晶粒密度变大时，半导体层中的结晶度也提高，但是与此同时阻碍载流子传输的晶粒界面也增加。但是，当硅层包含NH基时，Si原子的悬空键被交联，而该键合成为晶粒界面中的载流子的通路，因此载流子传输不被中断。
由上所述，通过在缓冲层中控制氮浓度，优选地使其包含NH基，在晶体区域和非晶结构之间的界面、微小晶粒和非晶结构之间的界面、微小晶粒之间的界面、半导体层和缓冲层之间的界面、包括在缓冲层中的晶体区域中的晶粒界面处的悬空键与氮以及NH基交联，从而可以降低缓冲层的缺陷能级。通过该交联，形成了载流子可以传输的键合。另外，因为通过控制氮浓度可以控制倒锥形或金字塔形的晶体区域的核密度，所以可以形成倒锥形或金字塔形的晶体区域在其中分散存在的半导体层。另外，因为通过控制氮浓度可以控制晶体生长，所以可以形成具有正锥形或金字塔形的晶体区域的半导体层。另外，通过提高微小晶粒的密度，可以提高缓冲层的结晶度。因此，可以提高缓冲层的载流子迁移率。
另外，通过降低半导体层及缓冲层中的氧浓度，在晶体区域与非晶结构之间的界面、微小晶粒和非晶结构之间的界面、微小晶粒之间的界面、半导体层和缓冲层之间的界面、包含在缓冲层中的晶体区域中的晶粒界面或包含在半导体层中的晶粒界面中的缺陷中，可以减少阻碍载流子迁移的键合。
以此方式，通过降低氧浓度并控制氮浓度，而且使半导体层包含NH基，晶体区域和非晶结构之间的界面、微小晶粒和非晶结构之间的界面、微小晶粒之间的界面、半导体层和缓冲层之间的界面、包括在缓冲层中的晶体区域中的晶粒界面等处的悬空键减少。因此，与将非晶半导体层设置在栅极绝缘层和源区及漏区之间的薄膜晶体管相比，可以提高导通电流及场效应迁移率。此外，与将微晶半导体层设置在栅极绝缘层和源区及漏极之间的薄膜晶体管相比，可以降低截止电流。
在彼此邻接的晶体区域之间的空间填充有非晶结构，即晶体区域分散地存在，并且与相邻的晶体区域不接触。通过采用这种结构，可以降低当对源区或漏区施加电压时的缓冲层的垂直方向上的电阻，即可以降低在半导体层和源区或漏区之间的电阻，从而可以提高薄膜晶体管的导通电流。
另外，因为使用形成在非晶结构中具有晶体区域的半导体层作为缓冲层，缓和了薄膜晶体管的漏极耐压，所以可以降低薄膜晶体管的劣化。另外，在使用微晶半导体层形成与栅极绝缘层接触的半导体层的情况下，通过将在非晶结构中具有晶体区域的半导体层用于缓冲层，并且连续形成微晶半导体层及缓冲层，可以防止微晶半导体层中的微晶半导体和非晶结构之间的界面的氧化，而可以提高微晶半导体层的载流子迁移率。
以下将描述在非晶结构中具有晶体区域的半导体层的另一方式。在此，示出在非晶结构中具有晶体区域的半导体层包含NH2基的情况。
为了对使用NH2基端接Si原子的悬空键的模型中的截止电流降低的机制进行研究，使用第一性原理计算模拟缺陷能级及结合能。作为模拟用的软件，使用Accelrys软件公司制造的CASTEP(第一性原理计算软件)。
(缺陷能级)
首先，描述缺陷能级。在此，认为截止电流主要起因于肖克莱-里德-霍尔(Shockley-Read-Hall)电流。根据克莱-里德-霍尔机制，载流子的复合概率U通过以下公式(1)表示。
[公式1]
U = σv th N t pn - n i 2 ( n + p ) + 2 n i cosh ( E t - E i kT )
在上述公式中，σ是电子和空穴的俘获截面积，vth是载流子的热速度，Nt是陷阱密度，Et是陷阱能级，Ei是本征费米能量，ni是本征载流子密度，p是p型载流子密度，n是n型载流子密度。-U是载流子的生成概率。
当pn＞ni 2时，载流子以U的概率重新结合，而当pn＜ni 2时，载流子以-U的概率生成。认为当装置处于关闭状态时，由于沟道区域是耗尽层，载流子以-U的概率生成，从而引起了截止电流。根据公式(1)，当Nt大或Et具有与Ei相近的值时，载流子的生成概率增大。因为缺陷能级用作陷阱能级，所以通过修复缺陷并减小Nt，可降低截止电流。
因此，对如图48所示的具有缺陷483的Si结晶的缺陷能级及其修正进行了计算。具体地，通过第一性原理计算，分别对缺陷结构、使用H原子端接缺陷的H端接结构、以及使用NH2端接缺陷的NH2端接结构中的每种结构的原子配置进行最优化，并且分别对每种结构的电子的态密度进行了计算。使用GGA-PBE作为泛函，赝势(pseudopotential)使用超软型。
图49A至49C分别示出进行了最优化之后的结构。图49A示出缺陷结构，图49B示出H端接结构，图49C示出NH2端接结构。在图49A中，因为存在悬空键，所以为获得能量稳定的结构，缺陷附近的原子位置变化较大。
图50示出电子的态密度。虚线491示出缺陷结构中的电子的态密度，细实线493示出H端接结构中的电子的态密度，粗实线495示出NH2端接结构的电子的态密度。将费米能量作为能量的原点。
如图50中的虚线491所示，发现在该缺陷结构中，在能量为0eV至1eV左右的带隙中形成了缺陷能级。但是，如细实线493和粗实线495所示，在H端接结构和NH2端接结构中缺陷能级消失，从而缺陷被修复。
即，在NH2端接结构中，由于缺陷被修复，所以起因于缺陷的陷阱能级消失，因此可以认为通过公式(1)减小了截止电流。
(键能)
接下来，对键能进行描述。根据图50，发现在NH2饱和结构中缺陷能级减少。但是，为使其在薄膜晶体管的驱动时也能稳定地减少缺陷能级且不发生劣化，需要牢固的键合。因此，计算了NH2端接结构的键能，并将NH2端接结构中结合的稳定性与H端接结构中结合的稳定性进行了比较。
图49B所示的H端接结构中的H端接的键能可以通过公式(2)来计算。
(H端接的键能)＝(通过从H端接结构中移出一个H原子，而获得最优化的结构中的能量(参照图51A))+(Si:Hint的能量(参照图51B))-(H端接结构的能量(参照图51C))-(Si结晶的能量(参照图51D))(2)
Si:Hint表示Si晶格之间存在H原子的状态。另外，初始状态(图51A和图51B)下的Si原子和H原子的总和与最终状态(图51C和图51D)下一致。
至于NH2端接中的H的键能、以及NH2端接中的NH2的键能，作为去除键合的状态，采用H或NH2存在于Si晶体之间的结构。
图49C所示的NH2端接结构中的H端接的键能可以通过公式(3)来计算。
(H端接的键能)＝(通过从NH2端接结构中移出一个H原子而获得的最优化结构中的能量)+(Si:Hint的能量)-(NH2端接结构的能量)-(Si晶体的能量)    (3)
图49C所示的NH2端接结构中的NH2饱和的键合能量可以通过(4)公式来计算。
(NH2端接的键能)＝(通过从NH2端接结构中移出一个NH2而获得最优化的结构中的能量)+(Si:NH2的能量)-(NH2端接结构的能量)-(Si晶体的能量)    (4)
Si:NH2表示在Si晶格之间存在NH2基的状态。
上述公式(2)至公式(4)的各项的结构根据对原子配置的最优化结构而决定，并对能量进行了计算。按照与上述(缺陷能级)模拟同样的方式，使用GGA-PBE作为泛函，赝势使用超软型。
图52A和52B示出键能的计算结果以及结构的示意图。图52A示出使用H端接Si的悬空键的H端接结构，图52B示出使用NH2端接Si的悬空键的NH2端接结构。H端接结构的Si-H键能为2.90eV。另外，NH2端接结构的Si-N键能为5.37eV，N-H键合能量为3.69eV。NH2基的两个键能(Si-N键能、N-H键能)比使用H原子端接Si的悬空键的Si-H键能大，因此可以认为NH2端接结构是稳定的结构。由此可知，当使用NH2基端接硅层的悬空键时，与Si结合的NH2基或与N键合的H原子不容易离解，而不容易形成缺陷。
根据上述(缺陷能级)和上述(键能)，发现通过使用NH2基端接Si原子的悬空键，可以降低硅层中的缺陷能级并降低截止电流。还发现由于与Si键合的NH2基比与Si键合的H原子的结构稳定，所以具有该硅层的薄膜晶体管不容易因驱动而劣化。也就是说，通过将包含NH2基的半导体层用作在非晶结构中具有晶体区域的半导体层(作为缓冲层)，可以降低薄膜晶体管的截止电流。
实施例2
在本实施例中，将参照图9至图10B描述可用于实施例1所示的薄膜晶体管中的半导体层115的方式。
在本实施例所描述的薄膜晶体管中，散布的微晶半导体粒子或网状的微晶半导体118在栅极绝缘层107上形成(参照图9)。
图10A所示的散布的微晶半导体粒子118a或图10B所示的网状的微晶半导体118b可以使用硅或硅的含量多于锗的含量的硅锗(SiXGe1-X，0.5＜X＜1)等形成。从俯视角度看，如图10A所示散布的微晶半导体粒子118a的形状是圆形，而如图9所示其截面形状是半球状。当从俯视角度看散布的微晶半导体粒子的直径被设定为1nm至30nm，且其密度被设定为低于1×1013/cm3，优选设定为低于1×1010/cm3时，只进行沉积也可以形成散布的微晶半导体粒子。
另外，散布的微晶半导体粒子的直径不局限于上述尺寸，也可以是更大的尺寸。
另外，网状微晶半导体118b具有微晶半导体部分地连续的形状，且该微晶半导体的连续部分既可以规则(例如，格子状、锯齿状)排列，又可以不规则排列。图10B示出从俯视角度看到的微晶半导体不规则地连续的形状。
通过在栅极绝缘层107上形成非晶半导体或微晶半导体，然后用具有使非晶半导体或微晶半导体熔融的程度的能量的激光束辐照以使非晶或微晶半导体熔融，然后凝固，可以形成其中微晶半导体部分地连续的网状微晶半导体118b。
通过在栅极绝缘层107和缓冲层131之间形成散布的微晶半导体粒子或网状微晶半导体118，可以提高缓冲层131和栅极绝缘层107之间的粘合性。因此，可以提高薄膜晶体管的成品率。
根据本实施例，与在沟道形成区中具有非晶半导体的薄膜晶体管相比，薄膜晶体管的导通电流提高。并且与在沟道形成区中具有微晶半导体的薄膜晶体管相比，薄膜晶体管的截止电流降低。另外，通过在栅极绝缘层上形成散布的微晶半导体粒子或网状微晶半导体，栅极绝缘层和缓冲层之间的粘合性得到提高，所以可以提高成品率。
实施例3
在本实施例3中，将参照图11描述实施例1中的半导体层115利用在非晶结构中具有晶体区域的半导体层形成的薄膜晶体管，即在栅极绝缘层和源区及漏区之间形成具有在非晶结构中具有晶体区域的半导体层的薄膜晶体管。
图11是根据本实施例的薄膜晶体管的截面图。图11所示的薄膜晶体管包括：衬底101上的栅电极层103；覆盖栅电极层103的栅极绝缘层107；设置在栅极绝缘层107上并与之接触的半导体层132；以及与半导体层132的一部分接触的源区及漏区129。另外，该薄膜晶体管包括设置在源区及漏区129上并与其接触的布线层123、125。布线层123、125构成源电极及漏电极。另外，各层被图案化成所希望的形状。在此实施例中，在栅极绝缘层107和源区及漏区129之间设置了利用在非晶结构中具有晶体区域的半导体层形成的半导体层132。
半导体层132、源区及漏区129以及布线层123、125可以分别适当地使用与实施例1所描述的缓冲层131、源区及漏区129以及布线层123、125同样的材料形成。
在此，将说明本实施例的主要特征之一的半导体层132。半导体层132在与栅极绝缘层107接触的区域中起到薄膜晶体管的沟道形成区的作用。在此，使用在非晶结构中包括晶体区域的半导体层形成半导体层132。在此，半导体层132的结构如图12A至12D所示。
如图12A所示，用于半导体层132的在非晶结构中具有晶体区域的半导体层形成在栅极绝缘层107上，其中晶体区域132a散布在非晶结构132b中。
晶体区域132a的形状是倒锥形或金字塔形。另外，晶体区域132a包括单晶或双晶。
图12B-1示出了在非晶结构中具有晶体区域的半导体层中包括的晶体区域的一个方式。晶体区域132d的顶点与栅极绝缘层107接触，并且该晶体区域在非晶结构中具有晶体区域的半导体层的沉积方向上连续地生长。
这些晶体区域可以按照与图3B-1所示的晶体区域131d同样的方式形成。
图12B-2示出了在非晶结构中具有晶体区域的半导体层中包括的晶体区域的一个方式。晶体区域132e的顶点不与栅极绝缘层107接触，且该晶体区域在非晶结构中具有晶体区域的半导体层的沉积方向上连续地生长。
这样的晶体区域可以按照与图3B-2所示的晶体区域131e同样的方式形成。
图12B-3示出了在非晶结构中具有晶体区域的半导体层中包括的晶体区域的一个方式。晶体区域132f的顶点与栅极绝缘层107接触，并且其该晶体区域在非晶结构中具有晶体区域的半导体层的沉积方向的给定点处停止生长，从而非晶结构在晶体区域132f上形成。
这样的晶体区域可以与图3B-3所示的晶体区域131f同样地形成。
注意，虽然图12B-3中的晶体区域的顶点与栅极绝缘层107接触，但是在与图12B-2同样的条件下，也可获得其顶点不与栅极绝缘层107接触并在沉积方向的给定点处停止生长的晶体区域。
图12B-4示出了在非晶结构中具有晶体区域的半导体层中包括的晶体区域的一个方式。可获得其中在沉积方向上层叠了多个倒锥形或金字塔形的晶体区域的结构132g。
这样的晶体区域可以与图3B-4所示的结构131g的晶体区域同样地形成。
注意，虽然在图12B-4中晶体区域的顶点与栅极绝缘层107接触，但是在与图12B-2同样的条件下，也可获得其顶点不与栅极绝缘层107接触的结构。
在彼此相邻的晶体区域132a之间的空间填充有非晶结构132b，即晶体区域132a分散地存在，且与相邻的晶体区域不接触。通过采用这种结构，可以降低当对源区或漏区施加电压时的半导体层132的垂直方向上的电阻，从而可以提高薄膜晶体管的导通电流。
另外，如图12C所示，用于半导体层132的在非晶结构中具有晶体区域的半导体层具有在非晶结构132b中散布有微小晶粒132c的方式。微小晶粒132c是具有微小尺寸的晶粒，其不能够成为上述晶体区域的晶核。该微小晶粒132c的大小典型的是1nm到10nm(包含端值)，优选的是1nm到5nm(包含端值)。通过控制半导体层132中的氮浓度，可以形成微小晶粒。另外，在微小晶粒的外侧，即与非晶结构接触的一侧上，容易偏析大量氮。因此，大量氮存在于微小晶体与非晶结构之间的界面中。
注意，在半导体层132中，微小晶粒132c也可以散布在非晶结构132b中。另外，微小晶粒132c也可以聚集在半导体层132中。此外，半导体层132中也可以存在散布的微小晶粒132c及聚集的微小晶粒132c二者。
另外，如图12D所示，可用于半导体层132的在非晶结构中具有晶体区域的半导体层具有晶体区域132a及微小晶粒132c散布在非晶结构132b中的方式。通过采用这种结构，可以降低对源区或漏区施加电压时的半导体层132的在垂直方向上的电阻，即在栅极绝缘层107和源区或漏区之间的电阻，从而可以提高薄膜晶体管的导通电流。
注意，在此，作为抑制氧或氮等的晶核的产生的杂质元素，选择在硅中不俘获载流子的杂质元素(例如，氮)。另一方面，降低减少硅的配位数并产生悬空键的杂质元素(例如，氧)的浓度。从而，优选不降低氮浓度而降低氧浓度。具体而言，优选将通过二次离子质谱分析法测量的氧浓度为小于或等于5×1018cm-3。
另外，如图13A所示，图11所示的薄膜晶体管的半导体层132可以采用在非晶结构131b中具有四个角不是直角的四边形，典型的是菱形的形状的晶体区域132h的结构。这样的半导体层132可以通过两个不同的条件来形成。
典型地，在栅极绝缘层107一侧形成具有倒锥形或金字塔形的晶体区域的半导体层132i，并在其上形成具有正锥形或金字塔形的晶体区域的半导体层132j。注意，通过控制半导体层132的氮浓度，可以形成图13A至13B-3所示的晶体区域132h。
如图13B-1所示，代替晶体区域132h，半导体层132i所具有的晶体区域的顶点也可与栅极绝缘层107接触。
另外，如图13B-2所示，代替晶体区域132h，半导体层132j所具有的晶体区域的顶点可与源区或漏区129接触。
另外，如图13B-3所示，代替晶体区域132h，半导体层132i所具有的晶体区域的顶点可与栅极绝缘层107接触，且半导体层132j所具有的晶体区域的顶点可与源区或漏区129接触。
如上所述，晶体区域分散地存在。为了使晶体区域分散地存在，必须控制晶体的成核密度。通过控制氮浓度可以控制晶体区域的成核密度，从而可以使晶体区域分散地存在。
根据本实施例，与在沟道形成区中具有非晶半导体的薄膜晶体管相比，可以提高薄膜晶体管的导通电流和场效应迁移率。此外，与在沟道形成区中具有微晶半导体的薄膜晶体管相比，可以降低薄膜晶体管的截止电流。
实施例4
在本实施例中，将参照图14A及14B说明与实施例1不同的薄膜晶体管的方式。
图14A是根据本实施例的薄膜晶体管的沿图14B中的A-B的截面图。图14A所示的薄膜晶体管包括：衬底101上的栅电极层103；覆盖栅电极层103的栅极绝缘层107；设置在栅极绝缘层107上并与其接触的在非晶结构中具有晶体区域的半导体层159；以及与在非晶结构中具有晶体区域的半导体层159的一部分接触的源区及漏区157。另外，该薄膜晶体管包括设置在源区及漏区157上并与其接触的布线层153和布线层155。布线层153、155构成源电极及漏电极。另外，各层被图案化成所希望的形状。
另外，如图14B所示，在从俯视角度观看的本实施例的薄膜晶体管中，源区及漏区157在布线层153、155的外边缘露出。通过使用利用多级灰度掩模的光刻工序形成这种结构。
在非晶结构中具有晶体区域的半导体层159、源区及漏区157以及布线层153、155可以分别适当地使用与实施例1所示的缓冲层131、源区及漏区129以及布线层123、125同样的材料形成。
在本实施例中，源电极及漏电极的一方被形成为具有U形状(或倒C形状、马蹄形状)，并包围源电极及漏电极的另一方。将源电极和漏电极之间的距离保持为大致一定(参照图14B)。
通过使源电极及漏电极中的一方具有上述形状，可以增大该薄膜晶体管的沟道宽度，从而增大电流量。另外，可以减少电特性的不均匀性。再者，可以抑制因制造工序中的掩模图案的未对准而导致的可靠性的降低。然而，本实施例不局限于此，源电极及漏电极中的一方不一定需要是U形状，且源电极及漏电极也可按照线性方式彼此面对。另外，实施例1至3的薄膜晶体管的从俯视角度看到的形状可以与本实施例相同。
另外，虽然在本实施例中，在非晶结构中具有晶体区域的半导体层设置在栅极绝缘层和源区及漏区之间，但是该半导体层及缓冲层也可以与实施例1及2同样地层叠。
根据本实施例，与在沟道形成区中具有非晶半导体的薄膜晶体管相比，可以提高薄膜晶体管的导通电流。并且与在沟道形成区中具有微晶半导体的薄膜晶体管相比，可以降低薄膜晶体管的截止电流。
实施例5
在实施例5中，以下将描述薄膜晶体管及显示装置的像素部的制造方法。在此，描述液晶显示装置作为该显示装置。n沟道薄膜晶体管的载流子迁移率高于p沟道薄膜晶体管的载流子迁移率，且优选在同一衬底上形成的所有薄膜晶体管具有相同极性，因为这样可以减少工序数。因此，在本实施例中将说明n沟道薄膜晶体管的制造方法。
首先，在衬底101上形成栅电极层103及电容器布线105(参照图15A)。
作为衬底101，可以适当地使用实施例1所示的衬底101。
栅电极层103及电容器布线105适当地使用用于实施例1所示的栅电极层103的材料形成。通过如下步骤可以形成栅电极层103、电容器布线105：通过利用溅射法或真空蒸镀法并使用上述材料在衬底101上形成导电层，通过光刻法或喷墨法等在该导电层上形成掩模，并且使用该掩模对导电层进行蚀刻。替代地，也可以利用喷墨法将银、金或铜等的导电纳米浆料喷射到衬底上并进行焙烧来形成栅电极层103和电容器布线105。注意，可在衬底101和栅电极层103、电容器布线105之间设置上述金属材料的氮化物层。在此，在衬底101上形成导电层，然后利用通过第一光刻工序形成的抗蚀剂掩模对该导电层进行蚀刻，从而形成栅电极层103及电容器布线105。
当栅电极层103及电容器布线105的侧面具有锥形时，可以防止形成在栅电极层103、电容器布线105上的半导体层及布线层在台阶部分处断开连接。为了将栅电极层103及电容器布线105的侧面形成为锥形，可在使抗蚀剂掩模缩退的同时进行蚀刻。例如，通过使蚀刻气体包含氧气，可以在使抗蚀剂掩模缩退的同时进行蚀刻。
通过形成栅电极层103的步骤，也可以同时形成栅极布线(扫描线)和电容器布线105。注意，“扫描线”是指选择像素的布线，而“电容器布线”是指连接到像素中的储能电容器的一个电极上的布线。然而，不局限于此，也可以分别地设置栅极布线及电容器布线的一方或双方和栅电极层103。
接下来，形成栅极绝缘层107、半导体层109、缓冲层111以及杂质半导体层113以覆盖栅电极层103。
栅极绝缘层107可以适当地使用用于实施例1所示的栅极绝缘层107的材料来形成。可通过利用CVD法或溅射法形成栅极绝缘层107。在通过CVD法形成栅极绝缘层107的工序中，通过施加3MHz至30MHz，典型的是13.56MHz或27.12MHz的高频功率，或者施加30MHz至300MHz左右，典型的是60MHz的VHF频带的高频功率，可产生辉光放电等离子体。另外，也可以使用具有高频率(1GHz以上)的微波等离子体CVD装置形成栅极绝缘层107。当通过微波等离子体CVD装置形成形成栅极绝缘层107时，可以提高栅电极和漏电极及源电极之间的耐压，因此可以获得可靠性高的薄膜晶体管。
半导体层109优选形成为具有3nm至100nm的厚度，优选5nm至50nm的厚度。
在等离子体CVD装置的反应室中，通过将包含硅或锗的沉积气体和氢混合，并利用辉光放电等离子体形成微晶半导体层作为半导体层109。通过用流量为包含硅或锗的沉积气体流量的10倍至2000倍、优选为50倍至200倍的氢气稀释该沉积气体，形成微晶半导体层。
另外，作为包含硅或锗的沉积气体的典型示例，可以举出SiH4、Si2H6、GeH4、Ge2H6等。
接着，将描述缓冲层111的形成方法。
如上述实施例所示，缓冲层111在非晶结构中具有微小晶粒和/或锥形或金字塔形的晶体区域。例如，通过将缓冲层111中的氧浓度设定为低，将氮浓度设定为高于氧浓度，并且控制氮浓度，可以形成微小晶粒及锥形或金字塔形的晶体区域。因此，在控制晶体区域的核产生的同时，可形成微小晶粒和锥形或金字塔形晶体区域。在此，优选氮浓度比氧浓度高一个数位以上。更具体而言，通过二次离子质谱分析法测定的氧浓度为小于或等于5×1018cm-3。另外，氮浓度为1×1020cm-3至1×1021cm-3(包含端值)，优选为2×1020cm-3至1×1021cm-3(包含端值)。缓冲层131的厚度优选为50nm至350nm，更优选为120nm至250nm。
在本实施例中，栅极绝缘层107具有其中在氮化硅层上叠层氧氮化硅层的叠层结构，且形成微晶硅层作为半导体层109，并且通过将微晶半导体层暴露于氨气中，来对半导体层109表面供应氮，以控制缓冲层的氮浓度。
在此，将对形成栅极绝缘层107、半导体层109、缓冲层111以及杂质半导体层113的示例进行详细说明。使用CVD法等形成这些层。另外，栅极绝缘层107具有在氮化硅层上形成了氧氮化硅层的叠层结构。通过采用这种结构，氮化硅层可以防止包含在衬底中的不利地影响电特性的元素(当衬底为玻璃时诸如钠的元素)进入半导体层109等中。图19是示出用于形成这些层的CVD装置的示意图。
图19所示的等离子体CVD装置261连接到气体供应装置250及排气装置251。
图19所示的等离子体CVD装置261包括处理室241、载物台242、气体供应部243、簇射极板(shower plate)244、排气口245、上部电极246、下部电极247、交流电源248、以及温度控制部249。
处理室241由具有刚性的材料形成，并以其内部可被抽至真空。处理室241设置有上部电极246和下部电极247。另外，虽然在图19示出电容耦合型(平行平板型)的结构，但是也可以应用电感耦合型等其他结构，只要通过施加两种以上的不同的高频功率可以在处理室241内部产生等离子体即可。
在使用图19所示的等离子体CVD装置进行处理时，通过气体供应部243将预定的气体供给到处理室241。供给的气体经过簇射极板244引入到处理室241中。通过连接到上部电极246和下部电极247的交流电源248施加高频电力以激发处理室241内的气体，而产生等离子体。另外，通过连接到真空泵的排气口245对处理室241内的气体进行排气。另外，温度控制部249可在加热被处理物的同时进行等离子体处理。
气体供应装置250包括由反应气体填充的汽缸252、压力调节阀253、停止阀254、以及质量流量控制器255等构成。处理室241包括在上部电极246和衬底101之间具有加工成板状并设置有多个细孔的簇射极板244。供给到上部电极246的反应气体通过具有中空结构的簇射极板244的细孔被供给到处理室241。
连接到处理室241的排气单元251包括进行真空排气和在引入反应气体的情况下控制处理室241内的压力以保持预定压力水平的功能。排气装置251包括蝶阀256、导气阀(conductance valve)257、涡轮分子泵258、干燥泵259等。在并联设置蝶阀256和导气阀257的情况下，通过关闭蝶阀256并使导气阀257工作，可以控制反应气体的排气速度而将处理室241中的压力保持在预定范围内。此外，通过打开导气性高的蝶阀256，可以进行高真空排气。
在对处理室241进行超高真空排气直到其压力低于10-5Pa的情况下，优选一起使用低温泵260。此外，在进行排气到超高真空作为极限真空度情况下，也可以对处理室241的内壁进行抛光至镜面，并且处理室241可设置焙烧用加热器以减少从内壁释放的气体。
注意，通过如图19所示那样进行预涂处理以形成(沉积)覆盖处理室241的整个内壁，可以防止附着在处理室内壁的杂质元素或用于形成处理室内壁的杂质元素混入元件中。在本实施例中，作为预涂处理，可形成以硅为主要成分的层。例如，可形成非晶硅层等。注意，该层优选不应当包含氧。
以下参照图20说明从形成栅极绝缘层107到形成杂质半导体层的过程。另外，在氮化硅层上层叠氧氮化硅层来形成栅极绝缘层107。
首先，在CVD装置的处理室241内加热形成有栅电极层103的衬底，并且将用于沉积氮化硅层的源气体引入处理室241内(图20的预处理201)，以形成氮化硅层。首先，通过等离子体CVD法形成厚度为110nm的氮化硅层。此时的沉积条件如下：作为源气体，采用流量40sccm的SiH4、流量500sccm的H2、流量550sccm的N2、流量140sccm的NH3，并且将处理室内的压力设定为100Pa，将衬底温度设定为280℃，将RF电源频率设定为13.56MHz，将RF电源的功率设定为370W；在上述条件下进行等离子体放电。然后，只停止SiH4的供给，并且在几秒后停止等离子体放电(图20的SiN形成203)。这是因为如下缘故：当在SiH4存在于处理室内的状态下停止等离子体放电时，将形成以硅为主要成分的粒状物或粉状物，这会引起产量降低。
接下来，排出用来沉积氮化硅层的源气体，并且将用来沉积氧氮化硅层的源气体引入处理室241内(图20的气体置换205)。在本实施例中，形成厚度为110nm的氧氮化硅层。此时的沉积条件如下：作为原料气体，采用流量30sccm的SiH4、流量1200sccm的N2O，并且将处理室内的压力设定为40Pa，将衬底温度设定为280℃，将RF电源频率设定为13.56MHz，将RF电源的功率设定为50W；在此条件下进行等离子体放电。然后，与氮化硅层形成同样，只停止SiH4的引入，并且在几秒后停止等离子体放电(图20的SiON形成207)。
通过上述工序，可以形成栅极绝缘层107。在形成栅极绝缘层107之后，从处理室241搬出衬底101(图20的卸载225)。
在从处理室241搬出衬底101之后，例如将NF3气体引入处理室241中，以进行处理室241内部的清洗(图20的清洗处理227)。然后，执行在处理室241中形成非晶硅层的处理(图20的预涂处理229)。与以后说明的缓冲层111的形成同样地形成非晶硅层，但是也可以如虚线234所示地将氢引入到处理室241内，或者也可以不引入氢。通过该处理，在处理室241内壁上形成非晶硅层。然后，将衬底101搬入到处理室241内(图20的装载231)。
接着，将用于沉积半导体层109的源气体引入处理室241内(图20的气体置换209)。接着，在栅极绝缘层107上形成半导体层109。在后面的工序中，半导体层109被图案化成为半导体层115。在该实施例中，形成厚度为50nm的微晶硅层作为半导体层109。此时的沉积条件如下：作为源气体，采用流量为10sccm的SiH4及流量为1500sccm的H2，处理室内的压力为280Pa，衬底温度为280℃，RF电源频率为13.56MHz，并且RF电源的功率为50W；在此条件下进行等离子体放电。然后，与上述氮化硅层等的形成同样地，只停止SiH4的供给，并且在几秒后停止等离子体放电(图20的半导体形成211)。
接下来，对半导体层109的表面供给氮。在此，通过将半导体层109的表面暴露于氨气来供给氮(在此，将其称为冲洗处理)(图20的冲洗处理213)。另外，如虚线236a所示，也可以使氨气包含氢。另外，如虚线236b所示，也可以使用氮气代替氨气，或如虚线236a所示使用氢气代替氨气。或者，也可以使用氨气及氮气。在此，作为示例，处理室241内的压力优选为20Pa至30Pa左右，衬底温度为280℃，且处理时间为60秒。另外，也可以在进行冲洗处理之后对处理室内进行减压或加压来控制压力，从而可控制处理室241内的氮气量。注意，虽然在本工序的处理中只使衬底101暴露于氨气体中，但是还可以进行等离子体处理。然后，排出这些气体，并且引入用于沉积缓冲层111的气体(图20的气体置换215)。
接着，在半导体层109上形成缓冲层111。缓冲层111在后面的工序中被图案化成为缓冲层131。在此，使用厚度为55nm的非晶结构中具有晶体区域的半导体层作为缓冲层。此时的沉积条件如下：作为源气体，采用流量为20sccm的SiH4及流量为1500sccm的H2，将处理室的压力设定为280Pa，将衬底的温度设定为280℃，并且输出功率为50W；在此条件下进行等离子体放电。在该工序中，通过冲洗处理引入到反应室内的氨气通过等离子体放电被分解，从而可以对缓冲层111添加氮。然后，与上述氮化硅层的形成同样地，只停止SiH4的供给，并且在其几秒后停止等离子体放电(图20的缓冲层形成217)。然后，排出这些气体并引入用于沉积杂质半导体层113的气体(图20的气体置换219)。
注意，通过冲洗处理引入反应室内的氨气通过等离子体放电被分解，从而产生NH基或NH2基。另外，当沉积缓冲层时，有时在非晶结构中具有晶体区域的半导体层中的不同的悬空键彼此交联。或者，有时在非晶结构中具有晶体区域的半导体层所包含的悬空键被端接。注意，在向反应室中引入氮气作为含氮气体的情况下，作为在非晶结构中具有晶体区域的半导体层的原料气体的氢气与氮气通过等离子体放电起反应，从而产生NH基或NH2基。有时，在非晶结构中具有晶体区域的半导体层中的不同的悬空键与该NH基进行交联。此外，有时端接在非晶结构中具有晶体区域的半导体层所包含的悬空键被端接。
在上述示例中，用于形成缓冲层111的源气体中的H2的流量是SiH4的流量的150倍。由此，硅是逐渐沉积的。
在本实施例中，向半导体层109的表面供给氮。如上所述，氮气抑制硅晶核的产生。由此，在沉积的初期阶段不容易产生硅的晶核。在降低氮浓度的同时沉积缓冲层111。当氮浓度降低到一定值以下时，产生晶核。然后，该晶核生长，从而形成锥形或金字塔形的晶体区域或微小晶粒。
在通过这些方法形成的缓冲层111中，通过二次离子质谱分析法测定的氮浓度在半导体层109与缓冲层111之间的界面处具有峰值浓度，并且在半导体层109的沉积方向上氮浓度逐渐降低。
注意，如图20中的虚线235a所示，在缓冲层形成217时也可以将氨气供给到反应室内。或者，如虚线235b所示，也可以将氮气供给到反应室内代替氨气。或者，也可以将氨气及氮气二者供给到反应室内。其结果是，缓冲层111中的氮气浓度提高，从而形成微小晶粒或倒锥形或金字塔形的晶体区域作为晶体区域。在该工序中，也可形成正锥形或金字塔形的晶体区域。
在通过这些方法形成的缓冲层111中，通过二次离子质谱分析法测定的氮浓度在半导体层109与缓冲层111之间的界面处具有峰值浓度，并在半导体层109的沉积方向上恒定。
接下来，在缓冲层111上形成杂质半导体层113。在后面的工序中，杂质半导体层113被图案化成为源区及漏区129。在该实施例中，形成添加有磷的厚度是50nm的非晶硅层作为杂质半导体层113。此时的沉积条件如下：作为源气体，采用流量100sccm的SiH4、流量170sccm的0.5％的磷化氢(氢稀释)，并且将沉积温度设定为280℃，将压力设定为170Pa，将RF电源频率设定为13.56MHz，将RF电源的功率设定为60W；在此条件下进行等离子体放电。然后，与上述氮化硅层等的形成同样，只停止SiH4的供给，并且在几秒后停止等离子体放电(图20的杂质半导体层形成221)。然后，排出这些气体(图20的排气223)。
如上所说明，可以执行至形成杂质半导体层113的部件形成步骤(参照图15A)。
接着，使用通过第二光刻工序形成的抗蚀剂掩模，对半导体层109、缓冲层111及杂质半导体层113进行蚀刻，来形成半导体层115、缓冲层117及杂质半导体层119(参照图15B)。然后，去除抗蚀剂掩模。
接着，形成覆盖半导体层115、缓冲层117及杂质半导体层119的导电层121(参照图15C)。
可以适当地使用实施例1所示的布线层123、125的材料及叠层结构来形成导电层121。导电层121通过使用CVD法、溅射法或真空蒸镀法形成。另外，也可以通过使用丝网印刷法或喷墨法等排出银、金或铜等的导电纳米浆料并对导电浆料进行焙烧来形成导电层121。然后，在导电层121上形成抗蚀剂掩模。
接下来，使用通过第三光刻工序形成的抗蚀剂掩模对导电层121进行蚀刻以形成布线层123、125、电容器电极127(参照图16A)。布线层123、125构成源电极及漏电极。优选通过湿法蚀刻进行导电层121的蚀刻。通过湿法蚀刻，各向同性地对导电层进行蚀刻。其结果是，导电层比抗蚀剂掩模更向内缩退，从而形成布线层123、125。由此，布线层123、125的侧面和被蚀刻的源区及漏区129的侧面不对齐，而源区及漏区的侧面在布线层123、125的侧面的外侧形成。布线层123、125不仅起到源电极及漏电极的作用，而且还起到信号线的作用。但是，不局限于此，也可以分别地设置信号线和布线层123、125。
接着，使用通过第三光刻工序形成的抗蚀剂掩模对通过蚀刻获得的缓冲层117的一部分和杂质半导体层119进行蚀刻(参照图16B)。到本工序为止形成半导体层115、缓冲层131、以及源区及漏区129。然后去除抗蚀剂掩模。图18A是图16B的俯视图。
接着，优选进行干法蚀刻。该干法蚀刻的条件被设定成：不使缓冲层131的露出区域受到损坏，并且相对于该缓冲层131的蚀刻速度低。也就是，采用几乎不使露出的缓冲层131的表面受到损坏，并且几乎不使露出的缓冲层131的厚度减少的条件。作为蚀刻气体，使用基于氯的气体，典型地使用Cl2气体。此外，对于蚀刻方法没有特别的限制，可以采用感应耦合型等离子体(ICP)方法、电容耦合型等离子体(CCP)方法、电子回旋共振(ECR)方法、反应离子蚀刻(RIE)方法等。
干法蚀刻的条件示例如下：Cl2气体的流量设定为100sccm，将处理室内的压力设定为0.67Pa，将下部电极的温度设定为-10℃，对上部电极的线圈引入2000W的RF(13.56MHz)功率来产生等离子体，对衬底101一侧不施加功率(即0V，无偏压)，进行30秒的蚀刻。优选将处理室内壁的温度约为80℃。
接着，也可以用水等离子体、氨等离子体、氮等离子体等辐照缓冲层131的表面。
通过向反应空间引入以水蒸气(H2O蒸气)为代表的以水为主要成分的气体，来产生等离子体，可以进行水等离子体处理。
如上所述，通过在形成一对源区及漏区129之后，在不对缓冲层131造成损伤的条件下进一步进行干法蚀刻，可以去除存在于露出的缓冲层131上的残渣等的杂质元素。另外，在进行干法蚀刻之后进行水等离子体处理，可以去除抗蚀剂掩模的残渣。通过进行水等离子体处理，可以确保源区和漏区之间的绝缘，从而降低完成的薄膜晶体管中的截止电流并提高导通电流，而可以减少电特性的差异。
注意，等离子体处理等的工序不局限于上述顺序，也可以在去除抗蚀剂掩模之前进行在无偏压下的蚀刻或等离子体处理。
通过上述工序，可以制造根据本实施例的薄膜晶体管。根据本实施例的薄膜晶体管与实施例1所说明的薄膜晶体管同样地可以应用于设置在以液晶显示装置为代表的显示装置的像素中的开关晶体管。因此，形成绝缘层133以覆盖该薄膜晶体管。
接着，在绝缘层133中形成开口134、136。通过使用利用第四光刻工序形成的抗蚀剂掩模对绝缘层的一部分进行蚀刻，可以形成该开口134、136。注意，在使用感光树脂形成绝缘层133的情况下，可以通过第四光刻工序形成绝缘层133。然后，在绝缘层133上设置像素电极层135，以便通过该开口134、136获得连接。由此，可以制造图17A所示的设置在显示装置的像素中的开关晶体管。
另外，绝缘层133可以与栅极绝缘层107同样地形成。进而，优选使用致密的氮化硅层作为绝缘层133，以便可以防止诸如大气中浮动的有机物、金属或水蒸气等可能成为污染源的杂质元素的进入。
注意，可以使用包含具有透光性的导电高分子(也称为导电聚合物)的导电组合物形成像素电极层135。该像素电极层135的薄层电阻优选为10000Ω/□以下，并且在波长是550nm时的透光率是为70％以上。另外，包含在导电组成物中的导电高分子的电阻率优选是0.1Ω·cm以下。
作为该导电高分子，可以使用所谓的π电子共轭类导电高分子。例如，可以举出聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、或者这些的两种以上材料的共聚物等。
例如，像素电极层135可以使用包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锡氧化物(以下表示为ITO)、铟锌氧化物或添加有氧化硅的铟锡氧化物等来形成。
与布线层123、125等同样地，使用通过第五光刻工序形成的抗蚀剂掩模对像素电极层135进行蚀刻并图案化。
注意，虽然未示出，但是也可以在绝缘层133和像素电极层135之间形成通过旋涂法等利用有机树脂形成的绝缘层。通过使用感光树脂形成由该有机树脂形成的绝缘层，可以缩减工序数。
然后，在垂直取向型(VA)液晶显示装置中，在采用将像素分割成多个部分并使分割了的像素的各部分的液晶取向不同的多畴垂直取向方式(所谓的MVA方式)以扩大视角的情况下，优选在像素电极层135上形成突出部137。突出部137由绝缘层形成。图18B是图17B的俯视图。
在此，在涂敷包含感光丙烯酸的组合物以形成厚度是0.9μm至1.0μm的组合物层之后，在90℃下加热120秒，以使组合物层干燥。接着，在使用光掩模对组合物层进行曝光之后进行显影从而获得预定的形状。然后在230℃下加热1小时，以形成由丙烯酸树脂层构成的突出部137。
当突出部137在像素电极层上形成时，当未向像素电极施加电压时，液晶分子垂直于取向膜表面地取向，但是突出部附近的液晶的取向向衬底面稍微倾斜。当对像素电极层施加电压时，突出部附近的稍微倾斜地取向的液晶分子首先倾斜。另外，突起部附近之外的液晶分子也受到突出部附近这些液晶分子的影响，而依次按相同方向取向。其结果是，可以获得相对于像素整体稳定的取向。就是说，基于突出部控制了整个显示部分中的液晶分子的取向。
代替在像素电极层上设置突出部，也可以在像素电极中设置狭缝。在此情况下，当对像素电极层施加电压时，在槽缝附近产生电场畸变，可以与将突起物设置在像素电极层上的情况同样地控制电场分布及液晶分子取向。
通过上述工序，可以制造一种元件衬底，该元件衬底可以用于液晶显示装置，并且其包括一种薄膜晶体管，该薄膜晶体管与在沟道形成区中具有非晶半导体的薄膜晶体管相比导通电流高，而与在沟道形成区中具有微晶半导体的薄膜晶体管相比截止电流低。
实施例6
在实施例6中，将说明可以用于实施例5的缓冲层的形成工序。
在本实施例中，在沉积缓冲层111之前清洗处理室内部。然后用氮化硅层覆盖反应室内壁，使缓冲层111包含氮。因此，将氧浓度控制得较低，并使缓冲层111中的氮浓度高于氧浓度。从形成栅极绝缘层107的步骤到形成半导体层109的形成步骤与实施例5相同；因此，以下参照图21说明从形成半导体层109到形成杂质半导体层113的工序。
在栅极绝缘层107上形成半导体层109。半导体层109在后面的工序中被图案化成为半导体层115。首先，向处理室内引入用于沉积半导体层109的源气体。在此，作为示例，通过与实施例5同样的方法，形成厚度约为50nm的微晶半导体层作为半导体层109。然后，停止等离子体放电(图21的半导体层形成211)。然后，从处理室241搬出衬底101(图21中的卸载225)。
在从处理室241搬出衬底101之后，例如将NF3气体引入处理室241，并清洗处理室241内部(图21的清洗处理227)。然后，进行在处理室241中形成氮化硅层的处理(图21的预涂处理233)。该氮化硅层在与实施例5的作为栅极绝缘层的氮化硅层的形成的条件相同。通过该处理，在处理室241的内壁上形成氮化硅层。然后，将衬底101传送到处理室241中(图21的装载231)。
接着，将用于沉积缓冲层111的源气体引入处理室241内(图21的气体置换215)。接着，在半导体层109的整个面上形成缓冲层111。缓冲层111后面的工序中被图案化成为缓冲层131。在此，通过与实施例5同样的方法形成约80nm厚度的在非晶结构中具有晶体区域的半导体层作为缓冲层。然后，停止等离子体放电(图21的缓冲层形成217)。然后排出这些气体并引入用于沉积杂质半导体层113的气体(图21的气体置换219)。另外，与实施例5同样地形成杂质半导体层113(图21的杂质半导体层形成221)。
在本实施例中，处理室241的内壁上形成有氮化硅层。在缓冲层111的形成工序中，当形成在处理室241内的氮化硅层暴露于等离子体时氮气离解，而可以在缓冲层111的沉积初期向缓冲层111中混入氮。
在缓冲层111的形成工序中，当形成在处理室241内的氮化硅暴露于等离子体时，氮气，优选的是NH基或NH2基离解，从而可以在缓冲层111的沉积初期向缓冲层111混入氮，优选混入NH基或NH2基。接着，当沉积非晶半导体层时，有时非晶半导体层中的不同的悬空键被交联。另外，当沉积非晶半导体层时，有时非晶半导体层的悬空键被端接。
在通过这种方法形成的缓冲层111中，通过二次离子质谱分析法测定的氮浓度在半导体层109与缓冲层111之间的界面处具有峰值浓度，而随着半导体层109的沉积，氮浓度逐渐降低。
如上所述，至少在形成半导体层之前，处理室的内壁被氮化硅层覆盖，由此可以将氧浓度抑制得较低而将氮浓度设定得高于氧浓度，并且可以形成在非晶结构中包括晶体区域的半导体层。
另外，通过使用氮化硅层覆盖处理室的内壁，也可以防止构成处理室内壁的元素等进入缓冲层中。
注意，如图21的虚线237a所示，在缓冲层形成217中，也可以将氨气供给到反应室内。另外，如虚线237b所示，也可以使用氮气代替氨气。再者，也可以使用氨气和氮气。其结果是，缓冲层111的氮浓度提高，因此形成微小晶粒和/或锥形或金字塔形的晶体区域作为晶体区域。
在通过这种方法形成的缓冲层111中，通过二次离子质谱分析法测定的氮浓度在半导体层109与缓冲层111之间的界面具有峰值浓度，并在半导体层109的沉积方向上恒定。
注意，在上述说明中，由于在与形成半导体层109的处理室相同的处理室中形成缓冲层111，因此在形成半导体层109之后进行清洗处理和预涂处理；然而，本实施例也可以与实施例5组合来实施。就是说，在沉积半导体层109，进行清洗处理227及预涂处理233，并且在处理室241中形成氮化硅层之后，可进行冲洗处理213。
通过上述工序，可以制造一种薄膜晶体管，该薄膜晶体管与在沟道形成区中具有非晶半导体的薄膜晶体管相比导通电流高，并且与在沟道形成区中具有微晶半导体的薄膜晶体管相比截止电流低。
实施例7
在本实施例7中，将说明可以应用于实施例5的缓冲层的形成工序。
在本实施例中，通过将氮混入于缓冲层111的沉积气体中，可以将氧浓度抑制得较低而使氮浓度高于氧浓度。因为从栅极绝缘层107到半导体层109的形成的方法与实施例5相同，所以下文将参照图22说明从半导体层109到杂质半导体层113的形成的一系列步骤。
在栅极绝缘层107上形成半导体层109。半导体层109在后面的工序中被图案化成为半导体层115。首先，向处理室内引入用于沉积半导体层109的源气体。在此，作为示例，通过与实施例5同样的方法，形成约50nm厚度的微晶硅层作为半导体层109。然后，停止等离子体放电(图22中的半导体层的形成211)。然后，排出这些气体并引入用于沉积缓冲层111的气体(图22的气体置换215)。
接下来，在半导体层109上形成缓冲层111。缓冲层111在后面的工序被图案化成为缓冲层131。在此，形成厚度约为80nm的在非晶结构中具有晶体区域的硅层作为缓冲层。此时的沉积条件如下：作为源气体采用流量20sccm的SiH4、流量1480sccm的H2及流量20sccm的1000ppmNH3(氢稀释)，并且将处理室内的压力设定为280Pa，将衬底温度设定为280℃，并且以50W的输出功率进行等离子体放电。然后，停止等离子体放电(图22的缓冲层形成217)。然后，排出这些气体，并且引入用于沉积杂质半导体层113的气体(图22的气体置换219)。与实施例5同样地形成杂质半导体层113(图22的杂质半导体层形成221)。
在上述示例中，关于用于形成半导体层109的源气体，H2的流量是SiH4流量的150倍；由此，硅是逐渐沉积的。
注意，如虚线238所示那样，也可以使用氮气代替氨气。
本实施例中的缓冲层111的原料气体包含氮。如上所述，氮抑制晶体生长。因此，随着缓冲层111的沉积，以半导体层109为籽晶的晶体生长由于氨气流量而受到抑制，从而正锥形或金字塔形的晶体区域生长和/或微小晶粒形成。在该工序中，也可形成倒锥形或金字塔形的晶体区域。
在通过这种方法形成的缓冲层111中，通过二次离子质谱分析法测定的氮浓度是恒定的。
如上所述，通过使缓冲层沉积时的气体包含氮，可以将氧浓度抑制得低，并且使氮浓度高于氧浓度，而可以形成包括晶体区域的半导体层。
实施例8
将参照图23及图24说明与实施例5至实施例7相比氮浓度的分布不同的在非晶结构中具有晶体区域的半导体层的制造方法。
在本实施例中，按实施例6中的方式向缓冲层111中添加氮：在进行半导体层形成211处理之后，通过冲洗处理213将含有氮的气体引入反应室内，并在形成缓冲层111期间，如实线239c所示，将含有氮的气体再次引入到反应室内(参照图23)。作为含有氮的气体，在此使用氨气。另外，如虚线239d所示，也可以使用氮气代替氨气。再者，也可以使用氨气和氮气二者。其结果是，在缓冲层111的沉积初期及沉积中，氮浓度提高从而干扰了晶体生长。其结果是，如图3B-3所示，在缓冲层131的给定点处晶体区域131f的停止生长，而非晶结构在晶体区域131f的上表面沉积。此外，微小晶粒在晶体区域131f的上方形成。
或者，如图3B-4所示，在晶体区域从沉积初期开始生长之后，当将含有氮的气体引入到反应室中时，缓冲层111的氮浓度升高，从而晶体区域的晶体生长停止。然后，降低缓冲层111中的氮浓度，形成晶核且晶体生长，而可以获得层叠有多个倒锥形或金字塔形晶体区域的结构131g。
替代地，按实施例7的方式向缓冲层111中添加氮：在形成半导体层之后，当在反应室中形成氮化硅层并在形成缓冲层111期间，如实线239c所示，将含氮的气体再次引入到反应室内(参照图24)。作为含氮的气体，使用氨气。另外，如虚线239d所示，也可以使用氮气代替氨气。此外，也可以使用氨气和氮气二者。其结果是，在缓冲层111的沉积初期及沉积期间，氮浓度得到提高，而干扰了晶体生长。其结果是，如图3B-3所示，晶体生长在缓冲层131的给定点处停止，而非晶结构在晶体区域131f的上表面上沉积。此外，微小晶粒在晶体区域131f的上方形成。
此外，如图3B-4所示，在晶体区域从沉积初期开始生长之后，将含有氮的气体引入到反应室中。此时，缓冲层111中的氮浓度升高，从而晶体区域的晶体生长停止。然后，通过降低缓冲层111的氮浓度，形成晶核且晶体生长，而可以获得层叠有多个倒锥形或金字塔形的晶体区域的结构131g。
如上所述，通过缓冲层的上一侧即源区及漏区一侧氮浓度控制晶体区域的尺寸，可以降低晶体区域的比例，而可以降低薄膜晶体管的截止电流。
实施例9
在实施例9中，将说明实施例4所描述的薄膜晶体管的制造方法。在本实施例中，也将说明n沟道薄膜晶体管的制造方法。
与实施例5同样地，通过第一光刻工序在衬底101上形成栅电极层103和电容器布线105。
接着，形成栅极绝缘层107、在非晶结构中具有晶体区域的半导体层141、杂质半导体层113以及导电层121以覆盖栅电极层103。然后，通过第二光刻工序在导电层121上形成抗蚀剂掩模143(参照图26A)。
可采用实施例5中的除了反应室内的清洗处理227、预涂处理229、装载231、气体置换209及半导体层形成211工序以外的方法，可形成栅极绝缘层107、在非晶结构中具有晶体区域的半导体层141以及杂质半导体层113。具体而言，作为栅极绝缘层107的形成方法，执行图20中的预处理201至SiON形成207的工序。接着，作为在非晶结构中具有晶体区域的半导体层141的形成方法，进行冲洗处理213至缓冲层形成217的工序。接着，作为杂质半导体层113的形成方法，进行气体置换219至排气223的工序。
也可以执行实施例6中的除半导体层形成211的工序以外的工序来代替上述形成方法。具体而言，进行图20中的从预处理201至SiON形成207的工序作为栅极绝缘层107的形成方法。接着，进行图21中的卸载225至缓冲层形成217的工序作为在非晶结构中具有晶体区域的半导体层141的形成方法。接着，进行气体置换209至排气223的工序作为杂质半导体层113的形成方法。
也可以使用实施例7的除了半导体形成211的工序以外的工序代替上述形成方法。具体而言，进行图20中的预处理201至SiON形成207的工序作为栅极绝缘层107的形成方法。接着，进行图22中的气体置换215及至缓冲层形成217的工序作为在非晶结构中具有晶体区域的半导体层141的形成方法。接着，进行气体置换219至排气223的工序作为杂质半导体层113的形成方法。
抗蚀剂掩模143具有厚度不同的两个区域，并且可以使用多色调掩模形成。通过使用多色调掩模，使用的光掩模的数量减少且制造工序数减少，所以这是优选的。在本实施例中，在形成半导体层的图案的工序和分离源区和漏区的工序中可以使用多色调掩模。
多色调掩模是指能以多级光量进行曝光的掩模，典型的是，以曝光区域、半曝光区域以及未曝光区域的三个级别的光量进行曝光。当使用多色调掩模时，一次曝光和显影工序允许形成具有多种(典型的为两种)厚度的抗蚀剂掩模。由此，通过使用多色调掩模，可以减少光掩模的数量。
图30A-1及30B-1示出典型的多色调掩模的截面图。图30A-1表示灰色调掩模180，而图30B-1表示半色调掩模185。
图30A-1所示的灰色调掩模180由在具有透光性的衬底181上使用遮光层形成的遮光部182以及利用遮光层的图案设置的衍射光栅部183构成。
衍射光栅部183具有以用于曝光的光的分辨率极限以下的间隔设置的狭缝、点或网眼等，藉此控制光的透射率。另外，设置在衍射光栅部183中的狭缝、点或网眼既可以是周期性的，又可以是非周期性的。
作为具有透光性的衬底181，可以使用石英衬底等。构成遮光部182及衍射光栅部183的遮光层可使用铬或氧化铬等来形成。
在对灰色调掩模180辐照用来曝光的光的情况下，如图30A-2所示，与遮光部182重叠的区域的透射率为0％，并且未设置有遮光部182或衍射光栅部183的区域的透射率为100％。另外，衍射光栅部183的透射率大致在10％至70％的范围内，这可以根据衍射光栅的狭缝、点或网眼的间隔等调整。
图30B-1所示的半色调掩模185包括在具有透光性的衬底186上使用半透过层形成的半透光部187以及使用遮光层形成的遮光部188。
可以使用MoSiN、MoSi、MoSiO、MoSiON、CrSi等的层形成半透光部187。遮光部188可使用与灰色调掩模的遮光层同样地使用铬或氧化铬等来形成。
在对半色调掩模185辐照用来曝光的光的情况下，如图30B-2所示，与遮光部188重叠的区域的透射率为0％，而未设置遮光部188或半透光部187的区域的透射率为100％。另外，半透光部187的透射率大致在10％至70％的范围内，这可以根据要使用的材料的种类或形成厚度等调整。
通过使用多色调掩模进行曝光及显影，可以形成具有厚度不同的区域的抗蚀剂掩模。
接下来，使用抗蚀剂掩模143对在非晶结构中具有晶体区域的半导体层141、杂质半导体层113及导电层121进行蚀刻。通过该工序，在非晶结构中具有晶体区域的半导体层141、杂质半导体层113及导电层121被分离到每个元件中，而形成在非晶结构中具有晶体区域的半导体层145、杂质半导体层147及导电层149(参照图26B)。
接着，使抗蚀剂掩模143缩退以形成抗蚀剂掩模151。执行利用氧等离子体的灰化可使抗蚀剂掩模缩退。在此，对抗蚀剂掩模143进行灰化以使抗蚀剂掩模143在栅电极上分离。其结果是，抗蚀剂掩模151分离(参照图27A)。
接着，使用抗蚀剂掩模151对导电层149进行蚀刻，以形成布线层153、155(参照图27B)。布线层153、155构成源电极及漏电极。导电层149的蚀刻优选与实施例5所示的导电层121的蚀刻同样地进行。
接着，在形成有抗蚀剂掩模151的状态下，对在非晶结构中具有晶体区域的半导体层145的一部分和杂质半导体层147进行蚀刻，来形成在非晶结构中具有晶体区域的半导体层159和源区及漏区157(参照图27C)。然后，去除抗蚀剂掩模151。图29A是图27C的俯视图。
接着，优选与实施例1同样地进行干法蚀刻。接着，也可以对在非晶结构中具有晶体区域的半导体层159的表面辐照水等离子体、氨等离子体及氮等离子体等。
通过上述工序，可以制造根据本实施例的薄膜晶体管。根据本实施例的薄膜晶体管与实施例5所说明的薄膜晶体管同样地可以应用于设置在以液晶显示装置为代表的显示装置的像素中的开关晶体管。因此，形成绝缘层133以覆盖该薄膜晶体管(参照图28A)。
接着，在绝缘层133中形成开口134、160。开口134、160可通过使用利用第三光刻工序形成的抗蚀剂掩模来形成。然后，通过第四光刻工序在绝缘层133上设置像素电极层135，以通过该开口134、160获得连接。以这样的方式，可以制造图28B所示的显示装置的像素中的开关晶体管。
另外，虽然未图示，但是也可以在绝缘层133和像素电极层135之间形成通过旋涂法等形成的由有机树脂构成的绝缘层。
然后，与实施例5同样地，在垂直取向(VA)方式的液晶显示装置中，在采用将像素分割成多个部分并使分割了的像素的各部分的液晶分子取向不同的多畴方式(所谓的MVA方式)以扩大视角的情况下，优选在像素电极层135上形成突出部137(参照图28C)。图29B是此时的图28C的俯视图。
通过上述工序，可以使用比实施例5少的掩模数目，制造具有与在沟道形成区中具有非晶半导体的薄膜晶体管相比导通电流高，并与在沟道形成区中具有微晶半导体的薄膜晶体管相比截止电流低的薄膜晶体管，并且可以用于液晶显示装置的元件衬底。
实施例10
在本实施例10中，说明实施例3所示的薄膜晶体管中的图11所示的薄膜晶体管的制造方法。在本实施例中，在非晶结构中具有晶体区域的半导体层141通过两个不同的条件形成。
用于形成栅电极层的方法与实施例5相同，因此下文参照图25说明从形成栅极绝缘层107的步骤到形成杂质半导体层113的步骤的一系列步骤。
首先，在CVD装置的处理室241内加热其上形成有栅电极层103的衬底，并且将用于沉积氮化硅层的源气体引入到处理室241内(图25的预处理201)，以形成用作栅极绝缘层107的氮化硅层。
接着，形成氮化硅层作为栅极绝缘层107。作为此时的沉积条件，可以使用实施例5所示的SiN形成203的条件。
接着，将用于沉积在非晶结构中具有晶体区域的半导体层141的源气体引入到处理室241内(图25的气体置换209)。接着，在第一条件下在栅极绝缘层107上形成在非晶结构中具有晶体区域的半导体层的一部分；其结果是，可形成如图13A至13B-3所示的半导体层132i那样的倒锥形或金字塔形的晶体区域。
在栅极绝缘层107的最外表面不是氮化硅层的情况下，如实施例5所示那样，在形成栅极绝缘层107之后，进行图20所示的冲洗处理213，而使氮被吸附在栅极绝缘层107表面，然后进行气体置换209及半导体层形成211。或者，如实施例6所示，在形成栅极绝缘层107之后，进行图21所示的预涂处理233，以在处理室内形成氮化硅层，然后进行气体置换209及半导体层形成211。
通过上述第一条件，氮被提供给栅极绝缘层107的表面。如上所述，氮抑制硅晶核的产生。因此，在半导体层沉积的初期阶段中难以产生硅晶核。在降低氮浓度的同时进行半导体层的沉积，并且当氮浓度在一定值以下时，晶核产生。然后，该晶核生长，从而形成锥形或金字塔形的晶体区域或形成微小晶粒。
接着，引入用于沉积在非晶结构中具有晶体区域的半导体层141的源气体(图25的气体置换215)。在此，在第二条件下形成在非晶结构中具有晶体区域的半导体层的其它部分。在此，与实施例7所示的缓冲层形成217同样地使用包含氮的气体作为原料气体。其结果是，如图13A至13B-3所示的半导体层132j那样，形成正锥形或金字塔形的晶体区域。
通过使用上述第二条件，在控制晶体生长的同时沉积半导体层132j。因此，利用包含在半导体层132i中的晶体区域作为籽晶的晶体生长受到控制，由此可以获得晶体区域的宽度变窄的结构，即正锥形或金字塔形的晶体区域。
接着，进行气体置换219至排气223的工序作为杂质半导体层113的形成方法。
通过上述工序，可以在栅极绝缘层107上形成在非晶结构131b中具有四个角不是直角的四边形、典型的是菱形的晶体区域132h的半导体层。
可以制造一种元件衬底，该元件衬底可以用于液晶显示装置，并且其包括一种薄膜晶体管，该薄膜晶体管中与在沟道形成区中具有非晶半导体的薄膜晶体管相比导通电流高，并与在沟道形成区中具有微晶半导体的薄膜晶体管相比截止电流低。
实施例11
在本实施例11中，示出可以降低接触电阻的薄膜晶体管的结构。具体而言，使用含有赋予一种导电型的杂质元素和氮的半导体层(下面称为含氮的杂质半导体层)形成实施例1至实施例9所示的源区及漏区。
在实施例5至实施例7中，含氮的杂质半导体层通过组合杂质半导体层和缓冲层的形成工序而形成。具体而言，在组合实施例5所示的图20中的在非晶结构中具有晶体区域的半导体层的形成工序和杂质半导体层的形成工序的情况下，在缓冲层形成217和气体置换219之间进行冲洗处理213，由此提高缓冲层表面上的氮浓度，从而提高杂质半导体层中的氮浓度。
另外，在组合实施例6所示的图21中的在非晶结构中具有晶体区域的半导体层的形成工序和杂质半导体层的形成工序的情况下，在缓冲层形成217和气体置换219之间进行从卸载225到装载231的工序，以在反应室的内壁上形成氮化硅层，由此提高反应室内的氮浓度，从而提高杂质半导体层的氮浓度。
另外，在组合实施例7所示的在非晶结构中具有晶体区域的半导体层的形成工序和杂质半导体层的形成工序的情况下，在图22中的在杂质半导体层形成221的工序中引入氨气或氮气，由此提高杂质半导体层的氮浓度。
通过使源区及漏区除含有赋予一种导电型的杂质元素之外还包含氮，可以减少源区及漏区的缺陷能级。另外，在一些情况下，也可使源区及漏区除含有赋予一种导电型的杂质元素之外还含有NH基或NH2基，利用该结构可以降低源区及漏区的缺陷能级。因此，可以提高源区及漏区之间的导电率，并且可以降低接触电阻。
实施例12
实施例1至实施例4所描述的薄膜晶体管可以用于发光显示装置或发光装置。作为用于发光显示装置或发光装置的发光元件，典型地可以举出利用电致发光的发光元件。利用电致发光的发光元件根据发光材料是有机化合物还是无机化合物而被大致分类。一般而言，前者称为有机EL元件，后者称为无机EL元件。
另外，可以在实施例5至实施例11所示的元件衬底上形成发光元件，由此制造发光显示装置或发光装置。
因为在本实施例的发光显示装置及发光装置中，使用导通电流高且截止电流低的薄膜晶体管作为像素晶体管，所以可以制造图像质量良好(例如高对比度)且功耗低的发光显示装置及发光装置。
实施例13
接下来，下面将示出可以应用上述实施例的显示装置的显示面板的结构的示例。
图31A表示其中只另行形成信号线驱动电路303，并且使它连接到形成在衬底301上的像素部302的显示面板的方式。形成有像素部302、保护电路306、以及扫描线驱动电路304的元件衬底使用实施例1至实施例12中的任一个所描述的薄膜晶体管而形成。信号线驱动电路303可由将单晶半导体用于沟道形成区的晶体管、将多晶半导体用于沟道形成区的晶体管、或将绝缘体上硅(SOI)用于沟道形成区的晶体管形成。在将SOI用于沟道形成区的晶体管中包括将设置在玻璃衬底上的单晶半导体层用于沟道形成区的晶体管。电源的电位及各种信号等通过FPC305分别供给到像素部302、信号线驱动电路303、扫描线驱动电路304。也可以在信号线驱动电路303和FPC 305之间和/或信号线驱动电路303和像素部302之间设置由实施例1至实施例12中的任一个所描述的薄膜晶体管形成的保护电路306。作为保护电路306，也可以使用选自具有其它结构的薄膜晶体管、二极管、电阻元件及电容器等中的一个或多个元件。
注意，也可以将信号线驱动电路及扫描线驱动电路形成在与像素部的像素晶体管相同的衬底上。
此外，在另行形成驱动电路的情况下，并不需要将形成有驱动电路的衬底附连到形成有像素部的衬底上，例如也可以附连到FPC上。图31B示出只另行形成信号线驱动电路313，并且设置有在衬底311上形成的像素部312、保护电路316、以及扫描线驱动电路314的元件衬底连接至FPC 315的显示面板的方式。像素部312、保护电路316以及扫描线驱动电路314可以使用上述实施例所示的任一实施例的薄膜晶体管形成。信号线驱动电路313通过FPC 315及保护电路316与像素部312连接。电源的电位及各种信号等通过FPC 315分别供给到像素部312、信号线驱动电路313、以及扫描线驱动电路314中的任一个。也可以在FPC 315和像素部312之间设置保护电路316。
另外，也可以通过使用上述实施例所示的薄膜晶体管在与像素部相同的衬底上仅形成信号线驱动电路的一部分或扫描线驱动电路的一部分，并且另行形成其他部分并使其它部分电连接到像素部。图31C示出将信号线驱动电路具有的模拟开关323a形成在与像素部322及扫描线驱动电路324相同的衬底321上，并且将信号线驱动电路所具有的移位寄存器323b另行形成在不同的衬底上然后附连至衬底321的显示面板的方式。像素部322、保护电路326及扫描线驱动电路324分别通过使用上述实施例所示的薄膜晶体管形成。信号线驱动电路具有的移位寄存器323b通过模拟开关323a及保护电路326与像素部322连接。电源的电位及各种信号等通过FPC 325分别供给到像素部322、信号线驱动电路、扫描线驱动电路324中的每一个。也可以在FPC 325和模拟开关323a之间设置保护电路326。
如图31A至31C所示，在本实施例的显示装置中，可以使用上述实施例所示的薄膜晶体管在与像素部相同的衬底上形成驱动电路的一部分或全部。
注意，对另行形成的衬底的连接方法没有特别的限制，可以使用已知的COG方法、引线键合方法、或者TAB方式等。此外，连接的位置不限于图31A至31C所示的位置，只要能够建立电连接即可。另外，也可以另行形成控制器、CPU、或存储器等并连接。
此外，在本实施例中使用的信号线驱动电路具有移位寄存器和模拟开关。除了移位寄存器和模拟开关之外，还可以具有缓冲器、电平移动电路、源极跟随器等其它电路。不一定需要设置移位寄存器和模拟开关，例如既可以使用像译码器电路那样的可以选择信号线的其它电路代替移位寄存器，且可以使用锁存器等代替模拟开关。
实施例14
可以将由上述任一实施例中所述的薄膜晶体管形成的元件衬底、以及使用该元件衬底的显示装置等应用于有源矩阵型显示面板。换言之，上述实施例可应用于在显示部中包括该元件衬底和显示装置的所有电子设备。
这种电子设备的示例包括诸如摄像机和数字照相机的照相机、头戴式显示器(护目镜型显示器)、汽车导航系统、投影机、汽车音响、个人计算机、便携式信息终端(诸如移动计算机、蜂窝电话或电子书阅读器)等。图32A至32D示出了这些装置的示例。
图32A示出电视装置。通过将应用上述实施例的显示面板组装在框体中可以完成电视装置。用显示面板形成主屏333，并且还可设置扬声器部339及操作开关等作为其他附属器件。
如图32A所示，将利用显示元件的显示面板332包含在框体331中。除了通过接收器335接收一般的电视广播之外，可通过经由调制解调器334的有线或无线通信网络的连接进行单向(从发送者到接收者)或双向(在发送者和接收者之间或在接收者之间)的信息通信。通过利用包含到框体中的开关或遥控装置336，可以进行电视装置的操作。也可以在该遥控装置336中设置用于显示输出信息的显示部337。另外，还可以在该显示部337中设置上述任一实施例中描述的薄膜晶体管。另外，除了主屏333之外，该电视机还可以包括用第二显示面板形成的子屏338，用于显示频道或音量等。在该结构中，可以将实施例1至实施例12中任一个所描述的薄膜晶体管用于主屏333和子屏338中的一方或双方。
图33是示出电视装置的主要结构的框图。显示面板设置有像素部371。信号线驱动电路372和扫描线驱动电路373也可以通过COG方法安装在显示面板上。
作为其他外部电路，可在视频信号的输入一侧设置视频信号放大电路375、视频信号处理电路376、以及控制电路377等，其中视频信号放大电路375放大由调谐器374接收的信号中的视频信号，视频信号处理电路376将从视频信号放大电路375输出的信号转换为对应于红色、绿色、蓝色各种颜色的颜色信号，控制电路377将该视频信号转换为驱动器IC的输入规范。控制电路377将信号分别输出到扫描线一侧和信号线一侧。在进行数字驱动的情况下，也可以采用如下结构，即在信号线一侧设置信号分割电路378，并将输入数字信号分割为要供给的m个分段。
由调谐器374接收的信号中的音频信号被传送到音频信号放大电路379，并且其输出经过音频信号处理电路380被提供到扬声器383。控制电路381接收接收站的控制信息(接收频率)、来自输入部382的音量控制信息，并且将信号传送到调谐器374及音频信号处理电路380。
当然，本实施例不局限于电视装置，而且还可以应用于个人计算机的监视器、诸如火车站或机场等的信息显示板或者街头上的广告显示板等的大面积显示媒体。
如上所述，通过将任一上述实施例所描述的薄膜晶体管应用于主屏333及子屏338的一方或双方，可以制造图像质量高且功耗低的电视装置。
图32B表示蜂窝电话341的示例。该蜂窝电话341包括显示部342、操作部343等。通过将上述实施例所说明的薄膜晶体管应用于显示部342，可以提高图像质量且降低功耗。
图32C所示的便携型计算机包括主体351、显示部352等。通过对显示部352应用实施例1等所说明的薄膜晶体管，可以提高图像质量且降低功耗。
图32D表示台灯，其包括照明部361、灯罩362、可调节臂363、支柱364、底座365、以及电源366等。通过将上述实施例所说明的发光装置应用于照明部361，可制造该台灯。通过将实施例1等所说明的薄膜晶体管应用于照明部361，可以提高图像质量且降低功耗。
图34A至34C表示蜂窝电话的结构的示例，例如将上述实施例所示的具有薄膜晶体管的元件衬底及具有该元件衬底的显示装置应用于显示部。图34A是前视图，图34B是后视图，图34C是展开图。图34A至34C所示的蜂窝电话包括两个框体，即框体394以及框体385。图34A至34C所示的蜂窝电话(也称为智能电话)具有蜂窝电话和便携式信息终端两种功能，其内置有计算机，并且除了进行声音通话之外还可以进行各种各样的数据处理。
该蜂窝电话包括两个框体，即框体394以及框体385。框体394包括显示部386、扬声器387、话筒388、操作键389、定位装置390、前置摄像头391、外部连接端子插口392、以及耳机端子393等，而框体385包括键盘395、外部存储器插槽、背面相机396、灯398等。此外，天线被内置在框体394中。
除上述结构之外，该蜂窝电话还可包括非接触式IC芯片、小型存储器件等。
框体394和框体385在图34A中相互重叠，且可以从图34A中所示的状态滑动，并该蜂窝电话如图34C那样展开。可以将应用上述实施例所示的显示装置安装到显示部386中，而其显示方向根据使用方式适当地变化。由于在与显示部386相同的面上设置了前置摄像头391，所以该蜂窝电话可以用作视频电话。此外，通过将显示部386用作取景器，可以利用背面拍摄装置396以及灯398进行静态图像以及动态图像的摄影。
除了声音通话之外，扬声器387和话筒388可以用于视频通话、声音的录音以及再现等的用途。利用操作键389可以进行电话的拨打和接收、电子邮件等简单的信息输入、滚屏以及光标移动等。
如果需要处理的信息较多，诸如制作文件、用作便携式信息终端等时，使用键盘395是较方便的。相互重合的框体394和框体385(图34A)可滑动，且蜂窝电话可如图34C那样展开，因此该蜂窝电话可被用作便携式信息终端。另外，通过使用键盘395及定位装置390，可以顺利地进行操作。外部连接端子插口392可以与AC适配器以及USB电缆等的各种电缆连接，由此可以进行充电以及与个人计算机等的数据通信。此外，通过将记录介质插入外部存储器插槽，可以存储以及传输大量数据。
在框体385的背面(图34B)，设置了背面相机396及灯398，并且通过将显示部386用作取景器可以进行静态图像以及动态图像的摄影。
此外，除了上述功能结构之外，该蜂窝电话还可以具备红外线通信功能、USB端口、数字电视广播接收功能、非接触式IC芯片或耳机插口等。
通过将任一上述实施例所说明的薄膜晶体管用于像素中，可以提高图像质量且降低功耗。
示例1
在本示例中，图35A及35B示出通过利用扫描透射电子显微镜(STEM)观察到的根据实施例6制造的薄膜晶体管的截面的图像。
首先，参照图15A至16C描述薄膜晶体管的制造工序。
在衬底101上形成栅电极层103。
在此，作为衬底101，使用厚度为0.7mm的玻璃衬底(由康宁公司制造的EAGLE2000)。
使用流量是50sccm的氩离子对钼靶进行溅射来在衬底上形成厚度为150nm的钼层。接着，在对钼层涂敷抗蚀剂之后，使用第一光掩模进行曝光和显影，来形成抗蚀剂掩模。
接着，使用该抗蚀剂掩模对钼层进行蚀刻，来形成栅电极层103。在本示例中，使用感应耦合等离子体(ICP)蚀刻装置。蚀刻条件如下：ICP功率是800W；偏压功率是100W；压力是1.5Pa；以及使用流量是25sccm的氟化碳、流量是25sccm的氯、及流量是10sccm的氧作为蚀刻气体。
在蚀刻之后，去除抗蚀剂掩模。
接着，在栅电极层103及衬底101上，在不暴露于大气的情况下连续地形成栅极绝缘层107、半导体层109、缓冲层111、杂质半导体层113(参照图15A)。
在此，层叠氮化硅层及氧氮化硅层作为栅极绝缘层107。首先，通过等离子体CVD法形成厚度为110nm的氮化硅层。此时的沉积条件如下：源气体为流量是40sccm的SiH4、流量是500sccm的H2、流量是550sccm的N2及流量是140sccm的NH3，将处理室内的压力设定为100Pa，将衬底温度设定为280℃，将RF电源频率设定为13.56MHz，并且将RF电源的功率设定为370W，在此条件下进行等离子体放电。接着，通过等离子体CVD法形成厚度为110nm的氧氮化硅层。此时的沉积条件如下：将原料气体设定为流量为30sccm的SiH4及流量为1200sccm的N2O，将处理室内的压力设定为40Pa，将衬底温度设定为280℃，将RF电源频率设定为13.56MHz，并且将RF电源的功率设定为50W，在此条件下进行等离子体放电。
接着，从处理室搬出衬底101，并使用NF3气体清洗处理室内部。之后，将用于形成保护层的源气体引入到处理室内，而进行在处理室内形成非晶硅层作为保护层的处理。此时的沉积条件如下：将源气体设定为流量是300sccm的SiH4，将处理室内的压力设定为160Pa，将衬底温度设定为280℃，将RF电源频率设定为13.56MHz，并且将RF电源的功率设定为120W，在此条件下进行等离子体放电。
然后，将衬底101搬入到处理室内，并且在栅极绝缘层107上形成厚度是5nm的微晶硅层作为半导体层109。此时的沉积条件如下：源气体为流量是10sccm的SiH4及流量是1500sccm的H2，将处理室内的压力设定为280Pa，将衬底温度设定为280℃，将RF电源频率设定为13.56MHz，并且将RF电源的功率设定为50W，在此条件下进行等离子体放电。
接着，在半导体层109上形成厚度55nm的在非晶结构中具有晶体区域的硅层作为缓冲层111。此时的沉积条件如下：源气体为流量是20sccm的SiH4、流量是1250sccm的H2及流量是250sccm的100ppmNH3(氢稀释)，将处理室内的压力设定为280Pa，将衬底温度设定为280℃，将RF电源频率设定为13.56MHz，并且将RF电源的功率设定为50W，在此条件下进行等离子体放电。
接着，在缓冲层111上形成添加有磷的厚度为50nm的非晶硅层作为杂质半导体层113。此时的沉积条件如下：源气体为流量是100sccm的SiH4及流量是170sccm的0.5％磷化氢(氢稀释)，将沉积温度设定为280℃，将压力设定为170Pa，将RF电源频率设定为13.56MHz，并且将RF电源的功率设定为60W，在此条件下进行等离子体放电。
接着，在将抗蚀剂涂敷在杂质半导体层113上之后，使用第二光掩模进行曝光和显影，而形成抗蚀剂掩模。接着，使用该抗蚀剂掩模对半导体层109、缓冲层111及杂质半导体层113进行蚀刻，而形成半导体层115、缓冲层117及杂质半导体层119(参照图15B)。在此，使用ICP蚀刻装置，并且蚀刻条件如下：ICP功率是150W；偏压功率是40W；压力是1.0Pa；使用流量是100sccm的氯作为蚀刻气体；以及蚀刻时间是78秒。
接着，如图15C所示，形成导电层121以覆盖栅极绝缘层107、半导体层115、缓冲层117及杂质半导体层119。在此，使用流量是50sccm的氩离子对钼靶进行溅射，从而形成厚度是300nm的钼层。
接着，将抗蚀剂涂敷在导电层121上，然后使用第三光掩模进行曝光和显影，从而形成抗蚀剂掩模。使用该抗蚀剂掩模对导电层121进行湿法蚀刻，以如图16A所示形成布线层123、125。注意，在本示例中，布线层123、125的平面形状是线性的。
接着，使用抗蚀剂掩模对杂质半导体层119进行蚀刻，来形成源区及漏区129。在该工序中，缓冲层117的表面的一部分也被蚀刻，从而获得缓冲层131(参照图16B)。在此，使用ICP蚀刻装置，并且蚀刻条件如下：ICP功率是150W；偏压功率是40W；压力是1.0Pa；蚀刻气体是流量100sccm的氯气；以及蚀刻时间是33秒。此时的缓冲层131的厚度为40nm。然后去除抗蚀剂掩模。
接着，用氟化碳等离子体辐照缓冲层131、源区及漏区129表面，由此去除残留在缓冲层131中的杂质。在此，使用ICP蚀刻装置，并且蚀刻条件如下：源功率是1000W；偏压功率是0W；压力是0.67Pa；蚀刻气体是流量100sccm的氟化碳；以及蚀刻时间是30秒。
接着，形成厚度是300nm的氮化硅层作为绝缘层133(参照图16C)。此时的沉积条件如下：原料气体为流量是20sccm的SiH4、流量是220sccm的NH3、流量是450sccm的氮气及流量是450sccm的氢气；将处理室内的压力设定为160Pa；将衬底温度设定为280℃；将RF电源频率设定为13.56MHz；并且将RF电源的功率设定为150W，在此条件下进行等离子体放电。
接着，将抗蚀剂涂敷在绝缘层上，然后使用第四光掩模进行曝光和显影，从而形成抗蚀剂掩模。使用该抗蚀剂掩模对绝缘层的一部分进行干法蚀刻，使布线层125露出。并且，对绝缘层的一部分及栅极绝缘层107的一部分进行干法蚀刻，来使栅电极层103露出。在此，使用ICP蚀刻装置。ICP功率是475W，偏压功率是300W，压力是5.5Pa，以及蚀刻气体包括流量50sccm的CHF3及流量100sccm的氦气。在该条件下进行等离子体放电。然后，使用流量为7.5sccm的CHF3和流量为142.5sccm的氦气作为蚀刻气体进行蚀刻处理。然后去除抗蚀剂掩模。
接着，在绝缘层上形成导电层。在此，通过溅射法形成厚度为50nm的包含氧化硅的ITO膜作为导电层。
接着，在将抗蚀剂涂敷在导电层上之后，使用第五光掩模进行曝光和显影，从而形成抗蚀剂掩模。使用该抗蚀剂掩模对导电层的一部分进行干法蚀刻，从而形成像素电极层135。接着，在去除抗蚀剂掩模之后，在250℃下进行1小时的加热，从而焙烧包含氧化硅的ITO。
通过上述工序，制造薄膜晶体管及连接到薄膜晶体管的像素电极。
图35A示出通过STEM观察到的上述薄膜晶体管的截面的图像。图35B是图35A的示意图。
在图35B中，将形成作为栅极绝缘层107的氮化硅层和氧氮化硅层分别表示为SiN和SiON。另外，将半导体层115表示为μc-Si，并且将缓冲层131表示为缓冲层。另外，将源区及漏区129表示为n+a-Si，并且将布线层123表示为Mo。
如图35A及35B所示，在缓冲层131中，形成有锥形或金字塔形的晶体区域。此外，可以发现形成有从半导体层115以正锥形或金字塔形延伸到缓冲层的晶体区域。该状况也可以表达为“缓冲层131中的非晶结构与晶体区域之间的界面是不均匀的”。
示例2
在示例2中，描述根据示例6制造的薄膜晶体管的电特性。
首先，参照图15A至16C描述薄膜晶体管的制造工序。
在衬底101上形成栅电极层103。
在此，作为衬底101，使用厚度是0.7mm的玻璃衬底(由康宁公司制造的EAGLE2000)。
与示例1同样地在衬底上形成厚度是150nm的钼层。接着，在将抗蚀剂涂敷在钼层上之后，使用第一光掩模进行曝光和显影，来形成抗蚀剂掩模。
接着，与示例1同样地使用该抗蚀剂掩模对钼层进行蚀刻，来形成栅电极层103。然后，去除抗蚀剂掩模。
接着，在栅电极层103及衬底101上连续地形成栅极绝缘层107、半导体层109、缓冲层111及杂质半导体层113(参照图15A)。
在此，层叠氮化硅层及氧化硅层作为栅极绝缘层107。首先，在与示例1同样的条件通过等离子体CVD法形成厚度是110nm的氮化硅层。接着，通过等离子体CVD法形成厚度是110nm的氮化硅层。此时的沉积条件如下：引入包括流量为15sccm的原硅酸四乙酯(TEOS)和流量为750sccm的O2的源气体并使其稳定；将处理室内的压力设定为100Pa；将上部电极的温度设定为300℃；将下部电极的温度设定为297℃将RF电源频率设定为27MHz；以及将RF电源的功率设定为300W。在此条件下进行等离子体放电。
接着，以与示例1同样的条件在栅极绝缘层107上形成厚度为5nm的微晶硅层作为半导体层109。
接着，以与示例1同样的条件在半导体层109上形成厚度为75nm的具有在非晶结构中具有晶体区域的硅层作为缓冲层111。
接着，以与示例1同样的条件在缓冲层111上形成添加有磷的厚度为50nm的非晶硅层作为杂质半导体层113。
接着，将抗蚀剂涂敷在杂质半导体层113上，然后使用第二光掩模进行曝光和显影，来形成抗蚀剂掩模。接着，使用该抗蚀剂掩模对半导体层109、缓冲层111及杂质半导体层113进行蚀刻，从而形成半导体层115、缓冲层117及杂质半导体层119(参照图15B)。在此，使用与示例1同样的蚀刻条件。
接着，如图15C所示，形成导电层121以覆盖栅极绝缘层107、半导体层115、缓冲层117及杂质半导体层119。在此，以与示例1同样的条件形成厚度为300nm的钼层。
接着，将抗蚀剂涂敷在导电层121上，然后使用第三光掩模进行曝光和显影，从而形成抗蚀剂掩模。使用该抗蚀剂掩模对导电层121进行湿法蚀刻，以形成如图16A所示的布线层123、125。注意，在本示例中，布线层123、125的平面形状是线性的。
接着，使用抗蚀剂掩模对杂质半导体层119进行蚀刻，以形成源区及漏区129。在该工序中，缓冲层117的表面的一部分也被蚀刻，从而获得缓冲层131(参照图16B)。在此，使用与示例1相似的蚀刻条件。此时的缓冲层131的厚度为40nm。
接着，用氟化碳等离子体辐照缓冲层131、源区及漏区129的表面，由此去除残留在缓冲层131中的杂质。在此，使用ICP蚀刻装置，并且使用如下蚀刻条件：源功率是1000W；压力是0.67Pa；蚀刻气体是流量100sccm的氟化碳；以及蚀刻时间是30秒。
接着，用水等离子体辐照缓冲层131、源区及漏区129的表面。在此，使用ICP蚀刻装置，并且使用如下条件：电源功率是1800W；压力是66.5Pa；且等离子体在流量是300sccm的水蒸气气氛中产生，并且用该等离子体辐照这些表面180秒。然后去除抗蚀剂。
接着，形成氮化硅层作为绝缘层133。在此，在与示例1相同的条件形成厚度是300nm的氮化硅层。
接着，将抗蚀剂涂敷在绝缘层上，然后使用第四光掩模进行曝光和显影，来形成抗蚀剂掩模。使用该抗蚀剂掩模对绝缘层的一部分进行干法蚀刻，使布线层125露出。此外，对绝缘层的一部分及栅极绝缘层107的一部分进行干法蚀刻，来使栅电极层103露出。在此，使用与示例1同样的蚀刻条件。然后去除残留的抗蚀剂掩模。
通过上述工序制造了薄膜晶体管。
然后测定薄膜晶体管的电特性，且图36A及36B示出结果。此时，通过以0.25V的增量增大栅极电压来执行测量。另外，进行测量时的温度为室温。注意，本示例的薄膜晶体管被形成为其沟道长度为3.4μm，且其沟道宽度为20μm。在此，沟道宽度W为栅电极的宽度。另外，半导体层115的宽度是22μm。另外，在薄膜晶体管的栅极绝缘层的厚度为110nm的氮化硅层(介电常数7)及110nm的氧化硅层(介电常数4.1)之和的条件下计算场效应迁移率。另外，使用实线表示漏极电压是1V及10V时的电流电压特性。另外，在图36A中使用虚线表示漏极电压是1V时的场效应迁移率，而在图36B中使用虚线表示漏极电压是10V时的场效应迁移率。
表1示出以下项的测量结果。在此示出了测量16个薄膜晶体管获得的平均值。
·导通电流(Ion)(漏极电；压10V，栅极电压；15V)
·最小截止电流(Ioff min)(漏极电压；10V)
·截止电流(Ioff)(漏极电压；10V，栅极电压：(最小截止电流的栅极电压-10)V)
·导通/截止比
·阈值电压(Vth)(漏极电压；10V)
·最大场效应迁移率(μFE max)(漏极电压：1V)
·最大场效应迁移率(μFE max)(漏极电压：10V)
[表1]
如上所述，通过使用以TEOS为原料的氧化硅层作为栅极绝缘层，使用微晶硅层作为半导体层，并使用具有在非晶结构中具有晶体区域的硅层作为缓冲层，可以制造电场效应迁移率高的薄膜晶体管。
比较例
在此，作为比较例，将描述不具有缓冲层而具有微晶硅层作为沟道形成层的薄膜晶体管的电特性。
首先，将参照图15A至16C描述薄膜晶体管的制造工序。栅电极层103在与示例1相同的条件形成。
在与示例1同样的条件下层叠氮化硅层及氧化硅层作为栅极绝缘层107。
然后，在将衬底从CVD装置的处理室搬出到待命室之后，使用氟化氮对处理室内进行清洗。接着，在处理室内形成非晶硅层。此时的沉积条件如下：源气体为流量是300sccm的SiH4，将处理室内的压力设定为160Pa，将处理室内的温度设定为280℃，将RF电源频率设定为13.56MHz，并且将RF电源的功率设定为120W；在此条件下进行等离子体放电。
接着，将衬底搬入到处理室内，并且在与示例1同样的条件下在栅极绝缘层上形成厚度是80nm的微晶硅层作为半导体层109。
接着，在与示例1同样的条件下在半导体层上形成厚度是50nm的添加有磷的微晶硅层作为杂质半导体层113(参照图15A，但是除了缓冲层111以外)。此时的沉积条件如下：源气体为流量是10sccm的SiH4、流量是30sccm的0.5体积％PH3(H2稀释)及流量是1500sccm的H2，将处理室内的压力设定为280Pa，将衬底温度设定为280℃，将RF电源频率设定为13.56MHz，并且将RF电源的功率设定为300W；在此条件下进行等离子体放电。
接着，将抗蚀剂涂敷在杂质半导体层上，然后使用第二光掩模进行曝光和显影，来形成抗蚀剂掩模。接着，使用该抗蚀剂掩模对半导体层、杂质半导体层进行蚀刻，来形成半导体层115和杂质半导体层119(参照图15B，但是不包括缓冲层117)。在此，使用与示例1同样的蚀刻条件。
接着，形成导电层以覆盖栅极绝缘层、半导体层、杂质半导体层(参照图15C，但是不包括缓冲层117)。在此，在与示例1同样的条件下形成厚度为300nm的钼层。
接着，将抗蚀剂涂敷在导电层上，然后使用第三光掩模进行曝光和显影，来形成抗蚀剂掩模。使用该抗蚀剂掩模对导电层进行湿法蚀刻，来形成布线层123、125(参照图16A，但是不包括缓冲层117)。注意，在本示例中，布线层123、125中的每一个的平面形状是线性的。
接着，使用抗蚀剂掩模对杂质半导体层119进行蚀刻，来形成源区及漏区129。在该工序中，半导体层109的表面的一部分也被蚀刻(参照图16B，但是不包括缓冲层131)。在此，使用与示例1同样的蚀刻条件。
接着，用如示例1的氟化碳等离子体辐照露出的半导体层、源区及漏区129表面，由此去除残留在所暴露的半导体层中的杂质。
接着，用水等离子体辐照半导体层和源区及漏区129的露出表面。
接着，如示例1同样地形成氮化硅层。
接着，将抗蚀剂涂敷在绝缘层上，然后使用第四光掩模进行曝光和显影，来形成抗蚀剂掩模。使用该抗蚀剂掩模对绝缘层的一部分进行干法蚀刻，来使布线层125露出。并且，对绝缘层的一部分及栅极绝缘层107的一部分进行干法蚀刻，来使栅电极层103露出。在此，使用与示例1同样的蚀刻条件。然后去除残留的抗蚀剂掩模。
通过上述工序，制造了薄膜晶体管。
之后，测量了薄膜晶体管的电特性，且图46A及46B示出其结果。此时，通过以0.25V的增量增大栅极电压来执行测量。另外，进行测量时的温度为室温。注意，将本示例所形成的薄膜晶体管的沟道长度为3.4μm，且沟道宽度为24μm。在此，沟道宽度W为栅电极的宽度。半导体层115的宽度是26μm。另外，在薄膜晶体管的栅极绝缘层的厚度为110nm的氮化硅层(介电常数7)及110nm的氧化硅层(介电常数4.1)之和的条件下计算场效应迁移率。通过实线表示漏极电压是1V及10V时的电流电压特性。特别地，在图46A中使用虚线表示漏极电压是1V时的电场效应迁移率，而在图46B中使用虚线表示漏极电压是10V时的电场效应迁移率。
表2表示以下项目的测量结果。注意，在此示出对16个薄膜晶体管进行测量而获得的平均值。
·导通电流(Ion)(漏极电压：10V，栅极电压：15V)
·最小截止电流(Ioff min)(漏极电压：10V)
·截止电流(Ioff)(漏极电压：10V，栅极电压：(最小截止电流的栅极电压-10)V)
·导通/截止比
·阈值电压(Vth)(漏极电压：10V)
·最大电场效应迁移率(μFE max)(漏极电压：1V)
·最大电场效应迁移率(μFE max)(漏极电压：10V)
[表2]
Figure BPA00001281004800641
如上所述，通过使用以TEOS为原料的氧化硅层作为栅极绝缘层，使用微晶硅层作为半导体层，并使用具有在非晶结构中具有晶体区域的硅层作为缓冲层，可以制造电场效应迁移率高的薄膜晶体管。另外，如本示例所示，与比较例的薄膜晶体管相比较，通过设置在非晶结构中具有晶体区域的硅层作为缓冲层，可以降低截止电流。即，可以制造导通截止比高的薄膜晶体管。
接着，图37A及37B示出对在本示例中制造的薄膜晶体管进行的偏压温度(BT)测试的结果。
首先，测量薄膜晶体管的初始特性，然后对该薄膜晶体管进行BT试验，并检查特性的劣化。此时，通过以0.25V的增量增大栅极电压来进行测量。另外，测量时的温度为室温。在此，从BT试验后的阈值电压减去初始特性的阈值电压得到的值为ΔVth。
图37A及37B所示的测量结果的BT试验的压力条件是：衬底温度是85℃；漏极电压VD是0.1V；源极电压VS是0V；以及栅极电压VG是+30V。另外，作为测量对象的薄膜晶体管的沟道长度L的设计值为10μm，而将沟道宽度W的设计值为20μm。注意，在此沟道宽度W为栅电极的宽度。另外，半导体层115的宽度为22μm。另外，薄膜晶体管的栅极绝缘层的厚度为110nm的氮化硅层(介电常数7)和110nm的氧化硅层(介电常数4.1)之和。
图37A示出在本示例中制造的薄膜晶体管的ΔVth。图37B示出具有厚度为70nm的非晶硅层代替本示例的薄膜晶体管的半导体层及缓冲层的薄膜晶体管的ΔVth。根据BT测试结果，通过虚线表示在1万秒后的ΔVth值的近似直线。
如图37A所示，根据虚线所示的近似直线，可以预料到1000秒后的ΔVth是+0.43V，而10年后的ΔVth是+7.3V。另外，如图37B所示，根据虚线所示的近似曲线，可以预料到1000秒后的ΔVth是+2.3V，而10年后的ΔVth是+567V。
根据图37A及37B，可知与在沟道形成区中具有非晶硅层的倒交错薄膜晶体管相比，本示例所示的薄膜晶体管的阈值电压的移动小。因此，根据本示例，可以制造可靠性高的薄膜晶体管。
示例3
在本示例3中，描述根据示例6制造的薄膜晶体管的电特性。
首先，将参照图15A至16C描述薄膜晶体管的制造工序。
在衬底101上形成栅电极层103。
在此，使用厚度是0.7mm的玻璃衬底(康宁公司制造的EAGLE2000)作为衬底101。
与示例1同样地在衬底上形成厚度是150nm的钼层。接着，将抗蚀剂涂敷在钼层上，然后使用第一光掩模进行曝光和显影，来形成抗蚀剂掩模。
接着，与示例1同样地使用该抗蚀剂掩模对钼层进行蚀刻，来形成栅电极层103。然后，去除抗蚀剂掩模。
接着，在栅电极层103及衬底101上连续地形成栅极绝缘层107、半导体层109、缓冲层111及杂质半导体层113(参照图15A)。
在此，与示例2同样地层叠氮化硅层及氧化硅层作为栅极绝缘层107。
接着，在栅极绝缘层107上形成厚度是7nm的微晶硅层作为半导体层109。此时的沉积条件如下：源气体为流量10sccm的SiH4、流量1500sccm的H2及流量2000sccm的Ar；将处理室内的压力设定为280Pa；将衬底温度设定为280℃；将RF电源频率设定为13.56MHz；以及将RF电源的功率设定为50W；在此条件下进行等离子体放电。
接着，在半导体层109上形成厚度是175nm的在非晶结构中具有晶体区域的硅层作为缓冲层111。此时的沉积条件如下：源气体为流量30sccm的SiH4、流量1475sccm的H2及流量25sccm的1000ppmNH3(氢稀释)，将处理室内的压力设定为280Pa，将衬底温度设定为280℃，并且将RF电源的功率设定为50W；在此条件下进行等离子体放电。
接着，在与示例1同样的条件在缓冲层111上形成添加有磷的厚度是50nm的非晶硅层作为杂质半导体层113。
接着，将抗蚀剂涂敷在杂质半导体层113上，然后使用第二光掩模进行曝光和显影，来形成抗蚀剂掩模。接着，使用该抗蚀剂掩模对半导体层109、缓冲层111及杂质半导体层113进行蚀刻，来形成半导体层115、缓冲层117及杂质半导体层119(参照图15B)。在此，使用ICP蚀刻装置，并且蚀刻条件如下：ICP功率是1000W；偏压功率是80W；压力是1.51Pa；使用流量是100sccm的氯气作为蚀刻气体；以及蚀刻时间是78秒。然后，去除抗蚀剂掩模。
接着，如图15C所示，形成导电层121以覆盖栅极绝缘层107、半导体层115、缓冲层117及杂质半导体层119。在此，在示例1同样的条件下形成厚度是300nm的钼层。
接着，将抗蚀剂涂敷在导电层121上，使用第三光掩模进行曝光和显影，来形成抗蚀剂掩模。使用该抗蚀剂掩模对导电层121进行湿法蚀刻，来如图16A所示地形成布线层123、125。注意，在本示例中，布线层123、125的平面形状是线性的。
接着，使用抗蚀剂掩模对杂质半导体层119进行蚀刻，来形成源区及漏区129。注意，在该工序中，缓冲层117的表面的一部分也被蚀刻，从而获得缓冲层131(参照图16B)。在此，使用ICP蚀刻装置，并且蚀刻条件如下：ICP功率是1000W；偏压功率是50W；压力是1.5Pa；蚀刻气体是流量为100sccm的氯气；以及蚀刻时间是35秒。此时的缓冲层131的厚度为165nm。然后去除抗蚀剂掩模。
接着，用氟化碳等离子体辐照缓冲层131、源区及漏区129的表面，由此去除残留在缓冲层131中的杂质。在此，使用ICP蚀刻装置，并且蚀刻条件如下：源功率是1000W；偏压功率是0W；压力是0.67Pa；蚀刻气体是流量100sccm的氟化碳；以及蚀刻时间是30秒。
接着，用水等离子体辐照缓冲层131、源区及漏区129的表面。电源功率是1800W，压力是66.5Pa，以及等离子体在流量是300sccm的水蒸气气氛中产生，并且用该等离子体辐照这些表面180秒。然后，去除残留的抗蚀剂掩模。
接着，形成氮化硅层作为绝缘层133。在此，在与示例1同样的条件下形成厚度是300nm的氮化硅层。
接着，将抗蚀剂涂敷在绝缘层上，然后使用第四光掩模进行曝光和显影，来形成抗蚀剂掩模。使用该抗蚀剂掩模对绝缘层的一部分进行干法蚀刻，来使布线层125露出。并且，对绝缘层的一部分及栅极绝缘层107的一部分进行干法蚀刻，来使栅电极层103露出。在此，使用与示例1同样的蚀刻条件。然后去除抗蚀剂掩模。
通过上述工序制造了薄膜晶体管。
然后测量薄膜晶体管的电特性，且图38A及38B示出测量结果。注意，要制造的本示例的薄膜晶体管的沟道长度L为4μm，沟道宽度W为20μm。在实际上，沟道长度L是3.53μm，而沟道宽度W是20μm。在此，沟道宽度为栅电极的宽度。半导体层115的宽度是22μm。另外，在薄膜晶体管的栅极绝缘层的厚度为110nm的氮化硅层(介电常数7)及110nm的氧化硅层(介电常数4.1)之和的条件下计算场效应迁移率。使用实线表示漏极电压是1V及10V时的电流电压特性。在图38A中使用虚线表示漏极电压是1V时的场效应迁移率，而在图38B中使用虚线表示漏极电压是10V时的场效应迁移率。
表3示出以下项目的测量结果。注意，在此示出测量16个薄膜晶体管而获得的平均值。
·导通电流(Ion)(漏极电压：10V，栅极电压：15V)
·最小截止电流(Ioff min)(漏极电压：10V)
·截止电流(Ioff)(漏极电压：10V，栅极电压：(最小截止电流的栅极电压-10)V)
·导通/截止比
·阈值电压(Vth)(漏极电压：10V)
·最大场效应迁移率(μFE max)(漏极电压：1V)
·最大场效应迁移率(μFE max)(漏极电压：10V)
[表3]
Figure BPA00001281004800681
根据所述结果，通过相比于示例2增大缓冲层131的厚度，可以降低漏极电压是10V时的截止电流。另外，根据曲线图，可发现在阈值电压附近漏极电流迅速增大，从而薄膜晶体管的电特性的差异降低。
示例4
图39示出对包括氧化硅层、微晶硅层及在非晶结构中具有晶体区域的硅层的叠层结构进行离子铣削而获得的截面TEM图像。在玻璃衬底上形成厚度是100nm的氧化硅层401，在该氧化硅层401上形成厚度是5nm的微晶硅层402，在该氧化硅层402上形成厚度是145nm的缓冲层403，并且在该缓冲层403上形成厚度是100nm的非晶硅层404。注意，没观察到缓冲层403与非晶硅层404之间的界面。另外，在非晶硅层404上设置了保护层405。
在此，在与示例2所示的氧化硅层同样的条件下形成氧化硅层401。
在与示例1的微晶硅层同样的条件形成微晶硅层402。
缓冲层403的沉积条件如下：采用流量30sccm的SiH4、流量1475sccm的H2及流量25sccm的1000ppmNH3(氢稀释)作为源气体，将处理室内的压力设定为280Pa，将衬底温度设定为280℃，将RF电源频率设定为13.56MHz，并且将RF电源的功率设定为50W：在上述条件下进行等离子体放电。
非晶硅层404的沉积条件如下：采用流量280sccm的SiH4及流量300sccm的H2作为源气体，将处理室内的压力设定为170Pa，将衬底温度设定为280℃，将RF电源频率设定为13.56MHz，并且将RF电源的功率设定为60W；在上述条件下进行等离子体放电。
图40是图39中的区域406的放大图。
在图40中，在氧化硅层401上观察到短程有序的多个晶格条纹。
图41A示出图40中的氧化硅层401、微晶硅层402及缓冲层403的放大图。图41B是图41A中的*6周围的放大图，图41C是图41A中的*5周围的放大图，图41D是图41A中的*4周围的放大图，图41E是图41A中的*3周围的放大图，图41G是图41A中的*1及*2周围的放大图，并且图41H是图41A中的*9周围的放大图。另外，图41F示意性地示出图41E中的晶格条纹。根据图41E、41F、41G，在*1、*2、*3附近观察到具有短程有序的晶格条纹。另一方面，根据图41B、41C、41D及41H，在*4至*6、*9处没观察到晶格条纹，且形成了非晶结构。
由此，可知图41A中的*1、*2、*3所示的晶体区域设置在图41A中的*4至*6、*9所示的非晶结构中。
接着，图42是图39所示的缓冲层403中的*7附近部分的放大图。根据图42，可知在*7处未观察到晶格条纹，并且形成了非晶结构。
示例5
在本示例中，描述了根据实施例6制造的薄膜晶体管的电特性。
首先，将参照图15A至16C描述薄膜晶体管的制造工序。
在衬底101上形成栅电极层103。
在此，使用厚度是0.7mm的玻璃衬底(由康宁公司制造的EAGLE2000)作为衬底101。
与示例1同样地在衬底上形成厚度是150nm的钼层。接着，将抗蚀剂涂敷在钼层上，使用第一光掩模对该抗蚀剂进行曝光和显影，来形成抗蚀剂掩模。
接着，与示例1同样地使用该抗蚀剂掩模对钼层进行蚀刻，来形成栅电极层103。然后，去除抗蚀剂掩模。
接着，在栅电极层103及衬底101上连续地形成栅极绝缘层107、半导体层109、缓冲层111及杂质半导体层113(参照图15A)。
在此，与示例2同样地层叠氮化硅层及氧化硅层作为栅极绝缘层107。
接着，在与示例3同样的条件下在栅极绝缘层107上形成厚度是50nm的微晶硅层作为半导体层109。
接着，在半导体层109上形成厚度是175nm的在非晶结构中具有晶体区域的硅层作为缓冲层111。此时的沉积条件如下：源气体为流量40sccm的SiH4、流量1475sccm的H2及流量25sccm的1000ppmNH3(氢稀释)，将处理室内的压力设定为280Pa，将衬底温度设定为280℃，并且将RF电源的电力设定为100W；在以上条件下进行等离子体放电。
接着，以与示例1同样的条件在缓冲层111上形成添加有磷的厚度是50nm的非晶硅层作为杂质半导体层113。
接着，将抗蚀剂涂敷在杂质半导体层113上，使用第二光掩模进行曝光和显影，来形成抗蚀剂掩模。接着，使用该抗蚀剂掩模对半导体层109、缓冲层111及杂质半导体层113进行蚀刻，来形成半导体层115、缓冲层117及杂质半导体层119(参照图15B)。在此，使用ICP蚀刻装置，并且蚀刻条件如下：ICP功率是1000W；偏压功率是80W；压力是1.51Pa；以及蚀刻气体是流量为100sccm的氯气。然后，去除抗蚀剂掩模。
接着，如图15C所示，形成导电层121以覆盖栅极绝缘层107、半导体层115、缓冲层117及杂质半导体层119。在此，在使用流量20sccm的氩离子对钛靶子进行溅射来形成厚度是50nm的钛层之后，使用流量50sccm的氩离子对铝靶子进行溅射来形成厚度是200nm的铝层，然后使用流量20sccm的氩离子对钛靶子进行溅射来形成厚度是50nm的钛层。
接着，将抗蚀剂涂敷在导电层121上，使用第三光掩模进行曝光和显影，来形成抗蚀剂掩模。使用该抗蚀剂掩模对导电层121及杂质半导体层119进行干法蚀刻，来形成布线层123、125以及源区和漏区129。在该工序中，缓冲层117的表面的一部分也被蚀刻，从而获得缓冲层131(参照图16B)。注意，在本示例中，布线层123、125中的每一个的平面形状是线性的。在此，使用ICP蚀刻装置，并且蚀刻条件如下：ICP功率是450W；偏压功率是100W；压力是1.9Pa；以及蚀刻气体包括流量60sccm的氯化硼及流量20sccm的氯气。此时的半导体层115和缓冲层131的总厚度为205nm。然后去除抗蚀剂掩模。
接着，用氟化碳等离子体辐照缓冲层131、源区及漏区129的表面，由此去除残留在缓冲层131中的杂质。在此，使用ICP蚀刻装置，并且蚀刻条件如下：源功率是1000W；偏压功率是0W；压力是0.67Pa；蚀刻气体是流量100sccm的氟化碳；以及蚀刻时间是30秒。
接着，形成氮化硅层作为绝缘层133。在此，在与示例1同样的条件下形成厚度是300nm的氮化硅层。
接着，将抗蚀剂涂敷在绝缘层上，然后使用第四光掩模进行曝光和显影，来形成抗蚀剂掩模。使用该抗蚀剂掩模对绝缘层的一部分进行干法蚀刻，来使布线层125露出。并且，对绝缘层的一部分及栅极绝缘层107的一部分进行干法蚀刻，来使栅电极层103露出。在此，使用与示例1同样的蚀刻条件。然后去除抗蚀剂掩模。
通过上述工序制造薄膜晶体管。
然后，测量薄膜晶体管的电特性，且图45A及45B示出测量结果。通过以0.25V的增量增大栅极电压来执行测量。另外，进行测量时的温度为室温。注意，所制造的本示例的薄膜晶体管的沟道长度L为4μm，而沟道宽度W为20μm。沟道宽度为栅电极的宽度。半导体层115的宽度是22μm。另外，在薄膜晶体管的栅极绝缘层的厚度为110nm的氮化硅层(介电常数7)和110nm的氧化硅层(介电常数4.1)之和的条件下计算场效应迁移率。使用实线表示漏极电压是1V及10V时的电流电压特性。在图45A中使用虚线表示漏极电压是1V时的场效应迁移率，而在图45B中使用虚线表示漏极电压是10V时的场效应迁移率。
表4表示以下项目的测量结果。注意，在此示出测量16个薄膜晶体管而获得的平均值。
·导通电流(Ion)(漏极电压：10V，栅极电压：15V)
·最小截止电流(Ioff min)(漏极电压：10V)
·截止电流(Ioff)(漏极电压：10V，栅极电压：(最小截止电流的栅极电压-10)V)
·导通/截止比
·阈值电压(Vth)(漏极电压：10V)
·最大场效应迁移率(μFE max)(漏极电压：1V)
·最大场效应迁移率(μFE max)(漏极电压：10V)
[表4]
Figure BPA00001281004800721
如上所述，通过相比于示例3增大半导体层115的厚度，载流子的传输量增加，而可以使导通电流及场效应迁移率增大。另外，由于相比于示例3半导体层115的厚度增大，导通电流增大而截止电流没有增大，所以通过使用在非晶结构中具有晶体区域的硅层作为缓冲层可以降低截止电流。另外，通过使用钛层作为与杂质半导体层接触的布线，与布线是钼层的示例2及示例3相比其接触电阻降低，所以可以使导通电流及场效应迁移率增大。
示例6
在本示例6中，将描述缓冲层与薄膜晶体管的截止电流之间的关系。在本示例中，将使用氨气作为缓冲层的源气体的薄膜晶体管和未使用氨气作为缓冲层的源气体的薄膜晶体管作比较。
首先，将参照图15A至16C表示薄膜晶体管的制造工序。注意，样品1及样品2的缓冲层的沉积条件不同，但是其它条件都相同。
在衬底101上形成栅电极层103。
与示例1同样地在衬底上形成厚度是150nm的钼层。接着，将抗蚀剂涂敷在钼层上，使用第一光掩模进行曝光并显影，来形成抗蚀剂掩模。
接着，与示例1同样地使用该抗蚀剂掩模对钼层进行蚀刻，来形成栅电极层103。然后，去除抗蚀剂掩模。
接着，在栅电极层103及衬底101上连续地形成栅极绝缘层107、半导体层109、缓冲层111及杂质半导体层113(参照图15A)。
在此，与示例2同样地层叠氮化硅层及氧化硅层作为栅极绝缘层107。
接着，在与示例3同样的条件下在栅极绝缘层107上形成厚度是10nm的微晶硅层作为半导体层109。
接着，在半导体层109上形成厚度是175nm的缓冲层作为缓冲层111。
在样品1中，使用包含氨气的源气体形成缓冲层。此时的沉积条件如下：源气体为流量40sccm的SiH4、流量1475sccm的H2、流量25sccm的1000ppmNH3(氢稀释)及流量2000sccm的Ar，将处理室内的压力设定为280Pa，将衬底温度设定为280℃，并且将RF电源的功率设定为100W；在该条件下进行等离子体放电。
在样品2中，使用不包含氨气的源气体形成缓冲层。此时的沉积条件如下：源气体为流量40sccm的SiH4、流量1500sccm的H2及流量是2000sccm的Ar，将处理室内的压力设定为280Pa，将衬底温度设定为280℃，并且将RF电源的功率设定为100W；在该条件下进行等离子体放电。即，在该条件下，从样品1的源气体中省去了氨气。
接着，以与示例1同样的条件在缓冲层111上形成添加有磷的厚度是50nm的非晶硅层作为杂质半导体层113。
接着，将抗蚀剂涂敷在杂质半导体层113上，然后使用第二光掩模进行曝光和显影，来形成抗蚀剂掩模。接着，使用该抗蚀剂掩模对半导体层109、缓冲层111及杂质半导体层113进行蚀刻，而形成半导体层115、缓冲层117及杂质半导体层119(参照图15B)。在此，使用与示例5同样的条件。然后，去除抗蚀剂掩模。
接着，如图15C所示，形成导电层121以覆盖栅极绝缘层107、半导体层115、缓冲层117及杂质半导体层119。在此，在与示例1同样的条件形成厚度是300nm的钼层。
接着，将抗蚀剂涂敷在导电层121上，然后使用第三光掩模进行曝光和显影，来形成抗蚀剂掩模。如图16A所示，使用该抗蚀剂掩模对导电层121进行湿法蚀刻，来形成布线层123、125。注意，在本示例中，布线层123、125的平面形状均是线性的。
接着，使用抗蚀剂掩模对杂质半导体层119进行蚀刻，来形成源区及漏区129。注意，在该工序中，缓冲层117的表面的一部分也被蚀刻而成为缓冲层131(参照图16B)。在此，使用与示例1同样的蚀刻条件。此时的缓冲层131的厚度为155nm。然后去除抗蚀剂掩模。
接着，用氟化碳等离子体辐照缓冲层131、源区及漏区129的表面，并去除残留在缓冲层131中的杂质。在此，在与示例5同样的条件下去除残留在缓冲层中的杂质。然后，对布线层123、125及缓冲层131的表面进行清洗。
接着，用水等离子体辐照缓冲层131、源区及漏区129的表面。在此，使用与示例2同样的条件。
接着，形成氮化硅层作为绝缘层133(参照图16C)。在此，在与示例1同样的条件形成厚度是300nm的氮化硅层。
接着，将抗蚀剂涂敷在绝缘层上，然后使用第四光掩模进行曝光和显影，来形成抗蚀剂掩模。使用该抗蚀剂掩模对绝缘层的一部分进行干法蚀刻，来使布线层125露出。另外，对绝缘层的一部分和栅极绝缘层107的一部分进行干法蚀刻，来使栅电极层103露出。在此，使用与示例1同样的蚀刻条件。然后，去除抗蚀剂掩模。
通过上述工序制造样品1及样品2的薄膜晶体管。
然后测量薄膜晶体管的电特性，且图47示出测量结果。此时，通过以0.25V增量增大栅极电压来执行测量。另外，进行测量时的温度为室温。注意，所制造的本示例的样品1和样品2的薄膜晶体管的沟道长度L为4μm，而沟道宽度W为20μm。在此，沟道宽度为栅电极的宽度。半导体层115的宽度是22μm。横轴表示漏极电压，纵轴表示漏极电流，并且在栅极电压设定为-5V、-10V、-15V的情况下，测量漏极电压是1V至30V时的漏极电流(在此为截止电流)。
在图47中，实线471表示栅极电压是-5V时的样品1的薄膜晶体管的截止电流，实线473表示栅极电压是-10V时的样品1的薄膜晶体管的截止电流，并且实线475表示栅极电压是-15V时的样品1的薄膜晶体管的截止电流。另外，虚线477表示栅极电压是-5V时的样品2的薄膜晶体管的截止电流，虚线479表示栅极电压是-10V时的样品2的薄膜晶体管的截止电流，并且虚线481表示栅极电压是-15V时的样品2的薄膜晶体管的截止电流。
根据图47，当在相同栅极电压下将样品1的截止电流与样品2的截止电流比较时，发现样品1中的截止电流更低。即，当使用利用氨气作为源气体形成的包含氮的在非晶结构中具有晶体区域的硅层被用作缓冲层时，截止电流降低。这是因为通过使用氨气作为缓冲层的源气体，可使缓冲层中的缺陷减少。
示例7
在示例7中，将描述当在实施例1所描述的模拟中用NH基对晶粒界面中的Si的悬空键进行交联时的LUMO态。
图5及图6分别表示使用O原子对Si的晶粒界面处的悬空键进行交联的模型(模型1)和使用NH基对Si的晶粒界面处的悬空键进行交联的模型(模型2)中的LUMO(最低未占据分子轨道)态。在此，LUMO是处于激发状态的电子进入的最低能量的分子轨道，其与能带理论中的导带(CB)下缘的轨道相对应。因此，LUMO可以解释为有助于载流子传输的电子的波函数，和确定载流子迁移率的轨道。
接着，调查模型1及模型2中的LUMO来自哪个原子和原子的哪个轨道。LUMO的波函数可以表示为膜中包括的原子的原子轨道的线性组合(就是，纯量倍数的和)。
注意，根据线性组合中的轨道各自的系数的绝对值的平方可获得Si原子轨道、H原子轨道、O原子轨道及N原子轨道中的每一个的存在概率，并且符号表示各原子轨道彼此具有键合性(相同符号)还是具有反键合性(不同符号)。
接着，图43A表示在模型1的晶粒界面附近构成LUMO的主要原子轨道的示意图，而图43B表示在模型2的晶粒界面附近构成LUMO的主要原子轨道的示意图。在此，阴影线不同的区域具有相反符号的波函数。在此，示出了Si原子的s轨道452和456、Si原子的p轨道451、453、455和457，O原子的2s轨道454、N原子的2s轨道458、H原子的1s轨道459。
如图43A所示，在使用O原子对Si的晶粒界面处的悬空键进行交联的情况下，当O原子的2s轨道454聚集时，O原子的2s轨道454的位相与晶粒界面两侧的Si原子的sp3轨道(3s轨道452+3p轨道453和3s轨道456+3p轨道455)的位相不同。换言之，O原子的2s轨道454有助于原子之间的键合，但是因为其波函数的扩展窄，所以O原子的2s轨道454不能够连接电子云。因此，可以认为O原子的2s轨道454无助于提高导电率。
另一方面，如图43B所示那样，在使用NH基对Si的晶粒界面的悬空键进行交联的情况下，当N原子的2s轨道458聚集时，N原子的2s轨道458的位相与晶粒界面两侧的Si原子的sp3轨道(3s轨道452+3p轨道453和3s轨道456+3p轨道455)的位相不同。换言之，N原子的2s轨道458不能够连接电子云。但是，通过将N原子的2s轨道458与H原子的1s轨道459混合，相同符号的区域，即Si原子的sp3轨道(3s轨道452+3p轨道453)、H原子的1s轨道459及Si的sp3轨道(3s轨道456+3p轨道455)成为键合性轨道，由此电子云能够彼此连接。从而，可以认为导电率提高。
以上的结果可以如下地解释。即，因为LUMO处于激发状态(能量高)，所以一般而言，LUMO具有如图44A所示的原子轨道的反键合性轨道。在如图43A的模型1所示的使用O原子在Si的晶粒界面处的交联，或者如图43B的模型2所示的使用NH基在Si的晶粒界面处的交联中，O原子及N原子的2s轨道454、458与Si原子的sp3轨道(3s轨道452+3p轨道453和3s轨道456+3p轨道455)具有反键合性(位相相反)。反键合性轨道是指在电子云之间形成接合。因此，在图43A的模型1所示的使用O原子在Si的晶粒界面处进行交联的情况下，电子云彼此不连接。同时，在如图43B的模型2所示的使用NH基在Si的晶粒界面处进行交联的情况下，虽然N原子的2s轨道458和Si的sp3轨道(3s轨道452+3p轨道453和3s轨道456+3p轨道455)形成反键合性轨道，但是因为存在有H原子，所以H原子的1s轨道459和Si的sp3轨道(3s轨道452+3p轨道453和3s轨道456+3p轨道455)可如图44B所示形成键合性轨道。换言之，因为在NH基中存在有H原子，所以电子云可相互连接。
注意，虽然CH2基具有H，但是因为CH2基中的C原子或H原子的原子轨道键合的分子轨道是具有更高能量的分子轨道，所以该分子轨道不包括在构成LUMO(最低未占据分子轨道)的原子轨道中。因此，可以认为即使通过使用CH2基在Si的晶粒界面处进行交联，电子云也不相互连接。
如上所述，在使用NH基交联悬空键的Si的晶粒界面的LUMO中，晶粒界面两端的Si原子的sp3轨道与N原子的2s轨道具有相反位相，但是其与H原子的1s轨道具有相同位相。因此，H原子的1s轨道起电子云之间的桥梁的作用。其结果是，电子云相互连接，从而形成载流子的通路。另外，可以预料到：为了连接Si的晶粒界面处的电子云，需要交联基中的原子轨道具有形成LUMO的原子(例如，O交联中的O原子、或NH基中的N原子和H原子)并具有与Si的sp3轨道相同位相的原子(例如，NH基中的H原子)。
本申请分别基于2008年6月27日、2009年2月27日和2009年5月28日向日本专利局提交的日本专利申请序列号2008-169286、2009-046433和2009-129313，上述申请的全部内容通过引用包括在本说明书中。

Claims (30)

1.一种薄膜晶体管，包括：
衬底上的栅电极；
所述栅电极上的栅极绝缘层；
与所述栅极绝缘层接触并包括第一区域和第二区域的半导体层，所述第一区域比所述第二区域靠近所述栅极绝缘层；以及
形成源区及漏区的杂质半导体层，所述杂质半导体层与所述半导体层的所述第二区域的一部分接触，
其中微晶半导体形成在所述半导体层的所述第一区域中，
晶体区域分散地存在于所述半导体层的所述第二区域中的非晶结构中，以及
其中，所述半导体层的所述第二区域中的氮浓度通过二次离子质谱分析法测定时为1×1020cm-3至1×1021cm-3。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述晶体区域是具有大于或等于1nm且小于或等于10nm的直径的晶粒。
3.根据权利要求1所述的薄膜晶体管，其特征在于，所述晶体区域是锥形或金字塔形晶体区域。
4.根据权利要求1所述的薄膜晶体管，其特征在于，所述晶体区域包括锥形或金字塔形的晶体区域和具有大于或等于1nm且小于或等于10nm的直径的晶粒。
5.根据权利要求3所述的薄膜晶体管，其特征在于，所述锥形或金字塔形的晶体区域是从所述半导体层的下表面一侧向所述半导体层的上表面一侧放射状地生长的倒锥形或金字塔形的晶体区域。
6.根据权利要求3所述的薄膜晶体管，其特征在于，所述锥形或金字塔形的晶体区域是从所述半导体层的下表面一侧向所述半导体层的上表面一侧宽度变窄的锥形或金字塔形的晶体区域。
7.根据权利要求4所述的薄膜晶体管，其特征在于，所述锥形或金字塔形的晶体区域是从所述半导体层的下表面一侧向所述半导体层的上表面一侧放射状地生长的倒锥形或金字塔形的晶体区域。
8.根据权利要求4所述的薄膜晶体管，其特征在于，所述锥形或金字塔形的晶体区域是从所述半导体层的下表面一侧向所述半导体层的上表面一侧宽度变窄的锥形或金字塔形的晶体区域。
9.根据权利要求1所述的薄膜晶体管，其特征在于，所述衬底具有绝缘表面。
10.根据权利要求1所述的薄膜晶体管，其特征在于，所述半导体层包含NH基或NH2基。
11.一种薄膜晶体管，包括：
衬底上的栅电极；
所述栅电极上的栅极绝缘层；
与所述栅极绝缘层接触的第一半导体层；
层叠在所述第一半导体层上的第二半导体层；以及
形成源区及漏区的杂质半导体层，所述杂质半导体层与所述第二半导体层的一部分接触，
其中所述第二半导体层在非晶结构中包括晶体区域，以及
其中，所述第二半导体层中的氮浓度通过二次离子质谱分析法测定时为1×1020cm-3至1×1021cm-3。
12.根据权利要求11所述的薄膜晶体管，其特征在于，所述晶体区域是具有大于或等于1nm且小于或等于10nm的直径的晶粒。
13.根据权利要求11所述的薄膜晶体管，其特征在于，所述晶体区域具有锥形或金字塔形的形状。
14.根据权利要求11所述的薄膜晶体管，其特征在于，所述晶体区域包括锥形或金字塔形的晶体区域和具有大于或等于1nm且小于或等于10nm的直径的晶粒。
15.根据权利要求14所述的薄膜晶体管，其特征在于，所述锥形或金字塔形的晶体区域是在所述第二半导体层的沉积方向上从所述第一半导体层和所述第二半导体层之间的界面放射状地生长的倒锥形或金字塔形的晶体区域。
16.根据权利要求14所述的薄膜晶体管，其特征在于，所述锥形或金字塔形的晶体区域是与所述第一半导体层接触并从所述第一半导体层向所述源区及漏区宽度变窄的锥形或金字塔形的晶体区域。
17.根据权利要求15所述的薄膜晶体管，其特征在于，所述锥形或金字塔形的晶体区域是在所述第二半导体层的沉积方向上从所述第一半导体层和所述第二半导体层之间的界面放射状地生长的倒锥形或金字塔形的晶体区域。
18.根据权利要求15所述的薄膜晶体管，其特征在于，所述锥形或金字塔形的晶体区域是与所述第一半导体层接触并从所述第一半导体层向所述源区及漏区宽度变窄的锥形或金字塔形的晶体区域。
19.根据权利要求11所述的薄膜晶体管，其特征在于，所述衬底具有绝缘表面。
20.根据权利要求11所述的薄膜晶体管，其特征在于，所述第二半导体层包含NH基或NH2基。
21.根据权利要求11所述的薄膜晶体管，其特征在于，所述第一半导体层包括分散的微晶半导体或网状微晶半导体。
22.一种薄膜晶体管，包括：
衬底上的栅电极；
所述栅电极上的栅极绝缘层；
与所述栅极绝缘层接触的半导体层；以及
形成源区及漏区的杂质半导体层，所述杂质半导体层与所述半导体层的一部分接触，
其中所述半导体层在非晶结构中包括晶体区域，以及
其中，所述半导体层中的氮浓度通过二次离子质谱分析法测定时为1×1020cm-3至1×1021cm-3。
23.根据权利要求22所述的薄膜晶体管，其特征在于，所述晶体区域是在所述半导体层的沉积方向上从所述栅极绝缘层和所述半导体层之间的界面放射状地生长的倒锥形或金字塔形的晶体区域。
24.根据权利要求22所述的薄膜晶体管，其特征在于，所述晶体区域是具有大于或等于1nm且小于或等于10nm的直径的晶粒。
25.根据权利要求22所述的薄膜晶体管，其特征在于，所述晶体区域包括在所述半导体层的沉积方向上从所述栅极绝缘层和所述半导体层之间的界面放射状地生长的倒锥形或金字塔形的晶体区域和具有大于或等于1nm且小于或等于10nm的直径的晶粒。
26.根据权利要求22所述的薄膜晶体管，其特征在于，所述衬底具有绝缘表面。
27.根据权利要求22所述的薄膜晶体管，其特征在于，所述半导体层包含NH基或NH2基。
28.根据权利要求22所述的薄膜晶体管，其特征在于，非晶结构形成在所述晶体区域上。
29.根据权利要求22所述的薄膜晶体管，其特征在于，多个倒锥形或金字塔形的晶体区域层叠在所述晶体区域中。
30.根据权利要求22所述的薄膜晶体管，其特征在于，所述晶体区域具有每个角都不是90°的四边形的形状。
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