CN101521233B - 薄膜晶体管及显示装置 - Google Patents

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Abstract

本发明提供一种薄膜晶体管及显示装置。改善涉及薄膜晶体管的导通电流及截止电流的问题。该薄膜晶体管包括：添加有赋予一导电型的杂质元素的一对杂质半导体层，该一对杂质半导体层相离地设置；导电层，该导电层在上述栅极绝缘层上重叠于上述栅电极及上述添加有赋予一导电型的杂质元素的一对杂质半导体层的一方；以及非晶半导体层，该非晶半导体层从上述导电层上延伸到上述栅极绝缘层上，与添加有赋予一导电型的杂质元素的一对杂质半导体层双方接触，并且连续设置在该添加有赋予一导电型的杂质元素的一对杂质半导体层之间。

Description

薄膜晶体管及显示装置
技术领域
本发明涉及一种薄膜晶体管以及使用该薄膜晶体管工作的显示装置。
背景技术
作为场效应晶体管的一种，已知有将沟道区域形成于在具有绝缘表面的衬底上形成的半导体层中的薄膜晶体管。已公开有使用非晶硅、微晶硅及多晶硅作为用于薄膜晶体管的半导体层的技术(参照专利文件1至5)。薄膜晶体管的典型应用例是液晶电视装置，薄膜晶体管作为构成显示屏幕的各像素的开关晶体管而实现实用化。
专利文件1：日本专利特开2001-053283号公报
专利文件2：日本专利特开平5-129608号公报
专利文件3：日本专利特开2005-049832号公报
专利文件4：日本专利特开平7-131030号公报
专利文件5：日本专利特开2005-191546号公报
发明内容
在非晶硅层中形成沟道的薄膜晶体管的问题在于，只能获得0.4cm2/V·sec至0.8cm2/V·sec左右的场效应迁移率，其导通电流低。另一方面，在微晶硅层中形成沟道的薄膜晶体管与使用非晶硅的薄膜晶体管相比，其问题在于，虽然场效应迁移率提高了，但是截止电流也变高，从而不能获得充分的开关特性。
多晶硅层成为沟道形成区域的薄膜晶体管具有如下特性：其场效应迁移率格外高于上述两种薄膜晶体管的场效应迁移率，能够获得高导通电流。根据上述特性，该薄膜晶体管除了构成设置于像素中的开关用薄膜晶体管之外，还可以构成被要求高速工作的驱动器电路。
然而，与由非晶硅层形成薄膜晶体管的情况相比，多晶硅层成为沟道形成区域的薄膜晶体管需要半导体层的晶化工序，从而带来制造成本增大的问题。例如制造多晶硅层所需的激光退火技术存在以下问题，即因激光束的照射面积小，而不能高效地生产大屏幕液晶面板。
顺便提及，用于制造显示面板的玻璃衬底正逐年大型化，即第3代(550mm×650mm)、第3.5代(600mm×720mm或620mm×750mm)、第4代(680mm×880mm或730mm×920mm)、第5代(1100mm×1300mm)、第6代(1500mm×1850mm)、第7代(1870mm×2200mm)、第8代(2200mm×2400mm)，预计今后将向第9代(2400mm×2800mm、2450mm×3050mm)、第10代(2950mm×3400mm)的大面积化发展。玻璃衬底的大型化是基于成本最小设计的思想。
与此相反，能够在大面积母玻璃衬底如第10代(2950mm×3400mm)上高生产性地制造能高速工作的薄膜晶体管的技术尚未确立，这成为产业界的问题。
发明内容
因此，本发明的一个课题在于解决涉及薄膜晶体管的导通电流及截止电流的上述问题。另一课题是提供一种能够高速工作的薄膜晶体管。
本发明之一的薄膜晶体管包括添加有赋予一导电型的杂质元素的一对杂质半导体层，该一对杂质半导体层以隔着栅极绝缘层并至少一部分与栅电极重叠的方式彼此分离地设置，并形成源区及漏区。该薄膜晶体管还包括：导电层，该导电层在栅极绝缘层上重叠于栅电极及添加有赋予一导电型的杂质元素的一对杂质半导体层的一方；以及非晶半导体层，该非晶半导体层从该导电层延伸到栅极绝缘层上，与添加有赋予一导电型的杂质元素的一对杂质半导体层双方接触，并且连续设置在该添加有赋予一导电型的杂质元素的一对杂质半导体层之间。还可以设置重叠于导电层的缓冲层。
本发明之一的薄膜晶体管包括：覆盖栅电极的栅极绝缘层；设置于栅极绝缘层上的非晶半导体层；以及添加有赋予一导电型的杂质元素的一对杂质半导体层，这一对杂质半导体层彼此分离地设置在上述非晶半导体层上并形成源区及漏区。该薄膜晶体管包括导电层，该导电层设置于栅极绝缘层和非晶半导体层之间，重叠于添加有赋予一导电型的杂质元素的一对杂质半导体层的一方，并且在上述源区和上述漏区之间延伸。还包括与上述导电层及非晶半导体层接触、且重叠于导电层的缓冲层。
本发明之一的薄膜晶体管包括：隔着栅极绝缘层重叠于栅电极的导电层；覆盖导电层的侧面的非晶半导体层；以及添加有赋予的一导电型的杂质元素的一对杂质半导体层，这一对杂质半导体层设置在非晶半导体层上并形成源区及漏区。添加有赋予一导电型的杂质元素的一对杂质半导体层的一方的至少一部分重叠于导电层，添加有赋予一导电型的杂质元素的一对杂质半导体层的一方设置在导电层的外侧。
薄膜晶体管利用施加到栅电极的电压控制流过源区及漏区之间的载流子(电子或空穴)，流过源区和漏区之间的载流子流过设置为重叠于栅电极的导电层、和从该导电层上向沟道长度方向延伸设置的非晶半导体层。
然而，导电层并没有在薄膜晶体管的沟道长度方向上的整个区域延伸，而是设置为使其不重叠于一对杂质半导体层的一方，这一对杂质半导体层添加有赋予一导电型的杂质元素，并形成形成源区及漏区。就是说，该薄膜晶体管采用如下结构：在源区及漏区之间的沟道长度方向的一定距离中，流过沟道之间的载流子流过非晶半导体层。
导电层的电导率为0.1S/cm至1.8S/cm，非晶半导体层的电导率低于导电层的电导率。微晶半导体层的施主浓度为1×1018atoms/cm3以上且2×1020atoms/cm3以下。导电层至少是向薄膜晶体管的沟道长度方向延伸，并且具有上述电导率，从而起到产生高导通电流的作用。另一方面，设置在沟道之间并形成所谓补偿区域的非晶半导体层起到减小截止电流的作用。
所谓杂质半导体，是指参与导电的载流子大多数是从所添加的杂质供应的半导体。杂质是能够提供电子作为载流子而成为施主的元素，或者是能够提供空穴作为载流子而成为受主的元素，典型地说，以元素周期表第15族元素为施主，以元素周期表第13族元素为受主。
所谓微晶半导体，是指例如结晶粒径为2nm以上且200nm以下、优选为10nm以上且80nm以下、更优选为20nm以上且50nm以下，并且电导率大约为10-7S/cm至10-4S/cm，但通过价电子控制可以将其提高到101S/cm的半导体。但是，微晶半导体的概念并不固定于上述结晶粒径、电导率的数值，只要是具有同等物性值的材料，就可以替换成其他半导体材料。所谓非晶半导体，是指不具有晶体结构(原子的排列没有长程有序)的半导体。注意，非晶硅还包括含有氢的非晶硅。
所谓“导通电流”，是指在将适当的栅极电压施加到栅电极以使电流流过沟道形成区域时(就是，薄膜晶体管处于导通状态时)流过沟道形成区域的电流。所谓“截止电流”，是指当栅极电压低于薄膜晶体管的阈值电压时(就是，薄膜晶体管处于截止状态时)流过源极和漏极之间的电流。
使导电层不在薄膜晶体管的沟道长度方向上的整个区域延伸，而是设置为使其不重叠于一对杂质半导体层的一方，这一对杂质半导体层添加有赋予一导电型的杂质元素并形成源区及漏区，并且在源区及漏区之间的沟道长度方向的一定距离上，使流过沟道之间的载流子流过非晶半导体层，通过采用这样的结构，可以获得高导通电流且减小截止电流。
另外，通过提高导电层的施主浓度，还可以提高场效应迁移率，并能够实现高速工作。
附图说明
图1是说明本实施方式的薄膜晶体管的截面图。
图2是说明本实施方式的薄膜晶体管的截面图。
图3是说明本实施方式的薄膜晶体管的截面图。
图4是说明本实施方式的薄膜晶体管的截面图。
图5是说明本实施方式的薄膜晶体管的制造工序的截面图。
图6是说明本实施方式的薄膜晶体管的截面图及俯视图。
图7是说明本实施方式的薄膜晶体管的制造工序的截面图。
图8是说明本实施方式的薄膜晶体管的制造工序的截面图。
图9是说明可适用于本实施方式的多级灰度掩模的图。
图10是说明本实施方式的薄膜晶体管的制造工序的俯视图。
图11是说明本实施方式的薄膜晶体管的制造工序的截面图。
图12是说明本实施方式的薄膜晶体管的制造工序的俯视图。
图13是说明本实施方式的元件衬底的平面图。
图14是说明本实施方式的元件衬底的端子部及像素部的截面图。
图15是说明本实施方式的显示面板的立体图。
图16是说明使用本实施方式的显示装置的电子设备的立体图。
图17是说明使用本实施方式的显示装置的电子设备的图。
图18是说明使用本实施方式的显示装置的电子设备的立体图。
图19是表示通过实施例1获得的薄膜晶体管的电特性的图。
图20是表示在器件模拟中使用的器件结构的图。
图21是表示通过器件模拟获得的薄膜晶体管的电特性的图。
图22是表示通过器件模拟获得的带隙图。
图23是表示通过器件模拟获得的带隙图。
图24是表示通过器件模拟获得的带隙图。
图25是表示通过器件模拟获得的带隙图。
图26是表示通过器件模拟获得的薄膜晶体管的电特性的图。
图27是表示通过器件模拟获得的薄膜晶体管的电特性的图。
图28是表示通过器件模拟获得的薄膜晶体管的导通电流的图。
图29是表示通过器件模拟获得的薄膜晶体管的导通电流的图。
图30是表示通过器件模拟获得的薄膜晶体管的场效应迁移率的图。
图31是表示通过器件模拟获得的薄膜晶体管的场效应迁移率的图。
图32是说明本实施方式的薄膜晶体管的截面图。
图33是说明本实施方式的薄膜晶体管的截面图。
具体实施方式
下面，关于发明的实施方式，参照附图作以下说明。但是，所公开的发明不局限于以下说明，只要是所属技术领域的技术人员，就可以很容易地理解一个事实，就是其方式和详细内容可以不脱离本发明的宗旨及其范围地进行种种变更。因而，所公开的发明不应该被解释为仅限定在以下实施方式所记载的内容中。在以下公开的发明结构中，在不同附图中共同使用相同标号来表示相同部分。
另外，在下面的实施方式中，表示栅电极05为栅极布线的一部分的方式。因此，有时将栅电极05表示为栅极布线05。另外，与此相同，有时将布线63表示为源极布线63或源电极63。
实施方式1
在此，参照图1说明一种薄膜晶体管的结构，其截止电流比沟道形成区域中具有微晶半导体层的薄膜晶体管的低，并且与沟道形成区域中具有非晶半导体层的薄膜晶体管相比，能够进行高速工作，且导通电流高。
图1A所示的薄膜晶体管中，在衬底01上形成栅电极05，在栅电极05上形成栅极绝缘层09a、09b，在栅极绝缘层09b上形成导电层51，在导电层51上形成缓冲层53。该缓冲层53设置为大致重叠于导电层51。另外，形成覆盖导电层51及缓冲层53的侧面与上表面的非晶半导体层55。在非晶半导体层55上形成一对杂质半导体层59、61(第一杂质半导体层59及第二杂质半导体层61)，这一对杂质半导体层59、61中添加有赋予形成源区和漏区的一导电型的杂质元素，在添加有赋予一导电型的杂质元素的一对杂质半导体层59、61上形成布线63、65。另外，添加有赋予一导电型的杂质元素的一对杂质半导体层59、61的一方61不重叠于缓冲层53。另外，添加有赋予一导电型的杂质元素的一对杂质半导体层59、61的另一方59的一个端部重叠于缓冲层53。
导电层51由电导率为0.1Scm-1至1.8Scm-1的导电层形成。作为导电层51，有满足上述电导率的金属层、金属氮化物层、金属碳化物层、金属硼化物层、金属硅化物层、添加有用作施主的杂质元素的半导体层等。
作为金属层，可以适当地使用典型的铝、铜、钛、钕、钪、钼、钽、钨、钴、镍、银、金、铂、锡、铱等金属层或由这些多种金属形成的金属合金层。另外，还可以由上述金属层或金属合金层的单层或叠层形成。
作为金属氮化物层，可以使用氮化钛层、氮化锆层、氮化铪层、氮化钽层、氮化钒层、氮化铌层、氮化铬层、氮化镧层、氮化钇层等。另外，还可以由上述金属氮化物层的单层或叠层形成。
作为金属碳化物层，可以使用碳化钛层、碳化铪层、碳化铌层、碳化钽层、碳化钒层、碳化锆层、碳化铬层、碳化钴层、碳化钼层、碳化钨层等。另外，还可以由上述金属碳化物层的单层或叠层形成。
作为金属硼化物层，可以使用硼化钛层。
作为金属硅化物层，可以使用硅化铂层、硅化钛层、硅化钼层、硅化镍层、硅化铬层、硅化钴层、硅化钒层、硅化钨层、硅化锆层、硅化铪层、硅化铌层、硅化钽层等。另外，还可以由上述金属硅化物层的单层或叠层形成。
再者，可以使导电层51具有使用多个金属层、金属氮化物层、金属碳化物层、金属硼化物层、金属硅化物层的叠层结构。
注意，在形成金属层、金属氮化物层、金属碳化物层、金属硼化物层、金属硅化物层作为导电层51时，为了与非晶半导体层55实现欧姆接触，可以采用如下叠层结构，即在金属层、金属氮化物层、金属碳化物层、金属硼化物层、金属硅化物层等中的某一层上，形成添加有用作施主的杂质元素或用作受主的杂质元素的半导体层72a(参照图32A)。另外，添加有用作施主的杂质元素或用作受主的杂质元素的半导体层72c可以覆盖金属层、金属氮化物层、金属碳化物层、金属硼化物层、金属硅化物层等中的某一层的上表面及侧面(参照图32B)。还可以采用如下叠层结构，即在栅极绝缘层09b上形成添加有用作施主的杂质元素或用作受主的杂质元素的半导体层72e，在其上形成金属层、金属氮化物层、金属碳化物层、金属硼化物层、金属硅化物层等中的某一层(参照图32C)。通过采用这种结构，可以避免金属层、金属氮化物层、金属碳化物层、金属硼化物层、金属硅化物层等中的某一层和非晶半导体层的界面上的肖特基结，并且提高薄膜晶体管的特性。
在添加有用作施主的杂质元素的半导体层中，添加有供应电子作为载流子的元素即施主。用作施主的杂质元素，典型地有元素周期表第15族的元素，即磷、砷、锑等。添加有用作施主的杂质元素的半导体层，可以由非晶硅层、非晶硅锗层、非晶锗层、微晶硅层、微晶硅锗层、微晶锗层、多晶硅层、多晶硅锗层、多晶锗层等形成。另外，在半导体层为非晶锗层及微晶锗层的情况下，因为其电阻率低，所以无需包含用作施主的杂质元素。
在利用二次离子质量分析法(SIMS：Secondary Ion Mass Spectroscopy)进行测量的情况下，将添加有用作施主的杂质元素的半导体层中所添加的用作施主的杂质元素的浓度设定为1×1018atoms/cm3以上且2×1020atoms/cm3以下，从而能够减小栅极绝缘层09b和添加有用作施主的杂质元素的半导体层的界面中的电阻，并且可以制造能够高速工作且导通电流高的薄膜晶体管。
这里的微晶半导体是指具有非晶和结晶结构(包括单晶、多晶)的中间结构的半导体。该半导体是具有在自由能方面很稳定的第三状态的半导体，并且是具有短程有序且晶格畸变的结晶半导体，粒径为0.2nm以上且200nm以下、优选为10nm以上且80nm以下、更优选为20nm以上且50nm以下的柱状或针状结晶相对于衬底表面沿法线方向生长。还指这样一种半导体，即其电导率大约是10-7S/cm至10-4S/cm，但通过价电子控制而可以提高到101S/cm左右。另外，在多个微晶半导体之间存在非单晶半导体。作为微晶半导体的典型例子的微晶硅，其拉曼光谱向表示单晶硅的520cm-1的低波数一侧偏移。亦即，微晶硅的拉曼光谱的峰值位于表示单晶硅的520cm-1和表示非晶硅的480cm-1之间。另外，微晶硅中包含至少1原子％或以上的氢或卤素，以终止悬空键(dangling bond)。再者，通过添加稀有气体元素比如氦、氩、氪、氖等来进一步促进晶格畸变，可以获得稳定性得到提高的优良微晶半导体。例如，在美国专利4,409,134号中公开了关于这种微晶半导体的记载。但是，微晶半导体的概念不仅仅固定于上述结晶粒径和电导率的数值，只要具有同等的物性数值，就可以替换成其他半导体材料。
以5nm以上且50nm以下、优选为5nm以上且30nm以下的厚度形成导电膜51。
另外，在导电层51为添加有用作施主的杂质元素的半导体层的时，氧浓度及氮浓度设定为低于用作施主的杂质元素的浓度的10倍，典型为低于3×1019atoms/cm3，更优选为低于3×1018atoms/cm3，并且优选将碳浓度设定为3×1018atoms/cm3以下。在添加有用作施主的杂质元素的半导体层为微晶半导体层时，通过降低混入到添加有用作施主的杂质元素的半导体层中的氧、氮及碳的浓度，可以抑制微晶半导体层中产生缺陷。再者，若氧及氮进入微晶半导体层，就不容易晶化。由此，在添加有用作施主的杂质元素的半导体层为微晶半导体层时，通过使微晶半导体层中的氧浓度及氮浓度较低、并且添加用作施主的杂质元素，可以提高微晶半导体层的结晶性。
另外，关于添加有用作施主的杂质元素的半导体层，通过对添加有用作施主的杂质元素的半导体层在成膜的同时或成膜之后添加用作受主的杂质元素，能够控制阈值电压。作为用作受主的杂质元素，典型的有硼，优选的是，将B2H6、BF3等杂质气体以1ppm至1000ppm、优选以1ppm至100ppm的比例混入氢化硅中。并且，将硼的浓度优选设定为用作施主的杂质元素的十分之一左右，例如为1×1014atoms/cm3至6×1016atoms/cm3。
缓冲层53由非晶半导体层形成。另外，使用添加有氟、氯等卤素的非晶半导体层。以30nm至200nm、优选以50nm至150nm的厚度形成缓冲层53。作为非晶半导体层，有非晶硅层、或包含锗的非晶硅层等。
在导电层51为微晶半导体层时，通过将缓冲层53的侧面倾斜为30°至60°，能够以该微晶半导体层为结晶生长核来提高与微晶半导体层相接触的非晶半导体层55的界面的结晶性，因此，薄膜晶体管能够高速工作，并且能够提高导通电流。
在导电层51为微晶半导体层时，通过形成非晶半导体层、或形成包含氢、氮或卤素的非晶半导体层作为缓冲层53，能够防止添加有用作施主的杂质元素的半导体层的晶粒表面自然氧化。尤其在微晶半导体层中，非晶半导体和微晶粒接触的区域容易因局部应力而产生裂缝。若该裂缝与氧接触，则晶粒被氧化而形成氧化硅。然而，通过在添加有用作施主的杂质元素的半导体层的表面形成缓冲层53，可以防止微晶粒的氧化。因此，可以减少载流子被捕获的缺陷、或阻碍载流子行进的区域，并且薄膜晶体管能够高速工作且提高导通电流。
作为非晶半导体层55，有非晶硅层或包含锗的非晶硅层等。另外，非晶半导体层55中也可以包含氟、氯等。在形成添加有用作施主的杂质元素的半导体层作为导电层51时，可以使用添加有磷的非晶半导体层，其中磷的浓度低于添加有用作施主的杂质元素的半导体层的浓度。另外，以50nm以上且小于500nm的厚度形成重叠于布线的非晶半导体层55。
非晶半导体层55覆盖导电层51及缓冲层53的侧面。另外，在导电层51的周边部分，栅极绝缘层09b与非晶半导体层55接触。由于这些结构，导电层51与添加有赋予一导电型的杂质元素的一对杂质半导体层59、61被隔开，从而可以减小在导电层51和添加有赋予一导电型的杂质元素的一对杂质半导体层59、61之间产生的漏电流。另外，非晶半导体层55优选重叠于缓冲层53。由于非晶半导体层55重叠于缓冲层53，添加有赋予一导电型的杂质元素的一对杂质半导体层59、61和缓冲层53不直接接触，因此可以减小漏电流。
另外，在栅极绝缘层09b为氧化硅层或氮化硅层时，在采用添加有用作施主的杂质元素的半导体层作为导电层51的情况下，通过使用添加有磷的非晶半导体层作为非晶半导体层55，其中磷的浓度低于添加有用作施主的杂质元素的半导体层的浓度，从而可以减小阈值电压的变动。
作为衬底01，除了可以使用通过熔融法或浮法制造的无碱玻璃衬底如钡硼硅酸盐玻璃、铝硼硅酸盐玻璃、铝硅酸盐玻璃等、以及陶瓷衬底以外，还可以使用具有可耐受本制造工序的处理温度的耐热性塑料衬底等。另外，也可以使用在不锈钢合金等金属衬底的表面上设置绝缘层衬底。在衬底01为母玻璃的情况下，可以采用如下尺寸的衬底：第一代(320mm×400mm)、第二代(400mm×500mm)、第三代(550mm×650mm)、第四代(680mm×880mm或730mm×920mm)、第五代(1000mm×1200mm或1100mm×1250mm)、第六代(1500mm×1800mm)、第七代(1900mm×2200mm)、第八代(2160mm×2460mm)、第九代(2400mm×2800mm或2450mm×3050mm)、第十代(2950mm×3400mm)等。
栅电极05由金属材料形成。作为金属材料，采用铝、铬、钛、钽、钼、铜等。例如，栅电极05优选由铝或铝和阻挡金属的叠层结构体形成。作为阻挡金属，采用钛、钼、铬等高熔点金属。优选设置阻挡金属，以便防止铝的小丘及氧化。
栅电极05以50nm以上且300nm以下的厚度形成。通过将栅电极05的厚度设定为50nm以上且100nm以下，能够防止后面形成的半导体层或布线断裂。另外，通过将栅电极05的厚度设定为150nm以上且300nm以下，能够减小栅电极05的电阻，可以实现大面积化。
另外，由于在栅电极05上形成半导体层或布线，所以为了防止断裂，优选将其端部加工为锥形。另外，虽然未图示，但是在该工序中还可以同时形成连接到栅电极的布线或电容布线。
栅极绝缘膜09a及09b可以分别由厚度为50nm至150nm的氧化硅层、氮化硅层、氧氮化硅层或氮氧化硅层形成。在此示出形成氮化硅层或氮氧化硅层作为栅极绝缘膜09a、并且形成氧化硅层或氧氮化硅层作为栅极绝缘膜09b并将它们层叠的方式。另外，栅极绝缘层可以由氧化硅层、氮化硅层、氧氮化硅层或氮氧化硅层的单层形成，而不是由两层形成。
通过使用氮化硅层或氮氧化硅层形成栅极绝缘层09a，提高了衬底01和栅极绝缘膜09a的粘合力，在使用玻璃衬底作为衬底01时，能够防止来自衬底01的杂质扩散到导电层51、缓冲层53、以及非晶半导体层55中，并且可以防止栅电极05氧化。亦即，可以防止膜的剥离，并且可以提高后面形成的薄膜晶体管的电特性。另外，若栅极绝缘层09a、09b的厚度分别为50nm以上，则能够缓和由栅电极05的凹凸导致的覆盖率的降低，因此是优选的。
在此，所谓氧氮化硅层，是指其组成中氧含量多于氮含量的层，并且在使用卢瑟福背散射光谱学法(RBS：Rutherford Backscattering Spectrometry)及氢前方散射法(HFS：Hydrogen Forward Scattering)进行测量的情况下，作为组成范围，包含50原子％至70原子％的氧、0.5原子％至15原子％的氮、25原子％至35原子％的硅、以及0.1原子％至10原子％的氢。另外，所谓氮氧化硅层，是指其组成中氮含量多于氧含量的层，并且在使用RBS、HFS进行测量的情况下，作为组成范围，包含5原子％至30原子％的氧、20原子％至55原子％的氮、10原子％至30原子％的硅、15原子％至25原子％的氢。但是，在将构成氧氮化硅或氮氧化硅的原子总计设定为100原子％时，氮、氧、硅及氢的含有比率包括在上述范围内。
在形成n沟道型薄膜晶体管的情况下，对添加有赋予一导电型的杂质元素的一对杂质半导体层59、61添加磷作为典型杂质元素即可，对氢化硅添加PH3等杂质气体即可。另外，在形成p沟道型薄膜晶体管的情况下，添加硼作为典型杂质元素即可，对氢化硅添加B2H6等杂质气体即可。通过将磷或硼的浓度设定为1×1019atoms/cm3至1×1021atoms/cm3，可以实现与布线63、65欧姆接触，而用作源区及漏区。添加有赋予一导电型的杂质元素的一对杂质半导体层59、61，可以由微晶半导体层或非晶半导体层形成。添加有赋予一导电型的杂质元素的一对杂质半导体层59、61以10nm以上且100nm以下、优选为30nm以上且50nm以下的厚度形成。通过减小添加有赋予一导电型的杂质元素的一对杂质半导体层59、61的厚度，可以提高生产率。
添加有赋予一导电型的杂质元素的一对杂质半导体层59、61的一方，在此是添加有赋予一导电型的杂质元素的杂质半导体层61，不重叠于导电层51，且与导电层51具有一定距离(距离a)。通过将距离a设定为小于添加有赋予一导电型的杂质元素的杂质半导体层59的端部和导电层51的端部的距离(距离b)，从而可以减小薄膜晶体管的截止电流，并且可以提高导通电流，实现高速工作。
布线63、65优选由铝、铜、或添加有防迁移元素、提高耐热性的元素、或防小丘元素如铜、硅、钛、钕、钪、钼等的铝合金的单层或叠层形成。另外，也可以采用如下叠层结构，即使用钛、钽、钼、钨、或这些元素的氮化物，形成与添加有赋予一导电型的杂质元素的一对杂质半导体层59、61接触一侧的层，并且在其上形成铝或铝合金。也可以采用以钛、钽、钼、钨或这些元素的氮化物夹着铝或铝合金的上表面及下表面的叠层结构。在此作为布线63、65，可以采用钛层、铝层、以及钛层的叠层结构。
另外，也可以如图1B所示那样不设置缓冲层53，而与导电层51相接触地形成非晶半导体膜55。由于未形成缓冲层53，因此可以提高生产率。
另外，在图1A所示的薄膜晶体管的结构中，非晶半导体层55与布线63、65不接触，并且隔着添加有赋予一导电型的杂质元素的一对杂质半导体层59、61在缓冲层53上形成布线63、65，然而也可以如图1C所示那样，采用非晶半导体层55的侧面与布线63、65接触的结构。
另外，在本实施方式中所示的薄膜晶体管连接到第一薄膜晶体管Tr01及第二薄膜晶体管Tr02。第一薄膜晶体管Tr01由栅电极05、栅极绝缘层09a、09b、导电层51、缓冲层53、非晶半导体层55、添加有赋予一导电型的杂质元素的杂质半导体层59、以及布线63构成。第二薄膜晶体管Tr02由栅电极05、栅极绝缘层09a、09b、非晶半导体层55、添加有赋予一导电型的杂质元素的杂质半导体层61、以及布线65构成。
第二薄膜晶体管Tr02是将非晶半导体层用于沟道形成区域的薄膜晶体管。但是，在第一薄膜晶体管Tr01中，载流子流过的区域为导电层51。该区域的电导率为0.1S/cm至1.8S/cm，与通常的非晶半导体层及微晶半导体层相比，其电阻率较低。因此，即使是对栅电极05施加低于第二薄膜晶体管Tr02的阈值电压的正电压的情况下，也会成为导电层51中多数载流子被激发的状态。当将第二薄膜晶体管Tr02的阈值电压以上的正电压施加到栅电极05时，第二薄膜晶体管Tr02处于导通，导电层51中被激发的多数载流子流向第一薄膜晶体管Tr01的布线63或第二薄膜晶体管Tr02的布线65。
本实施方式的薄膜晶体管的沟道长度L是距离a与距离b之和，其中，距离a是添加有赋予一导电型的杂质元素的杂质半导体层61的一个端部与导电层51的一个端部的距离，距离b是添加有赋予一导电型的杂质元素的杂质半导体层59的一个端部与导电层51的一个端部的距离。相对于沟道长度L，使添加有赋予一导电型的杂质元素的杂质半导体层61的一个端部与导电层51的一个端部的距离a变短，并且使添加有赋予一导电型的杂质元素的杂质半导体层59的一个端部与导电层51的一个端部的距离b变长，从而来提高导通电流和场效应迁移率。
注意，因为通过本实施方式可以使第二薄膜晶体管Tr02的沟道长度(就是距离a)变短，所以优选使栅极绝缘膜的厚度变薄，以便第二薄膜晶体管Tr02中不发生短沟道效应。
另一方面，在对栅电极05施加负电压时，即使导电层51中载流子被激发，但由于第二薄膜晶体管Tr02是由非晶半导体层形成的，因此，第二薄膜晶体管Tr02将阻碍薄膜晶体管的截止电流的流通，从而可以减小截止电流。
如上所述，本实施方式所示的薄膜晶体管是其导通电流及场效应迁移率高、截止电流低的薄膜晶体管。
另外，连接源区及漏区的非晶半导体层55的表面(背沟道)呈凹凸状，且距离长，因此流过源区及漏区之间的非晶半导体层55表面的泄漏通道(leak path)的距离变长。其结果是，可以减小流过非晶半导体层55表面的漏电流。
再者，在栅电极05和添加有赋予一导电型的杂质元素的一对杂质半导体层59、61之间，除形成栅极绝缘层09a、09b之外，还形成有非晶半导体层55，因此，栅电极05和添加有赋予一导电型的杂质元素的一对杂质半导体层59、61之间的间隔变大。因此，可以减小在栅电极05和添加有赋予一导电型的杂质元素的一对杂质半导体层59、61之间产生的寄生电容。尤其可以成为减小漏极一侧电压降的薄膜晶体管。由此，采用该结构的显示装置可以提高像素的响应速度。尤其是形成于液晶显示装置的像素中的薄膜晶体管，由于可以减小漏电压的电压降，因此能够提高液晶材料的响应速度。
实施方式2
在本实施方式中，使用图2示出导电层51及缓冲层53的其他形状。
在截面结构中，图2所示的薄膜晶体管是在导电层51a的内侧形成有缓冲层53a的薄膜晶体管。即，形成其面积小于导电层51a的面积的缓冲层53a、且导电层51a的一部分从缓冲层53a露出的薄膜晶体管。通过采用这种结构，在导电层51a为微晶半导体层、金属硅化物层、或金属层时，能够以该微晶半导体层、金属硅化物层、或金属层为结晶生长核，提高与导电层51a接触的非晶半导体层55的结晶性，因此，薄膜晶体管能够高速工作，并且提高导通电流。
另外，虽然未图示，但在图1及图2中，导电层51及缓冲层53的侧壁、导电层51a及缓冲层53a的侧壁可以是大约垂直，或者侧面的倾斜角度为80°至100°，优选为85°至95°。通过将导电层51及缓冲层53的侧壁、导电层51a及缓冲层53a的侧壁形成为大约垂直，可以缩小薄膜晶体管所占的面积。因此，可以提高将该薄膜晶体管用于像素的透过型显示装置的开口率。
注意，本实施方式可以与实施方式1组合。
实施方式3
在本实施方式中，使用图3表示缓冲层的其他方式。本实施方式的特征在于，由绝缘层形成缓冲层52。
在图3A所示的薄膜晶体管中，在衬底01上形成栅电极05，在栅电极05上形成栅极绝缘层09a、09b，在栅极绝缘层09b上形成导电层51，在导电层51上形成缓冲层52。该缓冲层52设置为大致重叠于导电层51。另外，形成有覆盖导电层51及缓冲层52的侧面及上表面的非晶半导体层55。在非晶半导体层55上形成添加有赋予一导电型的杂质元素的一对杂质半导体层59、61，在添加有赋予一导电型的杂质元素的一对杂质半导体层59、61上形成布线63、65。另外，添加有赋予一导电型的杂质元素的一对杂质半导体层59、61的一方61不重叠于缓冲层53。另外，添加有赋予一导电型的杂质元素的一对杂质半导体层59、61的另一方59的一个端部重叠于缓冲层53。
在本实施方式中，由绝缘层形成缓冲层52。缓冲层52典型地使用氮化硅层、氧化硅层、氮氧化硅层、氧氮化硅层、其他无机绝缘层而形成。另外，还使用聚酰亚胺、丙烯酸树脂、环氧树脂、其他有机绝缘层而形成。再者，以10nm至150nm的厚度形成缓冲层52。通过由绝缘层形成缓冲层52，可以利用缓冲层52阻挡从添加有赋予一导电型的杂质元素的一对杂质半导体层59、61流到非晶半导体层55的漏电流，因此可以减小漏电流。还可以减小截止电流。1/2.2
另外，如图3B所示，在导电层51上形成由半导体层形成的缓冲层53，在缓冲层53上形成由绝缘层形成的缓冲层54。作为缓冲层54，使用氮化硅层、氧化硅层、氮氧化硅层、氧氮化硅层、其他无机绝缘层而形成。另外，还使用聚酰亚胺、丙烯酸树脂、环氧树脂、其他有机绝缘层而形成。
在图3B中，由半导体层形成的缓冲层53要比由绝缘层形成的缓冲层54的厚度厚，也可以使缓冲层54的厚度比缓冲层53的厚。注意，缓冲层53及缓冲层54的厚度总和为30nm至200nm，优选为50nm至150nm。在导电层51为添加有用作施主的杂质元素的半导体层的情况下，通过在添加有用作施主的杂质元素的半导体层上形成由半导体层形成的缓冲层53，从而可以减少添加有用作施主的杂质元素的半导体层的氧化，并且可以抑制添加有用作施主的杂质元素的半导体层的电阻率的降低。另外，通过在由半导体层形成的缓冲层53上设置由绝缘层形成的缓冲层54，能够利用缓冲层54来阻挡从添加有赋予一导电型的杂质元素的一对杂质半导体层59、61流到非晶半导体层55的漏电流，因此，可以减小漏电流。还可以减小截止电流。
注意，本实施方式可以与实施方式1和实施方式2分别组合。
实施方式4
本实施方式示出导电层51的其他方式。
在图4A所示的薄膜晶体管中，在衬底01上形成栅电极05，在栅电极05上形成栅极绝缘层09a、09b，在栅极绝缘层09b上形成导电性粒子56，在导电性粒子56及栅极绝缘层09b上形成缓冲层53。该缓冲层53设置为大致重叠于导电性粒子56。另外，形成覆盖缓冲层53侧面及上表面的非晶半导体层55。在非晶半导体层55上形成添加有赋予一导电型的杂质元素的一对杂质半导体层59、61，并且在添加有赋予一导电型的杂质元素的一对杂质半导体层59、61上形成布线63、65。另外，添加有赋予一导电型的杂质元素的一对杂质半导体层59、61的一方61的两个端部不重叠于缓冲层53。另外，添加有赋予一导电型的杂质元素的一对杂质半导体层59、61的另一方59的一个端部重叠于缓冲层53。
导电性粒子56可以由适当地利用实施方式所示的导电层材料而形成的导电性粒子形成。另外，在导电性粒子56为添加有用作施主的杂质元素的半导体晶粒的情况下，添加有用作施主的杂质元素的半导体晶粒可以由硅、或硅的含量多于锗的含量的硅锗(SiXGe1-X，0.5＜X＜1)等形成。若将导电性粒子56的尺寸设定为1nm至30nm，密度设定为低于1×1013/cm2，优选为低于1×1010/cm2，则可以形成相离的晶粒，并且可以提高与后面形成的缓冲层53和栅极绝缘层09b的粘合性。因此，可以提高薄膜晶体管的成品率。
在导电性粒子56为金属粒子、金属氮化物粒子、金属碳化物粒子、金属硼化物粒子、金属硅化物粒子的情况下，可以利用溅射法、蒸镀法、液滴喷射法、或CVD(Chemical Vapor Deposition：化学气相沉积)法形成。
作为添加有用作施主的杂质元素的半导体晶粒的形成方法，通过溅射法或等离子体CVD法形成添加有用作施主的杂质元素的微晶半导体层之后，将添加有用作施主的杂质元素的微晶半导体层暴露于氢等离子体中，对添加有用作施主的杂质元素的微晶半导体层的非晶半导体成分进行蚀刻，从而可以形成添加有用作施主的杂质元素的半导体晶粒。另外，还可以通过溅射法或等离子体CVD法，以晶粒不连续并分散的状态的厚度形成添加有用作施主的杂质元素的微晶半导体层或结晶半导体层，从而形成添加有用作施主的杂质元素的半导体晶粒。
另外，也可以在栅极绝缘层09b上形成导电层以代替导电性粒子56，然后使用通过光刻工序形成的抗蚀剂掩模对导电层进行蚀刻，从而形成相离的导电层。
在图4B所示的薄膜晶体管中，在衬底01上形成栅电极05，在栅电极05上形成栅极绝缘层09a、09b，在栅极绝缘层09b上形成导电性粒子56，在导电性粒子56及栅极绝缘层09b上形成非晶半导体层55，而不形成缓冲层。在非晶半导体层55上形成添加有赋予一导电型的杂质元素的一对杂质半导体层59、61，在添加有赋予一导电型的杂质元素的一对杂质半导体层59、61上形成布线63、65。
由于导电性粒子56不连续、且在其之间形成有非晶半导体层55，因此，即使导电性粒子56形成为重叠于添加有赋予一导电型的杂质元素的一对杂质半导体层59、61，也可以降低截止电流的上升。另外，因为不形成缓冲层，所以可以减少一个光掩模，从而能够提高生产率并且降低成本。
注意，本实施方式可以与实施方式1至3分别组合。
实施方式5
在本实施方式中，表示非晶半导体层的其他方式。
在图5所示的薄膜晶体管中，在衬底01上形成栅电极05，在栅电极05上形成栅极绝缘层09a、09b，在栅极绝缘层09b上形成导电层51，在导电层51上形成缓冲层53。该缓冲层53设置为大致重叠于导电层51。另外，形成覆盖导电层51及缓冲层53的侧面及上表面的微晶半导体层58，在微晶半导体层58上形成非晶半导体层55。微晶半导体层58及非晶半导体层55的形状大致相同。在非晶半导体层55上形成添加有赋予一导电型的杂质元素的一对杂质半导体层59、61，在添加有赋予一导电型的杂质元素的一对杂质半导体层59、61上形成布线63、65。另外，添加有赋予一导电型的杂质元素的一对杂质半导体层59、61的一方61不重叠于缓冲层53及导电层51。另外，添加有赋予一导电型的杂质元素的一对杂质半导体层59、61的另一方59的一个端部重叠于缓冲层53及导电层51。
微晶半导体层58可以由微晶硅层、微晶硅锗层、微晶锗层形成。另外，微晶半导体层58也可以添加有用作施主的杂质元素，该杂质元素的浓度低于可用于导电层51的添加有用作施主的半导体层所包含的用作施主的杂质元素浓度。通过添加低浓度的杂质元素用作施主，可以控制薄膜晶体管的阈值电压。
另外，也可以将微晶半导体层58设置为与导电层接触，而不在导电层51上设置缓冲层53。
通过减小微晶半导体层58的厚度，即5nm至30nm，优选为10nm至20nm，可以确保薄膜晶体管的低截止电流。另外，因为在微晶半导体层58及添加有赋予一导电型的杂质元素的一对杂质半导体层59、61之间形成非晶半导体层55，所以与使用微晶半导体层形成的薄膜晶体管相比，可以减小截止电流。另外，通过在非晶半导体层55及栅极绝缘层09b之间设置微晶半导体层58，该微晶半导体层58的电阻率低于非晶半导体层的电阻率，可以使载流子容易流过且薄膜晶体管能够高速工作。
另外，与形成氮化硅层作为栅极绝缘层09b、并且不形成微晶半导体层58而形成非晶半导体层的情况相比，通过形成氧化硅层或氧氮化硅层作为栅极绝缘层09b，并且形成微晶硅层作为微晶半导体层58，能够减小阈值电压的变动。
注意，本实施方式可以与实施方式1至4分别组合。
实施方式6
本实施方式示出薄膜晶体管的结构的其他方式。
图6所示的薄膜晶体管中，在衬底01上形成栅电极05，在栅电极05上形成栅极绝缘层09a、09b，在栅极绝缘层09b上形成环形导电层51e，在导电层51e上形成环形缓冲层53e。该缓冲层53e设置为大致重叠于导电层51e。另外，形成覆盖导电层51e及缓冲层53e的侧面及上表面的非晶半导体层55。在非晶半导体层55上，形成添加有赋予一导电型的杂质元素的一对杂质半导体层59、61，在添加有赋予一导电型的杂质元素的一对杂质半导体层59、61上形成布线63、65。另外，添加有赋予一导电型的杂质元素的一对杂质半导体层59、61的一方61不重叠于缓冲层53e。另外，添加有赋予一导电型的杂质元素的一对杂质半导体层59、61的另一方59的一个端部重叠于缓冲层53e。
图6所示的薄膜晶体管的特征在于，源区及漏区相对的沟道形成区域为圆形。具体而言，添加有赋予一导电型的杂质元素的一对杂质半导体层59、61的一方59为环形，并且，添加有赋予一导电型的杂质元素的一对杂质半导体层59、61的另一方61为圆形。就是说，采用这样的结构：源区或漏区的一方隔开一定的间隔包围源区或漏区的另一方。因此，在以布线63为源极布线，且以布线65为漏极布线时，若沟道形成区域为曲线形状，就能够减小阈值电压的变动，并且可以提高薄膜晶体管特性的可靠性。另外，与源极布线及漏极布线为平行型的薄膜晶体管相比，由于源区及漏区的相对面积较大，所以在设计沟道宽度相等的薄膜晶体管的情况下，可以缩小薄膜晶体管的面积。
注意，本实施方式可以与实施方式1至5分别组合。
实施方式7
在本实施方式中，表示图1A所示的薄膜晶体管的制造工序，该薄膜晶体管能够高速工作、导通电流高且截止电流低。
关于具有非晶半导体层或微晶半导体层的薄膜晶体管，由于n型薄膜晶体管具有比p型薄膜晶体管高的场效应迁移率，因此更适用于驱动电路。优选的是，在同一个衬底上形成同一极性的薄膜晶体管，以抑制工序数。这里，使用n沟道型薄膜晶体管进行说明。
使用图7至图10，表示图1A所示的薄膜晶体管的制造工序。注意，在图7及图8中，左侧是图10A-B线的截面图，表示形成薄膜晶体管的区域的截面，右侧是图10C-D线的截面图，表示在像素中栅极布线和源极布线交叉的区域的截面。
如图7A所示，在衬底01上形成导电层03。作为导电层03，可以使用实施方式1所示的作为栅电极05举出的材料而形成。导电层03通过溅射法、CVD法、镀敷法、印刷法、液滴喷射法等形成。
接下来，利用抗蚀剂掩模将导电层03蚀刻为所希望的形状，该抗蚀剂掩模通过使用第一光掩模的光刻工序而形成，以如图7B所示那样形成栅极布线05。之后去除抗蚀剂掩模。
接下来，在栅极布线05及衬底01上形成栅极绝缘层09。作为栅极绝缘层09，可以使用实施方式1所示的为栅极绝缘层09a、09b举出的材料而形成。栅极绝缘层09通过CVD法或溅射法等形成。
接下来，在栅极绝缘层09上层叠形成导电层11及缓冲层13。下面示出当导电层11为添加有用作施主的杂质元素的半导体层时的成膜方法。
在等离子体CVD装置的反应室中，将包含硅或锗的沉积气体和氢混合，并且利用辉光放电等离子体形成微晶半导体层或非晶半导体层。将氢的流量相对于包含硅或锗的沉积气体的流量稀释为10倍至2000倍，优选稀释为50倍至200倍，以形成微晶半导体层。将氢的流量相对于包含硅或锗的沉积气体的流量稀释0倍至10倍，优选为1倍至5倍，以形成非晶半导体层。衬底的加热温度为100℃至300℃，优选为120℃至220℃。另外，通过与上述原料气体一起混合包含磷、砷、锑等的气体，可以形成添加有用作施主的杂质元素的半导体层。在此，通过与硅烷、氢和/或稀有气体一起混合磷化氢，并且利用辉光放电等离子体，可以形成包含磷的微晶硅层作为添加有用作施主的杂质元素的半导体层。
在添加有用作施主的杂质元素的半导体层的形成工序中，通过施加3MHz至30MHz左右的HF(high frequency：高频)频带，典型为13.56MHz、27.12MHz的高频功率，或施加大于30MHz至300MHz左右的VHF(very high frequency：甚高频)频带的高频功率，典型为60MHz的高频功率来生成辉光放电等离子体。
另外，作为包含硅或锗的沉积气体的代表例子，有SiH4、Si2H6、GeH4、Ge2H6等。
注意，也可以形成添加有用作施主的杂质元素的绝缘层作为栅极绝缘层09，并且在其上形成不包含用作施主的杂质元素的半导体层，来代替形成添加有用作施主的杂质元素的半导体层。例如，也可以形成包含用作施主的杂质元素(磷、砷、或锑)的氧化硅层、氮化硅层、氧氮化硅层、或氮氧化硅层等作为栅极绝缘层。另外，在栅极绝缘层09采用叠层结构的情况下，也可以对与微晶半导体层接触的层或与衬底01接触的层添加用作施主的杂质元素。
作为被用作栅极绝缘层09的添加有用作施主的杂质元素的绝缘层的形成方法，只要与绝缘层的原料气体一起使用包含用作施主的杂质元素的气体形成绝缘层即可。例如，可以通过利用硅烷、氨、以及磷化氢的等离子体CVD法形成包含磷的氮化硅层。另外，可以通过利用硅烷、一氧化二氮、氨、以及磷化氢的等离子体CVD法形成包含磷的氧氮化硅层。
另外，也可以在形成栅极绝缘层09之前，将包含用作施主的杂质元素的气体流入成膜装置的反应室中，以使用作施主的杂质元素吸附到衬底01表面及反应室内壁。之后，通过形成栅极绝缘层09，一边引入用作施主的杂质元素一边沉积绝缘层，因此，可以形成添加有用作施主的杂质元素的绝缘层。
另外，也可以在形成添加有用作施主的杂质元素的半导体层之前，将包含用作施主的杂质元素的气体流入成膜装置的反应室中，以使用作施主的杂质元素吸附到栅极绝缘层09及反应室内壁。之后，通过沉积半导体层，一边引入用作施主的杂质元素一边沉积半导体层，因此，可以形成添加有用作施主的杂质元素的半导体层。
另外，在形成金属层、金属氮化物层、金属碳化物层、金属硼化物层、金属硅化物层作为导电层11的情况下，通过溅射法、蒸镀法、CVD法、液滴喷射法、印刷法等形成导电层。
注意，在栅极绝缘层09为氧化硅、或氧氮化硅的情况下，可以在形成导电层11之前，对栅极绝缘层09的表面进行等离子体处理。典型地说，将栅极绝缘层09的表面暴露于氢等离子体、氨等离子体、H2O等离子体、氦等离子体、氩等离子体、氖等离子体等的等离子体。其结果是可以减少栅极绝缘层表面的缺陷。典型地说，可以终止栅极绝缘层09表面的悬空键。之后，若形成导电层或非晶半导体层，就可以减少导电层或非晶半导体层的界面中的缺陷。其结果，能够减少由缺陷导致的载流子捕获，从而可以提高导通电流。
接下来，形成缓冲层13。在形成半导体层作为缓冲层13的情况下，可以通过利用包含硅或锗的沉积气体的等离子体CVD法形成非晶半导体层。另外，也可以使用选自氦、氩、氪、氖中的一种或多种稀有气体元素来稀释包含硅或锗的沉积气体，从而形成非晶半导体层。另外，还可以通过使用其流量为硅烷气体流量的0倍以上且10倍以下、更优选为1倍以上且5倍以下的氢，从而形成包含氢的非晶半导体层。另外，也可以对上述氢化半导体层添加氟、氯等卤素。
另外，还可以通过使用硅、锗等半导体靶材，并且利用氢或稀有气体进行溅射，来形成非晶半导体层。
在形成绝缘层作为缓冲层13的情况下，可以与栅极绝缘层09同样地形成。另外，可以在涂敷聚酰亚胺、丙烯酸树脂、环氧树脂、其他有机绝缘层的原料之后焙烧来形成绝缘层。
另外，在导电层11为添加有用作施主的杂质元素的半导体层的情况下，优选通过等离子体CVD法以300℃至400℃的温度形成缓冲层13。借助于该成膜处理，氢被供给到添加有用作施主的杂质元素的半导体层，从而获得与对添加有用作施主的杂质元素的半导体层进行氢化的同等效果。换言之，通过在添加有用作施主的杂质元素的半导体层上沉积缓冲层13，可以使氢扩散到添加有用作施主的杂质元素的半导体层中，来终止悬空键。
当添加有用作施主的杂质元素的半导体层由微晶半导体层形成时，通过在添加有用作施主的杂质元素的半导体层的表面上形成非晶半导体层、特别是包含氢、氮、或卤素的非晶半导体层作为缓冲层13，能够防止添加有用作施主的杂质元素的半导体层所包含的晶粒的表面自然氧化。尤其在非晶半导体和微晶粒接触的区域，容易因局部应力而产生裂缝。若该裂缝与氧接触，则晶粒被氧化而形成氧化硅。然而，通过在添加有用作施主的杂质元素的半导体层的表面上形成非晶半导体层，可以防止微晶粒氧化。另外，在对薄膜晶体管施加的电压高(例如15V左右)的显示装置、典型为液晶显示装置中，若将缓冲层形成得较厚，则漏极耐压性提高，即便对薄膜晶体管施加高电压，也可以减轻薄膜晶体管退化。
接下来，在缓冲层13上涂敷抗蚀剂之后，利用抗蚀剂掩模将缓冲层13及导电层11蚀刻为所希望的形状，该抗蚀剂掩模通过使用第二光掩模的光刻工序而形成，以如图7C所示那样在形成薄膜晶体管的区域中形成导电层51、以及缓冲层19。另外，在栅极布线和源极布线交叉的区域中形成导电层17及缓冲层21。之后去除抗蚀剂掩模。
接下来，如图7D所示，形成非晶半导体层23、以及添加有赋予一导电型的杂质元素的杂质半导体层25。
作为非晶半导体层23，可以与使用半导体层形成缓冲层13的情况同样地形成。
注意，在形成非晶半导体层23时，若在等离子体CVD装置的成膜室内壁上预涂氮氧化硅层、氮化硅层、氧化硅层、氧氮化硅层，然后将氢的流量相对于包含硅或锗的沉积气体的流量稀释10倍至2000倍，优选为50倍至200倍，以形成半导体层，则一边将成膜室内壁的氢、氮等引入膜中一边沉积膜，因此不发生晶化，从而可以形成致密的非晶半导体层。注意，有时该半导体层也包含微晶。另外，在栅极绝缘层09为氮化硅层的情况下，通过利用该成膜方法形成非晶半导体层，不会发生膜的剥离，从而可以提高成品率。
在此，为了形成n沟道型薄膜晶体管，通过使用包含硅或锗的沉积气体和磷化氢的等离子体CVD法形成添加有赋予一导电型的杂质元素的杂质半导体层25。另外，在形成p沟道型薄膜晶体管时，通过使用包含硅或锗的沉积气体和乙硼烷的等离子体CVD法而形成。
在导电层11、缓冲层13、非晶半导体层23、以及添加有赋予一导电型的杂质元素的杂质半导体层25的形成工序中，通过施加3MHz至30MHz左右的HF频带，典型为13.56MHz、27.12MHz的高频功率，或施加大于30MHz至300MHz左右的VHF频带，典型为60MHz的高频功率来生成辉光放电等离子体。
作为导电层27，可以使用实施方式1所示的为布线63、65举出的材料形成。导电层27通过CVD法、溅射法、印刷法、液滴喷射法等形成。
接下来，在导电层27上涂敷抗蚀剂。抗蚀剂可以使用正型抗蚀剂或负型抗蚀剂。在此，使用正型抗蚀剂。
接下来，使用多级灰度掩模作为第三光掩模，对抗蚀剂照射光，然后进行显影，以形成抗蚀剂掩模29。
在此，使用图9说明使用多级灰度掩模的曝光。
所谓多级灰度掩模，是指能够对曝光部分、中间曝光部分、以及未曝光部分以三个曝光水平进行曝光的掩模，通过进行一次曝光及显影工序，能够形成具有多个(典型为两种)厚度区域的抗蚀剂掩模。由此，通过使用多级灰度掩模，能够减少光掩模的数量。
作为多级灰度掩模的代表例子，有如图9A所示的灰色调掩模159a、如图9C所示的半色调掩模159b。
如图9A所示，灰色调掩模159a由具有透光性的衬底163、形成在其上的遮光部164、以及衍射光栅165构成。在遮光部164中，光的透射率为0％。另一方面，衍射光栅165通过将狭缝、点、网眼等透光部的间隔设定为用于曝光的光的分辨率限度以下的间隔，可以控制透光量。另外，周期性狭缝、点、网眼、以及非周期性狭缝、点、网眼都可以用于衍射光栅165。
作为具有透光性的衬底163，可以使用石英等具有透光性的衬底。遮光部164及衍射光栅165可以使用铬、氧化铬等吸收光的遮光材料来形成。
在对灰色调掩模159a照射曝光光线的情况下，如图9B所示，在遮光部164中，透光量166的透射率为0％，而在未设置遮光部164及衍射光栅165的区域中，透光量166的透射率为100％。另外，在衍射光栅165中，可以在10％至70％的范围内调整透光量。衍射光栅165中透光量的调整，能够通过调整衍射光栅的狭缝、点、或网眼的间隔及间距而实现。
如图9C所示，半色调掩模159b由具有透光性的衬底163、形成在其上的半透射部167及遮光部168构成。半透射部167可以使用MoSiN、MoSi、MoSiO、MoSiON、CrSi等。遮光部168可以使用铬或氧化铬等吸收光的遮光材料形成。
在对半色调掩模159b照射曝光光线的情况下，如图9D所示，在遮光部168中，透光量169的透射率为0％，而在未设置遮光部168及半透射部167的区域中，透光量169的透射率为100％。另外，在半透射部167中，可以在10％至70％的范围内调整透光量。半透射部167中的透光量的调整可通过半透射部167的材料来实现。
通过在使用多级灰度掩模曝光之后进行显影，可以如图7D所示那样形成具有不同厚度区域的抗蚀剂掩模29。
接下来，使用抗蚀剂掩模29对非晶半导体层23、添加有赋予一导电型的杂质元素的杂质半导体层25、以及导电层27进行蚀刻而分离。结果，可以形成如图7E所示的一对非晶半导体层33、35、添加有赋予一导电型的杂质的一对半导体层37、39、以及导电层41。
接着，对抗蚀剂掩模29进行灰化处理。结果，抗蚀剂的面积缩小，其厚度变薄。此时，厚度薄的区域的抗蚀剂(与栅极布线05的一部分重叠的区域)被去除，如图7E所示，可以形成被分离的抗蚀剂掩模45。
接下来，使用抗蚀剂掩模45对导电层41进行蚀刻而分离。结果，可以形成如图8A所示的源极布线63、漏电极65。当使用抗蚀剂掩模45对导电层41进行湿法蚀刻时，导电层41被各向同性地蚀刻。结果，可以形成其面积小于抗蚀剂掩模45的源极布线63及漏电极65。
在栅极布线05和添加有赋予一导电型的杂质元素的杂质半导体层39的交叉部中，除了形成栅极绝缘层09之外，还形成导电层17、缓冲层21、以及非晶半导体层35，使得栅极布线05和添加有赋予一导电型的杂质元素的杂质半导体层39之间的间隔变大。因此，可以减少栅极布线05和添加有赋予一导电型的杂质元素的杂质半导体层39交叉区域中的寄生电容。
接下来，使用抗蚀剂掩模45，对添加有赋予一导电型的杂质的半导体层37进行蚀刻，来形成添加有赋予一导电型的杂质元素的一对杂质半导体层59、61。注意，在该蚀刻工序中，非晶半导体层33的一部分也被蚀刻，成为非晶半导体层55。
在此，源极布线63及漏电极65的端部、和添加有赋予一导电型的杂质元素的一对杂质半导体层59、61的端部并不一致，而是偏离的，在源极布线63、漏电极65的端部外侧形成添加有赋予一导电型的杂质元素的一对杂质半导体层59、61的端部。然后去除抗蚀剂掩模45。
接下来，也可以对露出的非晶半导体层55照射H2O等离子体。典型的是，通过对非晶半导体层55、添加有赋予一导电型的杂质元素的一对杂质半导体层59、61、源极布线63、以及漏电极65的露出部分照射利用等离子体对气化了的水进行放电而生成的基，从而使得薄膜晶体管能够高速工作，并且进一步提高导通电流。还可以减小截止电流。
通过上述工序，可以形成薄膜晶体管。
接下来，如图8B所示那样，在源极布线63、漏电极65、栅极绝缘层09上形成保护绝缘层67。作为保护绝缘层67，可以使用氮化硅层、氮氧化硅层、氧化硅层、或氧氮化硅层而形成。另外，保护绝缘层67是用于防止悬浮在大气中的有机物、金属物、水蒸气等污染杂质的侵入，因此优选为致密的膜。
接下来，也可以在保护绝缘层67上形成平坦化层69。作为平坦化层69，可以使用丙烯酸树脂、聚酰亚胺、环氧树脂、硅氧烷聚合物等有机绝缘层而形成。在此，使用光敏性有机树脂形成平坦化层69。接着，在使用第四光掩模使平坦化层69感光之后进行显影，如图8C所示，使保护绝缘层67露出。接着，使用平坦化层69对保护绝缘层67进行蚀刻，形成使漏电极65的一部分露出的接触孔。
接下来，在接触孔中形成像素电极71。在此，在平坦化层69上形成导电层之后，在导电层上涂敷抗蚀剂。然后，通过使用第五光掩模的光刻工序形成抗蚀剂掩模，利用该抗蚀剂掩模对导电层进行蚀刻，以形成像素电极71。
像素电极71可以使用具有透光性的导电材料，诸如包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等。
另外，可以使用包含导电高分子(也称为导电聚合物)的导电组成物形成像素电极71。使用导电组成物形成的像素电极的薄层电阻优选为10000Ω/□以下，波长550nm处的透光率优选为70％以上。另外，包含在导电组成物中的导电高分子的电阻率优选为0.1Ω·cm以下。
作为导电高分子，可以使用所谓的π电子共轭类导电高分子。例如，可以举出聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、或由上述物质中的两种以上构成的共聚物等。
在此，像素电极71是通过如下工序来形成的，即通过溅射法形成ITO(IndiumTin Oxide：铟锡氧化物)膜之后，在ITO膜上涂敷抗蚀剂，然后使用第六光掩模对抗蚀剂进行曝光及显影，形成抗蚀剂掩模，接着，使用抗蚀剂掩模对ITO膜进行蚀刻，从而形成像素电极。之后去除抗蚀剂掩模。注意，图8C相当于沿着图10中的A-B线及C-D线的截面图。虽然图10所示的薄膜晶体管的源区及漏区彼此相对的沟道形成区域的上表面形状是平行型，但是也可以制造沟道形成区域的上表面形状为C字(U字)形的薄膜晶体管，来代替上述薄膜晶体管。
如上所述，可以制造截止电流低、导通电流高、以及能够高速工作的薄膜晶体管。另外，可以制造具有该薄膜晶体管作为像素电极开关元件的元件衬底。注意，在本实施方式中，与通常的反交错型薄膜晶体管的制造工序相比，虽然增加了一个用来将导电层及缓冲层蚀刻为预定形状的光掩模，但是由于使用多级灰度掩模作为用来将一对非晶半导体层、添加有赋予一导电型的杂质元素的一对杂质半导体层、以及布线蚀刻为所希望形状的光掩模，所以该工序中可以减少一个光掩模，由此从制造工序整体来看，没有增加掩模数量。
实施方式8
在本实施方式中，示出图1B所示的薄膜晶体管的制造工序，该薄膜晶体管与沟道形成区域具有非晶半导体层的薄膜晶体管相比，能够进行高速工作，其导通电流高，并且与沟道形成区域具有微晶半导体层的薄膜晶体管相比，其截止电流低。
图11中的左侧是沿着图12的A-B线的截面图，示出薄膜晶体管的形成区域的截面，右侧是沿着图12的C-D线的截面图，示出像素中栅极布线和源极布线的交叉区域的截面。
根据实施方式7所示的图7A的工序，形成栅极布线05。接着，在栅极布线05及衬底01上形成栅极绝缘层09。
接着，根据图7B的工序，在栅极绝缘层09上依次层叠导电层11及缓冲层13。然后，使用通过光刻工序形成的抗蚀剂掩模，对导电层11及缓冲层13进行蚀刻，如图11A所示那样形成导电层51、17、及缓冲层19、21。
然后，形成非晶半导体层23及添加有赋予一导电型的杂质元素的杂质半导体层25。
接着，使用通过光刻工序形成的抗蚀剂掩模，将非晶半导体层23及添加有赋予一导电型的杂质元素的杂质半导体层25蚀刻为所希望的形状，如图11B所示那样，在薄膜晶体管的形成区域中形成非晶半导体层81及添加有赋予一导电型的杂质元素的杂质半导体层83。另外，在栅极布线和源极布线交叉的区域中，形成非晶半导体层82及添加有赋予一导电型的杂质元素的杂质半导体层84。然后，去除抗蚀剂掩模。注意，导电层51、17的侧面被非晶半导体层81、82覆盖。
接着，如图11C所示那样形成导电层27。
然后，使用通过光刻工序形成的抗蚀剂掩模，将导电层27蚀刻为所希望的形状，如图11D所示那样形成源极布线85及漏电极87。
在栅极布线05和源极布线85的交叉部中，除了形成栅极绝缘层09以外，还形成有导电层17、缓冲层21以及非晶半导体层82，从而栅极布线05与源极布线85的间隔变大。因此，可以减少栅极布线05和源极布线85的交叉区域中的寄生电容。
接着，使用抗蚀剂掩模对添加有赋予一导电型的杂质元素的杂质半导体层83进行蚀刻，形成添加有赋予一导电型的杂质元素的一对杂质半导体层91、93。另外，在该蚀刻工序中，还对非晶半导体层81进行蚀刻。将其中一部分被蚀刻形成凹部的非晶半导体层称为非晶半导体层95。可以在同一工序中形成源区及漏区、非晶半导体层95的凹部。然后，去除抗蚀剂掩模。
接着，也可以对露出的非晶半导体层95照射H2O等离子体。典型地说，通过对非晶半导体层95、添加有赋予一导电型的杂质元素的一对杂质半导体层91、93、源极布线85、以及漏电极87的露出部分照射利用等离子体对汽化了的水进行放电而产生的基，从而使得薄膜晶体管能够高速工作，并且进一步提高导通电流。还可以减小截止电流。
通过上述工序，形成能够进行高速工作、导通电流高且截止电流低的薄膜晶体管。
接着，根据图8B及图8C所示的工序，如图11E所示那样形成保护绝缘层67、平坦化层69以及连接于漏电极的像素电极71。注意，图11E相当于沿着图12的A-B线及C-D线的截面图。虽然图12所示的薄膜晶体管的源区及漏区相对的沟道形成区域的上表面形状为平行型，但是也可以制造沟道形成区域的上面形状为C字(U字)形的薄膜晶体管，来代替上述薄膜晶体管。
通过上述工序，可以制造截止电流低、导通电流高且能够进行高速工作的薄膜晶体管。另外，可以制造具有该薄膜晶体管作为像素电极的开关元件的元件衬底。
实施方式9
在本实施方式中，使用图33表示沟道保护型薄膜晶体管。
在图33所示的薄膜晶体管中，在衬底01上形成有栅电极05，在栅电极05上形成有栅极绝缘层09a及09b，并且在栅极绝缘层09b上形成有导电层51。另外，在导电层51上形成有缓冲层53，并且在栅极绝缘层09b及缓冲层53上形成有非晶半导体层55。在非晶半导体层55上重叠于栅电极05及导电层51的一个端部的区域中，形成有沟道保护层73。另外，在沟道保护层73及非晶半导体层55上，形成添加有赋予一导电型的杂质元素的一对杂质半导体层59及61，并且在添加有赋予一导电型的杂质元素的一对杂质半导体层59及61上形成有布线63及65。
作为沟道保护层73，可以适当地使用栅极绝缘层09a及09b的材料、平坦化层69所示的材料。
注意，本实施方式可以与其他实施方式组合。
实施方式10
在本实施方式中，使用图14，表示图13所示的设置于元件衬底300的周边部的扫描线输入端子部和信号线输入端子部的结构。图14表示设置于衬底01的周边部的扫描线输入端子部和信号线输入端子部、以及像素部的薄膜晶体管的截面图。
在采用将控制像素电极电位的薄膜晶体管设置于像素部的像素中的有源矩阵型显示装置的情况下，扫描线连接于栅电极。或者，扫描线的一部分被用作栅电极。因此，下面，扫描线也表示为栅极布线05。另外，由于信号线连接于薄膜晶体管的源极，因此，下面，信号线也表示为源极布线63。但是，在信号线连接于薄膜晶体管的漏极的情况下，可以使信号线为漏极布线。
在图13所示的元件衬底300中设置有像素部301，并且在像素部301和衬底01的周边部之间设置有保护电路302及322、信号线323以及扫描线303。虽然未图示，但从保护电路302及322向像素部301，形成有信号线和扫描线。在信号线323和扫描线303的端部设置有信号线输入端子部326及扫描线输入端子部306。FPC(Flexible Printed Circuit：柔性印刷电路板)324及304分别连接于信号线输入端子部326和扫描线输入端子部306的端子，并且在FPC324及304中设置有信号线驱动电路325和扫描线驱动电路305。另外，虽然未图示，但是在像素部301中将像素327配置为矩阵形状。
在图14A中，扫描线输入端子306a连接于薄膜晶体管330的栅极布线05。另外，信号线输入端子326a连接于源极布线63。
扫描线输入端子306a和信号线输入端子326a分别由与像素部的薄膜晶体管330的像素电极71相同的层形成。另外，扫描线输入端子306a和信号线输入端子326a形成于在源极布线63上形成的平坦化层69上。另外，在平坦化层69上，扫描线输入端子306a和信号线输入端子326a隔着各向异性导电粘合剂307及327的导电粒子308及328，连接于FPC304及324的布线309及329。
这里，栅极布线05和扫描线输入端子306a连接，但是也可以在栅极布线05和扫描线输入端子306a之间设置由与源极布线63相同的层形成的导电层。
在图14B中，扫描线输入端子306b连接于薄膜晶体管330的栅极布线05。另外，信号线输入端子326b连接于薄膜晶体管330的源极布线63。
扫描线输入端子306b和信号线输入端子326b分别由与像素部的薄膜晶体管330的像素电极71相同的层形成。另外，扫描线输入端子306b和信号线输入端子326b形成于平坦化层69及保护绝缘层67上。另外，在平坦化层69及保护绝缘层67的开口部中，扫描线输入端子306b和信号线输入端子326b隔着各向异性导电粘合剂307及327的导电粒子308及328，连接于FPC304及324的布线309及329。
连接于源极布线63的信号线输入端子326b，在衬底01及源极布线63之间，除了形成栅极绝缘层09以外，还形成有非晶半导体层35、添加有赋予一导电型的杂质元素的杂质半导体层39，从而其厚度增大。因此容易连接信号线输入端子326b和FPC324的布线328。
实施方式11
下面，示出作为本发明的一个方式的显示面板的结构。
图15A示出只有信号线驱动电路6013另外形成、且将它连接于形成在衬底6011上的像素部6012的显示面板的方式。形成有像素部6012、保护电路6016以及扫描线驱动电路6014的元件衬底，使用上述实施方式所示的元件衬底而形成。通过使用薄膜晶体管形成信号线驱动电路，该薄膜晶体管的场效应迁移率高于将非晶半导体层用于沟道形成区域的薄膜晶体管，可以使信号线驱动电路的工作稳定，该信号线驱动电路被要求其驱动频率高于扫描线驱动电路。注意，信号线驱动电路6013也可以是将单晶半导体用于沟道形成区域的晶体管、将多晶半导体用于沟道形成区域的薄膜晶体管、或将SOI(Silicon On Insulator：绝缘体上沉积硅)用于沟道形成区域的晶体管。使用SOI的晶体管包括将设置于玻璃衬底上的单晶半导体层用于沟道形成区域的晶体管。通过FPC6015分别供给像素部6012、信号线驱动电路6013以及扫描线驱动电路6014电源电位、各种信号等。还可以在信号线驱动电路6013及FPC6015之间、或在信号线驱动电路6013及像素部6012之间，设置由上述实施方式所示的薄膜晶体管形成的保护电路6016。作为保护电路6016，也可以设置由选自薄膜晶体管、二极管、电阻元件以及电容元件等中的一个或多个元件构成的保护电路，来代替由上述实施方式所示的薄膜晶体管形成的保护电路。
注意，也可以将信号线驱动电路及扫描线驱动电路一起形成在与像素部相同的衬底上。
此外，在另外形成驱动电路的情况下，不一定需要将形成有驱动电路的衬底贴合在形成有像素部的衬底上，例如也可以贴合在FPC上。图15B示出只有信号线驱动电路6023另外形成、且形成于衬底6021上的元件衬底与FPC连接的显示装置面板的方式，该元件衬底形成有像素部6022、保护电路6026以及扫描线驱动电路6024。像素部6022、保护电路6026以及扫描线驱动电路6024使用上述实施方式所示的薄膜晶体管形成。信号线驱动电路6023通过FPC6025及保护电路6026连接于像素部6022。通过FPC6025分别供给像素部6022、信号线驱动电路6023以及扫描线驱动电路6024电源电位、各种信号等。还可以在FPC6025及像素部6022之间设置由上述实施方式所示的薄膜晶体管形成的保护电路6026。作为保护电路6026，也可以设置由选自薄膜晶体管、二极管、电阻元件以及电容元件等中的一个或多个元件构成的保护电路，来代替由上述实施方式所示的薄膜晶体管形成的保护电路。
另外，也可以是只有信号线驱动电路的一部分或扫描线驱动电路的一部分由上述实施方式所示的薄膜晶体管形成在与像素部相同的衬底上，而其它部分另外形成，并将它电连接于像素部。图15C示出将信号线驱动电路所具有的模拟开关6033a形成在与像素部6032、扫描线驱动电路6034相同的衬底6031上，并且将信号线驱动电路所具有的移位寄存器6033b另外形成在不同的衬底上，使其彼此贴合的显示装置面板的方式。像素部6032、保护电路6036以及扫描线驱动电路6034使用上述实施方式所示的薄膜晶体管形成。信号线驱动电路所具有的移位寄存器6033b通过FPC6035及保护电路6036连接于像素部6032。通过FPC6035分别供给像素部6032、信号线驱动电路以及扫描线驱动电路6034电源电位、各种信号等。还可以在移位寄存器6033b及模拟开关6033a之间设置由上述实施方式所示的薄膜晶体管形成的保护电路6036。作为保护电路6036，也可以设置由选自薄膜晶体管、二极管、电阻元件以及电容元件等中的一个或多个元件构成的保护电路，来代替由上述实施方式所示的薄膜晶体管形成的保护电路。
如图15所示，本实施方式的显示装置可以在与像素部相同的衬底上，使用上述实施方式所示的薄膜晶体管形成驱动电路的一部分或全部。
注意，另外形成的衬底的连接方法没有特别的限定，可以使用已知的COG(Chip On Glass：玻璃上芯片)方法、引线接合法或TAB(Tape AutomatedBonding：卷带自动接合)方法等。此外，连接的位置只要能够电连接，就不限于图15所示的位置。另外，也可以另外形成控制器、CPU(Central Processing Unit：中央处理器)、存储器等来进行连接。
注意，本实施方式中所使用的信号线驱动电路包括移位寄存器和模拟开关。或者，除了移位寄存器和模拟开关之外，还可以包括缓冲器、电平转移器、源极跟随器等其他电路。另外，不一定需要设置移位寄存器和模拟开关，例如既可以使用像解码器电路那样的可以选择信号线的其他电路来代替移位寄存器，又可以使用锁存器等来代替模拟开关。
实施方式12
根据上述实施方式获得的元件衬底及使用该元件衬底的显示装置等，可以用于有源矩阵型显示装置面板。就是说，对于将这些组装到显示部中的所有电子设备，都可以实施上述实施方式。
作为这种电子设备，可以举出影像拍摄装置如摄像机和数码相机等、头戴式显示器(护目镜型显示器)、汽车导航仪、投影仪、汽车音响、个人计算机、便携式信息终端(移动计算机、移动电话或电子书籍等)等。图16示出其中一例。
图16A是电视装置。通过如图16A所示那样将显示面板组装在外壳中，可以完成电视装置。主屏2003由显示面板形成，作为其他附属配件，具有扬声器部2009、操作开关等。像这样，可以完成电视装置。
如图16A所示，在外壳2001中组装利用显示元件的显示用面板2002，从而可以通过接收机2005接收普通的电视广播，而且还可以通过调制解调器2004连接到有线或无线方式的通讯网络，以进行单向(从发送者到接收者)或双向(发送者和接收者之间或接收者之间)的信息通讯。电视装置的操作可以通过组装在外壳中的开关或另外形成的遥控操作装置2006进行，并且该遥控装置2006也可以设置显示输出信息的显示部2007。
除了主屏2003以外，电视装置中还可以设置由第二显示面板形成的副屏2008，以显示频道或音量等。在这种结构中，也可以利用液晶显示面板形成主屏2003，利用发光显示面板形成副屏。另外，也可以采用以下结构，即利用发光显示面板形成主屏2003，利用发光显示面板形成副屏2008，其中副屏2008能够点亮和熄灭。
图17是示出电视装置的主要结构的框图。在显示面板900中形成有像素部921。也可以采用COG方式将信号线驱动电路922和扫描线驱动电路923安装在显示面板900上。
作为其它外部电路的结构，在视频信号的输入侧具有视频信号放大电路925、视频信号处理电路926、控制电路927等，其中，视频信号放大电路925对调谐器924所接收的信号中的视频信号进行放大，视频信号处理电路926将视频信号放大电路925输出的信号转换成对应于红、绿和蓝各种颜色的颜色信号，控制电路927将该视频信号转换成驱动器IC的输入规格。控制电路927将信号分别输出到扫描线一侧和信号线一侧。在进行数字驱动的情况下，也可以采用如下结构：在信号线一侧设置信号分割电路928，将输入数字信号划分成m个来供给。
调谐器924所接收的信号中的音频信号被发送到音频信号放大电路929，其输出经过音频信号处理电路930而供给扬声器933。控制电路931从输入部932接收接收站(接收频率)或音量的控制信息，并将信号发送到调谐器924、音频信号处理电路930。
当然，本发明不局限于电视装置，还可以应用于各种用途，如个人计算机的监视器、火车站或机场等中的信息显示屏或街头的广告显示屏等大面积显示介质。
通过在主屏2003和副屏2008中应用上述实施方式所说明的元件衬底及具有该元件衬底的显示装置，可以使提高了对比度等图像质量的电视装置的批量生产性提高。
图16B表示移动电话机2301的一例。该移动电话机2301包括显示部2302、操作部2303等。通过在显示部2302中应用上述实施方式所说明的元件衬底及具有该元件衬底的显示装置，可以使提高了对比度等图像质量的移动电话机的批量生产性提高。
图16C所示的移动计算机包括主体2401、显示部2402等。通过在显示部2402中应用上述实施方式所示的元件衬底及具有该元件衬底的显示装置，可以使提高了对比度等图像质量的移动计算机的批量生产性提高。
图16D是桌上照明器具，包括照明部分2501、灯罩2502、可变臂2503、支柱2504、台2505和电源2506。通过将发光装置用于照明部分2501来制造桌上照明器具。注意，照明器具包括固定到天花板上的照明器具、挂在墙上的照明器具等。通过应用上述实施方式所示的元件衬底及具有该元件衬底的显示装置，可以提高批量生产性，并且可以提供廉价的桌上照明器具。
图18是应用上述实施方式的智能手机的一个结构例。图18A为正视图，图18B为后视图，图18C为展开图。智能手机由外壳1111及1112两个外壳构成。智能手机具有移动电话和便携式信息终端双方的功能，其内置有计算机，除了音频通话以外还可以进行各种数据处理。
外壳1111具有显示部1101、扬声器1102、麦克风1103、操作键1104、定位器件1105、表面相机用透镜1106、外部连接端子插口1107、耳机端子1108等，外壳1112具有键盘1201、外部存储器插槽1202、背面相机1203、光灯1204等。另外，天线内置于外壳1111内部。
除了上述结构以外，还可以内置非接触IC芯片、小型存储装置等。
彼此重叠的外壳1111和外壳1112(图18A)滑动而如图18C那样展开。能够在显示部1101中组装上述实施方式所示的显示装置，其显示方向根据使用方式而适当地变化。由于在同一面上设置有显示部1101及表面相机用透镜1106，所以能够进行电视电话。另外，还能够将显示部1101作为取景器，使用背面相机1203及光灯1204拍摄静态图像及动态图像。
扬声器1102及麦克风1103不局限于音频通话，还具有电视电话、录音、再现等用途。利用操作键1104，能够进行电话的拨打和接听、电子邮件等的简单信息输入、屏幕卷动(scroll)、光标移动等。
另外，在制造文件、作为便携式信息终端使用等要处理的信息很多时，若使用键盘1201就很方便。再者，当彼此重叠的外壳1111和外壳1112(图18A)可滑动而如图18C那样展开、用作便携式信息终端时，能够使用键盘1201和定位器件1105进行顺利的操作。外部连接端子插口1107能够与AC适配器及USB线等各种电缆连接，能够进行充电、以及与个人计算机等的数据通讯。另外，通过将存储介质插入外部存储器插槽1202，可以对应更大量数据的保存及移动。
外壳1112的背面(图18B)具有背面相机1203及光灯1204，通过将显示部1101作为取景器，能够拍摄静态图像及动态图像。
除了上述功能结构以外，还可以具有红外线通讯功能、USB端口、单波段电视广播(television one-segment broadcasting)接收功能、非接触IC芯片、耳机插口等。
通过应用上述实施方式所示的显示装置，可以提高批量生产性。
实施例1
在本实施例中，制造图1C所示的薄膜晶体管，并示出测量其晶体管特性的结果。
首先，表示薄膜晶体管的制造工序。
如图7A所示那样，在衬底01上形成导电层03。在此，作为衬底01使用玻璃衬底。另外，作为导电层03，通过利用氩对钼靶进行溅射，来形成厚度为150nm的钼层。
接下来，在导电层03上涂敷抗蚀剂之后，通过光刻工序形成抗蚀剂掩模，利用该抗蚀剂掩模对导电层03进行湿法蚀刻，如图7B所示那样形成栅电极05。之后去除抗蚀剂掩模。
接下来，如图7B所示，在衬底01及栅电极05上形成栅极绝缘层09，并且在栅极绝缘层09上形成导电层11，在导电层11上形成缓冲层13。
在此，作为栅极绝缘层09，通过等离子体CVD法形成厚度为110nm的氮化硅层及厚度为110nm的氧化硅层。作为导电层11，通过等离子体CVD法形成厚度为20nm的包含磷的微晶硅层。在此，将10ppmPH3(用硅烷稀释)和氢的流量比设定为1∶150，来形成包含磷的微晶硅层。作为缓冲层13，通过等离子体CVD法形成厚度为50nm的非晶硅层。
接下来，在缓冲层13上涂敷抗蚀剂之后，通过光刻工序形成抗蚀剂掩模，使用该抗蚀剂掩模对导电层11及缓冲层13进行干法蚀刻，来形成导电层51及缓冲层19。之后去除抗蚀剂掩模。然后，通过干法蚀刻对缓冲层19进行20nm的蚀刻，然后照射氯等离子体去除缓冲层19表面的杂质。
使用将氟酸以纯水稀释10倍至100倍的溶液去除导电层51及缓冲层19的表面的氧化层。
接下来，如图11A所示，在栅极绝缘层09、缓冲层19、以及导电层51上形成非晶半导体层23及添加有赋予一导电型的杂质元素的杂质半导体层25。
在此，作为非晶半导体层23，通过等离子体CVD法形成厚度为80nm的非晶硅层。另外，作为添加有赋予一导电型的杂质元素的杂质半导体层25，通过等离子体CVD法形成厚度为50nm的添加有磷的非晶硅层。
接下来，通过光刻工序形成抗蚀剂掩模，使用该抗蚀剂掩模对缓冲层19、以及添加有赋予一导电型的杂质元素的杂质半导体层25进行干法蚀刻，以如图11B所示那样形成非晶半导体层81、以及添加有赋予一导电型的杂质元素的杂质半导体层83。之后去除抗蚀剂掩模。
接下来，如图11C所示，在栅极绝缘层09、添加有赋予一导电型的杂质元素的杂质半导体层83上形成导电层27。
在此，作为导电层27，通过利用氩对钼靶进行溅射，形成厚度为300nm的钼层。
接下来，在导电层27上涂敷抗蚀剂之后，通过光刻工序形成抗蚀剂掩模，使用该抗蚀剂掩模对导电层27进行湿法蚀刻，以如图11D所示那样形成源极布线85及漏电极87。另外，对添加有赋予一导电型的杂质元素的杂质半导体层83进行干法蚀刻，形成添加有赋予一导电型的杂质元素的一对杂质半导体层91、93。此时，非晶半导体层81的表面的一部分也被蚀刻，而成为非晶半导体层95。之后去除抗蚀剂掩模。
在此，作为样品1，对导电层27进行蚀刻，使其如实施方式1及图11D所示那样，源极布线85的一个端部与导电层51重叠2μm，并且漏电极87的一个端部离开导电层512μm。另外，作为样品2，对导电层27进行蚀刻，使其源极布线85的一个端部和导电层51的一个端部一致，并且漏电极87的一个端部和导电层51的一个端部一致。
接下来，将氯等离子体照射到非晶半导体层95的表面，去除非晶半导体层95中残留的杂质。
接下来，如图11E所示，形成保护绝缘层67。在此，作为保护绝缘层67，通过等离子体CVD法形成厚度为300nm的氮化硅层。
接下来，在保护绝缘层67上涂敷抗蚀剂之后，使用通过光刻工序形成的抗蚀剂掩模，对保护绝缘层67的一部分进行干法蚀刻，来使漏电极87露出。另外，对保护绝缘层67及栅极绝缘层09的一部分进行干法蚀刻，使栅电极05露出。
接下来，在保护绝缘层67上形成导电层。在此，通过溅射法形成厚度为50nm的ITO作为导电层。注意，也可以不形成该ITO。
之后，对样品1及样品2的薄膜晶体管的电特性进行测量。图19A示出样品1的电流电压特性，图19B示出样品2的电流电压特性。注意，将样品1及样品2的薄膜晶体管的沟道长度设定为10μm，将沟道宽度设定为20μm。另外，以实线表示漏电压为1V及10V的电流电压特性，以虚线表示漏电压为1V时的场效应迁移率。
样品1的场效应迁移率为1.37cm2/Vs，样品2的场效应迁移率为1.14cm2/Vs。由此可知，因为实施方式1所示的结构，提高了薄膜晶体管的场效应迁移率。另外，从图19A及19B可知，样品1的导通电流提高，并且截止电流减小。另外，样品2的阈值大幅度偏移到负侧，然而样品1的阈值稍微偏移到正侧。
如上所述，通过本实施例的结构，可以提高薄膜晶体管的导通电流及场效应迁移率，并且能够减小截止电流。
实施例2
在本实施例中，示出上述实施方式所示的薄膜晶体管的电流路径中的能带图及电流电压特性的模拟结果。注意，将Silvaco公司制造的器件模拟器“ATLAS”用于器件模拟。
图20示出用于器件模拟的薄膜晶体管的结构。
在绝缘衬底上形成厚度为150nm钼Mo作为栅电极。钼Mo的功函数为4.6eV。
在栅电极上层叠氮化硅SiN(介电常数为7.0、厚度为110nm)和氧氮化硅SiON(介电常数为4.1、厚度为110nm)作为栅极绝缘层。
在栅极绝缘层上层叠添加有磷的微晶硅层μc-Si(n)(厚度为10nm、施主浓度为1×1018atoms/cm3、激发率为100％)作为导电层，并且层叠非晶硅层a-Si(i1)(厚度为30nm)作为缓冲层。
另外，还在缓冲层及栅极绝缘层上层叠非晶硅层a-Si(i2)(厚度为80nm)作为非晶半导体层。由于非晶半导体层用作为沟道蚀刻层，因此呈凹部状，该凹部中的厚度为40nm。
在非晶半导体层上层叠添加有磷的非晶硅层a-Si(n+)(厚度为50nm)作为添加有赋予一导电型的杂质元素的一对杂质半导体层。在图20中，添加有磷的非晶硅层a-Si(n+)的距离相当于薄膜晶体管的沟道长度L。这里，沟道长度L＝10μm。另外，“D-N”表示添加有磷的微晶硅层μc-Si(n)和添加有磷的非晶硅层a-Si(n+)的一方的距离。在此，将距离D-N设定为2μm。另外，添加有磷的非晶硅层a-Si(n+)的施主浓度为1×1019atoms/cm3，具有高导电性。
在添加有赋予一导电型的杂质元素的一对杂质半导体层上层叠钼Mo(厚度为300nm)作为源电极及漏电极。假设在钼Mo和添加有磷的非晶硅层a-Si(n+)之间为欧姆接触。
图21示出进行图20所示的薄膜晶体管的器件模拟时的电流电压特性的结果。虚线表示漏电压为1V时的漏电流，实线表示漏电压为10V时的漏电流。当栅极电压(VG)为阈值电压(在此为0.6V)时，电流电压特性的凹凸反转。就是说，VG＜Vth时，曲线下凸，VG＞Vth时，曲线上凸。另外，根据栅极电压表示导通或截止的动作。
接下来，下面示出将漏电压固定于1V时的、沿着图20中的A-B-C-D线的层的能带图的器件模拟结果及势垒的栅极电压依赖性。
图22示出VD＝VG＝0V时能带图的器件模拟结果。当VG为0V时，在μc-Si(n)和a-Si(i2)的界面部分形成妨碍电子迁移的势垒。
图23示出VD＝1V、VG＝0V时能带图的器件模拟结果，图24示出VD＝1V、VG＝Vth(阈值电压为0.6V)时能带图的器件模拟结果。在VG为0V及阈值电压时，也存在势垒。注意，在VG等于阈值电压的情况下，其势垒要低于VG为0V时的势垒。
图25示出VD＝1V、VG＞Vth(栅极电压为2V)时能带图的器件模拟结果。当VG大于阈值电压时，势垒进一步降低，使得电子可以通过。根据该结果，本实施例所示的薄膜晶体管可以获得如图21所示那样的电流电压特性。
实施例3
在本实施例中，示出模拟上述实施方式所示的薄膜晶体管的电流电压特性的模拟结果。注意，将Silvaco公司制造的器件模拟器“ATLAS”用于器件模拟。另外，薄膜晶体管的结构与实施例2所示的薄膜晶体管的结构相同。
图26示出将图20所示的D-N距离设定为d时，d为2μm且漏极电压Vd为1V时薄膜晶体管的电流电压曲线。图27示出d为2μm且漏极电压Vd为10V时薄膜晶体管的电流电压曲线。
图28示出漏极电压Vd为1V时截止电流相对于施主浓度随距离d发生的变化。图29示出漏极电压Vd为10V时截止电流相对于施主浓度随距离d发生的变化。
图30示出漏极电压Vd为1V时迁移率相对于施主浓度随距离d发生的变化。图31示出在将距离d设定为2μm、漏极电压Vd为10V时，迁移率相对于施主浓度随距离d发生的变化。
由图28至30所示的图表可知，作为可用于显示装置的薄膜晶体管的条件，要满足以下条件，即Vd＝10V时截止电流为1×10-9A以上、且Vd＝1V时截止电流为1×10-10A以下。在d为0.5μm至4μm时，满足所述条件的施主浓度为1×1015atoms/cm3至1×1019atoms/cm3。
另外，Vd＝1V时场效应迁移率为1.0cm2/V·sec以上，是指在d为2μm时施主浓度为1×1018atoms/cm3至1×1019atoms/cm3。
由此可见，优选地是，在距离d为0.5μm至4μm的情况下，施主浓度为1×1018atoms/cm3至1×1019atoms/cm3，优选为5×1018atoms/cm3至1×1019atoms/cm3。
另外，在施主浓度为1×1018atoms/cm3至1×1019atoms/cm3的情况下，施主激发率为100％时的电导率为0.1S/cm至1.8S/cm。另外，在激发率为5％至100％时，满足所述电导率的用作施主的杂质元素的浓度为1×1018atoms/cm3至2×1020atoms/cm3。

Claims (21)

1.一种薄膜晶体管，其特征在于，包括：
衬底上的栅电极；
所述栅电极上的栅极绝缘层；
所述栅电极上且隔着所述栅极绝缘层的导电层；
所述导电层上的非晶半导体层，该非晶半导体层包括第一部分和第二部分，所述第一部分重叠于所述栅电极和所述导电层，并且所述第二部分重叠于所述栅电极并且与所述栅极绝缘层接触；
所述非晶半导体层上的第一杂质半导体层，该第一杂质半导体层重叠于所述非晶半导体层的第一部分；以及
所述非晶半导体层上的第二杂质半导体层，该第二杂质半导体层重叠于所述非晶半导体层的第二部分。
2.如权利要求1所述的薄膜晶体管，其特征在于，
还包括所述导电层上的缓冲层。
3.如权利要求1所述的薄膜晶体管，其特征在于，
所述非晶半导体层的第一部分与所述导电层接触。
4.如权利要求1所述的薄膜晶体管，其特征在于，
所述导电层的电导率是0.1S/cm至1.8S/cm。
5.如权利要求1所述的薄膜晶体管，其特征在于，
所述导电层是金属层、金属氮化物层、金属碳化物层、金属硼化物层或金属硅化物层。
6.如权利要求1所述的薄膜晶体管，其特征在于，
所述导电层是包含用作施主的杂质元素的半导体层。
7.如权利要求6所述的薄膜晶体管，其特征在于，
所述包含用作施主的杂质元素的半导体层的施主浓度为1×1018atoms/cm3以上且2×1020atoms/cm3以下。
8.如权利要求1所述的薄膜晶体管，其特征在于，
所述导电层是包含用作施主的杂质元素的微晶硅层。
9.如权利要求1所述的薄膜晶体管，其特征在于，
所述非晶半导体层是非晶硅层。
10.一种显示装置，其特征在于，
在像素部的各像素中设置有如权利要求1所述的薄膜晶体管。
11.一种薄膜晶体管，其特征在于，包括：
衬底上的栅电极；
所述栅电极上的栅极绝缘层；
所述栅电极上且隔着所述栅极绝缘层的导电层；
所述导电层上的非晶半导体层，该非晶半导体层包括第一部分和第二部分，所述第一部分重叠于所述栅电极和所述导电层，并且所述第二部分重叠于所述栅电极并且不重叠于所述导电层；
所述非晶半导体层上的第一杂质半导体层，该第一杂质半导体层重叠于所述非晶半导体层的第一部分；以及
所述非晶半导体层上的第二杂质半导体层，该第二杂质半导体层重叠于所述非晶半导体层的第二部分。
12.如权利要求11所述的薄膜晶体管，其特征在于，
还包括所述导电层上的缓冲层。
13.如权利要求12所述的薄膜晶体管，其特征在于，
还包括覆盖所述导电层及所述缓冲层的侧面及所述缓冲层的上表面的微晶硅层。
14.如权利要求11所述的薄膜晶体管，其特征在于，
所述非晶半导体层的第一部分与所述导电层接触。
15.如权利要求11所述的薄膜晶体管，其特征在于，
所述导电层的电导率是0.1S/cm至1.8S/cm。
16.如权利要求11所述的薄膜晶体管，其特征在于，
所述导电层是金属层、金属氮化物层、金属碳化物层、金属硼化物层或金属硅化物层。
17.如权利要求11所述的薄膜晶体管，其特征在于，
所述导电层是包含用作施主的杂质元素的半导体层。
18.如权利要求17所述的薄膜晶体管，其特征在于，
所述包含用作施主的杂质元素的半导体层的施主浓度为1×1018atoms/cm3以上且2×1020atoms/cm3以下。
19.如权利要求11所述的薄膜晶体管，其特征在于，
所述导电层是包含用作施主的杂质元素的微晶硅层。
20.如权利要求11所述的薄膜晶体管，其特征在于，
所述非晶半导体层是非晶硅层。
21.一种显示装置，其特征在于，
在像素部的各像素中设置有如权利要求11所述的薄膜晶体管。
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