JP5538641B2

JP5538641B2 - 薄膜トランジスタ

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Publication number: JP5538641B2
Application number: JP2009042369A
Authority: JP
Inventors: 舜平山崎; 浩二大力; 秀和宮入
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2008-02-29
Filing date: 2009-02-25
Publication date: 2014-07-02
Anticipated expiration: 2029-02-25
Also published as: JP2009231822A

Description

本発明は、薄膜トランジスタ、若しくは該薄膜トランジスタを用いる表示装置に関する。

電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体層にチャネル領域が形成される薄膜トランジスタが知られている。薄膜トランジスタに用いられる半導体層として、非晶質シリコン、微結晶シリコン及び多結晶シリコンを用いる技術が開示されている（特許文献１乃至５参照）。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置であり、表示パネルを構成する各画素のスイッチングトランジスタとして実用化されている。

特開２００１−０５３２８３号公報特開平５−１２９６０８号公報特開２００５−０４９８３２号公報特開平７−１３１０３０号公報特開２００５−１９１５４６号公報

非晶質シリコン層にチャネルが形成される薄膜トランジスタは、電界効果移動度及びオン電流が低いといった問題がある。微結晶シリコン層にチャネルが形成される薄膜トランジスタは、非晶質シリコンによる薄膜トランジスタと比較して、電界効果移動度が向上するもののオフ電流が高くなってしまい、十分なスイッチング特性が得られないといった問題がある。

多結晶シリコン層がチャネル形成領域となる薄膜トランジスタは、上記二種類の薄膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特性がある。この薄膜トランジスタは、前記した特性により、画素に設けられるスイッチング用のトランジスタのみならず、高速動作が要求されるドライバ回路をも構成することができる。

しかし、多結晶シリコン層がチャネル形成領域となる薄膜トランジスタは、非晶質シリコン層で薄膜トランジスタを形成する場合に比べ半導体層の結晶化工程が必要となり、製造コストが増大することが問題となっている。例えば、多結晶シリコン層の製造のために必要なレーザアニール技術は、レーザビームの照射面積が小さく大画面の液晶パネルを効率良く生産することができないといった問題がある。

そこで、薄膜トランジスタのオン電流及びオフ電流に係る上記問題点を解決することを課題の一とする。また、他の課題は、高速動作が可能な薄膜トランジスタを提供することにある。

本発明の一である薄膜トランジスタは、ゲート絶縁層を介してゲート電極と重畳するドナーとなる不純物元素を添加した半導体層を有する。ドナーとなる不純物元素を添加した半導体層上にはバッファ層が設けられる。このバッファ層は、ドナーとなる不純物元素を添加した半導体層と略重畳して設けられる。バッファ層の上面と、バッファ層及びドナーとなる不純物元素を添加した半導体層の側面とを非晶質半導体層が被覆している。薄膜トランジスタにおけるソース領域及びドレイン領域を形成する一導電型を付与する不純物元素を添加した一対の不純物半導体層は、非晶質半導体層上に設けられる。該一導電型を付与する不純物元素を添加した一対の不純物半導体層は、ソース領域とドレイン領域を形成するように、各領域に対応して分割して設けられる。該一導電型を付与する不純物元素を添加した一対の不純物半導体層は、一端部が前記バッファ層と重なるように設けられる。

薄膜トランジスタは、ソース領域及びドレイン領域の間を流れるキャリア（電子または正孔）を、ゲート電極に印加する電圧によって制御するが、本発明に係る薄膜トランジスタは、ソース領域とドレイン領域との間を流れるキャリアは、ゲート電極と重畳して設けられるドナーとなる不純物元素を添加した半導体層と、該ドナーとなる不純物元素を添加した半導体層に接して設けられる非晶質半導体層を流れる。

ドナーとなる不純物元素を添加した半導体層に添加されるドナーとなる不純物元素の濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上５×１０^１８ａｔｏｍｓ／ｃｍ^３であり、非晶質半導体層の電気伝導度はドナーとなる不純物元素を添加した半導体層よりも低くなっている。ドナーとなる不純物元素を添加した半導体層は、少なくとも薄膜トランジスタのチャネル長方向に延在し、前記した電気伝導度を有することで高いオン電流を得ることができる。ここで、非晶質半導体層の厚さは、ドナーとなる不純物元素を添加した半導体層上に設けられるバッファ層の厚さよりも薄く、薄膜トランジスタのオン電流を維持しつつ、オフ電流を低下させるのに十分な厚さを有している。

ソース領域及びドレイン領域を形成する一導電型を付与する不純物元素を添加した一対の不純物半導体層は、一端部が前記バッファ層と重なるように設けることで薄膜トランジスタのオン電流を維持しつつ、オフ電流を低下させるように作用する。バッファ層の膜厚は、ドナーとなる不純物元素を添加した半導体層及び非晶質半導体層のそれぞれの膜厚よりも厚く設けられている。非晶質半導体層の膜厚が５０ｎｍ乃至５００ｎｍ未満であるのに対し、バッファ層は、５００ｎｍ乃至３０００ｎｍの膜厚を有する。バッファ層の膜厚をこのように設定することで、ソース若しくはドレインとゲート間の寄生容量を小さくするように作用する。

本発明は、オフ電流を低減させるためにソース領域及びドレイン領域間に挿入される非晶質半導体層のチャネル長方向の長さは、該非晶質半導体層の膜厚で設定する。即ち、ソース領域またはドレイン領域を形成する一導電型を付与する不純物元素を添加した一対の不純物半導体層と、ドナーとなる不純物元素を添加した半導体層との距離は、非晶質半導体層の膜厚となる。本発明の一様態の薄膜トランジスタのチャネル長は、ソース領域またはドレイン領域を形成する一導電型を付与する不純物元素を添加した一対の不純物半導体層と、ドナーとなる不純物元素を添加した半導体層との距離に相当する。このため、フォトリソグラフィー技術を使って、フォトマスクをサブミクロンレベルの精度でアライメントすることを必要とせずに、自己整合的にナノメートルサイズの微細な構造を薄膜トランジスタに作り込むことを可能としている。

すなわち、少なくとも一つの非晶質半導体層が実質的にチャネル形成領域となる薄膜トランジスタのチャネル長は、非晶質半導体層の膜厚で決まり、上記の如くナノメートルレベルの長さとなる。本発明の一態様は、薄膜トランジスタの製造プロセスを、数ミクロンレベルのデザインルールに基づいて実施しながら、ディープサブミクロンの薄膜トランジスタを同時に作り込むことで課題を解決している。

ドナーとなる不純物元素とは、キャリアとして電子を供給する元素であり、代表的にはド周期表第１５族元素が該当する。（不純物半導体とは、電気伝導に関与するキャリアのほとんどが添加された不純物元素から供給される半導体をいう。不純物元素はキャリアとして電子を供給するドナー、または正孔を供給するアクセプターとなり得る元素であり、代表的にはドナーは周期表第１５族元素、アクセプターは周期表第１３族元素が該当する。）

微結晶半導体とは、例示的には結晶粒径が２ｎｍ以上２００ｎｍ以下、或いは１０ｎｍ以上８０ｎｍ以下、或いは２０ｎｍ以上５０ｎｍ以下であり、電気伝導度が概略１０^−７Ｓ／ｃｍから１０^−４Ｓ／ｃｍであるものが、価電子制御により１０^１Ｓ／ｃｍ程度にまで高められる半導体を指す。尤も、微結晶半導体の概念は前記した結晶粒径、電気伝導度の値のみに固定されるものではなく、同等の物性値を有するものであれば他の半導体材料に置換することもできる。非晶質半導体とは、結晶構造を有さない（原子の配列に長距離秩序を有さない）半導体を指す。なお、非晶質シリコンには水素が含まれていているものも含む。

「オン電流」とは、チャネル形成領域に電流を流すためにゲート電極に適切なゲート電圧を印加した時（即ち、薄膜トランジスタがオン状態の時）に、チャネル形成領域を流れる電流である。「オフ電流」とは、薄膜トランジスタのしきい値電圧より低いゲート電圧の場合（即ち、薄膜トランジスタがオフ状態の時）にソースとドレイン間に流れる電流である。

ソース領域とドレイン領域との間を流れるキャリアは、ゲート電極と重畳して設けられるドナーとなる不純物元素を添加した半導体層と、該ドナーとなる不純物元素を添加した半導体層に接して設けられる非晶質半導体層を流れる構成とすることで、オフ電流を低減しつつ、十分なオン電流を流すことができる。

また、ドナーとなる不純物元素を添加した半導体層上にバッファ層を設け、バッファ層の上面と、バッファ層及びドナーとなる不純物元素を添加した半導体層の側面と接する非晶質半導体層を設けることで、チャネル長がナノメートルサイズの微細な構造の薄膜トランジスタを自己整合的に作り込むことができ、オフ電流を低減しつつ、十分なオン電流を流し、さらに薄膜トランジスタの高速動作を可能とすることができる。

本実施の形態に係る薄膜トランジスタを説明する断面図である。本実施の形態に係る薄膜トランジスタを説明する断面図である。本実施の形態に係る薄膜トランジスタを説明する断面図である。本実施の形態に係る薄膜トランジスタを説明する断面図である。本実施の形態に係る薄膜トランジスタの作製工程を説明する断面図である。本実施の形態に係る薄膜トランジスタを説明する断面図及び上面図である。本実施の形態に係る薄膜トランジスタの作製工程を説明する断面図である。本実施の形態に係る薄膜トランジスタの作製工程を説明する断面図である。本実施の形態に適用可能な多階調マスクを説明する図である。本実施の形態に係る薄膜トランジスタの作製工程を説明する上面図である。本実施の形態に係る薄膜トランジスタの作製工程を説明する断面図である。本実施の形態に係る薄膜トランジスタの作製工程を説明する上面図である。本実施の形態に係る素子基板を説明する平面図である。本実施の形態に係る素子基板の端子部及び画素部を説明する断面図である。本実施の形態に係る表示パネルを説明する斜視図である。本実施の形態に係る表示装置を用いた電子機器を説明する斜視図である。本実施の形態に係る表示装置を用いた電子機器を説明する図である。本実施の形態に係る表示装置を用いた電子機器を説明する斜視図である。

以下の実施の形態について、図面を用いて以下に説明する。但し、開示される以下の説明に限定されず、開示される発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、開示される発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に説明する発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。

また、以下の実施の形態では、ゲート電極０５がゲート配線の一部である形態を示す。このため、ゲート電極０５をゲート配線０５と示す場合がある。また、同様に、配線６３をソース配線６３またはソース電極６３と示す場合がある。

（実施の形態１）
ここでは、微結晶半導体層をチャネル形成領域に有する薄膜トランジスタと比較してオフ電流が低く、非晶質半導体層をチャネル形成領域に有する薄膜トランジスタと比較して、高速動作が可能であり、オン電流が高い、薄膜トランジスタの構造について、図１を用いて説明する。

図１（Ａ）に示す薄膜トランジスタは、基板０１上にゲート電極０５が形成され、ゲート電極０５上にゲート絶縁層０９ａ、０９ｂが形成され、ゲート絶縁層０９ａ、０９ｂ上に、ドナーとなる不純物元素を添加した半導体層５１が形成され、ドナーとなる不純物元素を添加した半導体層５１上にバッファ層５３が形成される。このバッファ層５３は、ドナーとなる不純物元素を添加した半導体層５１と略重畳して設けられる。また、ドナーとなる不純物元素を添加した半導体層５１及びバッファ層５３の側面を覆う一対の非晶質半導体層５５、５７が形成され、一対の非晶質半導体層５５、５７上に、ソース領域とドレイン領域を形成する一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１が形成され、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１上に配線６３、６５が形成される。また、一導電型を付与する不純物元素を添加した一対の不純物半導体層の一端部は、バッファ層５３に重なっている。

ドナーとなる不純物元素を添加した半導体層５１は、キャリアとして電子を供給する元素であるドナーが添加されている。ドナーとなる不純物元素は、代表的には周期表第１５族元素であるリン、砒素、アンチモン等がある。ドナーとなる不純物元素を添加した半導体層５１としては、アモルファスシリコン層、アモルファスシリコンゲルマニウム層、アモルファスゲルマニウム層、微結晶シリコン層、微結晶シリコンゲルマニウム層、微結晶ゲルマニウム層、多結晶シリコン層、多結晶シリコンゲルマニウム層、多結晶ゲルマニウム層等で形成される。

ドナーとなる不純物元素を添加した半導体層５１に添加されるドナーとなる不純物元素の濃度を、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｓｃｏｐｙ）で測定した場合に１×１０^１６ｃｍ^−３以上５×１０^１８ｃｍ^−３以下とすることにより、ゲート絶縁層０９ｂとドナーとなる不純物元素を添加した半導体層５１との界面における抵抗を低減することが可能であり、また、高速動作が可能であり、オン電流の高い薄膜トランジスタを作製することができる。

ここでの微結晶半導体層とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む層である。この半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が２ｎｍ以上２００ｎｍ以下、或いは１０ｎｍ以上８０ｎｍ以下、或いは２０ｎｍ以上５０ｎｍ以下の柱状または針状結晶が基板表面に対して法線方向に成長している。また、電気伝導度が概略１０^−７Ｓ／ｃｍから１０^−４Ｓ／ｃｍであるものが、価電子制御により１０^１Ｓ／ｃｍ程度にまで高められる半導体を指す。また、複数の微結晶半導体の間に非単結晶半導体が存在している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルのピークが単結晶シリコンを示す５２０ｃｍ^−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ^−１とアモルファスシリコンを示す４８０ｃｍ^−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませてもよい。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませてもよく、これにより格子歪みをさらに助長させることで、微結晶の構造の安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。尤も、本発明において、微結晶半導体の概念は前記した結晶粒径、電気伝導度の値のみに固定されるものではなく、同等の物性値を有するものであれば他の半導体材料に置換することもできる。

ドナーとなる不純物元素を添加した半導体層５１の厚さは５ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下で形成する。

また、ドナーとなる不純物元素を添加した半導体層５１の酸素濃度、及び窒素濃度は、ドナーとなる不純物元素の濃度の１０倍未満、代表的には３×１０^１９ａｔｏｍｓ／ｃｍ^３未満、更に好ましくは３×１０^１８ａｔｏｍｓ／ｃｍ^３未満、炭素の濃度を３×１０^１８ａｔｏｍｓ／ｃｍ^３以下とすることが好ましい。酸素、窒素、及び炭素が、ドナーとなる不純物元素を添加した半導体層５１に混入する濃度を低減することで、ドナーとなる不純物元素を添加した半導体層５１が微結晶半導体層の場合、微結晶半導体層の欠陥の生成を抑制する事ができる。さらには、酸素、及び窒素が微結晶半導体層中に入っていると、結晶化しにくい。このため、ドナーとなる不純物元素を添加した半導体層５１が微結晶半導体層の場合、微結晶半導体層中の酸素濃度、窒素濃度が比較的低く、且つドナーとなる不純物元素を添加することで、微結晶半導体層の結晶性を高めることができる。

また、本実施の形態のドナーとなる不純物元素を添加した半導体層５１にはドナーとなる不純物元素が添加されるため、ドナーとなる不純物元素を添加した半導体層５１に、アクセプターとなる不純物元素を、成膜と同時に、或いは成膜後に添加することで、しきい値電圧を制御することが可能となる。アクセプターとなる不純物元素としては、代表的には硼素であり、Ｂ_２Ｈ_６、ＢＦ_３などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化シリコンに混入させると良い。そしてボロンの濃度は、ドナーとなる不純物元素の１０分の１程度、例えば１×１０^１４〜６×１０^１６ａｔｏｍｓ／ｃｍ^３とすると良い。

バッファ層５３は、非晶質半導体層を用いて形成する。または、フッ素、塩素等のハロゲンが添加される非晶質半導体層を用いる。バッファ層５３の厚さを５００ｎｍ〜３０００ｎｍとする。非晶質半導体層としては、アモルファスシリコン層、またはゲルマニウムを含むアモルファスシリコン層等がある。

バッファ層５３の側面を３０〜６０°に傾斜させることで、ドナーとなる不純物元素を添加した半導体層５１が微結晶半導体層の場合、当該微結晶半導体層を結晶成長核として、微結晶半導体層に接する非晶質半導体層５５、５６の界面の結晶性を高めることができるため、薄膜トランジスタの高速動作が可能であり、オン電流を高めることができる。

非晶質半導体層５５、５７としては、アモルファスシリコン層、またはゲルマニウムを含むアモルファスシリコン層等がある。また、非晶質半導体層５５、５７にフッ素、塩素等が含まれていても良い。また、非晶質半導体層５５、５７の厚さを５０ｎｍ以上５００ｎｍ未満とする。

非晶質半導体層５５、５７は、ドナーとなる不純物元素を添加した半導体層５１及びバッファ層５３の側面を覆う。また、ドナーとなる不純物元素を添加した半導体層５１の周辺部において、ゲート絶縁層５２ｂと非晶質半導体層５５、５７が接する。これら構造により、ドナーとなる不純物元素を添加した半導体層５１と、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１とが隔離され、ドナーとなる不純物元素を添加した半導体層５１と、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１との間で生じるリーク電流を低減することができる。また、非晶質半導体層５５、５７の端部は、バッファ層５３と重なっていることが好ましい。非晶質半導体層５５、５７の端部がバッファ層５３と重なることにより、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１と、バッファ層５３とが直接接しないため、更には、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１と、ドナーとなる不純物元素を添加した半導体層５１とが直接接しないため、リーク電流を低減することができる。

ドナーとなる不純物元素を添加した半導体層５１が微結晶半導体層の場合、バッファ層５３として、非晶質半導体層、更には水素、窒素、またはハロゲンを含む非晶質半導体層を形成することで、ドナーとなる不純物元素を添加した半導体層５１が添加される結晶粒の表面の自然酸化を防止することが可能である。特に、微結晶半導体層において、非晶質半導体と微結晶粒が接する領域では、局部応力により亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、結晶粒の表面に酸化シリコンが形成される。しかしながら、ドナーとなる不純物元素を添加した半導体層５１の表面にバッファ層５３を形成することで、微結晶粒の酸化を防ぐことができる。このため、キャリアが捕獲される欠陥、またはキャリアの進行を妨げる領域を低減することができ、薄膜トランジスタの高速動作が可能であり、オン電流を高めることができる。

基板０１は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁層を設けた基板を適用しても良い。基板０１がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代１５００ｍｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。

ゲート電極０５は、金属材料で形成される。金属材料としてはアルミニウム、クロム、チタン、タンタル、モリブデン、銅などが適用される。ゲート電極０５の好適例は、アルミニウムまたはアルミニウムとバリア金属の積層構造体によって形成される。バリア金属としては、チタン、モリブデン、クロムなどの高融点金属が適用される。バリア金属はアルミニウムのヒロック防止、酸化防止のために設けることが好ましい。

ゲート電極０５は厚さ５０ｎｍ以上３００ｎｍ以下で形成する。ゲート電極０５の厚さを５０ｎｍ以上１００ｎｍ以下とすることで、後に形成される半導体層や配線の段切れ防止が可能である。また、ゲート電極０５の厚さを１５０ｎｍ以上３００ｎｍ以下とすることで、ゲート電極０５の抵抗を低減することが可能であり、基板の大面積化が可能である。

なお、ゲート電極０５上には半導体層や配線を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。また、図示しないがこの工程でゲート電極に接続する配線や容量配線も同時に形成することができる。

ゲート絶縁層０９ａ、０９ｂはそれぞれ、厚さ５０〜１５０ｎｍの酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、または窒化酸化シリコン層で形成することができる。ここでは、ゲート絶縁層０９ａとして窒化シリコン層または窒化酸化シリコン層を形成し、ゲート絶縁層０９ｂとして酸化シリコン層または酸化窒化シリコン層を形成して積層する形態を示す。なお、ゲート絶縁層を２層とせず、ゲート絶縁層を、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、または窒化酸化シリコン層の単層で形成することができる。

ゲート絶縁層０９ａを窒化シリコン層、または窒化酸化シリコン層を用いて形成することで、基板０１とゲート絶縁層０９ａの密着力が高まり、基板０１としてガラス基板を用いた場合、基板０１からの不純物が、ドナーとなる不純物元素を添加した半導体層５１、バッファ層５３、及び非晶質半導体層５５、５７に拡散するのを防止することが可能であり、さらにゲート電極０５の酸化防止が可能である。即ち、膜剥れを防止することができると共に、後に形成される薄膜トランジスタの電気特性を向上させることができる。また、ゲート絶縁層０９ａ、０９ｂはそれぞれ厚さ５０ｎｍ以上であると、ゲート電極０５の凹凸による被覆率の低減を緩和することが可能であるため好ましい。

なお、本実施の形態により薄膜トランジスタのチャネル長を短くすることが可能であるため、薄膜トランジスタにおいて短チャネル効果が生じないように、ゲート絶縁層の膜厚を薄くすることが好ましい。

ここでは、酸化窒化シリコン層とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：ＲｕｔｈｅｒｆｏｒｄＢａｃｋｓｃａｔｔｅｒｉｎｇＳｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：ＨｙｄｒｏｇｅｎＦｏｒｗａｒｄＳｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン層とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。

一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１は、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化シリコンにＰＨ_３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化シリコンにＢ_２Ｈ_６などの不純物気体を加えれば良い。リンまたはボロンの濃度を１×１０^１９〜１×１０^２１ｃｍ^−３とすることで、配線６３、６５とオーミックコンタクトすることが可能であり、ソース領域及びドレイン領域として機能する。一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１は、微結晶半導体層、または非晶質半導体層で形成することができる。一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１は１０ｎｍ以上１００ｎｍ以下、好ましくは３０ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１の膜厚を、薄くすることでスループットを向上させることができる。

配線６３、６５は、アルミニウム、銅、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モリブデンなどの、マイグレーション防止元素、耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１と接する側の層を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。ここでは、配線６３、６５としては、チタン層、アルミニウム層、及びチタン層の積層構造を用いることができる。

また、図１（Ａ）に示す薄膜トランジスタは、非晶質半導体層５５、５７が、配線６３、６５と接せず、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１を介してバッファ層５３上に配線６３、６５が形成される構造を示したが、図１（Ｂ）に示すように、非晶質半導体層５５、５７の側面が配線６３、６５と接する構造とすることができる。

本実施の形態の薄膜トランジスタは、オン電流を高めるため、ソース領域及びドレイン領域間に挿入される非晶質半導体層のチャネル長方向の長さは、該非晶質半導体層の膜厚で設定される。これは、フォトリソグラフィー技術を使って、フォトマスクをサブミクロンレベルの精度でアライメントすることを必要とせずに、自己整合的にナノメートルサイズの微細な構造を薄膜トランジスタに作り込むことを可能としている。

すなわち、少なくとも一つの非晶質半導体層が実質的にチャネル形成領域となる薄膜トランジスタのチャネル長は、非晶質半導体層の膜厚で決まり、上記の如くナノメートルレベルの長さとなる。本実施の形態の薄膜トランジスタは、製造プロセスを、数ミクロンレベルのデザインルールに基づいて実施しながら、ディープサブミクロンの薄膜トランジスタを同時に作り込むことで、オフ電流を低減しつつ、十分なオン電流を流し、さらに薄膜トランジスタの高速動作を可能とすることができる。

また、バッファ層５３の膜厚が厚いため、チャネルエッチ型の薄膜トランジスタの場合、ソース領域及びドレイン領域、並びに配線のエッチングの際に、非晶質半導体層をオーバーエッチングしても、膜厚の厚いバッファ層５３が形成されているため、チャネル形成領域を分断することがなく、歩留まりを向上させることができる。また、バッファ層５３の膜厚が厚いため、ソース領域及びドレイン領域からドナーとなる不純物元素を添加した半導体層５１へ流れるリーク電流を低減することが可能である。このため、オフ電流を低減することができる。

さらには、ゲート電極０５と、ソース領域及びドレイン領域として機能する一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１の間には、ゲート絶縁層のほかに非晶質半導体層５５、５７が形成され、ゲート電極０５と、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１の間隔が広がる。このため、ゲート電極０５と、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１の間に生じる寄生容量を低減することができる。特に、ドレイン側の電圧降下を低減する薄膜トランジスタとすることができる。このため、当該構造を用いた表示装置は、画素の応答速度を向上させることができる。特に、液晶表示装置の画素に形成される薄膜トランジスタの場合、ドレイン電圧の電圧降下を低減できるため、液晶材料の応答速度を上昇させることが可能である。

（実施の形態２）
本実施の形態では、ドナーとなる不純物元素を添加した半導体層５１及びバッファ層５３の他の形状について、図２を用いて示す。

図２（Ａ）に示す薄膜トランジスタは、断面構造において、ドナーとなる不純物元素を添加した半導体層５１ａ及びバッファ層５３ａの側壁がほぼ垂直、または側面の傾斜角度が８０〜１００°、好ましくは８５〜９５°である薄膜トランジスタである。ドナーとなる不純物元素を添加した半導体層５１ａ及びバッファ層５３ａの側壁をほぼ垂直とすることで、薄膜トランジスタが占める面積を縮小することができる。このため、当該薄膜トランジスタを画素に用いた透過型表示装置の開口率を高めることができる。

図２（Ｂ）は、ドナーとなる不純物元素を添加した半導体層５１ｂの内側にバッファ層５３ｂが形成されている薄膜トランジスタである。即ち、ドナーとなる不純物元素を添加した半導体層５１ｂのより面積の小さいバッファ層５３ｂが形成され、ドナーとなる不純物元素を添加した半導体層５１ｂの一部がバッファ層５３ｂより露出している薄膜トランジスタである。このような構造とすることで、ドナーとなる不純物元素を添加した半導体層５１ｂが微結晶半導体層の場合、当該微結晶半導体層を結晶成長核として、微結晶半導体層に接する非晶質半導体層５５、５６の結晶性を高めることができるため、薄膜トランジスタの高速動作が可能であり、オン電流を高めることができる。

なお、本実施の形態は他の実施の形態と組み合わせ可能である。

（実施の形態３）
本実施の形態では、バッファ層の他の形態を図３を用いて示す。本実施の形態では、バッファ層５２を絶縁層で形成することを特徴とする。

図３（Ａ）に示す薄膜トランジスタは、基板０１上にゲート電極０５が形成され、ゲート電極０５上にゲート絶縁層０９ａ、０９ｂが形成され、ゲート絶縁層０９ａ、０９ｂ上に、ドナーとなる不純物元素を添加した半導体層５１が形成され、ドナーとなる不純物元素を添加した半導体層５１上にバッファ層５２が形成される。このバッファ層５２は、ドナーとなる不純物元素を添加した半導体層５１と略重畳して設けられる。また、ドナーとなる不純物元素を添加した半導体層５１及びバッファ層５２の側面を覆う一対の非晶質半導体層５５、５７が形成され、一対の非晶質半導体層５５、５７上に一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１が形成され、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１上に配線６３、６５が形成される。また、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１の一端部は、バッファ層５３に重なっている。

本実施の形態では、バッファ層５２を絶縁層で形成する。代表的には、バッファ層５２を窒化シリコン層、酸化シリコン層、窒化酸化シリコン層、酸化窒化シリコン層、その他の無機絶縁層を用いて形成する。または、ポリイミド、アクリル樹脂、エポキシ樹脂、その他の有機絶縁層を用いて形成する。また、バッファ層５２の厚さを５００〜３０００ｎｍとする。厚さが厚く、且つ絶縁層でバッファ層５２を形成することにより、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１から非晶質半導体層５５、５７に流れるリーク電流をバッファ層５２でせき止めることが可能であるため、リーク電流を低減することができる。また、オフ電流を低減することができる。

また、図３（Ｂ）に示すように、ドナーとなる不純物元素を添加した半導体層５１上に半導体層で形成されるバッファ層５３が形成され、バッファ層５３上に絶縁層で形成されるバッファ層５４が形成される。バッファ層５４としては、窒化シリコン層、酸化シリコン層、窒化酸化シリコン層、酸化窒化シリコン層、その他の無機絶縁層を用いて形成する。または、ポリイミド、アクリル樹脂、エポキシ樹脂、その他の有機絶縁層を用いて形成する。

図３（Ｂ）においては、半導体層で形成されるバッファ層５３が、絶縁層で形成されるバッファ層５４の厚さより厚いが、バッファ層５３よりバッファ層５４の厚さを厚くしてもよい。なお、バッファ層５３及びバッファ層５４の合計の膜厚を５００ｎｍ〜３０００ｎｍとする。ドナーとなる不純物元素を添加した半導体層５１上に半導体層で形成されるバッファ層５３が形成されることで、ドナーとなる不純物元素を添加した半導体層５１の酸化を低減することができ、ドナーとなる不純物元素を添加した半導体層５１の抵抗率の低減を抑制することができる。また、半導体層で形成されるバッファ層５３上に絶縁層で形成されるバッファ層５４を設けることで、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１から非晶質半導体層５５、５７に流れるリーク電流をバッファ層５４でせき止めることが可能であるため、リーク電流を低減することができる。また、オフ電流を低減することができる。

（実施の形態４）
本実施の形態では、ドナーとなる不純物元素を添加した半導体層５１の別の形態を示す。

図４に示す薄膜トランジスタは、基板０１上にゲート電極０５が形成され、ゲート電極０５上にゲート絶縁層０９ａ、０９ｂが形成され、ゲート絶縁層０９ｂ上に、ドナーとなる不純物元素を添加した半導体結晶粒５６が形成され、ドナーとなる不純物元素を添加した半導体結晶粒５６及びゲート絶縁層０９ａ、０９ｂ上にバッファ層５３が形成される。このバッファ層５３は、ドナーとなる不純物元素を添加した半導体結晶粒５６と略重畳して設けられる。また、バッファ層５３の側面を覆う一対の非晶質半導体層５５、５７が形成され、一対の非晶質半導体層５５、５７上に一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１が形成され、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１上に配線６３、６５が形成される。また、一導電型を付与する不純物元素を添加した一対の不純物半導体層の一端部は、バッファ層５３に重なっている。

ドナーとなる不純物元素を添加した半導体結晶粒５６は、シリコン、またはゲルマニウムより多くのシリコンを含むシリコンゲルマニウム（Ｓｉ_ｘＧｅ_１−ｘ、０．５＜ｘ＜１）等で形成することができる。ドナーとなる不純物元素を添加した半導体結晶粒５６の大きさを、１〜３０ｎｍとし、密度を１×１０^１３／ｃｍ^２未満、好ましくは１×１０^１０／ｃｍ^２未満とすると、分離されたドナーとなる不純物元素を添加した結晶粒を形成することが可能であり、後に形成するバッファ層５３とゲート絶縁層０９ｂとの密着性を高めることができる。このため、薄膜トランジスタの歩留まりを高めることができる。

ドナーとなる不純物元素を添加した半導体結晶粒５６の形成方法としては、ドナーとなる不純物元素を添加した微結晶半導体層をスパッタリング法またはプラズマＣＶＤ法により成膜した後に、ドナーとなる不純物元素を添加した微結晶半導体層に水素プラズマを曝して、ドナーとなる不純物元素を添加した微結晶半導体層の非晶質半導体成分をエッチングすることで、ドナーとなる不純物元素を添加した半導体結晶粒５６を形成することができる。または、結晶粒が連続せず分散した状態の厚さで、ドナーとなる不純物元素を添加した微結晶半導体層または結晶性半導体層をスパッタリング法またはプラズマＣＶＤ法により成膜することで、ドナーとなる不純物元素を添加した半導体結晶粒５６を形成することができる。

また、ドナーとなる不純物元素を添加した半導体結晶粒５６の代わりに、ゲート絶縁層０９ｂ上にドナーとなる不純物元素を添加した半導体層を形成した後、フォトリソグラフィ工程により形成したレジストマスクを用いてドナーとなる不純物元素を添加した半導体層をエッチングして、分離されたドナーとなる不純物元素を添加した半導体層を形成してもよい。

（実施の形態５）
本実施の形態では、薄膜トランジスタの構造の別の形態を示す。

図５に示す薄膜トランジスタは、基板０１上にゲート電極０５が形成され、ゲート電極０５上にゲート絶縁層０９ａ、０９ｂが形成され、ゲート絶縁層０９ａ、０９ｂ上に、ドナーとなる不純物元素を添加した半導体層５１、５１ｆ、５１ｇが形成され、ドナーとなる不純物元素を添加した半導体層５１、５１ｆ、５１ｇ上にバッファ層５３、５３ｆ、５３ｇが形成される。このバッファ層５３、５３ｆ、５３ｇは、ドナーとなる不純物元素を添加した半導体層５１と略重畳して設けられる。また、ドナーとなる不純物元素を添加した半導体層５１、５１ｆ、５１ｇ及びバッファ層５３、５３ｆ、５３ｇの側面を覆う一対の非晶質半導体層５５、５７が形成され、一対の非晶質半導体層５５、５７上に一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１が形成され、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１上に配線６３、６５が形成される。また、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１の一端部は、バッファ層５３に重なっている。また、ドナーとなる不純物元素を添加した半導体層５１及びバッファ層５３、５３ｆ、５３ｇの積層体、ドナーとなる不純物元素を添加した半導体層５１ｆ及びバッファ層５３ｆの積層体、ドナーとなる不純物元素を添加した半導体層５１ｇ及びバッファ層５３ｇの積層体が、それぞれ分離している。

図６に示す薄膜トランジスタは、基板０１上にゲート電極０５が形成され、ゲート電極０５上にゲート絶縁層０９ａ、０９ｂが形成され、ゲート絶縁層０９ａ、０９ｂ上に、ドナーとなる不純物元素を添加した半導体層５１ｅが環状に形成され、ドナーとなる不純物元素を添加した半導体層５１ｅ上にバッファ層５３ｅが環状に形成される。このバッファ層５３は、ドナーとなる不純物元素を添加した半導体層５１ｅと略重畳して設けられる。また、ドナーとなる不純物元素を添加した半導体層５１ｅ及びバッファ層５３ｅの側面を覆う一対の非晶質半導体層５５、５７が形成される。一対の非晶質半導体層５５、５７上に、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１が形成され、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１上に配線６３、６５が形成される。また、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１の一端部は、バッファ層５３ｅに重なっている。図６に示す薄膜トランジスタは、ソース領域及びドレイン領域が対向するチャネル形成領域が円形であることが特徴である。

なお、一対の非晶質半導体層５５、５７、及び一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１の一方５９は環状であり、一対の非晶質半導体層５５、５７、及び一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１の他方６１は円形である。即ち、ソース領域またはドレイン領域の一方が、ソース領域またはドレイン領域の他方を、一定間隔をあけて囲う構造となっている。このため、配線６３をソース配線とし、配線６５をドレイン配線とした場合、チャネル形成領域が曲線状であると、しきい値電圧の変動を低減することが可能であり、薄膜トランジスタの特性の信頼性を高めることができる。また、ソース配線及びドレイン配線が直線型である典型的な薄膜トランジスタと比較して、ソース領域及びドレイン領域が曲線状であるとそれらの対向面積が大きくなるため、同じチャネル幅の薄膜トランジスタを設計する場合、薄膜トランジスタの面積を小さくすることができる。

（実施の形態６）
本実施の形態では、図１（Ａ）に示すような、高速動作が可能であり、オン電流が高く、且つオフ電流の低い薄膜トランジスタの作製工程について示す。

非晶質半導体層または微結晶半導体層を有する薄膜トランジスタは、ｐ型よりもｎ型の方が、電界効果移動度が高いので駆動回路に用いるのにより適している。同一の基板上に形成する薄膜トランジスタを全て同じ導電型にそろえておくことが、工程数を抑えるためにも望ましい。ここでは、ｎチャネル型の薄膜トランジスタを用いて説明する。

図１（Ａ）に示す薄膜トランジスタの作製工程について、図７乃至図１０を用いて示す。なお、図７及び図８において左側は図１０のＡ−Ｂの断面図であり、薄膜トランジスタが形成される領域の断面を示し、右側は図１０のＣ−Ｄの断面図であり、画素においてゲート配線及びソース配線が交差する領域の断面を示す。

図７（Ａ）に示すように、基板０１上に導電層０３を形成する。導電層０３としては、実施の形態１に示すゲート電極０５に列挙した材料を用いて形成することができる。導電層０３は、スパッタリング法、ＣＶＤ法、めっき法、印刷法、液滴吐出法等を用いて形成する。

次に、第１のフォトマスクを用いたフォトリソグラフィー工程を用いて形成したレジストマスクを用いて導電層０３を所望の形状にエッチングして、図７（Ｂ）に示すように、ゲート配線０５を形成する。この後、レジストマスクを除去する。

次に、ゲート配線０５及び基板０１上にゲート絶縁層０９を形成する。ゲート絶縁層０９としては、実施の形態１に示すゲート絶縁層０９ａ、０９ｂに列挙した材料を用いて形成することができる。ゲート絶縁層０９は、ＣＶＤ法やスパッタリング法等を用いて形成する。

次に、ゲート絶縁層０９上にドナーとなる不純物元素を添加した半導体層１１、及びバッファ層１３を積層して形成する。ドナーとなる不純物元素を添加した半導体層１１の成膜方法を以下に示す。

プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより、微結晶半導体層を形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは５０〜２００倍に希釈して微結晶半導体層を形成する。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。また、上記原料ガスと共に、リン、砒素、アンチモン等を含む気体を混合することで、ドナーとなる不純物元素を添加した半導体層１１形成することができる。ここでは、シランと、水素及び／または希ガスと共にフォスフィンを混合して、グロー放電プラズマにより、ドナーとなる不純物元素を添加した半導体層１１としてリンを含む微結晶シリコン層を形成することができる。

ドナーとなる不純物元素を添加した半導体層１１の形成工程においてグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ程度までのＨＦ（ｈｉｇｈｆｒｅｑｕｅｎｃｙ）帯、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚの高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には６０ＭＨｚを印加することで行われる。

また、シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ_４、Ｓｉ_２Ｈ_６、ＧｅＨ_４、Ｇｅ_２Ｈ_６等がある。

なお、ドナーとなる不純物元素を添加した半導体層１１を形成する代わりに、ゲート絶縁層０９としてドナーとなる不純物元素を添加した絶縁層を形成し、その上にドナーとなる不純物元素を含まない半導体層を形成してもよい。例えば、ドナーとなる不純物元素（リン、砒素、またはアンチモン）を含む酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、または窒化酸化シリコン層等をゲート絶縁層として形成することができる。また、ゲート絶縁層０９を積層構造とする場合、微結晶半導体層に接する層または基板０１に接する層にドナーとなる不純物元素を添加してもよい。

ゲート絶縁層０９としてドナーとなる不純物元素を添加した絶縁層の形成方法としては、絶縁層の原料気体と共に、ドナーとなる不純物元素を含む気体を用いて絶縁層を形成すればよい。例えば、シラン、アンモニア、及びフォスフィンを用いたプラズマＣＶＤ法によりリンを含む窒化シリコン層を形成することができる。また、シラン、一酸化二窒素、及びアンモニア、並びにフォスフィンを用いたプラズマＣＶＤ法により、リンを含む酸化窒化シリコン層を形成することができる。

また、ゲート絶縁層０９を形成する前に、成膜装置の反応室内にドナーとなる不純物元素を含む気体を流し、基板０１表面及び反応室内壁にドナーとなる不純物元素を吸着させてもよい。この後、ゲート絶縁層０９を形成することで、ドナーとなる不純物元素を取り込みながら絶縁層が堆積するため、ドナーとなる不純物元素を添加したゲート絶縁層０９を形成することができる。

また、ドナーとなる不純物元素を添加した半導体層１１を形成する前に、成膜装置の反応室内にドナーとなる不純物元素を含む気体を流し、ゲート絶縁層０９及び反応室内壁にドナーとなる不純物元素を吸着させてもよい。この後、半導体層１１を堆積することで、ドナーとなる不純物元素を取り込みながら微結晶半導体層が堆積するため、ドナーとなる不純物元素を添加した半導体層１１を形成することができる。

なお、ゲート絶縁層０９が酸化シリコン層、または酸化窒化シリコン層の場合、ドナーとなる不純物元素を添加した半導体層１１を形成する前に、ゲート絶縁層０９の表面をプラズマ処理してもよい。代表的には、水素プラズマ、アンモニアプラズマ、Ｈ_２Ｏプラズマ、ヘリウムプラズマ、アルゴンプラズマ、ネオンプラズマ等のプラズマをゲート絶縁層０９表面に曝す。この結果、ゲート絶縁層表面の欠陥を低減することができる。代表的には、ゲート絶縁層０９表面のダングリングボンドを終端化することができる。この後、ドナーとなる不純物元素を添加した半導体層または非晶質半導体層を形成すると、ドナーとなる不純物元素を添加した半導体層または非晶質半導体の界面における欠陥を低減することが可能である。この結果、欠陥によるキャリアの捕獲を低減することが可能であり、オン電流を高めることが可能である。

次に、バッファ層１３を形成する。バッファ層１３として半導体層を形成する場合、シリコン、またはゲルマニウムを含む堆積性気体を用いたプラズマＣＶＤ法により非晶質半導体層を形成することができる。または、シリコン、またはゲルマニウムを含む堆積性気体に、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して非晶質半導体層を形成することができる。または、シランガスの流量の０倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半導体層を形成することができる。また、上記水素化半導体層に、フッ素、または塩素等のハロゲンを添加してもよい。

また、非晶質半導体層は、ターゲットにシリコン、ゲルマニウム等の半導体ターゲットを用いて水素、または希ガスでスパッタリングして非晶質半導体層を形成することができる。

バッファ層１３として絶縁層を形成する場合、ゲート絶縁層０９と同様に形成することができる。または、ポリイミド、アクリル樹脂、エポキシ樹脂、その他の有機絶縁層の原料を塗布した後、焼成して絶縁層を形成することができる。

また、ドナーとなる不純物元素を添加した半導体層１１を形成した後、プラズマＣＶＤ法によりバッファ層１３を３００℃〜４００℃の温度にて成膜することが好ましい。この成膜処理により水素がドナーとなる不純物元素を添加した半導体層１１に供給され、ドナーとなる不純物元素を添加した半導体層１１を水素化したのと同等の効果が得られる。すなわち、ドナーとなる不純物元素を添加した半導体層１１上にバッファ層１３を堆積することにより、ドナーとなる不純物元素を添加した半導体層１１に水素を拡散させて、ダングリングボンドの終端をすることができる。

ドナーとなる不純物元素を添加した半導体層１１が微結晶半導体層で形成される場合、ドナーとなる不純物元素を添加した半導体層１１の表面に、バッファ層１３として非晶質半導体層、更には水素、窒素、またはハロゲンを含む非晶質半導体層を形成することで、ドナーとなる不純物元素を添加した半導体層１１に含まれる結晶粒の表面の自然酸化を防止することが可能である。特に、非晶質半導体と微結晶粒が接する領域では、局部応力により亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、結晶粒の表面にシリコンが形成される。しかしながら、ドナーとなる不純物元素を添加した半導体層１１の表面に非晶質半導体層を形成することで、微結晶粒の酸化を防ぐことができる。また、薄膜トランジスタへの印加電圧の高い（例えば１５Ｖ程度）表示装置、代表的には液晶表示装置において、バッファ層の膜厚を厚く形成すると、ドレイン耐圧が高くなり、薄膜トランジスタに高い電圧が印加されても、薄膜トランジスタが劣化することを回避することができる。

次に、バッファ層１３上にレジストを塗布した後、第２のフォトマスクを用いたフォトリソグラフィー工程を用いて形成したレジストマスクを用いて、バッファ層１３及びドナーとなる不純物元素を添加した半導体層１１を所望の形状にエッチングして、図７（Ｃ）に示すように、薄膜トランジスタを形成する領域において、ドナーとなる不純物元素を添加した半導体層１５、及びバッファ層１９を形成する。また、ゲート配線及びソース配線が交差する領域において、ドナーとなる不純物元素を添加した半導体層１７、及びバッファ層２１を形成する。この後、レジストマスクを除去する。

次に、図７（Ｄ）に示すように、非晶質半導体層２３、及び一導電型を付与する不純物元素を添加した不純物半導体層２５を形成する。

非晶質半導体層２３としては、バッファ層１３として半導体層を用いて形成する場合と同様に形成することができる。

なお、非晶質半導体層２３を形成する際、プラズマＣＶＤ装置の成膜室内壁に窒化酸化シリコン層、窒化シリコン層、酸化シリコン層、酸化窒化シリコン層をプリコートした後に、シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは５０〜２００倍に希釈して半導体層を成膜すると、膜中に成膜室内壁の酸素、窒素等を取り込みながら膜が堆積するため、結晶化せず、緻密な非晶質半導体層を形成することができる。なお、当該半導体層に微結晶が含まれる場合もある。また、ゲート絶縁層０９が窒化シリコン層の場合は、当該成膜方法により非晶質半導体層を形成することで、膜剥れが生じず、歩留まりを高めることができる。

ここでは、ｎチャネル型の薄膜トランジスタを形成するため、一導電型を付与する不純物元素を添加した不純物半導体層２５としては、シリコンまたはゲルマニウムを含む堆積性気体と、フォスフィンとを用いたプラズマＣＶＤ法により形成する。また、ｐチャネル型の薄膜トランジスタを形成する場合は、シリコンまたはゲルマニウムを含む堆積性気体と、ジボランとを用いたプラズマＣＶＤ法により形成する。

ドナーとなる不純物元素を添加した半導体層１１、バッファ層１３、非晶質半導体層２３、及び一導電型を付与する不純物元素を添加した不純物半導体層２５の形成工程においてグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ程度までのＨＦ帯、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚの高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には６０ＭＨｚを印加することで行われる。

導電層２７としては、実施の形態１に示す配線６３、６５に列挙した材料を用いて形成することができる。導電層２７は、ＣＶＤ法やスパッタリング法、印刷法、液滴吐出法等を用いて形成する。

次に、導電層２７上にレジストを塗布する。レジストは、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。

次に、第３のフォトマスクとして多階調マスクを用いて、レジストに光を照射した後現像して、レジストマスク２９を形成する。

ここで、多階調マスクを用いた露光について、図９を用いて説明する。

多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。

多階調マスクの代表例としては、図９（Ａ）に示すようなグレートーンマスク１５９ａ、図９（Ｃ）に示すようなハーフトーンマスク１５９ｂがある。

図９（Ａ）に示すように、グレートーンマスク１５９ａは、透光性を有する基板１６３及びその上に形成される遮光部１６４並びに回折格子１６５で構成される。遮光部１６４においては、光の透過率が０％である。一方、回折格子１６５はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子１６５は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。

透光性を有する基板１６３は、石英等の透光性を有する基板を用いることができる。遮光部１６４及び回折格子１６５は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。

グレートーンマスク１５９ａに露光光を照射した場合、図９（Ｂ）に示すように、遮光部１６４においては、光透過率１６６は０％であり、遮光部１６４及び回折格子１６５が設けられていない領域では光透過率１６６は１００％である。また、回折格子１６５においては、１０〜７０％の範囲で調整可能である。回折格子１６５における光の透過率の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。

図９（Ｃ）に示すように、ハーフトーンマスク１５９ｂは、透光性を有する基板１６３及びその上に形成される半透過部１６７並びに遮光部１６８で構成される。半透過部１６７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部１６８は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。

ハーフトーンマスク１５９ｂに露光光を照射した場合、図９（Ｄ）に示すように、遮光部１６８においては、光透過率１６９は０％であり、遮光部１６８及び半透過部１６７が設けられていない領域では光透過率１６９は１００％である。また、半透過部１６７においては、１０〜７０％の範囲で調整可能である。半透過部１６７に於ける光の透過率の調整は、半透過部１６７の材料の調整により可能である。

多階調マスクを用いて露光した後、現像することで、図７（Ｄ）に示すように、膜厚の異なる領域を有するレジストマスク２９を形成することができる。

次に、レジストマスク２９により、非晶質半導体層２３、一導電型を付与する不純物元素を添加した不純物半導体層２５、及び導電層２７をエッチングし分離する。この結果、図７（Ｅ）に示すような、非晶質半導体層３３、３５、一導電型を付与する不純物が添加された半導体層３７、３９、及び導電層４１を形成することができる。

次に、レジストマスク２９をアッシングする。この結果、レジストの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のレジスト（ゲート配線０５の一部と重畳する領域）は除去され、図７（Ｅ）に示すように、分離されたレジストマスク４５を形成することができる。

次に、レジストマスク４５を用いて、導電層４１をエッチングし分離する。この結果、図８（Ａ）に示すような、ソース配線６３、ドレイン電極６５を形成することができる。レジストマスク４５を用いて導電層４１をウエットエッチングすると、導電層４１が等方的にエッチングされる。この結果、レジストマスク４５より面積の小さいソース配線６３、及びドレイン電極６５を形成することができる。

ゲート配線０５及び一導電型を付与する不純物元素を添加した不純物半導体層３９の交差部においては、ゲート絶縁層０９の他に、ドナーとなる不純物元素を添加した半導体層１７、バッファ層２１、及び非晶質半導体層３５が形成され、ゲート配線０５及び一導電型を付与する不純物元素を添加した不純物半導体層３９の間隔が広がる。このため、ゲート配線０５及び一導電型を付与する不純物元素を添加した不純物半導体層３９が交差する領域での寄生容量を低減できる。

次に、レジストマスク４５を用いて、一導電型を付与する不純物が添加された半導体層３７をエッチングして、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１を形成する。なお、当該エッチング工程において、非晶質半導体層３３の一部もエッチングされ、一対の非晶質半導体層５５、５７になる。また、バッファ層の一部がエッチングされる。一部エッチングされたバッファ層をバッファ層５３と示す。なお、バッファ層５３には凹部が形成される。ソース領域及びドレイン領域の形成工程と、バッファ層５３の凹部とを同一工程で形成することができる。

ここでは、ソース配線６３、及びドレイン電極６５の端部と、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１の端部は一致せずずれており、ソース配線６３、ドレイン電極６５の端部の外側に、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１の端部が形成される。この後、レジストマスク４５を除去する。

次に、露出しているバッファ層５３にＨ_２Ｏプラズマを照射してもよい。代表的には、気化した水をプラズマで放電して生成したラジカルを、バッファ層５３、一対の非晶質半導体層５５、５７、一導電型を付与する不純物元素を添加した一対の不純物半導体層５９、６１、及びソース配線６３、ドレイン電極６５の露出部に照射することで、薄膜トランジスタの高速動作が可能であり、オン電流を更に高めることができる。また、オフ電流を低減することができる。

以上の工程により、薄膜トランジスタを形成することができる。

次に、図８（Ｂ）に示すように、ソース配線６３、ドレイン電極６５、ゲート絶縁層０９上に、保護絶縁層６７を形成する。保護絶縁層６７としては、窒化シリコン層、窒化酸化シリコン層、酸化シリコン層、または酸化窒化シリコン層を用いて形成することができる。なお、保護絶縁層６７は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。

次に、保護絶縁層６７上に平坦化層６９を形成してもよい。平坦化層６９としては、アクリル樹脂、ポリイミド、エポキシ樹脂、シロキサンポリマー等の有機絶縁層を用いて形成することができる。ここでは、感光性の有機樹脂を用いて平坦化層６９を形成する。次に、平坦化層６９を第４のフォトマスクを用いて感光した後、現像して、図８（Ｃ）に示すように、保護絶縁層６７を露出する。次に、平坦化層６９を用いて保護絶縁層６７をエッチングして、ドレイン電極６５の一部を露出するコンタクトホールを形成する。

次に、コンタクトホールに画素電極７１を形成する。ここでは、平坦化層６９上に導電層を形成した後、導電層上にレジストを塗布する。次に、第５のフォトマスクを用いたフォトリソグラフィー工程により形成したレジストマスクを用いて導電層をエッチングして、画素電極７１を形成する。

画素電極７１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。

また、画素電極７１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。

導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。

ここでは、画素電極７１としては、スパッタリング法によりＩＴＯ膜を成膜した後、ＩＴＯ膜上にレジストを塗布する。次に、第６のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてＩＴＯ膜をエッチングして画素電極７１を形成する。この後、レジストマスクを除去する。なお、図８（Ｃ）は、図１０のＡ−Ｂ、及びＣ−Ｄの断面図に相当する。図１０に示す薄膜トランジスタは、ソース領域及びドレイン領域が対向するチャネル形成領域の上面形状がＣ字（Ｕ字）状であるが、この代わりにチャネル形成領域の上面形状が直線型の薄膜トランジスタを作製してもよい。

以上により、オフ電流が低く、オン電流が高く、高速動作が可能である薄膜トランジスタを作製することができる。また、当該薄膜トランジスタを画素電極のスイッチング素子として有する素子基板を作製することができる。なお、本実施の形態においては、通常の逆スタガ型の薄膜トランジスタの作製工程と比較して、ドナーとなる不純物元素を添加した半導体層及びバッファ層を所定の形状にエッチングするためのフォトマスクが１枚増えるが、一対の非晶質半導体層、一導電型を付与する不純物元素を添加した一対の不純物半導体層、及び配線を所定の形状にエッチングするためのフォトマスクに多階調マスクを用いているため、当該プロセスでフォトマスク数を１枚削減することが可能であるため、作製工程全体としてはマスク枚数が増加していない。

（実施の形態７）
本実施の形態では、図１（Ｂ）に示すような、非晶質半導体層をチャネル形成領域に有する薄膜トランジスタと比較して高速動作が可能であり、オン電流が高く、且つ微結晶半導体層をチャネル形成領域に有する薄膜トランジスタと比較してオフ電流の低い薄膜トランジスタの作製工程について示す。

なお、図１１の左側は図１２のＡ−Ｂの断面図であり、薄膜トランジスタが形成される領域の断面を示し、右側は図１２のＣ−Ｄの断面図であり、画素においてゲート配線及びソース配線が交差する領域の断面を示す。

実施の形態６に示す図７（Ａ）の工程を経て、ゲート配線０５を形成する。次に、ゲート配線０５及び基板０１上にゲート絶縁層０９を形成する。

次に、図７（Ｂ）の工程を経てゲート絶縁層０９上に、ドナーとなる不純物元素を添加した半導体層１１、及びバッファ層１３を順に積層する。次に、バッファ層１３上にレジストを塗布する。次に、フォトリソグラフィ工程により形成したレジストマスクを用いて、ドナーとなる不純物元素を添加した半導体層１１、及びバッファ層１３をエッチングして、図１１（Ａ）に示すように、ドナーとなる不純物元素を添加した半導体層１５、１７、及びバッファ層１９、２１を形成する。

次に、非晶質半導体層２３及び一導電型を付与する不純物元素を添加した不純物半導体層２５を形成する。

次に、フォトリソグラフィー工程を用いて形成したレジストマスクを用いて、一導電型を付与する不純物元素を添加した不純物半導体層２５、及び非晶質半導体層２３を所望の形状にエッチングして、図１１（Ｂ）に示すように、薄膜トランジスタを形成する領域において、非晶質半導体層８１、及び一導電型を付与する不純物元素を添加した不純物半導体層８３を形成する。また、ゲート配線及びソース配線が交差する領域において、非晶質半導体層８２、及び一導電型を付与する不純物元素を添加した不純物半導体層８４を形成する。この後、レジストマスクを除去する。なお、ドナーとなる不純物元素を添加した半導体層１５、１７の側面が非晶質半導体層８１、８２に覆われる。

次に、図１１（Ｃ）に示すように導電層２７を形成する。

次に、フォトリソグラフィー工程を用いて形成したレジストマスクを用いて導電層２７を所望の形状にエッチングして、図１１（Ｄ）に示すように、ソース配線８５及びドレイン電極８７を形成する。

ゲート配線０５及びソース配線８５の交差部においては、ゲート絶縁層０９の他に、ドナーとなる不純物元素を添加した半導体層１７、バッファ層２１、及び非晶質半導体層８２が形成され、ゲート配線０５及びソース配線８５の間隔が広がる。このため、ゲート配線０５及びソース配線８５が交差する領域での寄生容量を低減できる。

次に、レジストマスクを用いて一導電型を付与する不純物元素を添加した不純物半導体層８３をエッチングして、一導電型を付与する不純物元素を添加した一対の不純物半導体層９１、９３を形成する。また、当該エッチング工程において、非晶質半導体層８１もエッチングされ、一対の非晶質半導体層９５、９７を形成する。また、バッファ層１９の一部もエッチングする。一部エッチングされた、凹部が形成されたバッファ層をバッファ層９９と示す。ソース領域及びドレイン領域の形成工程と、バッファ層９９の凹部とを同一工程で形成することができる。この後、レジストマスクを除去する。

次に、露出しているバッファ層５３にＨ_２Ｏプラズマを照射してもよい。代表的には、気化した水をプラズマで放電して生成したラジカルを、バッファ層９９、一対の非晶質半導体層９５、９７、一導電型を付与する不純物元素を添加した一対の不純物半導体層９１、９３、及びソース配線８５、ドレイン電極８７の露出部に照射することで、薄膜トランジスタの高速動作が可能であり、オン電流を更に高めることができる。また、オフ電流を低減することができる。

以上の工程により、高速動作が可能であり、オン電流が高く、オフ電流の低い薄膜トランジスタを形成する。

次に、図８（Ｂ）及び図８（Ｃ）に示す工程を経て、図１１（Ｅ）に示すように、保護絶縁層６７、平坦化層６９、及びドレイン電極に接続する画素電極７１を形成する。なお、図１１（Ｅ）は、図１２のＡ−Ｂ、及びＣ−Ｄの断面図に相当する。図１２に示す薄膜トランジスタは、ソース領域及びドレイン領域が対向するチャネル形成領域の上面形状がＣ字（Ｕ字）状であるが、この代わりにチャネル形成領域の上面形状が直線型の薄膜トランジスタを作製してもよい。

以上により、オフ電流が低く、オン電流が高く、高速動作が可能である薄膜トランジスタを作製することができる。また、当該薄膜トランジスタを画素電極のスイッチング素子として有する素子基板を作製することができる。

（実施の形態８）
本実施の形態では、図１３に示す素子基板３００の周辺部に設けられた走査線入力端子部と信号線入力端子部の構造について、図１４を用いて以下に示す。図１４は、基板０１の周辺部に設けられた走査線入力端子部及び信号線入力端子部、並びに画素部の薄膜トランジスタの断面図を示す。

なお、画素部に設けられる画素において、画素電極の電位を制御する薄膜トランジスタが設けられるアクティブマトリクス型表示装置の場合、走査線はゲート電極に接続される。または、走査線の一部がゲート電極として機能する。このため、以下、走査線をゲート配線０５とも示す。また、信号線は、薄膜トランジスタのソースに接続されることから、以下、信号線をソース配線６３とも示す。しかしながら、信号線が薄膜トランジスタのドレインに接続される場合は、信号線をドレイン配線とすることができる。

図１３に示す素子基板３００には画素部３０１が設けられ画素部３０１と基板０１周辺部の間に保護回路３０２、３２２、信号線３２３、走査線３０３が設けられる。また、図示しないが、保護回路３０２、３２２から画素部３０１へ信号線、走査線が形成される。信号線３２３、走査線３０３の端部には信号線入力端子部３２６、走査線入力端子部３０６が設けられる。信号線入力端子部３２６、走査線入力端子部３０６の端子にはそれぞれＦＰＣ３２４、３０４が接続され、ＦＰＣ３２４、３０４には信号線駆動回路３２５、走査線駆動回路３０５が設けられる。また、画素部３０１には詳細は図示しないが、画素３３１がマトリクス状に配置されている。

図１４（Ａ）においては、走査線入力端子３０６ａは、薄膜トランジスタ３３０のゲート配線０５に接続される。また、信号線入力端子３２６ａはソース配線６３に接続される。

走査線入力端子３０６ａ、信号線入力端子３２６ａは、それぞれ画素部の薄膜トランジスタ３３０の画素電極７１と同じ層で形成される。また、走査線入力端子３０６ａ、３２６ａは、ソース配線６３上に形成される平坦化層６９上に形成される。また、平坦化層６９上において、走査線入力端子３０６ａ、信号線入力端子３２６ａは、導電性粒子３０８、３２８を介してＦＰＣ３０４、３２４の配線３０９、３２９に接続される。

なお、ここでは、ゲート配線０５と走査線入力端子３０６ａが接続されるが、ゲート配線０５と走査線入力端子３０６ａの間に、ソース配線６３と同じ層で形成される導電層を設けてもよい。

図１４（Ｂ）においては、走査線入力端子３０６ｂは、薄膜トランジスタ３３０のゲート配線０５に接続される。また、信号線入力端子３２６ｂは、薄膜トランジスタ３３０のソース配線６３に接続される。

走査線入力端子３０６ｂ、信号線入力端子３２６ｂは、それぞれ画素部の薄膜トランジスタ３３０の画素電極７１と同じ層で形成される。また、走査線入力端子３０６ｂ、信号線入力端子３２６ｂは、平坦化層６９及び保護絶縁層６７上に形成される。また、平坦化層６９及び保護絶縁層６７の開口部において、走査線入力端子３０６ｂ、信号線入力端子３２６ｂは、異方性導電接着剤３０７、３２７の導電性粒子３０８、３２８を介してＦＰＣ３０４、３２４の配線３０９、３２９に接続される。

ソース配線６３に接続する信号線入力端子３２６ｂは、基板０１及びソース配線６３の間に、ゲート絶縁層０９の他に、非晶質半導体層３５、一導電型を付与する不純物元素を添加した不純物半導体層３９が形成され、厚みが増す。このため、信号線入力端子３２６ｂとＦＰＣ３２４の配線３２９の接続が容易となる。

（実施の形態９）
次に、本発明の一形態である表示パネルの構成について、以下に示す。

図１５（Ａ）に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成された画素部６０１２と接続している表示パネルの形態を示す。画素部６０１２、保護回路６０１６、及び走査線駆動回路６０１４が形成された素子基板は、上記実施の形態に示す素子基板を用いて形成する。非晶質半導体層をチャネル形成領域に用いた薄膜トランジスタよりも高い電界効果移動度が得られる薄膜トランジスタで信号線駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、信号線駆動回路６０１３は、単結晶半導体をチャネル形成領域に用いたトランジスタ、多結晶半導体をチャネル形成領域に用いた薄膜トランジスタ、またはＳＯＩをチャネル形成領域に用いたトランジスタであっても良い。ＳＯＩを用いたトランジスタにおいては、ガラス基板上に設けられた単結晶半導体層をチャネル形成領域に用いたトランジスタを含む。画素部６０１２と、信号線駆動回路６０１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介して供給される。信号線駆動回路６０１３及びＦＰＣ６０１５の間、または信号線駆動回路６０１３及び画素部６０１２の間に、上記実施の形態に示す薄膜トランジスタで形成された保護回路６０１６を設けてもよい。保護回路６０１６は、上記実施の形態で示す薄膜トランジスタで形成された保護回路の代わりに、薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つまたは複数の素子によって構成される保護回路を設けてもよい。

なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。

また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても良い。図１５（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に形成された画素部６０２２、保護回路６０２６、及び走査線駆動回路６０２４が形成された素子基板とＦＰＣが接続している表示装置パネルの形態を示す。画素部６０２２、保護回路６０２６、及び走査線駆動回路６０２４は、上記実施の形態に示す薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５及び保護回路６０２６を介して、画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給される。ＦＰＣ６０２５及び画素部６０２２の間に、上記実施の形態に示す薄膜トランジスタで形成された保護回路６０２６を設けてもよい。保護回路６０２６は、上記実施の形態で示す薄膜トランジスタで形成された保護回路の代わりに、薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つまたは複数の素子によって構成される保護回路を設けてもよい。

また、信号線駆動回路の一部または走査線駆動回路の一部のみを、上記実施の形態に示す薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図１５（Ｃ）に、信号線駆動回路が有するアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成して貼り合わせる表示装置パネルの形態を示す。画素部６０３２、保護回路６０３６、及び走査線駆動回路６０３４は、上記実施の形態に示す薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０３５及び保護回路６０３６を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。シフトレジスタ６０３３ｂ及びアナログスイッチ６０３３ａの間に、上記実施の形態に示す薄膜トランジスタで形成された保護回路６０３６を設けてもよい。保護回路６０３６は、上記実施の形態で示す薄膜トランジスタで形成された保護回路の代わりに、薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つまたは複数の素子によって構成される保護回路を設けてもよい。

図１５に示すように、本実施の形態の表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、上記実施の形態に示す薄膜トランジスタを用いて形成することができる。

なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図１５に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。

なお、ここで用いる信号線駆動回路は、シフトレジスタとアナログスイッチを有する。または、シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。

（実施の形態１０）
本発明により得られる素子基板、及びそれを用いた表示装置等によって、アクティブマトリクス型表示装置パネルに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに上記実施の形態を実施できる。

その様な電子機器としては、ビデオカメラ及びデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１６に示す。

図１６（Ａ）はテレビジョン装置である。表示パネルを、図１６（Ａ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。表示パネルにより主画面２００３が形成され、その他付属設備としてスピーカ部２００９、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。

図１６（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線または無線による通信ネットワークに接続することにより一方向（送信者から受信者）または双方向（送信者と受信者間、または受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチまたは別体のリモコン操作機２００６により行うことが可能であり、このリモコン操作機２００６にも出力する情報を表示する表示部２００７が設けられていても良い。

また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を液晶表示パネルで形成し、サブ画面を発光表示パネルで形成しても良い。また、主画面２００３を発光表示パネルで形成し、サブ画面を発光表示パネルで形成し、サブ画面は点滅可能とする構成としても良い。

図１７はテレビ装置の主要な構成を示すブロック図を示している。表示パネル９００には、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表示パネル９００にＣＯＧ方式により実装されていても良い。

その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信号のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コントロール回路９２７は、走査線側と信号線側にそれぞれ信号を出力する。デジタル駆動する場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。

チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ、その出力は音声信号処理回路９３０を経てスピーカ９３３に供給される。制御回路９３１は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や音声信号処理回路９３０に信号を送出する。

勿論、テレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。

主画面２００３、サブ画面２００８において、上記実施の形態で説明した素子基板、及びそれを有する表示装置を適用することで、コントラスト等の画像品質を向上させたテレビ装置の量産性を高めることができる。

図１６（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては、上記実施の形態で説明した素子基板、及びそれを有する表示装置を適用することで、コントラスト等の画像品質を向上させた携帯電話の量産性を高めることができる。

また、図１６（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を含んでいる。表示部２４０２に、上記実施の形態に示す素子基板、及びそれを有する表示装置を適用することにより、コントラスト等の画像品質を向上させた携帯型のコンピュータの量産性を高めることができる。

図１６（Ｄ）は卓上照明器具であり、照明部２５０１、傘２５０２、可変アーム２５０３、支柱２５０４、台２５０５、電源２５０６を含む。本発明の発光装置を照明部２５０１に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態に示す素子基板、及びそれを有する表示装置を適用することにより、量産性を高めることができ、安価な卓上照明器具を提供することができる。

図１８は、上記実施の形態を適用したスマートフォン携帯電話機の構成の一例であり、図１８（Ａ）が正面図、図１８（Ｂ）が背面図、図１８（Ｃ）が展開図である。スマートフォン携帯電話機は、筐体１１１１及び１１１２二つの筐体で構成されている。スマートフォン携帯電話機は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能である。

筐体１１１１においては、表示部１１０１、スピーカ１１０２、マイクロフォン１１０３、操作キー１１０４、ポインティングディバイス１１０５、表面カメラ用レンズ１１０６、外部接続端子ジャック１１０７、イヤホン端子１１０８等を備え、筐体１１１２においては、キーボード１２０１、外部メモリスロット１２０２、裏面カメラ１２０３、ライト１２０４等を備えている。また、アンテナは筐体１１１１内部に内蔵されている。

また、上記構成に加えて、非接触ＩＣチップ、小型記録装置等を内蔵していてもよい。

重なり合った筐体１１１１と筐体１２２２（図１８（Ａ）は、スライドし図１８（Ｃ）のように展開する。表示部１１０１には、上記実施の形態に示される表示装置を組み込むことが可能であり、使用形態に応じて表示の方向が適宜変化する。表示部１１０１及び表面カメラ用レンズ１１０６を同一の面に備えているため、テレビ電話が可能である。また、表示部１１０１をファインダーとし裏面カメラ１２０３及びライト１２０４で静止画及び動画の撮影が可能である。

スピーカ１１０２及びマイクロフォン１１０３は音声通話に限らず、テレビ電話、録音、再生等の用途が可能である。操作キー１１０４では、電話の発着信、電子メール等の簡単な情報入力、画面のスクロール、カーソル移動等が可能である。

また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード１２０１を用いると便利である。更に、重なり合った筐体１１１１と筐体１１１２（図１８（Ａ））は、スライドし図１８（Ｃ）のように展開し、携帯情報端末として使用できる場合は、キーボード１２０１、ポインティングディバイス１１０５を用い円滑な操作が可能である。外部接続端子ジャック１１０７はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット１２０２に記録媒体を挿入しより大量のデータ保存及び移動に対応できる。

筐体１１１２の裏面（図１８（Ｂ））には、裏面カメラ１２０３及びライト１２０４を備えており、表示部１１０１をファインダーとし静止画及び動画の撮影が可能である。

また、上記機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ、イヤホンジャック等を備えたものであってもよい。

上記実施の形態に示す表示装置を適用することにより、量産性を高めることができる。

Claims

ゲート絶縁層を介してゲート電極と重畳し、ドナーとなる不純物元素を含む半導体結晶粒と、
前記ゲート絶縁層上及び前記半導体結晶粒上に重ねて設けられたバッファ層と、
前記バッファ層の側面を被覆する非晶質半導体層と、
前記非晶質半導体層上に設けられ、一導電型を付与する不純物元素を含む一対の不純物半導体層と、を有し、
前記バッファ層は、絶縁層であることを特徴とする薄膜トランジスタ。
請求項１において、
前記バッファ層の側面の傾斜は、３０°〜６０°であることを特徴とする薄膜トランジスタ。
請求項１又は２において、
前記半導体結晶粒の大きさは１ｎｍ以上３０ｎｍ以下であり、密度は１×１０^１３／ｃｍ^２未満であることを特徴とする薄膜トランジスタ。
請求項１乃至３のいずれか一項において、
前記ドナーとなる不純物元素を含む半導体層及び前記バッファ層は、環状に形成されていることを特徴とする薄膜トランジスタ。