JP5411528B2 - 薄膜トランジスタ及び表示装置 - Google Patents

Description

本発明は、薄膜トランジスタ、若しくは該薄膜トランジスタを用いて動作する表示装置に関する。

電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体層を用いてチャネル領域が形成される薄膜トランジスタが知られている。薄膜トランジスタに用いられる半導体層として、非晶質シリコン、微結晶シリコン及び多結晶シリコンを用いる技術が開示されている（特許文献１乃至５参照）。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置であり、表示パネルを構成する各画素のスイッチングトランジスタとして実用化されている。

特開２００１−０５３２８３号公報 特開平５−１２９６０８号公報 特開２００５−０４９８３２号公報 特開平７−１３１０３０号公報 特開２００５−１９１５４６号公報

非晶質シリコン層がチャネル形成領域となる薄膜トランジスタは、電界効果移動度及びオン電流が低いといった問題がある。一方、微結晶シリコン層をチャネル形成領域に用いた薄膜トランジスタは、非晶質シリコンによる薄膜トランジスタと比較して、電界効果移動度が向上するもののオフ電流が高くなってしまい、十分なスイッチング特性が得られないといった問題がある。

多結晶シリコン層をチャネル形成領域に用いた薄膜トランジスタは、上記二種類の薄膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特性がある。この薄膜トランジスタは、前記した特性により、画素に設けられるスイッチング用のトランジスタのみならず、高速動作が要求されるドライバ回路をも構成することができる。

しかし、多結晶シリコン層により薄膜トランジスタは、非晶質シリコン層を用いて薄膜トランジスタを形成する場合に比べ半導体層の結晶化工程が必要となり、製造コストが増大することが問題となっている。例えば、多結晶シリコン層の形成のために必要なレーザアニール技術は、レーザビームの照射面積が小さく大画面の液晶パネルを効率良く生産することができないといった問題がある。

ところで、表示パネルの製造に用いられているガラス基板は、第３世代（例えば、５５０ｍｍ×６５０ｍｍ）、第３．５世代（例えば、６００ｍｍ×７２０ｍｍ、又は６２０ｍｍ×７５０ｍｍ）、第４世代（例えば、６８０ｍｍ×８８０ｍｍ、又は７３０ｍｍ×９２０ｍｍ）、第５世代（例えば、１１００ｍｍ×１３００ｍｍ）、第６世代（例えば、１５００ｍｍ×１８００ｍｍ）、第７世代（例えば、１９００ｍｍ×２２００ｍｍ）、第８世代（例えば、２２００ｍｍ×２４００ｍｍ）と年々大型化が進んでおり、今後は第９世代（例えば、２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（例えば、２８５０ｍｍ×３０５０ｍｍ）へと大面積化が進むと予測されている。ガラス基板の大型化はコストミニマム設計の思想に基づいている。

これに対して、第１０世代（２９５０ｍｍ×３４００ｍｍ）におけるような大面積のマザーガラス基板に、高速動作が可能な薄膜トランジスタを、生産性良く製造することができる技術は依然として確立されておらず、そのことが産業界の問題となっている。

そこで本発明は、薄膜トランジスタのオン電流及びオフ電流に係る上記問題点を解決することを課題の一とする。本発明における他の課題は、高速動作が可能な薄膜トランジスタを提供することにある。

本発明に係る薄膜トランジスタの一は、ゲート電極を被覆するゲート絶縁層と、ゲート絶縁層上に設けられた微結晶半導体層と、微結晶半導体層及びゲート絶縁層に重畳する非晶質半導体層と、非晶質半導体層上に設けられ、ソース領域又はドレイン領域を形成する一導電型を付与する不純物元素が添加された一対の不純物半導体層とを有し、ゲート絶縁層は、微結晶半導体層の端部と接する近傍において、段差を有し、前記微結晶半導体層に接する第１の膜厚より、前記微結晶半導体層の外側の第２の膜厚が薄いことを特徴とする。

本発明に係る薄膜トランジスタの一は、ゲート電極を覆う微結晶半導体層と、ゲート電極及び微結晶半導体層の間に設けられ、微結晶半導体層と接する領域において、微結晶半導体層と接しない領域の表面より隆起しているゲート絶縁層と、微結晶半導体層及びゲート絶縁層に重畳する非晶質半導体層と、非晶質半導体層上に設けられ、ソース領域又はドレイン領域を形成する一導電型を付与する不純物元素が添加された一対の不純物半導体層と、を有することを特徴とする。

本発明に係る薄膜トランジスタの一は、ゲート電極を覆う微結晶半導体層と、ゲート電極及び微結晶半導体層の間に設けられ、微結晶半導体層と接する領域が凸状であるゲート絶縁層と、微結晶半導体層及びゲート絶縁層に重畳する非晶質半導体層と、非晶質半導体層上に設けられ、ソース領域又はドレイン領域を形成する一導電型を付与する不純物元素が添加された一対の不純物半導体層と、を有することを特徴とする。

なお、上記に示す薄膜トランジスタにおいて、ゲート絶縁層と非晶質半導体層とは、微結晶半導体層の周辺で接する。

本発明に係る薄膜トランジスタの一は、ゲート電極を被覆するゲート絶縁層と、ゲート絶縁層上に設けられた第１の微結晶半導体層及び第２の微結晶半導体層と、を有し、第１の微結晶半導体層及び第２の微結晶半導体層はドナーとなる不純物元素を含み、第１の微結晶半導体層、第２の微結晶半導体層及びゲート絶縁層上に、第３の微結晶半導体層を有し、第３の微結晶半導体層は第１の微結晶半導体層と第２の微結晶半導体層との間で前記ゲート絶縁層と接し、第３の微結晶半導体層上に非晶質半導体層を有し、非晶質半導体層上にソース領域及びドレイン領域と、を有し、ゲート絶縁層は、第１の微結晶半導体層と第２の微結晶半導体層との間の第１の領域で第１の膜厚を有し、第１の微結晶半導体層又は第２の微結晶半導体層に接する第２の領域で第２の膜厚を有し、第１の膜厚は第２の膜厚よりも薄いことを特徴とする。

なお、第１の微結晶半導体層又は第２の微結晶半導体層と、ゲート絶縁層との界面は、第３の微結晶半導体層と、非晶質半導体層との界面と、同じ又は概略同じ高さである。

また、第３の微結晶半導体層上の第４の微結晶半導体層を有し、第４の微結晶半導体層はドナーとなる不純物元素を含み、非晶質半導体層は第４の微結晶半導体層上に設けられる。

また、第１の微結晶半導体層上の第１のバッファ層と、第２の微結晶半導体層上の第２のバッファ層と、を有し、第３の微結晶半導体層は第１のバッファ層及び第２のバッファ層を覆い、第１のバッファ層は非晶質半導体層であり、第２のバッファ層は非晶質半導体層である。

また、第１の微結晶半導体層上の第１のバッファ層と、第２の微結晶半導体層上の第２のバッファ層と、を有し、第３の微結晶半導体層は第１のバッファ層及び第２のバッファ層を覆い、第１のバッファ層は非晶質半導体層及び非晶質半導体層上の絶縁層からなり、第２のバッファ層は非晶質半導体層及び非晶質半導体層上の絶縁層からなる。

本発明に係る薄膜トランジスタの一は、ゲート電極を被覆するゲート絶縁層と、ゲート絶縁層上に設けられた第１の微結晶半導体層及び第２の微結晶半導体層と、を有し、第１の微結晶半導体層及び第２の微結晶半導体層はドナーとなる不純物元素を含み、第１の微結晶半導体層、第２の微結晶半導体層及びゲート絶縁層と重なる非晶質半導体層と、を有し、非晶質半導体層は第１の微結晶半導体層と第２の微結晶半導体層との間で前記ゲート絶縁層と接し、非晶質半導体層上にソース領域及びドレイン領域と、を有し、ゲート絶縁層は、第１の微結晶半導体層と第２の微結晶半導体層との間の第１の領域で第１の膜厚を有し、第１の微結晶半導体層又は第２の微結晶半導体層に接する第２の領域で第２の膜厚を有し、第１の膜厚は前記第２の膜厚よりも薄いことを特徴とする。

本発明に係る薄膜トランジスタの一は、ゲート電極を被覆するゲート絶縁層と、ゲート絶縁層上に設けられた第１の微結晶半導体層と、を有し、第１の微結晶半導体層はドナーとなる不純物元素を含み、第１の微結晶半導体層及びゲート絶縁層と重なる第２の微結晶半導体層と、を有し、第２の微結晶半導体層は第１の微結晶半導体層の外側で前記ゲート絶縁層と接し、第２の微結晶半導体層上に非晶質半導体層を有し、非晶質半導体層上にソース領域及びドレイン領域と、を有し、ゲート絶縁層は、第１の微結晶半導体層と接する第１の領域で第１の膜厚を有し、第２の微結晶半導体層に接する第２の領域で第２の膜厚を有し、第２の膜厚は第１の膜厚よりも薄いことを特徴とする。

上記微結晶半導体層、第１の微結晶半導体層、及び第２の微結晶半導体層は、ｉ型の微結晶半導体層、またはドナーとなる不純物元素が添加されてｎ型の微結晶半導体層である。

また、微結晶半導体層の電気伝導度は、非晶質半導体層の電気伝導度よりも低い。微結晶半導体層にドナーとなる不純物元素が含まれる場合、ドナー濃度は、１×１０^１８ａｔｏｍｓ／ｃｍ^３以上５×１０^２０ａｔｏｍｓ／ｃｍ^３以下である。微結晶半導体層は、少なくとも薄膜トランジスタのチャネル長方向に延在し、前記した電気伝導度を有することで高いオン電流を発生させるように作用する。

不純物半導体とは、電気伝導に関与するキャリアのほとんどが、半導体に添加された一導電型を付与する不純物元素により供給される半導体をいう。一導電型の不純物元素は、キャリアとして電子を供給するドナー又は正孔を供給するアクセプターとなり得る元素であり、代表的にはドナーは周期表第１５族元素、アクセプターは周期表第１３族元素が該当する。

また、上記微結晶半導体層及び非晶質半導体層の間に、さらに微結晶半導体層、またはドナーとなる不純物元素を有する微結晶半導体層を有してもよい。なお、微結晶半導体層及び非晶質半導体層の間に設けられる微結晶半導体層にドナーとなる不純物元素が含まれる場合、ソース領域又はドレイン領域を形成する一導電型を付与する不純物元素が添加された一対の不純物半導体層より低い濃度のドナーとなる不純物元素が含まれている。

微結晶半導体とは、例示的には結晶粒径が２ｎｍ以上２００ｎｍ以下、あるいは１０ｎｍ以上８０ｎｍ以下、あるいは２０ｎｍ以上５０ｎｍ以下であり、暗伝導度が概略１０^−７Ｓ／ｃｍから１０^−５Ｓ／ｃｍ、光伝導度が１０^−４Ｓ／ｃｍから１０^−３Ｓ／ｃｍである半導体であって、価電子制御により電気伝導度が１０^１Ｓ／ｃｍ程度にまで高められる半導体をいう。尤も、本発明において、微結晶半導体の概念は前記した結晶粒径、電気伝導度の値のみに固定されるものではなく、同等の物性値を有するものであれば他の半導体材料に置換することもできる。非晶質半導体とは、結晶構造を有さない（原子の配列に長距離秩序を有さない）半導体を指す。なお、非晶質シリコンには水素が含まれていているものも含む。

「オン電流」とは、チャネル形成領域に電流を流すためにゲート電極に適切なゲート電圧を印加した時（即ち、薄膜トランジスタがオン状態の時）に、チャネル形成領域を流れる電流である。「オフ電流」とは、薄膜トランジスタのしきい値電圧より低いゲート電圧の場合（即ち、薄膜トランジスタがオフ状態の時）にソースとドレイン間に流れる電流である。

ゲート電極上において、微結晶半導体層と接するゲート絶縁層の厚さより、微結晶半導体層に接しないゲート絶縁層の厚さを薄くすることで、高いオン電流を得るとともに、オフ電流を低減させることができる。また、電界効果移動度を高めることができ、高速動作を可能とすることができる。

本実施の形態に係る薄膜トランジスタを説明する断面図である。 本実施の形態に係る薄膜トランジスタを説明する断面図である。 本実施の形態に係る薄膜トランジスタを説明する断面図である。 本実施の形態に係る薄膜トランジスタを説明する断面図である。 本実施の形態に係る薄膜トランジスタを説明する断面図である。 本実施の形態に係る薄膜トランジスタを説明する断面図である。 本実施の形態に係る薄膜トランジスタを説明する断面図である。 本実施の形態に係る薄膜トランジスタを説明する断面図である。 本実施の形態に係る薄膜トランジスタを説明する断面図である。 本実施の形態に係る薄膜トランジスタの作製工程を説明する断面図である。 本実施の形態に係る薄膜トランジスタの作製工程を説明する断面図である。 本実施の形態に係る薄膜トランジスタの作製工程を説明する上面図である。 本発明に適用可能な多階調マスクを説明する図である。 本実施の形態に係る薄膜トランジスタの作製工程を説明する断面図である。 本実施の形態に係る薄膜トランジスタの作製工程を説明する上面図である。 本実施の形態に係る素子基板を説明する平面図である。 本実施の形態に係る素子基板の端子部及び画素部を説明する断面図である。 本実施の形態に係る表示パネルを説明する斜視図である。 本実施の形態に係る表示装置を用いた電子機器を説明する斜視図である。 本実施の形態に係る表示装置を用いた電子機器を説明する図である。 本実施の形態に係る表示装置を用いた電子機器を説明する斜視図である。 実施例１により得られた素子基板の断面を示すＳＴＥＭ図である。 本実施の形態に係る薄膜トランジスタを説明する断面図である。 本実施の形態に係る薄膜トランジスタを説明する断面図である。 デバイスシミュレーションに用いたモデル図及びデバイスシミュレーションにより得られた電流電圧特性を示す図である。

以下に開示する発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。

また、以下の実施の形態では、ゲート電極０５がゲート配線の一部である形態を示す。このため、ゲート電極０５をゲート配線０５と示す場合がある。また、同様に、配線６３をソース配線６３またはソース電極６３と示す場合がある。また、同様に、配線６５をドレイン電極６５と示す場合がある。

（実施の形態１）
ここでは、微結晶半導体層をチャネル形成領域に有する薄膜トランジスタと比較してオフ電流が低く、非晶質半導体層をチャネル形成領域に有する薄膜トランジスタと比較して、高速動作が可能であり、オン電流が高い薄膜トランジスタの構造について、図１を用いて説明する。

図１に示す薄膜トランジスタは、基板０１上にゲート電極０５が形成され、ゲート電極０５上にゲート絶縁層０９が形成され、ゲート絶縁層０９上に、分離された第１の微結晶半導体層５１ａ、５１ｂが形成され、第１の微結晶半導体層５１ａ、５１ｂ及びゲート絶縁層０９上に第２の微結晶半導体層５８が形成される。また、第２の微結晶半導体層５８を覆う非晶質半導体層５５が形成される。非晶質半導体層５５上に、ソース領域とドレイン領域を形成する一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１が形成され、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１上に配線６３、６５が形成される。

ゲート絶縁層０９は、第１の微結晶半導体層５１ａ、５１ｂと接する領域が凸状である。即ち、第１の微結晶半導体層５１ａ、５１ｂと重畳する領域のゲート絶縁層０９の膜厚は、第１の微結晶半導体層５１ａ、５１ｂと接せず第２の微結晶半導体層５８と接する領域のゲート絶縁層０９の膜厚より厚い。

ここで、第１の微結晶半導体層５１ａの端部４０の拡大図を図２に示す。

図２（Ａ）に示すように、第１の微結晶半導体層５１ａと接するゲート絶縁層０９の界面４３と、第２の微結晶半導体層５８に接する非晶質半導体層５５の界面４２がずれている。このため、第１の微結晶半導体層５１ａ、５１ｂと接する領域が凸状である。

また、第１の微結晶半導体層５１ａ及びゲート絶縁層０９の界面４３と、第２の微結晶半導体層５８及び非晶質半導体層５５の界面４２とが一致せず、距離ｄで離れていてもよい。このような場合、第１の微結晶半導体層５１ａに接するゲート絶縁層０９と比較して、第２の微結晶半導体層５８に接するゲート絶縁層０９は、第２の微結晶半導体層５８の膜厚以上の厚さで窪んでおり、凹部となっている。

また、図２（Ｂ）に示すように、第１の微結晶半導体層５１ａ及びゲート絶縁層０９の界面４６と、第２の微結晶半導体層５８及び非晶質半導体層５５の界面４４とが概略一致してもよい。第２の微結晶半導体層５８は、膜厚方向において、厚くなればなるほど結晶性が高まる。また、第１の微結晶半導体層５１ａのゲート絶縁層０９近傍と、第２の微結晶半導体層５８の結晶性の高い領域とが概略一致する。このため、第１の微結晶半導体層５１ａのゲート絶縁層０９近傍において誘起されたキャリアが、より短い距離で結晶性の高い第２の微結晶半導体層５８を通過するため、オン電流が高くなると共に、電界効果移動度を高めることができる。

また、図２（Ｃ）に示すように、第１の微結晶半導体層５１ａに接するゲート絶縁層０９の凸部領域において、凸部領域の側面が基板表面に対してθ１の角度を有するテーパー形状であってもよい。このときθ１の角度は２０°以上８５°未満、好ましくは３０°以上６０°以下である。

また、図２（Ｄ）に示すように、第１の微結晶半導体層５１ａに接するゲート絶縁層０９の凸部領域において、凸部領域の側面が基板表面に対してθ２の角度を有する垂直状であってもよい。このときθ２の角度は８５°以上９５°未満、好ましくは８８°以上９２°以下である。

また、図２（Ｅ）に示すように、第１の微結晶半導体層５１ａに接するゲート絶縁層０９の凸部領域において、凸部領域の側面が基板表面に対してθ３の角度を有するテーパー形状であってもよい。このときθ３の角度は９５°以上１６０°以下、好ましくは１２０°以上１５０°以下である。

また、図２（Ｆ）に示すように、第１の微結晶半導体層５１ａの端部と、第１の微結晶半導体層５１ａに接するゲート絶縁層０９の端部との位置、即ちゲート絶縁層０９の凸部の側面との位置、がずれていてもよい。

ゲート絶縁層０９はそれぞれ、厚さ５０〜１５０ｎｍの酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、若しくは窒化酸化シリコン層を用いた単層または積層構造で形成することができる。積層構造の一形態としては、窒化シリコン層または窒化酸化シリコン層を形成し、その上に酸化シリコン層または酸化窒化シリコン層を形成して積層する例がある。また、窒化シリコン層または窒化酸化シリコン層を形成し、その上に酸化シリコン層または酸化窒化シリコン層を形成し、その上に、窒化シリコン層または窒化酸化シリコン層を形成して積層する例がある。

ゲート絶縁層として窒化シリコン層、または窒化酸化シリコン層を用いて形成することで、基板０１とゲート絶縁層０９の密着力が高まる。また、基板０１としてガラス基板を用いた場合、基板０１に含まれるナトリウム等の不純物元素が、第１の微結晶半導体層５１、第２の微結晶半導体層５８、及び非晶質半導体層５５に拡散するのを防止することが可能であり、さらにゲート電極０５の酸化防止が可能である。即ち、膜剥れを防止することができると共に、後に形成される薄膜トランジスタの電気特性を向上させることができる。また、ゲート絶縁層０９は厚さ１００ｎｍ以上であると、ゲート電極０５の凹凸による被覆率の低減を緩和することが可能であるため好ましい。

ここでは、酸化窒化シリコン層とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン層とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。

ゲート絶縁層０９は、第１の微結晶半導体層５１ａ、５１ｂと接する領域が凸状である。即ち、第１の微結晶半導体層５１ａ、５１ｂと重畳する領域のゲート絶縁層０９の膜厚は、第１の微結晶半導体層５１ａ、５１ｂと接せず、第２の微結晶半導体層５８と接する領域のゲート絶縁層０９の膜厚より厚い。このような形状とすることで、ゲート電極０５に電圧が印加された場合、ゲート絶縁層０９の膜厚の薄い領域において、より高い電界が発生し、当該領域に接する第２の微結晶半導体層５８において、より多くのキャリアが誘起される。このため、薄膜トランジスタのオン電流及び電界効果が高くなる。

第１の微結晶半導体層５１ａ、５１ｂは、微結晶シリコン層、微結晶シリコンゲルマニウム層、微結晶ゲルマニウム層、多結晶シリコン層、多結晶シリコンゲルマニウム層、または多結晶ゲルマニウム層等で形成される。

また、第１の微結晶半導体層５１ａ、５１ｂとして、キャリアとして電子を供給する元素であるドナーとなる不純物元素が添加された微結晶半導体層を用いることができる。ドナーとなる不純物元素は、代表的には周期表第１５族元素であるリン、砒素、またはアンチモン等がある。

第１の微結晶半導体層５１ａ、５１ｂに添加されるドナーとなる不純物元素の濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定した場合に１×１０^１８ａｔｏｍｓ／ｃｍ^３以上５×１０^２０ａｔｏｍｓ／ｃｍ^３以下とすることにより、ゲート絶縁層０９及び第１の微結晶半導体層の界面における抵抗率を低減することが可能であり、また、高速動作が可能であり、オン電流の高い薄膜トランジスタを作製することができる。

ここで、微結晶半導体層は、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む層である。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、粒径が２ｎｍ以上２００ｎｍ以下、あるいは１０ｎｍ以上８０ｎｍ以下、あるいは２０ｎｍ以上５０ｎｍ以下の柱状または針状結晶が基板表面に対して法線方向に成長している。また、電気伝導度が概略１０^−７Ｓ／ｃｍから１０^−４Ｓ／ｃｍであるものが、価電子制御により１０^１Ｓ／ｃｍ程度にまで高められる半導体をいう。また、複数の微結晶半導体の間に非単結晶半導体が存在している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルのピークが単結晶シリコンを示す５２０ｃｍ^−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ^−１とアモルファスシリコンを示す４８０ｃｍ^−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませてもよい。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませてもよく、これにより格子歪みをさらに助長させることで、微結晶の構造の安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。尤も、本発明において、微結晶半導体の概念は前記した結晶粒径、電気伝導度の値のみに固定されるものではなく、同等の物性値を有するものであれば他の半導体材料に置換することもできる。

第１の微結晶半導体層５１の厚さは５ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下となるように形成する。

また、第１の微結晶半導体層５１ａ、５１ｂには、酸素濃度及び窒素濃度は、ドナーとなる不純物元素の濃度の１０倍未満、代表的には３×１０^１９ａｔｏｍｓ／ｃｍ^３未満、更に好ましくは３×１０^１８ａｔｏｍｓ／ｃｍ^３未満、炭素の濃度を３×１０^１８ａｔｏｍｓ／ｃｍ^３以下とすることが好ましい。第１の微結晶半導体層５１ａ、５１ｂに混入する酸素、窒素、及び炭素の濃度を低減することで、微結晶半導体層の欠陥の生成を抑制する事ができる。さらには、酸素、または窒素が微結晶半導体層中に存在すると、結晶化を阻害する。このため、微結晶半導体層中の酸素濃度、窒素濃度を比較的低く抑え、且つドナーとなる不純物元素を添加することで、微結晶半導体層の結晶性を高くすることができる。

また、第１の微結晶半導体層５１ａ、５１ｂに、アクセプターとなる不純物元素を、成膜と同時に、或いは成膜後に添加することで、しきい値電圧制御をすることが可能となる。アクセプターとなる不純物元素としては、代表的には硼素であり、Ｂ_２Ｈ_６、ＢＦ_３などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化シリコンに混入させると良い。そしてボロンの濃度は、ドナーとなる不純物元素の１０分の１程度、例えば１×１０^１４〜６×１０^１６ａｔｏｍｓ／ｃｍ^３とすると良い。

また、第１の微結晶半導体層５１ａ、５１ｂの代わりに、微結晶半導体粒子が分散されていてもよい。

第１の微結晶半導体層５１ａ、５１ｂを形成することで、当該領域は非晶質半導体層よりも電気伝導度が高いため、ゲート電極に電圧が印加された場合、第１の微結晶半導体層５１ａ、５１ｂに多数のキャリアが誘起される。このため、薄膜トランジスタのオン電流及び電界効果移動度が高くなる。

第２の微結晶半導体層５８は、微結晶シリコン層、微結晶シリコンゲルマニウム層、微結晶ゲルマニウム層、多結晶シリコン層、多結晶シリコンゲルマニウム層、または多結晶ゲルマニウム層等で形成される。また、ドナーとなる不純物元素やアクセプターとなる不純物元素が添加されていないＩ型、若しくは実質的にＩ型（ドナーとなる不純物元素が低濃度添加されたＮ⁻型や、アクセプターとなる不純物元素が低濃度添加されたＰ⁻型も含む）の半導体層を形成する。第２の微結晶半導体層５８の厚さは、５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下となるように形成する。

非晶質半導体層５５は、アモルファスシリコン層、またはゲルマニウムを含むアモルファスシリコン層等を用いて形成する。非晶質半導体層５５は、Ｉ型、若しくは実質的にＩ型アモルファスシリコン層等を用いて形成することが好ましい。また、非晶質半導体層５５にフッ素、塩素等が含まれていても良い。また、配線と重畳する非晶質半導体層５５の厚さを５０ｎｍ以上５００ｎｍ未満とする。

非晶質半導体層５５は、第１の微結晶半導体層５１ａ、５１ｂを第２の微結晶半導体層を介して覆う。また、第１の微結晶半導体層５１ａ、５１ｂの周辺部において、ゲート絶縁層０９及び第２の微結晶半導体層５８に接する。これらの構造により、第１の微結晶半導体層５１ａ、５１ｂと、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１とが隔離されるため、第１の微結晶半導体層５１ａ、５１ｂと、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１との間で生じるリーク電流を低減することができる。

また、ゲート絶縁層０９が酸化シリコン層または酸化窒化シリコン層の場合、第１の微結晶半導体層５１ａ、５１ｂとして用いるドナーとなる不純物元素を添加した半導体層より、低い濃度のドナーとなる不純物元素が添加された微結晶半導体を第２の微結晶半導体層５８に用いることで、しきい値電圧の変動を低減することが可能である。

基板０１は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁層を設けた基板を適用しても良い。基板０１がマザーガラスの場合、基板の大きさは、第１世代（例えば、３２０ｍｍ×４００ｍｍ）、第２世代（例えば、４００ｍｍ×５００ｍｍ）、第３世代（例えば、５５０ｍｍ×６５０ｍｍ）、第３．５世代（例えば、６００ｍｍ×７２０ｍｍ、又は６２０ｍｍ×７５０ｍｍ）、第４世代（例えば、６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（例えば、１１００ｍｍ×１３００ｍｍ）、第６世代（例えば、１５００ｍｍ×１８００ｍｍ）、第７世代（例えば、１９００ｍｍ×２２００ｍｍ）、第８世代（例えば、２２００ｍｍ×２４００ｍｍ）、第９世代（例えば、２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（例えば、２８５０ｍｍ×３０５０ｍｍ）等を用いることができる。

ゲート電極０５は、金属材料を用いて形成される。金属材料としてはアルミニウム、クロム、チタン、タンタル、モリブデン、銅などが適用される。ゲート電極０５は、アルミニウム又はアルミニウムとバリア金属の積層構造体によって形成されることが好ましい。バリア金属としては、チタン、モリブデン、クロムなどの高融点金属が適用される。バリア金属はアルミニウムのヒロック防止、酸化防止のために設ける。

ゲート電極０５は厚さ５０ｎｍ以上３００ｎｍ以下で形成する。ゲート電極０５の厚さを５０ｎｍ以上１００ｎｍ以下とすることで、後に形成される半導体層や配線の段切れ防止が可能である。また、ゲート電極０５の厚さを１５０ｎｍ以上３００ｎｍ以下とすることで、ゲート電極０５の抵抗を低減することが可能であり、大面積化が可能である。

なお、ゲート電極０５上には半導体層や配線を形成するので、段切れ防止のため端部がテーパー形状になるように加工することが望ましい。また、図示しないがこの工程でゲート電極に接続する配線や容量配線も同時に形成することができる。

一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１は、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化シリコンにフォスフィンなどの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化シリコンにジボランなどの不純物気体を加えれば良い。リンまたはボロンの濃度を１×１０^１９〜１×１０^２１ａｔｏｍｓ／ｃｍ^３とすることで、配線６３、６５とオーミックコンタクトすることが可能となり、ソース領域及びドレイン領域として機能する。一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１は、微結晶半導体層、または非晶質半導体層で形成することができる。一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１は１０ｎｍ以上１００ｎｍ以下、好ましくは３０ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の膜厚を、薄くすることでスループットを向上させることができる。

分離された第１の微結晶半導体層５１ａ、５１ｂは一定の距離（距離ｃ）を有する。また、一導電型を付与する不純物元素が添加された不純物半導体層５９の端部と第１の微結晶半導体層５１ａ端部は距離ａで離れており、一導電型を付与する不純物元素が添加された不純物半導体層６１の端部と第１の微結晶半導体層５１ｂの端部は距離ｂで離れている。分離された第１の微結晶半導体層５１ａ、５１ｂの距離（距離ｃ）より、距離ａ、ｂを大きくすることで、薄膜トランジスタのオフ電流を低減すると共に、オン電流を高め、高速動作させることができる。

配線６３、６５は、アルミニウムを用いて形成する。または、銅、シリコン、チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金を用いて形成する。さらには、上記アルミニウムまたはアルミニウム合金の単層または積層で形成することが好ましい。また、一導電型を付与する不純物元素が添加された一対の不純物半導体層と接する側の層を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの窒化物で挟んだ積層構造としてもよい。ここでは、配線６３、６５としては、チタン層上にアルミニウム層を設け、該アルミニウム層層上にチタン層を設けた積層構造の導電層を用いることができる。

また、図１に示す薄膜トランジスタは、非晶質半導体層５５が、配線６３、６５と接せず、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１を介して非晶質半導体層５５上に配線６３、６５が形成される構造を示したが、図３に示すように、非晶質半導体層５５及び第２の微結晶半導体層５８の側面が、配線６３、６５と接する構造とすることができる。

本実施の形態で示す薄膜トランジスタは、第１の薄膜トランジスタＴｒ０１及び第２の薄膜トランジスタＴｒ０２が第３の薄膜トランジスタＴｒ０３に接続されている。第１の薄膜トランジスタＴｒ０１は、ゲート電極０５、ゲート絶縁層０９、第１の微結晶半導体層５１ａ、第２の微結晶半導体層５８、非晶質半導体層５５、一導電型を付与する不純物元素が添加された不純物半導体層５９、及び配線６３で構成される。第２の薄膜トランジスタＴｒ０２は、ゲート電極０５、ゲート絶縁層０９、第１の微結晶半導体層５１ｂ、第２の微結晶半導体層５８、非晶質半導体層５５、一導電型を付与する不純物元素が添加された不純物半導体層６１、及び配線６５で構成される。第３の薄膜トランジスタＴｒ０３は、ゲート電極０５、ゲート絶縁層０９、第２の微結晶半導体層５８、及び非晶質半導体層５５で構成される。

第３の薄膜トランジスタＴｒ０３は、第２の微結晶半導体層５８をチャネル形成領域に用いた薄膜トランジスタである。一方、第１の薄膜トランジスタＴｒ０１及び第２の薄膜トランジスタＴｒ０２において、キャリアが流れる領域は、第１の微結晶半導体層５１ａ、５１ｂである。第１の微結晶半導体層５１ａ、５１ｂが、ドナーとなる不純物元素が添加された微結晶半導体層、または電気伝導度の高い層の場合、微結晶半導体層と比較して抵抗率が低い。このため、ゲート電極０５に、第１の薄膜トランジスタＴｒ０１及び第２の薄膜トランジスタＴｒ０２のしきい値電圧未満の正電圧が印加されている状態でも、第１の微結晶半導体層５１ａ、５１ｂに多数のキャリアが誘起された状態となる。第１の薄膜トランジスタＴｒ０１及び第２の薄膜トランジスタＴｒ０２のしきい値電圧以上の正電圧がゲート電極０５に印加されると、第１の薄膜トランジスタＴｒ０１及び第２の薄膜トランジスタＴｒ０２がオンとなり、第１の微結晶半導体層５１ａ、５１ｂに誘起されていた多数のキャリアが、第１の薄膜トランジスタＴｒ０１の配線６３または第２の薄膜トランジスタＴｒ０２の配線６５へ流れる。即ち、第１の薄膜トランジスタＴｒ０１及び第２の薄膜トランジスタＴｒ０２が、第１の微結晶半導体層５１ａ、５１ｂに誘起されたキャリアを配線６３または配線６５へ流すスイッチとして機能する。

本実施の形態の薄膜トランジスタのチャネル長Ｌは、一導電型を付与する不純物元素が添加された不純物半導体層５９の端部と第１の微結晶半導体層５１ａの端部との距離ａ、一導電型を付与する不純物元素が添加された不純物半導体層６１の端部と第１の微結晶半導体層５１ｂの端部との距離ｂ、及び分離された第１の微結晶半導体層５１ａ、５１ｂの間隔（距離ｃ）の和である。チャネル長Ｌに対して、一導電型を付与する不純物元素が添加された不純物半導体層５９の端部と第１の微結晶半導体層５１ａの端部との距離ａ、及び一導電型を付与する不純物元素が添加された不純物半導体層６１の端部と第１の微結晶半導体層５１ｂの端部との距離ｂを長くすることで、第１の薄膜トランジスタＴｒ０１及び第２の薄膜トランジスタＴｒ０２のチャネル長をより長くし、分離された第１の微結晶半導体層５１ａ、５１ｂの距離ｃを短くし、キャリアの誘起量を増加させることで、オン電流が高くなり、電界効果移動度も高くなる。

なお、本実施の形態により第３の薄膜トランジスタＴｒ０３のチャネル長（即ち、距離ｃ）、を短くすることが可能であるため、第３の薄膜トランジスタＴｒ０３において短チャネル効果が生じないように、ゲート絶縁層の膜厚を薄くすることが好ましい。

一方、ゲート電極０５に負の電圧を印加すると、第１の薄膜トランジスタＴｒ０１乃至第３の薄膜トランジスタＴｒ０３の非晶質半導体層５５をキャリアが流れる。非晶質半導体層は、電気伝導度が低く、抵抗率が高いため、オフ電流が低い。

以上のことから、本実施の形態に示す薄膜トランジスタは、オン電流及び電界効果移動度が高く、オフ電流の低い薄膜トランジスタである。

また、第１の薄膜トランジスタＴｒ０１及び第２の薄膜トランジスタＴｒ０２におけるゲート絶縁層０９の厚さと比較して、第３の薄膜トランジスタＴｒ０３のゲート絶縁層０９の厚さが薄いため、ゲート電極０５に電圧が印加された場合、第３の薄膜トランジスタＴｒ０３のゲート絶縁層０９及び第２の微結晶半導体層５８の界面付近において、より多くのキャリアが誘起される。このため、本実施の形態の薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。

また、ソース領域及びドレイン領域を繋ぐ非晶質半導体層５５表面（バックチャネル）は凹凸状となっており、距離が長いため、ソース領域及びドレイン領域の間の非晶質半導体層５５表面を流れるリーク電流の距離が長くなる。この結果、非晶質半導体層５５表面に流れるリーク電流を低減することが可能である。

さらには、ゲート電極０５と、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の間には、ゲート絶縁層０９のほかに第２の微結晶半導体層５８、非晶質半導体層５５が形成され、ゲート電極０５と、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の間隔が広がる。このため、ゲート電極０５と、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の間に生じる寄生容量を低減することができる。特に、ドレイン側の電圧降下を低減することができる。このため、当該構造を用いた表示装置は、画素の応答速度を向上させることができる。特に、液晶表示装置の画素に形成される薄膜トランジスタの場合、ドレイン電圧の電圧降下を低減できるため、液晶材料の応答速度を上昇させることが可能である。

また、図１においては、本実施の形態に示す薄膜トランジスタは、第１の薄膜トランジスタＴｒ０１のチャネル長ａ、第２の薄膜トランジスタＴｒ０２のチャネル長ｂがほぼ等しく示されているが、異なっていても良い。

また、本実施の形態に示す薄膜トランジスタにおいて、第１の微結晶半導体層５１ａ、５１ｂは、同一のフォトマスクを用いたフォトリソグラフィ工程により形成されるレジストマスクを用いてエッチングされる。このため、フォトマスクをサブミクロンレベルの精度でアライメントすることを必要としないため、第１の微結晶半導体層５１ａと第１の微結晶半導体層５１ｂとの距離ｃのばらつきを低減することができる。また、露光装置の解像限界程度の距離にすることができる。また、位相差シフトマスクを用いることで、露光装置の解像限界以下の距離にすることができる。第１の微結晶半導体層５１ａと第１の微結晶半導体層５１ｂとの距離ｃは、正のゲート電圧を印加したときに機能する第３の薄膜トランジスタのチャネル長であるため、本実施の形態の構造にすることで、バラツキが少なく、薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。

（実施の形態２）
本実施の形態では、実施の形態１と比較して更にオン電流及び電界効果移動度が高い薄膜トランジスタの構造について、図４を用いて示す。また、オフ電流を低減できるＴＦＴの構造について示す。

本実施の形態で示す薄膜トランジスタは、実施の形態１に示す薄膜トランジスタにおいて、第１の微結晶半導体層５１ａ、５１ｂと、第２の微結晶半導体層５８の間にバッファ層５３ａ、５３ｂが設けられている。また、バッファ層５３ａ、５３ｂは、第１の微結晶半導体層５１ａ、５１ｂに略重畳して設けられる。

バッファ層５３ａ、５３ｂは、非晶質半導体層を用いて形成する。バッファ層５３ａ、５３ｂは、Ｉ型、若しくは実質的にＩ型非晶質半導体層を用いて形成することが好ましい。または、フッ素、塩素等のハロゲンが添加された非晶質半導体層を用いる。バッファ層５３ａ、５３ｂの厚さを３０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜１５０ｎｍとする。非晶質半導体層としては、アモルファスシリコン層、またはゲルマニウムを含むアモルファスシリコン層等がある。

バッファ層５３ａ、５３ｂとして、非晶質半導体層、更には水素、窒素、またはハロゲンを含む非晶質半導体層を形成することで、第１の微結晶半導体層５１ａ、５１ｂの結晶粒の表面の自然酸化を防止することが可能である。特に、微結晶半導体層において、非晶質半導体と微結晶粒が接する領域では、応力が集中し、亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、酸化シリコンが形成される。しかしながら、第１の微結晶半導体層５１ａ、５１ｂの表面にバッファ層５３ａ、５３ｂを形成することで、微結晶粒の酸化を防ぐことができる。このため、キャリアが捕獲される欠陥、またはキャリアの進行を妨げる領域を低減することができ、薄膜トランジスタの高速動作が可能であり、オン電流を高めることができる。

また、バッファ層５３ａ、５３ｂとして、絶縁層を用いて形成してもよい。代表的には、バッファ層５３ａ、５３ｂを窒化シリコン層、酸化シリコン層、窒化酸化シリコン層、酸化窒化シリコン層、その他の無機絶縁層を用いて形成する。または、ポリイミド、アクリル樹脂、エポキシ樹脂、その他の有機絶縁層を用いて形成する。また、バッファ層５３ａ、５３ｂの厚さを１０ｎｍ〜１５０ｎｍとする。バッファ層５３ａ、５３ｂを絶縁層で形成することにより、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１から非晶質半導体層５５に流れるリーク電流をバッファ層５３ａ、５３ｂでせき止めることが可能であるため、リーク電流を低減することができる。また、オフ電流を低減することができる。

また、図２３に示すように、半導体層で形成されるバッファ層５３ａ、５３ｂ及び絶縁層で形成されるバッファ層５３ｃ、５３ｄの積層構造としてもよい。バッファ層５３ａ、５３ｂ、５３ｃ、５３ｄの厚さを３０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜１５０ｎｍとする。具体的には、第１の微結晶半導体層５１ａ、５１ｂに接して、半導体層で形成されるバッファ層５３ａ、５３ｂ、代表的には非晶質半導体層を設け、その上に絶縁層で形成されるバッファ層５３ｃ、５３ｄを設けてもよい。この場合、第１の微結晶半導体層５１ａ、５１ｂ上に半導体層で形成されるバッファ層５３ａ、５３ｂとして、代表的には非晶質半導体層が形成されることで、第１の微結晶半導体層５１ａ、５１ｂの酸化を低減することができ、第１の微結晶半導体層５１ａ、５１ｂの抵抗率の低減を抑制することができる。また、半導体層で形成されるバッファ層５３ａ、５３ｂの上に絶縁層で形成されるバッファ層５３ｃ、５３ｄを形成することで、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１から第２の微結晶半導体層５８に流れるリーク電流を絶縁層で形成されるバッファ層５３ｃ、５３ｄでせき止めることが可能であるため、リーク電流を低減することができる。また、オフ電流を低減することができる。

なお、第１の微結晶半導体層５１ａ、５１ｂと重なるゲート絶縁層０９の端部の形状は、図２のいずれをも適用することができる。

（実施の形態３）
本実施の形態では、第２の微結晶半導体層の他の形態を図５を用いて示す。本実施の形態では、第２の微結晶半導体層を２層とし、ゲート絶縁層０９及び第１の微結晶半導体層５１ａ、５１ｂに接する側をｉ型の微結晶半導体層または非晶質半導体層とし、非晶質半導体層５５に接する側をｎ型の微結晶半導体層または非晶質半導体層とすることを特徴とする。

図５に示す薄膜トランジスタは、基板０１上にゲート電極０５が形成され、ゲート電極０５上にゲート絶縁層０９が形成され、ゲート絶縁層０９上に、分離された第１の微結晶半導体層５１ａ、５１ｂが形成される。第１の微結晶半導体層５１ａ、５１ｂ及びゲート絶縁層０９上にｉ型の半導体層５８ａが形成され、ｉ型の半導体層５８ａ上に、ドナーとなる不純物が添加されたｎ型の半導体層５８ｂが形成される。また、ｎ型の半導体層５８ｂを覆う非晶質半導体層５５が形成される。非晶質半導体層５５上に、ソース領域とドレイン領域を形成する一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１が形成され、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１上に配線６３、６５が形成される。

ゲート絶縁層０９は、第１の微結晶半導体層５１ａ、５１ｂと接する領域が凸状である。即ち、第１の微結晶半導体層５１ａ、５１ｂと重畳する領域のゲート絶縁層０９の膜厚は、第１の微結晶半導体層５１ａ、５１ｂと接せずｉ型の半導体層５８ａと接する領域のゲート絶縁層０９の膜厚より厚い。このため、ゲート絶縁層において、第１の微結晶半導体層５１ａ、５１ｂに接する領域は隆起している。

ドナーとなる不純物が添加されたｎ型の半導体層５８ｂは、ｉ型の半導体層５８ａで形成される非晶質半導体層及び微結晶半導体層よりも電気伝導度が高い。このため、ゲート絶縁層０９において、第１の微結晶半導体層５１ａ、５１ｂの間に凹部を設けることで、ｎ型の半導体層５８ｂ及び非晶質半導体層５５の界面が、第１の微結晶半導体層５１ａ、５１ｂ及びゲート絶縁層０９の界面と概略同じ高さとなる。または、ｉ型の半導体層５８ａ及びゲート絶縁層０９の界面より近づく。このため、キャリアが移動する距離が短くなり、オン電流及び電界効果移動度が上昇する。

ｎ型の半導体層５８ｂに含まれるドナーとなる不純物元素の濃度は、第１の微結晶半導体層５１ａ、５１ｂに含まれるドナーとなる不純物元素の濃度より低いことが好ましい。この結果、キャリアがｎ型の半導体層５８ｂのみでなく、ｉ型の半導体層５８ａ、第１の微結晶半導体層５１ａ、５１ｂをも流れ、薄膜トランジスタとして機能する。

また、実施の形態１及び２と比較して、ｎ型の半導体層５８ｂは、ｉ型の微結晶半導体層と比較して、電気伝導度が高いため、薄膜トランジスタのオン電流及び電界効果移動度を上昇させることができる。

なお、第１の微結晶半導体層５１ａ、５１ｂと重なるゲート絶縁層０９の端部の形状は、図２のいずれをも適用することができる。

（実施の形態４）
本実施の形態では、第１の微結晶半導体層５１ａ、５１ｂ上に非晶質半導体層５５が形成される薄膜トランジスタについて、図６を用いて示す。

図６に示す薄膜トランジスタは、基板０１上にゲート電極０５が形成され、ゲート電極０５上にゲート絶縁層０９が形成され、ゲート絶縁層０９上に、分離された第１の微結晶半導体層５１ａ、５１ｂが形成され、第１の微結晶半導体層５１ａ、５１ｂ及びゲート絶縁層０９上に非晶質半導体層５５が形成される。非晶質半導体層５５上に、ソース領域とドレイン領域を形成する一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１が形成され、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１上に配線６３、６５が形成される。

ゲート絶縁層０９は、第１の微結晶半導体層５１ａ、５１ｂと接する領域が凸状である。即ち、第１の微結晶半導体層５１ａ、５１ｂと重畳する領域のゲート絶縁層０９の膜厚は、第１の微結晶半導体層５１ａ、５１ｂと接せず、非晶質半導体層５５と接する領域のゲート絶縁層０９の膜厚より厚い。

本実施の形態に示す薄膜トランジスタは、オン電流及び電界効果移動度が高く、オフ電流の低い薄膜トランジスタである。なお、実施の形態１と比較して、本実施の形態に示す薄膜トランジスタは、第２の微結晶半導体層を形成せず、第１の微結晶半導体層５１ａ、５１ｂ及びゲート絶縁層０９上に非晶質半導体層５５を形成している。このため、実施の形態１と比較して、オン電流及び電界効果移動度は低減するものの、スループットを高め、且つコストを削減することが可能である。

なお、第１の微結晶半導体層５１ａ、５１ｂと重なるゲート絶縁層０９の端部の形状は、図２のいずれをも適用することができる。

（実施の形態５）
実施の形態１乃至実施の形態３において、第１の微結晶半導体層５１ａ、５１ｂの代わりに、導電層を形成することができる。

導電層としては、金属層、金属窒化物層、金属炭化物層、金属ホウ化物層、金属珪化物層、ドナーとなる不純物元素を添加した半導体層等がある。

金属層としては、代表的には、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、タンタル、タングステン、コバルト、ニッケル、銀、金、白金、スズ、若しくはイリジウム等の金属層またはこれらの複数からなる金属合金層を適宜用いることができる。また、金属層は、上記の金属層もしくは金属合金層を単層で、または積層して形成することができる。

金属窒化物層としては、窒化チタン層、窒化ジルコニウム層、窒化ハフニウム層、窒化タンタル層、窒化バナジウム層、窒化ニオブ層、窒化クロム層、窒化ランタン層、若しくは窒化イットリウム層等を用いることができる。また、金属窒化層は、上記の金属窒化物層を単層で、または積層して形成することができる。

金属炭化物層としては、炭化チタン層、炭化ハフニウム層、炭化ニオブ層、炭化タンタル層、炭化バナジウム層、炭化ジルコニウム層、炭化クロム層、炭化コバルト層、炭化モリブデン層、若しくは炭化タングステン層等を用いることができる。また、金属炭化物層は、上記の金属炭化物層を単層で、または積層して形成することができる。

金属ホウ化物層としては、ホウ化チタン層を用いることができる。

金属珪化物層としては、珪化白金層、珪化チタン層、珪化モリブデン層、珪化ニッケル層、珪化クロム層、珪化コバルト層、珪化バナジウム層、珪化タングステン層、珪化ジルコニウム層、珪化ハフニウム層、珪化ニオブ層、若しくは珪化タンタル層等を用いることができる。また、金属珪化物層は、上記の金属珪化物層を単層で、または積層して形成することができる。

または、導電層として、金属層、金属窒化物層、金属炭化物層、金属ホウ化層、または金属珪化物層の複数を積層して形成することができる。

また、導電層として、金属層、金属窒化物層、金属炭化物層、金属ホウ化物層、または金属珪化物層を形成する場合、非晶質半導体層５５と導電層をオーミック接触させるために、図７（Ａ）に示すように、金属層、金属窒化物層、金属炭化物層、金属ホウ化物層、または金属珪化物層等で形成される層５７ａ、５７ｂ上に、ドナーとなる不純物元素を添加した半導体層６０ａ、６０ｂを形成した積層構造としてもよい。

また、図７（Ｂ）に示すように、ドナーとなる不純物元素を添加した半導体層６０ｃ、６０ｄが、金属層、金属窒化物層、金属炭化物層、金属ホウ化物層、または金属珪化物層等のいずれかで形成される層５７ａ、５７ｂの上面及び側面を覆っても良い。

また、ゲート絶縁層０９上にドナーとなる不純物元素を添加した半導体層を形成し、その上に金属層、金属窒化物層、金属炭化物層、金属ホウ化物層、または金属珪化物層を形成する積層構造としてもよい。

このような構造とすることで、金属層、金属窒化物層、金属炭化物層、金属ホウ化物層、または金属珪化物層等のいずれかと非晶質半導体層の界面におけるショットキー接合を回避することが可能となり、薄膜トランジスタの特性が向上する。

また、導電層は電気伝導度が高いため、薄膜トランジスタのオン電流及び電界効果移動度を上昇させることができる。

なお、導電層５７ａ、５７ｂと重なるゲート絶縁層０９の端部の形状は、図２のいずれをも適用することができる。また、ドナーとなる不純物元素を添加した半導体層６０ｃ、６０ｄと重なるゲート絶縁層０９の端部の形状は、図２のいずれをも適用することができる。

（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態５における薄膜トランジスタとは異なる構造の薄膜トランジスタについて、図８を用いて示す。具体的には、実施の形態１乃至実施の形態５に示す薄膜トランジスタにおいて、第１の微結晶半導体層５１ａ、５１ｂを分離せず一つとし、また、ソース領域及びドレイン領域として機能する一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１が、第１の微結晶半導体層に重ならない構造の薄膜トランジスタである。

図８に示す薄膜トランジスタは、基板０１上にゲート電極０５が形成され、ゲート電極０５上にゲート絶縁層０９が形成され、ゲート絶縁層０９上に、第１の微結晶半導体層５１が形成され、第１の微結晶半導体層５１及びゲート絶縁層０９上に第２の微結晶半導体層５８が形成される。また、第２の微結晶半導体層５８を覆う非晶質半導体層５５が形成される。非晶質半導体層５５上に、ソース領域とドレイン領域を形成する一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１が形成され、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１上に配線６３、６５が形成される。

本実施の形態で示す薄膜トランジスタは、第１の薄膜トランジスタＴｒ０１及び第２の薄膜トランジスタＴｒ０２が第３の薄膜トランジスタＴｒ０３に接続されている。第１の薄膜トランジスタＴｒ０１は、ゲート電極０５、ゲート絶縁層０９、第２の微結晶半導体層５８、非晶質半導体層５５、一導電型を付与する不純物元素が添加された不純物半導体層５９、及び配線６３で構成される。第２の薄膜トランジスタＴｒ０２は、ゲート電極０５、ゲート絶縁層０９、第２の微結晶半導体層５８、非晶質半導体層５５、一導電型を付与する不純物元素が添加された不純物半導体層６１、及び配線６５で構成される。第３の薄膜トランジスタＴｒ０３は、ゲート電極０５、ゲート絶縁層０９、第１の微結晶半導体層５１、第２の微結晶半導体層５８、及び非晶質半導体層５５で構成される。

第１の薄膜トランジスタＴｒ０１及び第２の薄膜トランジスタＴｒ０２は、第２の微結晶半導体層５８をチャネル形成領域に用いた薄膜トランジスタである。第３の薄膜トランジスタＴｒ０３において、キャリアが流れる領域は、第１の微結晶半導体層５１である。当該領域にドナーとなる不純物元素が添加されると、電気伝導度が高く、通常の非晶質半導体層及び微結晶半導体層と比較して抵抗率が低い。このため、ゲート電極０５に、第１の薄膜トランジスタＴｒ０１及び第２の薄膜トランジスタＴｒ０２のしきい値電圧未満の正電圧が印加されている状態でも、第１の微結晶半導体層５１に多数のキャリアが誘起された状態となる。第１の薄膜トランジスタＴｒ０１及び第２の薄膜トランジスタＴｒ０２のしきい値電圧以上の正電圧がゲート電極０５に印加されると、第１の薄膜トランジスタＴｒ０１及び第２の薄膜トランジスタＴｒ０２がオンとなり、第１の微結晶半導体層５１に誘起されていた多数のキャリアが、第１の薄膜トランジスタＴｒ０１の配線６３または第２の薄膜トランジスタＴｒ０２の配線６５へ流れる。即ち、第１の薄膜トランジスタＴｒ０１及び第２の薄膜トランジスタＴｒ０２が、第１の微結晶半導体層５１に誘起されたキャリアを配線６３または配線６５へ流すスイッチとして機能する。

本実施の形態の薄膜トランジスタのチャネル長Ｌは、一導電型を付与する不純物元素が添加された不純物半導体層５９の端部と第１の微結晶半導体層５１の端部との距離ａ、一導電型を付与する不純物元素が添加された不純物半導体層６１の端部と第１の微結晶半導体層５１の端部との距離ｂ、及び第１の微結晶半導体層５１の長さｃの和である。チャネル長Ｌに対して、一導電型を付与する不純物元素が添加された不純物半導体層５９の端部と第１の微結晶半導体層５１の端部との距離ａ、及び一導電型を付与する不純物元素が添加された不純物半導体層６１の端部と第１の微結晶半導体層５１の端部との距離ｂを短くすることで、第１の薄膜トランジスタＴｒ０１及び第２の薄膜トランジスタＴｒ０２のチャネル長をより短くし、第１の微結晶半導体層５１の長さｃを長くし、キャリアの誘起量を増加させることで、オン電流が高くなり、電界効果移動度も高くなる。

また、第３の薄膜トランジスタＴｒ０３のゲート絶縁層０９の厚さと比較して、第１の薄膜トランジスタＴｒ０１及び第２の薄膜トランジスタＴｒ０２におけるゲート絶縁層０９の厚さが薄いため、ゲート電極０５に電圧が印加された場合、第１の薄膜トランジスタＴｒ０１及び第２の薄膜トランジスタＴｒ０２のゲート絶縁層０９及び第２の微結晶半導体層５８の界面付近において、より多くのキャリアが誘起される。このため、本実施の形態の薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。

なお、本実施の形態により第１の薄膜トランジスタＴｒ０１のチャネル長（即ち、距離ａ）、及び第２の薄膜トランジスタＴｒ０２のチャネル長（即ち、距離ｂ）を短くすることが可能であるため、第１の薄膜トランジスタＴｒ０１及び第２の薄膜トランジスタＴｒ０２において短チャネル効果が生じないように、ゲート絶縁層の膜厚を薄くすることが好ましい。

一方、ゲート電極０５に負の電圧を印加すると、第１の薄膜トランジスタＴｒ０１乃至第３の薄膜トランジスタＴｒ０３の非晶質半導体層５５をキャリアが移動する。非晶質半導体層５５は、微結晶半導体より電気伝導度が低く抵抗率が高いため、オフ電流が低い。

以上のことから、本実施の形態に示す薄膜トランジスタは、オン電流及び電界効果移動度が高く、オフ電流の低い薄膜トランジスタである。

なお、本実施の形態に示す一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１と、第１の微結晶半導体層５１の位置構成は、実施の形態１乃至実施の形態５に適宜適用することができる。

また、第１の微結晶半導体層５１と重なるゲート絶縁層０９の端部の形状は、図２のいずれをも適用することができる。

（実施の形態７）
本実施の形態では、実施の形態１乃至実施の形態５における薄膜トランジスタとは異なる構造の薄膜トランジスタについて、図９を用いて示す。具体的には、実施の形態１乃至実施の形態５に示す薄膜トランジスタにおいて、第１の微結晶半導体層５１ａ、５１ｂを分離せず一つとし、また、ソース領域及びドレイン領域として機能する一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の一方の端部が、第１の微結晶半導体層に重なり、ソース領域及びドレイン領域として機能する一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の他方の端部が、第１の微結晶半導体層に重ならない構造の薄膜トランジスタである。

図９に示す薄膜トランジスタは、基板０１上にゲート電極０５が形成され、ゲート電極０５上にゲート絶縁層０９が形成され、ゲート絶縁層０９上に、第１の微結晶半導体層５１が形成され、第１の微結晶半導体層５１及びゲート絶縁層０９上に第２の微結晶半導体層５８が形成される。また、第２の微結晶半導体層５８を覆う非晶質半導体層５５が形成される。非晶質半導体層５５上に、ソース領域とドレイン領域を形成する一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１が形成され、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１上に配線６３、６５が形成される。また、一導電型を付与する不純物元素が添加された一対の不純物半導体層の一方の一端部は、第１の微結晶半導体層５１に重ならない。また、一導電型を付与する不純物元素が添加された一対の不純物半導体層の他方の一端部は、第１の微結晶半導体層５１に重なっている。

本実施の形態で示す薄膜トランジスタは、第１の薄膜トランジスタＴｒ０１及び第２の薄膜トランジスタＴｒ０２が接続されている。第１の薄膜トランジスタＴｒ０１は、ゲート電極０５、ゲート絶縁層０９、第１の微結晶半導体層５１、第２の微結晶半導体層５８、非晶質半導体層５５、一導電型を付与する不純物元素が添加された不純物半導体層５９、及び配線６３で構成される。第２の薄膜トランジスタＴｒ０２は、ゲート電極０５、ゲート絶縁層０９、第２の微結晶半導体層５８、非晶質半導体層５５、一導電型を付与する不純物元素が添加された不純物半導体層６１、及び配線６５で構成される。

第２の薄膜トランジスタＴｒ０２は、第２の微結晶半導体層５８をチャネル形成領域に用いた薄膜トランジスタである。第１の薄膜トランジスタＴｒ０１において、キャリアが流れる領域は、第１の微結晶半導体層５１である。当該領域にドナーとなる不純物元素が添加されると、電気伝導度が高く、通常の非晶質半導体層及び微結晶半導体層と比較して抵抗率が低い。このため、ゲート電極０５に、第２の薄膜トランジスタＴｒ０２のしきい値電圧未満の正電圧が印加されている状態でも、第１の微結晶半導体層５１に多数のキャリアが誘起された状態となる。第２の薄膜トランジスタＴｒ０２のしきい値電圧以上の正電圧がゲート電極０５に印加されると、第２の薄膜トランジスタＴｒ０２がオンとなり、第１の微結晶半導体層５１に誘起されていた多数のキャリアが、第１の薄膜トランジスタＴｒ０１の配線６３または第２の薄膜トランジスタＴｒ０２の配線６５へ流れる。本実施の形態の薄膜トランジスタのチャネル長Ｌは、一導電型を付与する不純物元素が添加された不純物半導体層６１と第１の微結晶半導体層５１端部との距離ａ、及び一導電型を付与する不純物元素が添加された不純物半導体層５９の端部と第１の微結晶半導体層５１の端部との距離ｂの和である。チャネル長Ｌに対して、一導電型を付与する不純物元素が添加された不純物半導体層６１と第１の微結晶半導体層５１との距離ａを短くすることで、第２の薄膜トランジスタＴｒ０２のチャネル長をより短くし、一導電型を付与する不純物元素が添加された不純物半導体層５９の端部と第１の微結晶半導体層５１の端部との距離ｂを長くし、キャリアの誘起量を増加させることで、オン電流が高くなり、電界効果移動度も高くなる。

また、第１の薄膜トランジスタＴｒ０１のゲート絶縁層０９の厚さと比較して、第２の薄膜トランジスタＴｒ０２におけるゲート絶縁層０９の厚さが薄いため、ゲート電極０５に電圧が印加された場合、第２の薄膜トランジスタＴｒ０２のゲート絶縁層０９及び第２の微結晶半導体層５８の界面付近において、より多くのキャリアが誘起される。このため、本実施の形態の薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。

なお、本実施の形態により第２の薄膜トランジスタＴｒ０２のチャネル長（即ち、距離ａ）を短くすることが可能であるため、第２の薄膜トランジスタＴｒ０２において短チャネル効果が生じないように、ゲート絶縁膜の膜厚を薄くすることが好ましい。

一方、ゲート電極０５に負の電圧を印加すると、第１の薄膜トランジスタＴｒ０１及び第２の薄膜トランジスタＴｒ０２の非晶質半導体層５５をキャリアが移動する。非晶質半導体層５５は電気伝導度が低く抵抗率が高いため、オフ電流が低い。

以上のことから、本実施の形態に示す薄膜トランジスタは、オン電流及び電界効果移動度が高く、オフ電流の低い薄膜トランジスタである。

なお、本実施の形態に示す一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１と、第１の微結晶半導体層５１の位置構成は、実施の形態１乃至実施の形態５に適宜適用することができる。

また、第１の微結晶半導体層５１と重なるゲート絶縁層０９の端部の形状は、図２のいずれをも適用することができる。

（実施の形態８）
実施の形態１乃至実施の形態７においては、チャネルエッチ型の逆スタガ型薄膜トランジスタに関して示したが、実施の形態１乃至実施の形態７において、チャネル保護型の逆スタガ薄膜トランジスタを形成することができる。

図２４に示す薄膜トランジスタは、チャネル保護型の薄膜トランジスタである。基板０１上にゲート電極０５が形成され、ゲート電極０５上にゲート絶縁層０９が形成され、ゲート絶縁層０９上に、第１の微結晶半導体層５１ａ、５１ｂが形成され、第１の微結晶半導体層５１ａ、５１ｂ及びゲート絶縁層０９上に第２の微結晶半導体層５８が形成される。また、第２の微結晶半導体層５８を覆う非晶質半導体層５５が形成される。非晶質半導体層５５上に、チャネル保護層５４が形成される。非晶質半導体層５５及びチャネル保護層５４上には、ソース領域とドレイン領域を形成する一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１が形成され、一導電型を付与する不純物元素が添加された不純物半導体層５９、６１上に配線６３、６５が形成される。

本実施の形態に示す薄膜トランジスタは、オン電流及び電界効果移動度が高く、オフ電流の低い薄膜トランジスタである。

なお、第１の微結晶半導体層５１ａ、５１ｂと重なるゲート絶縁層０９の端部の形状は、図２のいずれをも適用することができる。

（実施の形態９）
本実施の形態では、図４に示すような、高速動作が可能であり、オン電流が高く、且つオフ電流の低い薄膜トランジスタの作製工程について示す。

非晶質半導体層または微結晶半導体層を有する薄膜トランジスタは、ｐ型よりもｎ型の方が、電界効果移動度が高いので駆動回路に用いるのにより適している。同一の基板上に形成する薄膜トランジスタを全て同じ極性にそろえておくことが、工程数を抑えるためにも望ましい。ここでは、ｎチャネル型の薄膜トランジスタを用いて説明する。

図４に示す薄膜トランジスタの作製工程について、図１０乃至図１３を用いて示す。なお、図１０及び図１１において左側は図１２のＡ−Ｂの断面図であり、薄膜トランジスタが形成される領域の断面を示し、右側は図１２のＣ−Ｄの断面図であり、画素においてゲート配線及びソース配線が交差する領域の断面を示す。

図１０（Ａ）に示すように、基板０１上に導電層０３を形成する。導電層０３としては、実施の形態１に示すゲート電極０５に列挙した材料を用いて形成することができる。導電層０３は、スパッタリング法、ＣＶＤ法、めっき法、印刷法、液滴吐出法等を用いて形成する。

次に、第１のフォトマスクを用いたフォトリソグラフィ工程を用いて形成したレジストマスクを用いて導電層０３を所望の形状にエッチングして、図１０（Ｂ）に示すように、ゲート配線０５を形成する。この後、レジストマスクを除去する。

次に、ゲート配線０５及び基板０１上にゲート絶縁層０９を形成する。ゲート絶縁層０９としては、実施の形態１に示すゲート絶縁層０９に列挙した材料を用いて形成することができる。ゲート絶縁層０９は、ＣＶＤ法やスパッタリング法等を用いて形成する。

次に、ゲート絶縁層０９上に第１の微結晶半導体層１１、及びバッファ層１３を積層して形成する。第１の微結晶半導体層１１は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより、微結晶半導体層または非晶質半導体層を形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは５０〜２００倍に希釈して微結晶半導体層を形成する。

また、シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ_４、Ｓｉ_２Ｈ_６、ＧｅＨ_４、Ｇｅ_２Ｈ_６等がある。

また、第１の微結晶半導体層１１として、ドナーとなる不純物元素を添加した微結晶半導体層の場合の成膜方法を以下に示す。

プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより、微結晶半導体層または非晶質半導体層を形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは５０〜２００倍に希釈し、リン、砒素、アンチモン等を含む気体を混合することで、ドナーとなる不純物元素を添加した微結晶半導体層を形成することができる。ここでは、シランと、水素及び／または希ガスと共にフォスフィンを混合して、グロー放電プラズマにより、リンを含む微結晶シリコン層を形成することができる。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。

なお、ドナーとなる不純物元素を添加した微結晶半導体層を形成する代わりに、ゲート絶縁層０９としてドナーとなる不純物元素が添加された絶縁層を形成し、その上にドナーとなる不純物元素を含まない微結晶半導体層を形成してもよい。例えば、ドナーとなる不純物元素（リン、砒素、またはアンチモン）を含む酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、または窒化酸化シリコン層等をゲート絶縁層として形成することができる。また、ゲート絶縁層０９を積層構造とする場合、微結晶半導体層に接する層または基板０１に接する層にドナーとなる不純物元素を添加してもよい。

ゲート絶縁層０９としてドナーとなる不純物元素が添加された絶縁層の形成方法としては、絶縁層の原料気体と共に、ドナーとなる不純物元素を含む気体を用いて絶縁層を形成すればよい。例えば、シラン、アンモニア、及びフォスフィンを用いたプラズマＣＶＤ法によりリンを含む窒化シリコンを形成することができる。また、シラン、一酸化二窒素、及びアンモニア、並びにフォスフィンを用いたプラズマＣＶＤ法により、リンを含む酸化窒化シリコン層を形成することができる。

また、ゲート絶縁層０９を形成する前に、成膜装置の反応室内にドナーとなる不純物元素を含む気体を流し、基板０１表面及び反応室内壁にドナーとなる不純物元素を吸着させてもよい。この後、ゲート絶縁層０９を形成することで、ドナーとなる不純物元素を取り込みながらゲート絶縁層が堆積するため、ドナーとなる不純物元素を添加した絶縁層を形成することができる。

また、ドナーとなる不純物元素を添加した微結晶半導体層を形成する前に、成膜装置の反応室内にドナーとなる不純物元素を含む気体を流し、ゲート絶縁層０９及び反応室内壁にドナーとなる不純物元素を吸着させてもよい。この後、ドナーとなる不純物元素を添加した微結晶半導体層を堆積することで、ドナーとなる不純物元素を取り込みながら微結晶半導体層が堆積するため、ドナーとなる不純物元素を添加した微結晶半導体層を形成することができる。

また、第１の微結晶半導体層１１の代わりに導電層を形成する場合、導電層として、金属層、金属窒化物層、金属炭化物層、金属ホウ化物層、または金属珪化物層を形成する場合、スパッタリング法、蒸着法、ＣＶＤ法、液滴吐出法、印刷法等により導電層を形成する。

なお、ゲート絶縁層０９が酸化シリコン層、または酸化窒化シリコン層の場合、第１の微結晶半導体層１１を形成する前に、ゲート絶縁層０９の表面をプラズマ処理してもよい。代表的には、水素プラズマ、アンモニアプラズマ、Ｈ_２Ｏプラズマ、ヘリウムプラズマ、アルゴンプラズマ、ネオンプラズマ等のプラズマをゲート絶縁層０９表面に曝す。この結果、ゲート絶縁層表面の欠陥を低減することができる。代表的には、ゲート絶縁層０９表面のダングリングボンドを終端化することができる。この後、導電層または非晶質半導体層を形成すると、導電層または非晶質半導体の界面における欠陥を低減することが可能である。この結果、欠陥によるキャリアの捕獲を低減することが可能であり、オン電流を高めることが可能である。

次に、バッファ層１３を形成する。バッファ層１３として半導体層を形成する場合、シリコン、またはゲルマニウムを含む堆積性気体を用いたプラズマＣＶＤ法により非晶質半導体層を形成することができる。または、シリコン、またはゲルマニウムを含む堆積性気体に、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して非晶質半導体層を形成することができる。または、シランガスの流量の１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半導体層を形成することができる。また、上記水素化半導体層に、フッ素、塩素等のハロゲンを添加してもよい。

また、バッファ層１３は、ターゲットにシリコン、ゲルマニウム等の半導体ターゲットを用いて水素、または希ガスでスパッタリングして非晶質半導体層を形成することができる。

バッファ層１３として絶縁層を形成する場合、ゲート絶縁層０９と同様に形成することができる。または、ポリイミド、アクリル樹脂、エポキシ樹脂、その他の有機絶縁層の原料を塗布した後、焼成して絶縁層を形成することができる。

また、プラズマＣＶＤ法によりバッファ層１３を形成する場合、成膜温度を３００℃〜４００℃の温度にて成膜することが好ましい。この成膜処理により水素が第１の微結晶半導体層１１に供給され、第１の微結晶半導体層１１を水素化したのと同等の効果が得られる。すなわち、第１の微結晶半導体層１１上にバッファ層１３を堆積することにより、第１の微結晶半導体層１１に水素を拡散させて、ダングリングボンドの終端をすることができる。

第１の微結晶半導体層１１の表面に、バッファ層１３として非晶質半導体層、更には水素、窒素、またはハロゲンを含む非晶質半導体層を形成することで、第１の微結晶半導体層１１に含まれる結晶粒の表面の自然酸化を防止することが可能である。特に、非晶質半導体と微結晶粒が接する領域では、局部応力により亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、結晶粒の表面に酸化シリコンが形成される。しかしながら、第１の微結晶半導体層１１の表面に非晶質半導体層を形成することで、微結晶粒の酸化を防ぐことができる。また、薄膜トランジスタへの印加電圧の高い（例えば１５Ｖ程度）表示装置、代表的には液晶表示装置において、バッファ層の膜厚を厚く形成すると、ドレイン耐圧が高くなり、薄膜トランジスタに高い電圧が印加されても、薄膜トランジスタが劣化することを回避することができる。

次に、第２のフォトマスクを用いたフォトリソグラフィ工程を用いて形成したレジストマスクを用いて、バッファ層１３及び第１の微結晶半導体層１１を所望の形状にエッチングして、図１０（Ｃ）に示すように、薄膜トランジスタを形成する領域において、第１の微結晶半導体層５１ａ、５１ｂ、及びバッファ層１９ａ、１９ｂを形成する。また、ゲート配線及びソース配線が交差する領域において、第１の微結晶半導体層１７、及びバッファ層２１を形成する。この後、レジストマスクを除去する。

ここでは、エッチングされた第１の微結晶半導体層５１ａ、５１ｂ、１７、及びバッファ層１９ａ、１９ｂ、２１の表面に抵抗層が形成されない条件でエッチングすることが好ましい。

例えば、上記エッチングとしてウエットエッチングを用いて、図１０（Ｃ）に示すように、エッチングされた第１の微結晶半導体層５１ａ、５１ｂ、１７、及びバッファ層１９ａ、１９ｂ、２１を形成する。この際、酸化物または窒化物、若しくは有機物で形成される抵抗層をエッチングすることが可能なエッチャントを用いて第１の微結晶半導体層１１及びバッファ層１３をエッチングすると、第１の微結晶半導体層５１ａ、５１ｂ、１７、及びバッファ層１９ａ、１９ｂ、２１の表面に、キャリアの移動を阻害する抵抗層が形成されず、後に形成される薄膜トランジスタのオン電流を高めることができる。

また、第１の微結晶半導体層１１、及びバッファ層１３のエッチングにより、第１の微結晶半導体層５１ａ、５１ｂ、１７、及びバッファ層１９ａ、１９ｂ、２１の表面に酸化物または窒化物、若しくは有機物で形成される抵抗層が形成された場合、当該酸化物または窒化物、若しくは有機物で形成される抵抗層をエッチングし、第１の微結晶半導体層５１ａ、５１ｂ、１７、及びバッファ層１９ａ、１９ｂ、２１の表面に形成された酸化物または窒化物、若しくは有機物で形成される抵抗層を除去すればよい。この結果、キャリアの移動を阻害する抵抗層が第１の微結晶半導体層５１ａ、５１ｂ、１７及びバッファ層１９ａ、１９ｂ、２１の表面に形成されず、後に形成される薄膜トランジスタのオン電流を高めることができる。

なお、上記エッチング工程において、ゲート絶縁層も一部エッチングする。例えば、ゲート絶縁層０９を酸化シリコン層、または酸化窒化シリコン層を用いて形成し、エッチャントとして、例えばフッ酸を用いると、第１の微結晶半導体層５１ａ、５１ｂ、１７に覆われていない領域のゲート絶縁層もエッチングされるため、図１０（Ｃ）の領域０９ｂ、０９ｃに示すように、第１の微結晶半導体層５１ａ、５１ｂ、１７に覆われていない領域が、第１の微結晶半導体層５１ａ、５１ｂ、１７に覆われている領域と比較して、１〜１００ｎｍ、好ましくは１０〜３０ｎｍ薄いゲート絶縁層０９ａが形成される。また、ゲート絶縁層０９ａは、第１の微結晶半導体層５１ａ、５１ｂ、１７に覆われる領域の端部と接する領域０９ｂ、０９ｃにおいては、段差が形成される。

また、ゲート絶縁層の一部をエッチングすることで、第１の微結晶半導体層５１ａ、５１ｂの間に、第１の微結晶半導体層１１のエッチング残渣物を排除することができる。このため、第１の微結晶半導体層５１ａ、５１ｂの間でのリーク電流を低減することができる。また、異なる薄膜トランジスタにおける電流電圧特性のばらつきを低減することができる。

このように、第１の微結晶半導体層５１ａ、５１ｂに接するゲート絶縁層０９を凸状とし、後に形成される第２の微結晶半導体層と接する領域を凹部とすることで、第２の微結晶半導体層をチャネル形成領域とする薄膜トランジスタのゲート絶縁層の厚さが薄くなるため、薄膜トランジスタのオン電流を高めると共に、電界効果移動度を高めることができる。

次に、図１０（Ｄ）に示すように、第２の微結晶半導体層２４、非晶質半導体層２３、及び一導電型を付与する不純物元素が添加された不純物半導体層２５、導電層２７を形成する。

第２の微結晶半導体層２４としては、第１の微結晶半導体層１１と同様に形成する。なお、第２の微結晶半導体層２４に、ドナーとなる不純物元素を添加する場合は、第１の微結晶半導体層１１に添加する濃度より低い濃度のドナーとなる不純物元素を添加する。

非晶質半導体層２３としては、バッファ層１３として半導体層を用いて形成する場合と同様に形成することができる。

なお、非晶質半導体層２３を形成する際、プラズマＣＶＤ装置の成膜室内壁に窒化酸化シリコン層、窒化シリコン層、酸化シリコン層、酸化窒化シリコン層をプリコートした後に、シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは５０〜２００倍に希釈して半導体層を成膜すると、膜中に成膜室内壁の酸素、窒素等を取り込みながら膜が堆積するため、結晶化せず、緻密な非晶質半導体層を形成することができる。なお、半導体層に微結晶が含まれる場合もある。また、ゲート絶縁層０９が窒化シリコン層の場合は、当該成膜方法により非晶質半導体層２３を形成することで、膜剥れが生じず、歩留まりを高めることができる。

ここでは、ｎチャネル型の薄膜トランジスタを形成するため、一導電型を付与する不純物元素が添加された不純物半導体層２５としては、シリコン、またはゲルマニウムを含む堆積性気体と、フォスフィンとを用いたプラズマＣＶＤ法により形成する。また、ｐチャネル型の薄膜トランジスタを形成する場合は、シリコン、またはゲルマニウムを含む堆積性気体と、ジボランとを用いたプラズマＣＶＤ法により形成する。

第１の微結晶半導体層１１、バッファ層１３、第２の微結晶半導体層２４、非晶質半導体層２３、及び一導電型を付与する不純物元素が添加された不純物半導体層２５の形成工程においてグロー放電プラズマの生成は、１ＭＨｚから２０ＭＨｚ、代表的には１３．５６ＭＨｚの高周波電力、または２０ＭＨｚより大きく１２０ＭＨｚ程度までの高周波電力、代表的には２７．１２ＭＨｚ、６０ＭＨｚを印加することで行われる。

導電層２７としては、実施の形態１に示す配線６３、６５に列挙した材料を用いて形成することができる。導電層２７は、ＣＶＤ法やスパッタリング法、印刷法、液滴吐出法等を用いて形成する。

次に、導電層２７上にレジストを塗布する。レジストは、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。

次に、第３のフォトマスクとして多階調マスクを用いて、レジストに光を照射した後現像して、レジストマスク２９を形成する。

ここで、多階調マスクを用いた露光について、図１３を用いて説明する。

多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。

多階調マスクの代表例としては、図１３（Ａ）に示すようなグレートーンマスク１５９ａ、図１３（Ｃ）に示すようなハーフトーンマスク１５９ｂがある。

図１３（Ａ）に示すように、グレートーンマスク１５９ａは、透光性を有する基板１６３及びその上に形成される遮光部１６４並びに回折格子１６５で構成される。遮光部１６４においては、光の透過率が０％である。一方、回折格子１６５はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子１６５は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。

透光性を有する基板１６３は、石英等の透光性を有する基板を用いることができる。遮光部１６４及び回折格子１６５は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。

グレートーンマスク１５９ａに露光光を照射した場合、図１３（Ｂ）に示すように、遮光部１６４においては、光透過率１６６は０％であり、遮光部１６４及び回折格子１６５が設けられていない領域では光透過率１６６は１００％である。また、回折格子１６５においては、１０〜７０％の範囲で調整可能である。回折格子１６５における光の透過率の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。

図１３（Ｃ）に示すように、ハーフトーンマスク１５９ｂは、透光性を有する基板１６３及びその上に形成される半透過部１６７並びに遮光部１６８で構成される。半透過部１６７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部１６８は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。

ハーフトーンマスク１５９ｂに露光光を照射した場合、図１３（Ｄ）に示すように、遮光部１６８においては、光透過率１６９は０％であり、遮光部１６８及び半透過部１６７が設けられていない領域では光透過率１６９は１００％である。また、半透過部１６７においては、１０〜７０％の範囲で調整可能である。半透過部１６７に於ける光の透過率の調整は、半透過部１６７の材料により調整により可能である。

多階調マスクを用いて露光した後、現像することで、図１０（Ｄ）に示すように、膜厚の異なる領域を有するレジストマスク２９を形成することができる。

次に、レジストマスク２９により、第２の微結晶半導体層２４、非晶質半導体層２３、一導電型を付与する不純物が添加された不純物半導体層２５、及び導電層２７をエッチングし分離する。この結果、図１０（Ｅ）に示すような、第２の微結晶半導体層３２、３４、非晶質半導体層３３、３５、一導電型を付与する不純物元素が添加された不純物半導体層３７、３９、及び導電層４１を形成することができる。

次に、レジストマスク２９をアッシングする。この結果、レジストの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のレジスト（ゲート配線０５の一部と重畳する領域）は除去され、図１０（Ｅ）に示すように、分離されたレジストマスク４５を形成することができる。

次に、レジストマスク４５を用いて、導電層４１をエッチングし分離する。この結果、図１１（Ａ）に示すような、ソース配線６３、ドレイン電極６５を形成することができる。レジストマスク４５を用いて導電層４１をウエットエッチングすると、導電層４１が等方的にエッチングされる。この結果、レジストマスク４５より面積の小さいソース配線６３、及びドレイン電極６５を形成することができる。

ゲート配線０５及びソース配線６３の交差部においては、ゲート絶縁層０９の他に、第１の微結晶半導体層１７、バッファ層２１、第２の微結晶半導体層３４、及び非晶質半導体層３５が形成され、ゲート配線０５及び一導電型を付与する不純物元素が添加された不純物半導体層３９の間隔が広がる。このため、ゲート配線０５及びソース配線６３が交差する領域での寄生容量を低減できる。

次に、レジストマスク４５を用いて、一導電型を付与する不純物元素が添加された不純物半導体層３７をエッチングして、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１を形成する。なお、当該エッチング工程において、非晶質半導体層３３の一部もエッチングされ、非晶質半導体層５５になる。

ここでは、ソース配線６３、及びドレイン電極６５の端部と、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の端部は一致せずずれており、ソース配線６３、ドレイン電極６５の端部の外側に、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１の端部が形成される。この後、レジストマスク４５を除去する。

次に、露出している非晶質半導体層５５にＨ_２Ｏプラズマを照射してもよい。代表的には、気化した水をプラズマで放電して生成したラジカルを、非晶質半導体層５５、一導電型を付与する不純物元素が添加された一対の不純物半導体層５９、６１、及びソース配線６３、ドレイン電極６５の露出部に照射する。または、露出している非晶質半導体層５５の表面に塩素プラズマを照射して、非晶質半導体層５５の表面の残留不純物除去してもよい。上記により、薄膜トランジスタの高速動作が可能であり、オン電流を更に高めることができる。また、オフ電流を低減することができる。

以上の工程により、薄膜トランジスタを形成することができる。

次に、図１１（Ｂ）に示すように、ソース配線６３、ドレイン電極６５、ゲート絶縁層０９上に、保護絶縁層６７を形成する。保護絶縁層６７としては、窒化シリコン層、窒化酸化シリコン層、酸化シリコン層、または酸化窒化シリコン層を用いて形成することができる。なお、保護絶縁層６７は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。

次に、保護絶縁層６７上に平坦化層６９を形成してもよい。平坦化層６９としては、アクリル樹脂、ポリイミド、エポキシ樹脂、シロキサンポリマー等の有機絶縁層を用いて形成することができる。ここでは、感光性の有機樹脂を用いて平坦化層６９を形成する。次に、平坦化層６９を第４のフォトマスクを用いて感光した後、現像して、図１１（Ｃ）に示すように、保護絶縁層６７を露出する。次に、平坦化層６９を用いて保護絶縁層６７をエッチングして、ドレイン電極６５の一部を露出するコンタクトホールを形成する。

次に、コンタクトホールに画素電極７１を形成する。ここでは、平坦化層６９上に導電層を形成した後、第５のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて導電層をエッチングして、画素電極７１を形成する。

画素電極７１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（ＩＴＯとも示す）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。

また、画素電極７１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。

導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。

ここでは、画素電極７１としては、スパッタリング法によりＩＴＯ膜を成膜した後、ＩＴＯ膜上にレジストを塗布する。次に、第６のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてＩＴＯ膜をエッチングして画素電極７１を形成する。この後、レジストマスクを除去する。なお、図１１（Ｃ）は、図１２のＡ−Ｂ、及びＣ−Ｄの断面図に相当する。図１２に示す薄膜トランジスタは、ソース領域及びドレイン領域が対向するチャネル形成領域の上面形状が直線型であるが、この代わりにチャネル形成領域の上面形状がＣ字（Ｕ字）状の薄膜トランジスタを作製してもよい。または、チャネル形成領域の上面形状が環状の薄膜トランジスタを作製してもよい。

以上により、オフ電流が低く、オン電流が高く、高速動作が可能である薄膜トランジスタを作製することができる。また、当該薄膜トランジスタを画素電極のスイッチング素子として有する素子基板を作製することができる。なお、本実施の形態においては、通常の逆スタガ型の薄膜トランジスタの作製工程と比較して、第１の微結晶半導体層及びバッファ層を所定の形状にエッチングするためのフォトマスクが１枚増えるが、第２の微結晶半導体層、非晶質半導体層、一導電型を付与する不純物元素が添加された一対の不純物半導体層、及び配線を所定の形状にエッチングするためのフォトマスクに多階調マスクを用いているため、当該プロセスでフォトマスク数を１枚削減することが可能であるため、作製工程全体としてはマスク枚数が増加していない。

（実施の形態１０）
本実施の形態では、図３に類似する、高速動作が可能であり、オン電流が高く、オフ電流の低い薄膜トランジスタの作製工程について示す。

なお、図１４の左側は図１５のＡ−Ｂの断面図であり、薄膜トランジスタが形成される領域の断面を示し、右側は図１５のＣ−Ｄの断面図であり、画素においてゲート配線及びソース配線が交差する領域の断面を示す。

実施の形態９に示す図１０（Ａ）の工程を経て、ゲート配線０５を形成する。次に、ゲート配線０５及び基板０１上にゲート絶縁層０９を形成する。

次に、図１０（Ｂ）の工程を経てゲート絶縁層０９上に、第１の微結晶半導体層１１、及びバッファ層１３を順に積層する。次に、フォトリソグラフィ工程により形成したレジストマスクを用いて、第１の微結晶半導体層１１、及びバッファ層１３をエッチングして、図１４（Ａ）に示すように、第１の微結晶半導体層５１ａ、５１ｂ、１７、及びバッファ層１９ａ、１９ｂ、２１を形成する。なお、この工程において、実施の形態９と同様に、第１の微結晶半導体層５１ａ、５１ｂ、１７、及びバッファ層１９ａ、１９ｂ、２１の表面に抵抗層が形成されないようにする。当該工程により、ゲート絶縁層０９ａは、第１の微結晶半導体層５１ａ、５１ｂ、１７に覆われる領域においては、段差が形成される。

次に、第２の微結晶半導体層２４、非晶質半導体層２３、及び一導電型を付与する不純物元素が添加された不純物半導体層２５を形成する。

次に、フォトリソグラフィ工程を用いて形成したレジストマスクを用いて、一導電型を付与する不純物元素が添加された不純物半導体層２５、非晶質半導体層２３、及び第２の微結晶半導体層２４を所望の形状にエッチングして、図１４（Ｂ）に示すように、薄膜トランジスタを形成する領域において、第２の微結晶半導体層８６、非晶質半導体層８１、及び一導電型を付与する不純物元素が添加された不純物半導体層８３を形成する。また、ゲート配線及びソース配線が交差する領域において、第２の微結晶半導体層８８、非晶質半導体層８２、及び一導電型を付与する不純物元素が添加された不純物半導体層８４を形成する。この後、レジストマスクを除去する。なお、第１の微結晶半導体層５１ａ、５１ｂ、１７の側面が第２の微結晶半導体層８６、８８に覆われる。

次に、図１４（Ｃ）に示すように導電層２７を形成する。

次に、フォトリソグラフィ工程を用いて形成したレジストマスクを用いて導電層２７を所望の形状にエッチングして、図１４（Ｄ）に示すように、ソース配線８５及びドレイン電極８７を形成する。

ゲート配線０５及びソース配線８５の交差部においては、ゲート絶縁層０９の他に、第１の微結晶半導体層１７、バッファ層２１、第２の微結晶半導体層８８、及び非晶質半導体層８２が形成され、ゲート配線０５及びソース配線８５の間隔が広がる。このため、ゲート配線０５及びソース配線８５が交差する領域での寄生容量を低減できる。

次に、レジストマスクを用いて一導電型を付与する不純物元素が添加された不純物半導体層８３をエッチングして、一導電型を付与する不純物元素が添加された一対の不純物半導体層９１、９３を形成する。また、当該エッチング工程において、非晶質半導体層８１もエッチングされる。一部エッチングされた、凹部が形成された非晶質半導体層を非晶質半導体層９５と示す。ソース領域及びドレイン領域の形成工程と、非晶質半導体層９５の凹部とを同一工程で形成することができる。この後、レジストマスクを除去する。

次に、露出している非晶質半導体層９５にＨ_２Ｏプラズマを照射してもよい。代表的には、気化した水をプラズマで放電して生成したラジカルを、非晶質半導体層９５、一導電型を付与する不純物元素が添加された一対の不純物半導体層９１、９３、及びソース配線８５、ドレイン電極８７の露出部に照射することで、薄膜トランジスタの高速動作が可能であり、オン電流を更に高めることができる。また、オフ電流を低減することができる。

以上の工程により、高速動作が可能であり、オン電流が高く、オフ電流の低い薄膜トランジスタを形成する。

次に、図１１（Ｂ）及び図１１（Ｃ）に示す工程を経て、図１４（Ｅ）に示すように、保護絶縁層６７、平坦化層６９、及びドレイン電極に接続する画素電極７１を形成する。なお、図１４（Ｅ）は、図１５のＡ−Ｂ、及びＣ−Ｄの断面図に相当する。図１５に示す薄膜トランジスタは、ソース領域及びドレイン領域が対向するチャネル形成領域の上面形状が直線型であるが、この代わりにチャネル形成領域の上面形状がＣ字（Ｕ字）状の薄膜トランジスタを作製してもよい。

以上により、オフ電流が低く、オン電流が高く、高速動作が可能である薄膜トランジスタを作製することができる。また、当該薄膜トランジスタを画素電極のスイッチング素子として有する素子基板を作製することができる。

（実施の形態１１）
本実施の形態では、図１６に示す素子基板３００の周辺部に設けられた走査線入力端子部と信号線入力端子部の構造について、図１７を用いて以下に示す。図１７に、基板０１の周辺部に設けられた走査線入力端子部及び信号線入力端子部、並びに画素部の薄膜トランジスタの断面図を示す。

なお、画素部に設けられる画素において、画素電極の電位を制御する薄膜トランジスタが設けられるアクティブマトリクス型表示装置の場合、走査線はゲート電極に接続される。または、走査線の一部がゲート電極として機能する。このため、以下、走査線をゲート配線０５とも示す。また、信号線は、薄膜トランジスタのソースに接続されることから、以下、信号線をソース配線６３とも示す。しかしながら、信号線が薄膜トランジスタのドレインに接続される場合は、信号線をドレイン配線とすることができる。

図１６に示す素子基板３００には画素部３０１が設けられ、画素部３０１と基板０１周辺部の間に保護回路３０２、３２２、信号線３２３、走査線３０３が設けられる。また、図示しないが、保護回路３０２、３２２から画素部３０１へ信号線、走査線が形成される。信号線３２３、走査線３０３の端部には信号線入力端子部３２６、走査線入力端子部３０６が設けられる。信号線入力端子部３２６、走査線入力端子部３０６の端子にはそれぞれＦＰＣ３２４、３０４が接続され、ＦＰＣ３２４、３０４には信号線駆動回路３２５、走査線駆動回路３０５が設けられる。また、画素部３０１には図示しないが、画素３３１がマトリクス状に配置されている。

図１７（Ａ）においては、走査線入力端子３０６ａは、薄膜トランジスタ３３０のゲート配線０５に接続される。また、信号線入力端子３２６ａはソース配線６３に接続される。

走査線入力端子３０６ａ、信号線入力端子３２６ａはそれぞれ、画素部の薄膜トランジスタ３３０の画素電極７１と同じ層で形成される。また、走査線入力端子３０６ａ、信号線入力端子３２６ａは、ソース配線６３上に形成される平坦化層６９上に形成される。また、平坦化層６９上において、走査線入力端子３０６ａ、信号線入力端子３２６ａは、異方性導電接着剤３０７、３２７の導電性粒子３０８、３２８を介してＦＰＣ３０４、３２４の配線３０９、３２９に接続される。

なお、ここでは、ゲート配線０５と走査線入力端子３０６ａが接続されるが、ゲート配線０５と走査線入力端子３０６ａの間に、ソース配線６３と同じ層で形成される導電層を設けてもよい。

図１７（Ｂ）においては、走査線入力端子３０６ｂは、薄膜トランジスタ３３０のゲート配線０５に接続される。また、信号線入力端子３２６ｂは、薄膜トランジスタ３３０のソース配線６３に接続される。

走査線入力端子３０６ｂ、信号線入力端子３２６ｂは、それぞれ画素部の薄膜トランジスタ３３０の画素電極７１と同じ層で形成される。また、走査線入力端子３０６ｂ、信号線入力端子３２６ｂは、平坦化層６９及び保護絶縁層６７上に形成される。また、平坦化層６９及び保護絶縁層６７の開口部において、走査線入力端子３０６ｂ、信号線入力端子３２６ｂは、異方性導電接着剤３０７、３２７の導電性粒子３０８、３２８を介してＦＰＣ３０４、３２４の配線３０９、３２９に接続される。

基板０１及びソース配線６３の間に、ゲート絶縁層０９の他に、非晶質半導体層３５、一導電型を付与する不純物元素が添加された不純物半導体層３９が形成され、信号線入力端子３２６ｂとＦＰＣ３２４の接続領域における信号線入力端子３２６ｂの位置が、高くなる。このため、信号線入力端子３２６ｂとＦＰＣ３２４の配線３２９の接続が容易となる。

（実施の形態１２）
次に、本発明の一形態である表示パネルの構成について、以下に示す。

図１８（Ａ）に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成された画素部６０１２と接続している表示パネルの形態を示す。画素部６０１２、保護回路６０１６、及び走査線駆動回路６０１４が形成された素子基板は、上記実施の形態に示す素子基板を用いて形成する。非晶質半導体層をチャネル形成領域に用いた薄膜トランジスタよりも高い電界効果移動度が得られる薄膜トランジスタで信号線駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、信号線駆動回路６０１３は、単結晶の半導体をチャネル形成領域に用いたトランジスタ、多結晶の半導体をチャネル形成領域に用いた薄膜トランジスタ、またはＳＯＩをチャネル形成領域に用いたトランジスタであっても良い。ＳＯＩを用いたトランジスタにおいては、ガラス基板上に設けられた単結晶半導体層をチャネル形成領域に用いたトランジスタを含む。画素部６０１２と、信号線駆動回路６０１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介して供給される。信号線駆動回路６０１３及びＦＰＣ６０１５の間、または信号線駆動回路６０１３及び画素部６０１２の間に、上記実施の形態に示す薄膜トランジスタで形成された保護回路６０１６を設けてもよい。保護回路６０１６は、上記実施の形態で示す薄膜トランジスタで形成された保護回路の代わりに、他の構造の薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成される保護回路を設けてもよい。

なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。

また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても良い。図１８（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に形成された画素部６０２２、保護回路６０２６、及び走査線駆動回路６０２４が形成された素子基板とＦＰＣが接続している表示装置パネルの形態を示す。画素部６０２２、保護回路６０２６、及び走査線駆動回路６０２４は、上記実施の形態に示す薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５及び保護回路６０２６を介して、画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給される。ＦＰＣ６０２５及び画素部６０２２の間に、上記実施の形態に示す薄膜トランジスタで形成された保護回路６０２６を設けてもよい。保護回路６０２６は、上記実施の形態で示す薄膜トランジスタで形成された保護回路の代わりに、他の構造の薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成される保護回路を設けてもよい。

また、信号線駆動回路の一部または走査線駆動回路の一部のみを、上記実施の形態に示す薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図１８（Ｃ）に、信号線駆動回路が有するアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成して貼り合わせる表示装置パネルの形態を示す。画素部６０３２、保護回路６０３６、及び走査線駆動回路６０３４は、上記実施の形態に示す薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０３５及び保護回路６０３６を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。シフトレジスタ６０３３ｂ及びアナログスイッチ６０３３ａの間に、上記実施の形態に示す薄膜トランジスタで形成された保護回路６０３６を設けてもよい。保護回路６０３６は、上記実施の形態で示す薄膜トランジスタで形成された保護回路の代わりに、薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成される保護回路を設けてもよい。

図１８に示すように、本実施の形態の表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、上記実施の形態に示す薄膜トランジスタを用いて形成することができる。

なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図１８に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。

なお、本実施の形態で用いる信号線駆動回路は、シフトレジスタとアナログスイッチを有する。または、シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。

（実施の形態１３）
上記実施の形態により得られる素子基板、及びそれを用いた表示装置等によって、アクティブマトリクス型表示装置パネルに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに上記実施の形態を実施できる。

その様な電子機器としては、ビデオカメラ及びデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１９に示す。

図１９（Ａ）はテレビジョン装置である。表示パネルを、図１９（Ａ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。表示パネルにより主画面２００３が形成され、その他付属設備としてスピーカ部２００９、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。

図１９（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２００６により行うことが可能であり、このリモコン操作機２００６にも出力する情報を表示する表示部２００７が設けられていても良い。

また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を液晶表示パネルで形成し、サブ画面を発光表示パネルで形成しても良い。また、主画面２００３を発光表示パネルで形成し、サブ画面２００８を発光表示パネルで形成し、サブ画面２００８は点滅可能とする構成としても良い。

図２０はテレビ装置の主要な構成を示すブロック図を示している。表示パネル９００には、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表示パネル９００にＣＯＧ方式により実装されていても良い。

その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信号のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コントロール回路９２７は、走査線側と信号線側にそれぞれ信号を出力する。デジタル駆動する場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。

チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ、その出力は音声信号処理回路９３０を経てスピーカ９３３に供給される。制御回路９３１は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や音声信号処理回路９３０に信号を送出する。

勿論、テレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。

主画面２００３、サブ画面２００８において、上記実施の形態で説明した素子基板、及びそれを有する表示装置を適用することで、コントラスト等の画像品質を向上させたテレビ装置の量産性を高めることができる。

図１９（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては、上記実施の形態で説明した素子基板、及びそれを有する表示装置を適用することで、コントラスト等の画像品質を向上させた携帯電話の量産性を高めることができる。

また、図１９（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を含んでいる。表示部２４０２に、上記実施の形態に示す素子基板、及びそれを有する表示装置を適用することにより、コントラスト等の画像品質を向上させた携帯型のコンピュータの量産性を高めることができる。

図１９（Ｄ）は卓上照明器具であり、照明部２５０１、傘２５０２、可変アーム２５０３、支柱２５０４、台２５０５、電源２５０６を含む。発光装置を照明部２５０１に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態に示す素子基板、及びそれを有する表示装置を適用することにより、量産性を高めることができ、安価な卓上照明器具を提供することができる。

図２１は上記実施の形態を適用したスマートフォン携帯電話機の構成の一例であり、図２１（Ａ）が正面図、図２１（Ｂ）が背面図、図２１（Ｃ）が展開図である。スマートフォン携帯電話機は、筐体１１１１及び１１１２二つの筐体で構成されている。スマートフォン携帯電話機は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能である。

筐体１１１１においては、表示部１１０１、スピーカ１１０２、マイクロフォン１１０３、操作キー１１０４、ポインティングディバイス１１０５、表面カメラ用レンズ１１０６、外部接続端子ジャック１１０７、イヤホン端子１１０８等を備え、筐体１１１２においては、キーボード１２０１、外部メモリスロット１２０２、裏面カメラ１２０３、ライト１２０４等を備えている。また、アンテナは筐体１１１１内部に内蔵されている。

また、上記構成に加えて、非接触ＩＣチップ、小型記録装置等を内蔵していてもよい。

重なり合った筐体１１１１と筐体１１１２（図２１（Ａ））は、スライドし図２１（Ｃ）のように展開する。表示部１１０１には、上記実施の形態に示される表示装置を組み込むことが可能であり、使用形態に応じて表示の方向が適宜変化する。表示部１１０１及び表面カメラ用レンズ１１０６を同一の面に備えているため、テレビ電話が可能である。また、表示部１１０１をファインダーとし裏面カメラ１２０３及びライト１２０４で静止画及び動画の撮影が可能である。

スピーカ１１０２及びマイクロフォン１１０３は音声通話に限らず、テレビ電話、録音、再生等の用途が可能である。操作キー１１０４では、電話の発着信、電子メール等の簡単な情報入力、画面のスクロール、カーソル移動等が可能である。

また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード１２０１を用いると便利である。更に、重なり合った筐体１１１１と筐体１１１２（図２１（Ａ））は、スライドし図２１（Ｃ）のように展開し、携帯情報端末として使用できる場合は、キーボード１２０１、ポインティングディバイス１１０５を用い円滑な操作が可能である。外部接続端子ジャック１１０７はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット１２０２に記録媒体を挿入しより大量のデータ保存及び移動に対応できる。

筐体１１１２の裏面（図２１（Ｂ））には、裏面カメラ１２０３及びライト１２０４を備えており、表示部１１０１をファインダーとし静止画及び動画の撮影が可能である。

また、上記機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ、イヤホンジャック等を備えたものであってもよい。

上記実施の形態に示す表示装置を適用することにより、量産性を高めることができる。

本実施例では、段差を有するゲート絶縁層の形成工程について、及びその形状について、以下に示す。

基板上に窒化シリコン層、酸化窒化シリコン層、第１の微結晶半導体層、及び第１のバッファ層を同一成膜室内で積層した。

ここでは、基板としてガラス基板を用いた。

また、窒化シリコン層としては、プラズマＣＶＤ法により、厚さ１１０ｎｍの窒化シリコン層を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚとし、ＲＦ電源の電力を３７０Ｗとし、成膜温度を２８０℃とし、シラン流量：水素流量：窒素流量：アンモニア流量の比を４：５０：５５：１４とし、１００Ｐａの圧力で成膜を行った。

また、酸化窒化シリコン層としては、プラズマＣＶＤ法により、厚さ１１０ｎｍの酸化窒化シリコン層を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚとし、ＲＦ電源の電力を５０Ｗとし、成膜温度を２８０℃とし、シラン流量：一酸化二窒素流量の比を１：４０とし、４０Ｐａの圧力で成膜を行った。

また、第１の微結晶半導体層としては、プラズマＣＶＤ法により厚さ２０ｎｍの微結晶シリコン層を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚとし、ＲＦ電源の電力を５０Ｗとし、成膜温度を２８０℃とし、水素流量とシランガス流量の比を１５０：１とし、２８０Ｐａの圧力で成膜を行った。

第１のバッファ層としては、プラズマＣＶＤ法により厚さ５０ｎｍのアモルファスシリコン層を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚとし、ＲＦ電源の電力を５０Ｗとし、成膜温度を２８０℃とし、シラン流量と水素流量の比を１４：１５とし、１７０Ｐａの圧力で成膜を行った。

次に、フォトリソグラフィ工程によりレジストマスクを形成し、当該レジストマスクを用いて第１の微結晶半導体層及び第１のバッファ層をドライエッチングして、第２の微結晶半導体層及び第２のバッファ層を形成した。

ここでは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）装置を用い、ＩＣＰパワー１５０Ｗ、バイアスパワー４０Ｗ、圧力１．０Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用い、エッチング時間を５７秒としたエッチング条件で、第１の微結晶半導体層及び第１のバッファ層をエッチングした。

この後、酸素アッシングした後、剥離液を用いてレジストマスクを除去した（第１の工程）。

試料１は、第１の工程の後、第２の工程としてフッ酸に４０秒浸した。

試料２は、第１の工程の後、第２の工程として、ＩＣＰパワー１５０Ｗ、バイアスパワー４０Ｗ、圧力１．０Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用い、エッチング時間を１１秒としたエッチング条件で、第２のバッファ層の表面２０ｎｍをドライエッチングした。次に、ソースパワー２０００Ｗ、圧力０．６７Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用い、エッチング時間を３０秒としたエッチング条件で第２のバッファ層の表面５ｎｍをドライエッチングした。次に、フッ酸に６０秒浸した。

試料３は、第１の工程の後、第２の工程として、ＩＣＰパワー１５０Ｗ、バイアスパワー４０Ｗ、圧力１．０Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用い、エッチング時間を１１秒としたエッチング条件で、第２のバッファ層の表面２０ｎｍをドライエッチングした。次に、ソースパワー２０００Ｗ、圧力０．６７Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用い、エッチング時間を３０秒としたエッチング条件で第２のバッファ層の表面５ｎｍをドライエッチングした。

第２の工程の後、第３の工程として、試料１乃至試料３において、プラズマＣＶＤ法により非晶質半導体層を形成した。

非晶質半導体層としては、プラズマＣＶＤ法により厚さ１００ｎｍのアモルファスシリコン層を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚとし、ＲＦ電源の電力を５０Ｗとし、成膜温度を２８０℃とし、シラン流量と水素流量の比を１４：１５とし、１７０Ｐａの圧力で成膜を行った。

試料１乃至試料３の断面を、走査透過電子顕微鏡（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ；ＳＴＥＭ）により観察した。図２２に、試料１乃至試料３の断面を走査透過電子顕微鏡により撮影したＳＴＥＭ像を示す。図２２（Ａ）は試料１の断面ＳＴＥＭ像であり、図２２（Ｂ）は試料２の断面ＳＴＥＭ像であり、図２２（Ｃ）は試料３の断面ＳＴＥＭ像である。

図２２（Ｃ）から試料３には第２の微結晶半導体層４０２及び第２のバッファ層４０３の表面に白い領域で示される抵抗層４０４が見られる。特にキャリアが移動する第２の微結晶半導体層４０２及び第２のバッファ層４０３の側面に厚い白い領域が見える。一方、図２２（Ａ）及び（Ｂ）から試料１及び試料２には、若干第２の微結晶半導体層４０２及び第２のバッファ層４０３の表面に白い線が見られるものの、試料３と比較すると、膜厚が薄い。また、キャリアが移動する第２の微結晶半導体層４０２及び第２のバッファ層４０３の側面にはほとんど白い線が見えない。

また、試料１及び試料２において、第２の微結晶半導体層４０２の外側において、酸化窒化シリコン層４０１がエッチングされていることが分かる。試料１においては、酸化窒化シリコン層４０１の表面から１５ｎｍエッチングされている。

以上のことから、第１の微結晶半導体層及び第１のバッファ層をエッチングした後、フッ酸で処理することにより、ゲート絶縁層の一部をエッチングし、段差を有するゲート絶縁層を形成することができる。

本実施例では、実施の形態１に示す薄膜トランジスタの電流電圧特性をシミュレーションした結果を示す。なお、デバイスシミュレーションには、Ｓｉｌｖａｃｏ社製デバイスシミュレータ”ＡＴＬＡＳ”を用いた。

図２５（Ａ）に、本実施例のシミュレーションに用いた代表的なデバイス構造を示し、図２５（Ｂ−１）、図２５（Ｃ−１）、図２５（Ｄ−１）それぞれにゲート絶縁層のエッチング量の異なる構造１、構造２、構造３を示す。

本実施例で用いるデバイス構造は、絶縁基板（図示しない。）上に、ゲート電極Ｍｏとして、厚さ１５０ｎｍのモリブデンＭｏを形成している。モリブデンの仕事関数は４．６ｅＶとしている。絶縁性基板としては、例えば酸化珪素を主成分とするガラス基板を用いることができる。デバイスシミュレーションにおいては、誘電率を４．１とし、ガラス基板の厚さを０．５μｍとする。なお、実際の薄膜トランジスタ製造工程においては、ガラス基板は厚さ約０．５ｍｍ、約０．７ｍｍ等のものが多いが、デバイスシミュレーションにおいては、絶縁性基板の下面における電界が、薄膜トランジスタの電気的特性に影響が無い程度に十分厚くし、計算効率を考慮してガラス基板の厚さを決定する。

ゲート電極の上に、ゲート絶縁層ＳｉＯＮとして、酸化窒化シリコン（誘電率４．１）を設けている。

なお、図２５（Ｂ−１）に示す構造１において、第１の微結晶半導体層μｃ−Ｓｉ（ｎ）に覆われるゲート絶縁層ＳｉＯＮの膜厚を２２０ｎｍとし、第１の微結晶半導体層μｃ−Ｓｉ（ｎ）に覆われないゲート絶縁層の厚さを２００ｎｍとしている。即ち、第１の微結晶半導体層に覆われない領域のゲート絶縁層のエッチング量を２０ｎｍとしている。

また、図２５（Ｃ−１）に示す構造２において、第１の微結晶半導体層μｃ−Ｓｉ（ｎ）に覆われるゲート絶縁層ＳｉＯＮの膜厚を２２０ｎｍとし、第１の微結晶半導体層μｃ−Ｓｉ（ｎ）に覆われないゲート絶縁層ＳｉＯＮの厚さを１６０ｎｍとしている。即ち、第１の微結晶半導体層μｃ−Ｓｉ（ｎ）に覆われない領域のゲート絶縁層ＳｉＯＮのエッチング量を６０ｎｍとしている。

また、図２５（Ｄ−１）に示す構造３において、比較例として、第１の微結晶半導体層μｃ−Ｓｉ（ｎ）に覆われるゲート絶縁層ＳｉＯＮの膜厚と、第１の微結晶半導体層μｃ−Ｓｉ（ｎ）に覆われないゲート絶縁層ＳｉＯＮの厚さを等しくしている。即ち、第１の微結晶半導体層μｃ−Ｓｉ（ｎ）に覆われない領域のゲート絶縁層ＳｉＯＮのエッチング量を０ｎｍとしている。

ゲート絶縁層ＳｉＯＮの上に、第１の微結晶半導体層μｃ−Ｓｉ（ｎ）として、リンが添加された微結晶シリコン層μｃ−Ｓｉ（ｎ）（厚さ２０ｎｍ、ドナー濃度１×１０^１９ａｔｏｍｓ／ｃｍ^３、活性化率１００％）を積層している。

また、第１の微結晶半導体層μｃ−Ｓｉ（ｎ）及びゲート絶縁層上に、第２の微結晶半導体層μ−Ｓｉ（ｉ）として、微結晶シリコン層（厚さ２０ｎｍ）を積層している。

また、第２の微結晶半導体層μ−Ｓｉ（ｉ）上に非晶質半導体層ａ−Ｓｉ（ｉ）として、アモルファスシリコン層を積層している。なお、アモルファスシリコン層は、一導電型を付与する不純物元素が添加された不純物半導体層に覆われる領域の厚さを９０ｎｍとし、一導電型を付与する不純物元素が添加された不純物半導体層に覆われない領域の厚さを２０ｎｍとしている。

図２５（Ａ）に示すように、非晶質半導体層ａ−Ｓｉ（ｉ）に、一導電型を付与する不純物元素が添加された一対の不純物半導体層ａ−Ｓｉ（ｎ^＋）として、リンが添加されたアモルファスシリコン層（厚さ５０ｎｍ）を積層している。構造１乃至３の薄膜トランジスタにおいて、リンが添加された一導電型を付与する不純物元素が添加された一対の不純物半導体層ａ−Ｓｉ（ｎ^＋）の距離が、薄膜トランジスタのチャネル長Ｌに相当する。ここでは、チャネル長Ｌ＝１０μｍとしている。また、チャネル幅を２０μｍとしている。また、一導電型を付与する不純物元素が添加された一対の不純物半導体層ａ−Ｓｉ（ｎ^＋）のドナー濃度は１×１０^１９ａｔｏｍｓ／ｃｍ^３としており、高い導電性を有する。

一導電型を付与する不純物元素が添加された一対の不純物半導体層ａ−Ｓｉ（ｎ^＋）上に、ソース電極Ｓｏｕｒｃｅ及びドレイン電極Ｄｒａｉｎとして、モリブデン（厚さ１００ｎｍ）を積層している。ソース電極及びドレイン電極と一導電型を付与する不純物元素が添加された一対の不純物半導体層との間は、オーミック接触を仮定している。

図２５（Ｂ−２）、図２５（Ｃ−２）、図２５（Ｄ−２）にそれぞれ、図２５（Ｂ−１）、図２５（Ｃ−１）、図２５（Ｄ−１）に示す薄膜トランジスタのデバイスシミュレーションを行った際の、電流電圧特性の結果を示す。それぞれにおいて、ドレイン電圧が１Ｖ、１０Ｖのドレイン電流と、ドレイン電圧が１Ｖのときの最大電界効果移動度を示す。

図２５（Ｂ−１）に示す構造１の薄膜トランジスタの最大電界効果移動度は４．０ｃｍ^２／Ｖｓである。

図２５（Ｃ−１）に示す構造２の薄膜トランジスタの最大電界効果移動度は、４．９ｃｍ^２／Ｖｓである。

図２５（Ｄ−１）に示す構造３の薄膜トランジスタの最大電界効果移動度は、３．６ｃｍ^２／Ｖｓである。

図２５（Ｂ−１）に示す構造１の薄膜トランジスタにおいて、ゲート電圧が２０Ｖで、ドレイン電圧が１Ｖのときのオン電流は４．０×１０^−７Ａであり、ドレイン電圧が１０Ｖのときのオン電流は３．６×１０^−５Ａである。

図２５（Ｃ−１）に示す構造２の薄膜トランジスタにおいて、ゲート電圧が２０Ｖで、ドレイン電圧が１Ｖのときのオン電流は４．０×１０^−７Ａであり、ドレイン電圧が１０Ｖのときのオン電流は３．９×１０^−５Ａである。

図２５（Ｄ−１）に示す構造３の薄膜トランジスタにおいて、ゲート電圧が２０Ｖで、ドレイン電圧が１Ｖのときのオン電流は３．９×１０^−７Ａであり、ドレイン電圧が１０Ｖのときのオン電流は３．５×１０^−５Ａである。

以上のことから、チャネル形成領域近傍のゲート絶縁層の厚さを部分的に薄くし、凹凸状とすることで、図２５（Ｄ−１）に示すような薄膜トランジスタと比較して、薄膜トランジスタのオン電流及び電界効果移動度が上昇していることがわかる。

Claims (10)

1. ゲート電極を被覆するゲート絶縁層と、
   前記ゲート絶縁層上に設けられた第１の微結晶半導体層及び第２の微結晶半導体層と、 前記第１の微結晶半導体層、前記第２の微結晶半導体層及び前記ゲート絶縁層上に、第
   ３の微結晶半導体層と、
   前記第３の微結晶半導体層上に非晶質半導体層と、
   前記非晶質半導体層上にソース領域及びドレイン領域と、を有し、
   前記第１の微結晶半導体層及び前記第２の微結晶半導体層はドナーとなる不純物元素を含み、
   前記第３の微結晶半導体層は前記第１の微結晶半導体層と前記第２の微結晶半導体層との間で前記ゲート絶縁層と接し、
   前記ゲート絶縁層は、前記第１の微結晶半導体層と前記第２の微結晶半導体層との間の第１の領域で第１の膜厚を有し、前記第１の微結晶半導体層又は前記第２の微結晶半導体層に接する第２の領域で第２の膜厚を有し、
   前記第１の膜厚は前記第２の膜厚よりも薄いことを特徴とする薄膜トランジスタ。
2. 請求項１において、前記第１の微結晶半導体層又は前記第２の微結晶半導体層と、前記
   ゲート絶縁層との界面は、前記第３の微結晶半導体層と、前記非晶質半導体層との界面と
   、同じ又は概略同じ高さであることを特徴とする薄膜トランジスタ。
3. 請求項１において、前記第３の微結晶半導体層上の第４の微結晶半導体層を有し、前記
   第４の微結晶半導体層はドナーとなる不純物元素を含み、
   前記非晶質半導体層は前記第４の微結晶半導体層上に設けられることを特徴とする薄膜
   トランジスタ。
4. 請求項１において、前記第１の微結晶半導体層上の第１のバッファ層と、
   前記第２の微結晶半導体層上の第２のバッファ層と、を有し、
   前記第３の微結晶半導体層は前記第１のバッファ層及び前記第２のバッファ層を覆い、
   前記第１のバッファ層は非晶質半導体層であり、
   前記第２のバッファ層は非晶質半導体層であることを特徴とする薄膜トランジスタ。
5. 請求項１において、前記第１の微結晶半導体層上の第１のバッファ層と、
   前記第２の微結晶半導体層上の第２のバッファ層と、を有し、
   前記第３の微結晶半導体層は前記第１のバッファ層及び前記第２のバッファ層を覆い、
   前記第１のバッファ層は非晶質半導体層及び前記非晶質半導体層上の絶縁層からなり、
   前記第２のバッファ層は非晶質半導体層及び前記非晶質半導体層上の絶縁層からなるこ
   とを特徴とする薄膜トランジスタ。
6. ゲート電極を被覆するゲート絶縁層と、
   前記ゲート絶縁層上に設けられた第１の微結晶半導体層及び第２の微結晶半導体層と、 前記第１の微結晶半導体層、前記第２の微結晶半導体層及び前記ゲート絶縁層と重なる非晶質半導体層と、
   前記非晶質半導体層上にソース領域及びドレイン領域と、を有し、
   前記第１の微結晶半導体層及び前記第２の微結晶半導体層はドナーとなる不純物元素を含み、
   前記非晶質半導体層は前記第１の微結晶半導体層と前記第２の微結晶半導体層との間で前記ゲート絶縁層と接し、
   前記ゲート絶縁層は、前記第１の微結晶半導体層と前記第２の微結晶半導体層との間の
   第１の領域で第１の膜厚を有し、前記第１の微結晶半導体層又は前記第２の微結晶半導体
   層に接する第２の領域で第２の膜厚を有し、
   前記第１の膜厚は前記第２の膜厚よりも小さいことを特徴とする薄膜トランジスタ。
7. ゲート電極を被覆するゲート絶縁層と、
   前記ゲート絶縁層上に設けられた第１の微結晶半導体層と、
   前記第１の微結晶半導体層及び前記ゲート絶縁層と重なる第２の微結晶半導体層と、
   前記第２の微結晶半導体層上に非晶質半導体層と、
   前記非晶質半導体層上にソース領域及びドレイン領域と、を有し、
   前記第１の微結晶半導体層はドナーとなる不純物元素を含み、
   前記第２の微結晶半導体層は前記第１の微結晶半導体層の外側で前記ゲート絶縁層と接し、
   前記ゲート絶縁層は、前記第１の微結晶半導体層と接する第１の領域で第１の膜厚を有し、前記第２の微結晶半導体層に接する第２の領域で第２の膜厚を有し、
   前記第２の膜厚は前記第１の膜厚よりも小さいことを特徴とする薄膜トランジスタ。
8. 請求項１乃至７のいずれか一項において、前記微結晶半導体層、前記第１の微結晶半
   導体層、前記第２の微結晶半導体層、前記第３の微結晶半導体層、または前記第４の微結
   晶半導体層は、微結晶シリコン層であることを特徴とする薄膜トランジスタ。
9. 請求項１乃至８のいずれか一項において、前記非晶質半導体層は非晶質シリコン層で
   あることを特徴とする薄膜トランジスタ。
10. 請求項１乃至９のいずれか一項に記載の薄膜トランジスタが画素部の各画素に設けら
    れていることを特徴とする表示装置。