KR102046996B1 - 박막 트랜지스터 표시판 - Google Patents

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Abstract

박막 트랜지스터 표시판을 제공한다. 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하는 게이트 전극, 상기 게이트 전극 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하고, 채널 영역을 포함하는 반도체층, 상기 반도체층 위에 위치하고 서로 마주보는 소스 전극 및 드레인 전극 그리고 상기 소스 전극, 상기 드레인 전극 및 상기 반도체층을 덮는 보호막을 포함하고, 상기 반도체층은 상기 소스 전극 및 상기 게이트 전극과 중첩하는 제1 부분과 상기 드레인 전극 및 상기 게이트 전극과 중첩하는 제2 부분을 포함하고, 상기 반도체층의 제1 부분은 위로 돌출된 언덕부를 포함한다.

Description

박막 트랜지스터 표시판{THIN FILM TRANSISTOR ARRAY}
본 발명은 박막 트랜지스터 표시판에 관한 것이다.
액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display) 및 전기 영동 표시 장치(electrophoretic display), 플라즈마 표시 장치(plasma display) 등의 평판 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기 광학(electro-optical) 활성층을 포함한다. 액정 표시 장치는 전기 광학 활성층으로 액정층을 포함하고, 유기 발광 표시 장치는 전기 광학 활성층으로 유기 발광층을 포함한다. 한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가 받고, 전기 광학 활성층은 이러한 전기 신호를 광학 신호로 변환함으로써 영상을 표시한다.
평판 표시 장치에는 박막 트랜지스터가 형성되는 표시판이 포함될 수 있다. 박막 트랜지스터 표시판에는 여러 층의 전극, 반도체 등이 패터닝되며, 일반적으로 패터닝 공정에 마스크(mask)를 이용한다.
한편, 반도체는 박막 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체는 비정질 실리콘(amorphous silicon)이 많이 사용되고 있지만, 전하 이동도가 낮기 때문에, 고성능 박막 트랜지스터를 제조하는데 한계가 있다. 또한, 다결정 실리콘(polysilicon)을 사용하는 경우, 전하 이동도가 높아 고성능 박막 트랜지스터의 제조가 용이하지만, 원가가 비싸고 균일도가 낮아 대형의 박막 트랜지스터 표시판을 제조하는데 한계가 있다.
이에 따라, 비정질 실리콘보다 전자 이동도가 높고 전류의 ON/OFF 비율이 높으면서, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 박막 트랜지스터에 대한 연구가 진행되고 있다.
산화물 반도체를 이용하는 박막 트랜지스터에서 채널 길이를 짧게 하면 높은 드레인 바이어스(high drain bias)에 의한 프린지 필드(Fringing field)의 영향으로 전하이동도가 저하되는 문제가 있다. 또한, 소스/드레인 전극의 식각 공정시 백 채널부의 표면에 손상이 가해지기 때문에 박막 트랜지스터 표시판의 신뢰성이 떨어질 수 있다.
본 발명이 해결하고자 하는 과제는 전하이동도 및 온 전류 특성의 저하 없이 신뢰성이 향상된 박막 트랜지스터 표시판을 제공하는데 있다.
본 발명의 일실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하는 게이트 전극, 상기 게이트 전극 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하고, 채널 영역을 포함하는 반도체층, 상기 반도체층 위에 위치하고 서로 마주보는 소스 전극 및 드레인 전극 그리고 상기 소스 전극, 상기 드레인 전극 및 상기 반도체층을 덮는 보호막을 포함하고, 상기 반도체층은 상기 소스 전극 및 상기 게이트 전극과 중첩하는 제1 부분과 상기 드레인 전극 및 상기 게이트 전극과 중첩하는 제2 부분을 포함하고, 상기 반도체층의 제1 부분은 위로 돌출된 언덕부를 포함한다.
상기 반도체층의 제1 부분 위에 위치하는 상기 소스 전극은 상기 반도체층의 채널 영역을 중심으로 상기 언덕부보다 후퇴하여 위치할 수 있다.
상기 채널 영역은 상기 소스 전극과 상기 드레인 전극 사이에 위치할 수 있다.
상기 반도체층의 제1 부분과 중첩하는 상기 보호막의 제1 부분은 상기 반도체층의 제2 부분과 중첩하는 상기 보호막의 제2 부분보다 높을 수 있다.
상기 보호막은 상기 소스 전극과 상기 드레인 전극 사이에서 노출된 상기 반도체층 부분을 덮을 수 있다.
상기 반도체층의 제1 부분의 두께는 상기 반도체층의 제2 부분의 두께보다 높을 수 있다.
상기 언덕부의 두께를 상기 반도체층의 제1 부분의 두께에서 상기 반도체층의 제2 부분의 두께를 뺀 값이라고 할 때, 상기 언덕부의 두께는 20nm 내지 200nm일 수 있다.
상기 반도체층과 상기 보호막 사이에 위치하는 식각 방지막을 더 포함할 수 있다.
상기 식각 방지막은 상기 식각 방지막의 양쪽 가장자리에서 각각 상기 소스 전극과 상기 드레인 전극과 중첩할 수 있다.
상기 소스 전극과 인접하는 상기 식각 방지막의 한쪽 가장자리는 상기 반도체층의 언덕부와 중첩할 수 있다.
상기 식각 방지막의 한쪽 가장자리는 위로 돌출될 수 있다.
상기 반도체층의 언덕부, 상기 식각 방지막의 한쪽 가장자리 및 상기 소스 전극의 가장자리가 모두 중첩할 수 있다.
상기 언덕부의 두께를 상기 반도체층의 제1 부분의 두께에서 상기 반도체층의 제2 부분의 두께를 뺀 값이라고 할 때, 상기 언덕부의 두께는 20nm 내지 200nm일 수 있다.
상기 식각 방지막의 한쪽 가장자리가 상기 반도체층의 언덕부와 중첩하는 부분의 폭은 5um 이하일 수 있다.
상기 소스 전극의 가장자리가 상기 식각 방지막의 한쪽 가장자리와 중첩하는 부분의 폭은 7.5um 이하일 수 있다.
상기 반도체층의 제1 부분 위에 위치하는 상기 소스 전극은 상기 반도체층의 채널 영역을 중심으로 상기 언덕부보다 후퇴하여 위치할 수 있다.
상기 반도체층은 산화물 반도체를 포함할 수 있다.
상기 보호막 위에 위치하는 화소 전극을 더 포함하고, 상기 보호막은 접촉 구멍을 갖고, 상기 접촉 구멍을 통해 상기 화소 전극과 상기 드레인 전극이 연결될 수 있다.
이와 같이 본 발명의 한 실시예에 따르면, 전류가 흐르는 채널 영역에서 바이어스가 걸리는 드레인 전극의 두께를 두껍게 형성함으로써 전하 트랩을 일으키는 수직 필드를 감소시킨다. 따라서, 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판을 나타내는 평면도이다.
도 2는 도 1의 절단선 II-II를 따라 자른 단면도이다.
도 3은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판을 나타내는 단면도이다.
도 4는 본 발명의 일실시예에 따른 박막 트랜지스터 표시판에서 언덕부의 두께에 따른 필드 변화를 나타내는 그래프이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판을 나타내는 평면도이다. 도 2는 도 1의 절단선 II-II를 따라 자른 단면도이다.
도 1 및 도 2를 참고하면, 투명한 유리 또는 플라스틱 따위로 만들어진 기판(110) 위에 복수의 게이트선(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 게이트선(121)으로부터 돌출한 복수의 게이트 전극(124)을 포함한다.
게이트선(121) 및 게이트 전극(124)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중 선택된 하나로 이루어질 수 있다.
본 실시예에서 게이트선(121) 및 게이트 전극(124)이 단일막으로 형성되는 것으로 설명하였으나, 이에 한정되지 않고, 이중막 또는 삼중막 형태 등으로 형성될 수 있다.
이중막 구조를 갖는 경우, 게이트선(121) 및 게이트 전극(124)은 하부막 및 상부막으로 형성될 수 있고, 하부막은 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 크롬 합금, 티타늄(Ti), 티타늄 합금, 탄탈늄(Ta), 탄탈늄 합금, 망간(Mn), 망간 합금 중에서 선택된 하나로 이루어질 수 있다. 상부막은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중 선택된 하나로 이루어질 수 있다. 삼중막 구조의 경우, 서로 물리적 성질이 다른 막들이 조합되어 형성될 수 있다.
게이트선(121) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 산화 규소 또는 질화 규소로 형성될 수 있다. 본 실시예에서는 게이트 절연막(140)이 단일막 형태로 형성되는 것으로 설명하였으나, 이중막 형태 등으로 형성될 수 있다.
구체적으로, 게이트 절연막(140)은 제1 절연막 및 제1 절연막 위에 위치하는 제2 절연막을 포함할 수 있다. 제1 절연막은 대략 4000 ㅕ 두께의 질화 규소(SiNx)로 형성될 수 있고, 제2 절연막은 대략 500 ㅕ 두께의 산화 규소(SiO2)로 형성될 수 있다. 다른 실시예로 제1 절연막은 산질화 규소(SiON)이고, 제2 절연막은 산화 규소(SiO2)로 형성될 수 있다.
게이트 절연막(140) 위에는 산화물 반도체로 만들어진 복수의 반도체층(151)이 형성되어 있다. 반도체층(151)은 주로 세로 방향으로 뻗으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection; 154)를 포함한다.
본 실시예에 따른 산화물 반도체는 탄탈늄(Ta), 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 및 하프늄(Hf) 중에서 적어도 하나를 포함한다.
반도체층(151) 위에는 데이터선(171), 데이터선(171)과 연결되어 있는 소스 전극(173) 및 소스 전극(173)과 마주보는 위치에 드레인 전극(175)이 형성되어 있다.
본 실시예에서, 반도체층(151)은 서로 두께가 다른 제1 부분과 제2 부분을 포함한다. 반도체층(151)의 제1 부분은 소스 전극(173) 및 게이트 전극(124)과 중첩하는 부분에 대응하고, 반도체층(151)의 제2 부분은 드레인 전극(175) 및 게이트 전극(124)과 중첩하는 부분에 대응한다. 반도체층(151)의 제1 부분 및 제2 부분은 게이트 전극(124)과 중첩하기 때문에 앞에서 설명한 반도체층(151)의 돌출부(154)에 위치한다.
도 2에 도시한 바와 같이, 반도체층(151)의 제1 부분은 위로 돌출되어 있는 언덕부(HP)를 포함한다. 반도체층(151)의 언덕부(HP)는 바이어스 전압이 걸리는 소스 전극(173)에 인접하여 위치하고, 소스 전극(173)과 게이트 전극(124)과 중첩하는 부분에 위치한다. 이 때, 언덕부(HP)의 두께에 의해 소스 전극(173)과 게이트 전극(124) 사이의 거리가 멀어지고, 이 부분에서 발생하는 수직 필드가 감소함으로써 전하가 트랩되는 것을 줄어든다. 따라서, 소자의 안정성이 개선될 수 있다. 여기서, 수직 필드란 소스 전극(173) 아래에 위치하는 반도체층(151)의 전기장을 의미한다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗어 U자 형상을 가지는 소스 전극(173)과 연결되어 있다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 소스 전극(173)의 U자 형상의 가운데에서 상부를 향하여 연장되어 있다. 이러한 소스 전극(173) 및 드레인 전극(175)의 형상은 하나의 예시이며 다양하게 변형될 수 있다.
데이터선(171), 플로팅 금속층(TFM), 소스 전극(173) 및 드레인 전극(175)을 포함하는 데이터 배선층은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 크롬 합금, 티타늄(Ti), 티타늄 합금, 탄탈늄(Ta), 탄탈늄 합금, 망간(Mn), 망간 합금 중에서 선택된 하나로 이루어질 수 있다.
본 실시예에서 데이터선(171), 소스 전극(173) 및 드레인 전극(175)이 단일막으로 형성되는 것으로 설명하였으나, 이에 한정되지 않고, 이중막 또는 삼중막 형태 등으로 형성될 수 있다.
이중막 구조를 갖는 경우, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)은 하부막 및 상부막으로 형성될 수 있고, 하부막은 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 크롬 합금, 티타늄(Ti), 티타늄 합금, 탄탈늄(Ta), 탄탈늄 합금, 망간(Mn), 망간 합금 중에서 선택된 하나로 이루어질 수 있고, 상부막은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중에서 선택된 하나로 이루어질 수 있다. 삼중막 구조의 경우, 서로 물리적 성질이 다른 막들이 조합되어 형성될 수 있다.
반도체층(151)의 돌출부(154)에는 소스 전극(173)과 드레인 전극(175) 사이에 소스 전극(173) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다. 반도체층(151)은 돌출부(154)의 노출된 부분을 제외하고 데이터선(171), 소스 전극(173), 플로팅 금속층(TFM) 및 드레인 전극(175)과 실질적으로 동일한 평면 패턴을 가질 수 있다. 다시 말해, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 측벽들은 이들 아래에 있는 반도체층(151)의 측벽들과 실질적으로 동일하게 정렬될 수 있다. 이러한 패턴을 형성하는 것은 데이터선(171), 소스 전극(173) 및 드레인 전극(175)을 포함하는 데이터 배선층과 반도체층(151, 154)을 동일한 마스크를 사용하고, 동일한 식각액을 사용하여 형성하기 때문이다. 하지만, 본 실시예에서 공정 마진에 따라 채널 영역에 인접한 소스 전극(173)의 가장자리는 반도체층(151)의 언덕부(HP)보다 후퇴하여 위치할 수 있다. 도 2에 도시한 바와 같이 소스 전극(173)의 가장자리가 제1 폭(L1)만큼 후퇴하여 반도체층(151)의 언덕부(HP)의 상부면 일부를 노출할 수 있다. 소스 전극(173)의 가장자리가 후퇴한 거리인 제1 폭(L1)은 공정 마진에 해당할 수 있고, 제1 폭(L1)은 전하이동도 및 온 전류의 특성에 영향이 없도록 하기 위해 5um 이하인 것이 바람직하다.
반도체층(151)의 언덕부(HP)를 포함한 제1 부분의 두께를 제1 두께(T1)라고 하고, 반도체층(151)의 제2 부분의 두께를 제2 두께(T2)라고 할 때, 제1 두께(T1)는 제2 두께(T2)보다 두껍고, 언덕부(HP)의 두께는 제1 두께(T1)에서 제2 두께(T2)를 뺀 값에 대응한다. 언덕부(HP)의 두께는 20nm 이상 200nm 이하일 수 있고, 전하이동도 및 온 전류 특성에 영향이 없도록 하기 위해 50nm 이하인 것이 바람직하다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체층의 돌출부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널 영역은 소스 전극(173)과 드레인 전극(175) 사이의 반도체층 돌출부(154)에 형성된다.
데이터선(171), 소스 전극(173), 드레인 전극(175) 및 노출된 반도체층의 돌출부(154) 부분 위에는 보호막(180a, 180b)이 형성되어 있다.
보호막은 하부 보호막(180a)과 상부 보호막(180b)을 포함하고, 하부 보호막(180a)은 산화 규소, 질화 규소, 산질화 규소(SiON) 또는 유기막 등으로 형성할 수 있고, 상부 보호막(180b)은 유기막으로 형성할 수 있다. 상부 보호막(180b)은 생략될 수 있다.
본 실시예에서 하부 보호막(180a)은 반도체층(151)의 언덕부(HP)와 중첩하는 부분에서 위로 돌출될 수 있다. 반도체층(151)의 언덕부(HP)가 위로 돌출된 두께만큼 하부 보호막(180a) 일부가 위로 솟아 있는 것이다.
보호막(180a, 180b) 위에는 화소 전극(191)이 형성되어 있다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적ㅇ전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
도 3은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판을 나타내는 단면도이다. 도 3은 도 1의 절단선 II-II를 자른 단면도이다.
도 1 및 도 3을 참고하면, 투명한 유리 또는 플라스틱 따위로 만들어진 기판(110) 위에 복수의 게이트선(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 게이트선(121)으로부터 돌출한 복수의 게이트 전극(124)을 포함한다.
게이트선(121) 및 게이트 전극(124)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중 선택된 하나로 이루어질 수 있다.
본 실시예에서 게이트선(121) 및 게이트 전극(124)이 단일막으로 형성되는 것으로 설명하였으나, 이에 한정되지 않고, 이중막 또는 삼중막 형태 등으로 형성될 수 있다.
게이트선(121) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 산화 규소 또는 질화 규소로 형성될 수 있다. 본 실시예에서는 게이트 절연막(140)이 단일막 형태로 형성되는 것으로 설명하였으나, 이중막 형태 등으로 형성될 수 있다.
게이트 절연막(140) 위에는 산화물 반도체로 만들어진 복수의 반도체층(151)이 형성되어 있다. 반도체층(151)은 주로 세로 방향으로 뻗으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection; 154)를 포함한다.
본 실시예에 따른 산화물 반도체는 탄탈늄(Ta), 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 및 하프늄(Hf) 중에서 적어도 하나를 포함한다.
본 실시예에 따른 박막 트랜지스터 표시판은 지금까지 설명한 내용은 도 2에서 설명한 실시예와 대부분 동일하다. 다만, 본 실시예에서는 반도체층의 돌출부(154)와 소스 전극(173)의 일단부 사이 및 반도체층의 돌출부(154)와 드레인 전극(175)의 일단부 사이에 식각 방지막(ES)이 위치한다. 식각 방지막(ES)은 실리콘 계열의 산화물 또는 질화물로 형성될 수 있다. 식각 방지막(ES)은 이후 공정에서 발생할 수 있는 산화 규소(SiO2)나 수증기가 반도체층의 돌출부(154)의 채널 영역에 침투하는 것을 방지하는 역할을 할 수 있다. 식각 방지막(ES)은 반도체층의 돌출부(154)의 채널 영역에 대응하도록 형성한다.
본 실시예에서, 반도체층(151)은 서로 두께가 다른 제1 부분과 제2 부분을 포함한다. 반도체층(151)의 제1 부분은 소스 전극(173) 및 게이트 전극(124)과 중첩하는 부분에 대응하고, 반도체층(151)의 제2 부분은 드레인 전극(175) 및 게이트 전극(124)과 중첩하는 부분에 대응한다. 반도체층(151)의 제1 부분 및 제2 부분은 게이트 전극(124)과 중첩하기 때문에 앞에서 설명한 반도체층(151)의 돌출부(154)에 위치한다.
도 3에 도시한 바와 같이, 반도체층(151)의 제1 부분은 위로 돌출되어 있는 언덕부(HP)를 포함한다. 반도체층(151)의 언덕부(HP)는 바이어스 전압이 걸리는 소스 전극(173)에 인접하여 위치하고, 소스 전극(173)과 게이트 전극(124)과 중첩하는 부분에 위치한다. 이 때, 언덕부(HP)의 두께에 의해 소스 전극(173)과 게이트 전극(124) 사이의 거리가 멀어지고, 이 부분에서 발생하는 수직 필드가 감소함으로써 전하가 트랩되는 것을 줄어든다. 따라서, 소자의 안정성이 개선될 수 있다.
도 3을 다시 참고하면, 식각 방지막(ES)의 가장자리와 중첩하도록 소스 전극(173)의 일단부와 드레인 전극(175)의 일단부가 위치한다. 소스 전극(173) 및 드레인 전극(175)이 이격된 위치에서 식각 방지막(ES)은 부분적으로 노출되어 있다.
반도체층(151)의 언덕부(HP)는 식각 방지막(ES)의 가장자리와 중첩한다. 언덕부(HP)의 두께만큼 식각 방지막(ES)의 한쪽 가장자리도 위로 돌출되어 있다.
반도체층(151)의 언덕부(HP)의 두께를 제1 두께(T1)라고 할 때, 제1 두께(T1)는 20nm 이상 200nm 이하일 수 있고, 전하이동도 및 온 전류 특성에 영향이 없도록 하기 위해 약 50nm 이하인 것이 바람직하다.
여기서, 언덕부(HP)와 식각 방지막(ES)의 한쪽 가장자리가 중첩하는 부분의 폭을 제1 폭(L1)이라고 할 때, 제1 폭(L1)은 전하 이동도와 온 전류 특성에 영향이 없도록 하기 위해 약 5um 이하인 것이 바람직하다.
또한, 소스 전극(173)의 가장자리와 식각 방지막(ES)의 한쪽 가장자리가 중첩하는 부분의 폭은 제2 폭(L2)이라고 할 때, 제2 폭(L2)은 전하 이동도와 온 전류 특성에 영향이 없도록 하기 위해 약 7.5um 이하인 것이 바람직하다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체층의 돌출부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널 영역은 소스 전극(173)과 드레인 전극(175) 사이의 반도체층 돌출부(154)에 형성된다.
데이터선(171), 소스 전극(173), 드레인 전극(175) 및 노출된 반도체층의 돌출부(154) 부분 위에는 보호막(180a, 180b)이 형성되어 있다.
보호막은 하부 보호막(180a)과 상부 보호막(180b)을 포함하고, 하부 보호막(180a)은 산화 규소, 질화 규소, 산질화 규소(SiON) 또는 유기막 등으로 형성할 수 있고, 상부 보호막(180b)은 유기막으로 형성할 수 있다. 상부 보호막(180b)은 생략될 수 있다.
본 실시예에서 하부 보호막(180a)은 반도체층(151)의 언덕부(HP)와 중첩하는 부분에서 위로 돌출될 수 있다. 반도체층(151)의 언덕부(HP)가 위로 돌출된 두께만큼 하부 보호막(180a) 일부가 위로 솟아 있는 것이다.
보호막(180a, 180b) 위에는 화소 전극(191)이 형성되어 있다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적ㅇ전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
도 4는 본 발명의 일실시예에 따른 박막 트랜지스터 표시판에서 언덕부의 두께에 따른 필드 변화를 나타내는 그래프이다.
도 4를 참고하면, 가로축의 거리는 반도체층의 위치에 따른 필드를 나타낸다. 다시 말해, 백(Back)은 반도체층(151)의 돌출부(154)에서 윗부분에 대응하고, 프런트(Front)는 반도체층(151)의 돌출부(154)에서 아래 부분에 대응한다. 좀 더 자세히 말해, 백(Back)은 반도체층(151)의 돌출부(154)에서 보호막(180a)과 가까운 부분에 대응하고, 프런트(Front)는 반도체층(151)의 돌출부(154)에서 게이트 절연막(140)과 가까운 부분에 대응한다.
도 4에서 볼 수 있듯이 언덕부의 두께가 두꺼워지면 필드가 감소하고, 그에 따라 전류 밀도가 높아질 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110 기판 121 게이트선
151 반도체층 154 반도체층의 돌출부
171 데이터선 173 소스 전극
175 드레인 전극 180 보호막
HP 언덕부 HS 식각 방지막

Claims (18)

  1. 기판,
    상기 기판 위에 위치하는 게이트 전극,
    상기 게이트 전극 위에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하고, 채널 영역을 포함하는 반도체층,
    상기 반도체층 위에 위치하고 서로 마주보는 소스 전극 및 드레인 전극 그리고 상기 소스 전극, 상기 드레인 전극 및 상기 반도체층을 덮는 보호막을 포함하고, 상기 반도체층은 상기 소스 전극 및 상기 게이트 전극과 중첩하는 제1 부분과 상기 드레인 전극 및 상기 게이트 전극과 중첩하는 제2 부분을 포함하고, 상기 반도체층은 위로 돌출된 언덕부를 포함하고, 상기 언덕부는 상기 제1 부분을 포함하고,
    상기 제1 부분의 두께는 상기 제2 부분의 두께보다 크고,
    상기 반도체층의 제1 부분과 중첩하는 상기 소스 전극의 상부면의 최대 높이는 상기 반도체층의 제2 부분과 중첩하는 상기 드레인 전극의 최대 높이 보다 큰 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 반도체층의 제1 부분 위에 위치하는 상기 소스 전극은 상기 반도체층의 채널 영역을 중심으로 상기 언덕부보다 후퇴하여 위치하는 박막 트랜지스터 표시판.
  3. 제2항에서,
    상기 채널 영역은 상기 소스 전극과 상기 드레인 전극 사이에 위치하는 박막 트랜지스터 표시판.
  4. 제3항에서, 상기 반도체층의 제1 부분과 중첩하는 상기 보호막의 제1 부분의 상부면은 상기 반도체층의 제2 부분과 중첩하는 상기 보호막의 제2 부분의 상부면보다 높은 박막 트랜지스터 표시판.
  5. 제4항에서,
    상기 보호막은 상기 소스 전극과 상기 드레인 전극 사이에서 노출된 상기 반도체층 부분을 덮는 박막 트랜지스터 표시판.
  6. 삭제
  7. 제1항에서,
    상기 언덕부의 두께를 상기 반도체층의 제1 부분의 두께에서 상기 반도체층의 제2 부분의 두께를 뺀 값이라고 할 때, 상기 언덕부의 두께는 20nm 내지 50nm인 박막 트랜지스터 표시판.
  8. 제1항에서,
    상기 반도체층과 상기 보호막 사이에 위치하는 식각 방지막을 더 포함하는 박막 트랜지스터 표시판.
  9. 제8항에서,
    상기 식각 방지막은 상기 식각 방지막의 양쪽 가장자리에서 각각 상기 소스 전극과 상기 드레인 전극과 중첩하는 박막 트랜지스터 표시판.
  10. 제9항에서,
    상기 소스 전극과 인접하는 상기 식각 방지막의 한쪽 가장자리는 상기 반도체층의 언덕부와 중첩하는 박막 트랜지스터 표시판.
  11. 제10항에서,
    상기 식각 방지막의 한쪽 가장자리는 위로 돌출되어 있는 박막 트랜지스터 표시판.
  12. 제11항에서,
    상기 반도체층의 언덕부, 상기 식각 방지막의 한쪽 가장자리 및 상기 소스 전극의 가장자리가 모두 중첩하는 박막 트랜지스터 표시판.
  13. 제8항에서,
    상기 언덕부의 두께를 상기 반도체층의 제1 부분의 두께에서 상기 반도체층의 제2 부분의 두께를 뺀 값이라고 할 때, 상기 언덕부의 두께는 20nm 내지 50nm인 박막 트랜지스터 표시판.
  14. 제13항에서,
    상기 식각 방지막의 한쪽 가장자리가 상기 반도체층의 언덕부와 중첩하는 부분의 폭은 5um 이하인 박막 트랜지스터 표시판.
  15. 제14항에서,
    상기 소스 전극의 가장자리가 상기 식각 방지막의 한쪽 가장자리와 중첩하는 부분의 폭은 7.5um 이하인 박막 트랜지스터 표시판.
  16. 제15항에서,
    상기 반도체층의 제1 부분 위에 위치하는 상기 소스 전극은 상기 반도체층의 채널 영역을 중심으로 상기 언덕부보다 후퇴하여 위치하는 박막 트랜지스터 표시판.
  17. 제1항에서,
    상기 반도체층은 산화물 반도체를 포함하는 박막 트랜지스터 표시판.
  18. 제1항에서,
    상기 보호막 위에 위치하는 화소 전극을 더 포함하고,
    상기 보호막은 접촉 구멍을 갖고, 상기 접촉 구멍을 통해 상기 화소 전극과 상기 드레인 전극이 연결되는 박막 트랜지스터 표시판.
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