KR101701229B1 - 표시 기판 및 이의 제조 방법 - Google Patents

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KR101701229B1
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    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask

Abstract

표시 기판은 게이트 라인, 게이트 절연층, 데이터 라인, 스위칭 소자, 보호 절연층, 게이트 패드부 및 데이터 패드부를 포함한다. 게이트 라인은 기판 상에 제1 방향으로 연장된다. 게이트 절연층은 게이트 라인 상에 배치된다. 데이터 라인은 제1 방향과 교차하는 제2 방향으로 연장된다. 스위칭 소자는 게이트 라인과 데이터 라인에 연결된다. 보호 절연층은 스위칭 소자 상에 배치된다. 게이트 패드부는 게이트 절연층에 형성된 제1 홀을 통해 게이트 라인의 단부와 접촉하는 제1 게이트 패드전극 및 보호 절연층에 형성된 제2 홀을 통해 제1 게이트 패드전극와 접촉하는 제2 게이트 패드전극을 포함한다. 데이터 패드부는 보호 절연층에 형성된 제3 홀을 통해 데이터 라인의 단부와 접촉하는 데이터 패드전극을 포함한다.

Description

표시 기판 및 이의 제조 방법{DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 제조 공정을 단순화하기 위한 표시 기판 및 이의 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치(Liquid Crystal Display; LCD)는 표시 기판(Thin Film Transistor substrate)과 대향 기판(counter substrate) 사이에 주입된 액정층을 포함한다. 상기 표시 기판은 게이트 라인들 및 상기 게이트 라인들과 교차하는 데이터 라인들을 포함하고, 게이트 라인과 소스 라인에 연결된 스위칭 소자와, 상기 스위칭 소자에 연결된 화소 전극을 포함한다. 상기 스위칭 소자는 게이트 라인과 연결된 게이트 전극, 상기 게이트 전극과 절연된 반도체 패턴, 상기 데이터 라인과 연결되어 상기 반도체 패턴과 전기적으로 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 반도체 패턴과 전기적으로 연결된 드레인 전극을 포함한다.
상기 표시 기판을 제조하기 위해서는 복수의 마스크들을 사용한다. 예를 들면, 상기 게이트 라인 및 게이트 전극을 형성하기 위한 제1 마스크와, 상기 반도체 패턴을 형성하기 위한 제2 마스크, 상기 데이터 라인, 소스 전극 및 드레인 전극을 형성하기 위한 제3 마스크, 상기 드레인 전극을 노출시키는 콘택홀을 형성하기 위한 제4 마스크 및 상기 화소 전극을 형성하기 위한 제5 마스크를 사용한다.
최근, 공정 시간의 단축 및 제조 원가를 줄이기 위해 상기 마스크의 개수를 줄이는 공정이 개발되고 있다. 예를 들면, 하나의 마스크를 이용하여 상기 반도체 패턴, 상기 데이터 라인, 소스 전극 및 드레인 전극을 형성하는 4매 마스크 공정이 개발되고 있다. 그러나, 상기 4매 마스크 공정은 상기 반도체 패턴이 상기 데이터 라인의 아래에도 형성된다. 이와 같이 상기 데이터 라인의 아래에 형성된 상기 반도체 패턴은 워터풀(Waterfall) 불량과 같은 표시 불량을 야기한다.
상기 마스크의 개수가 증가하면 상기 표시 기판의 소자 특성 및 구동 신뢰성은 향상될 수 있으나, 제조 원가 상승 및 공정 시간 증가 등의 단점을 가진다.
본 발명의 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 공정 단순화 및 신뢰성 향상을 위한 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 게이트 라인, 게이트 절연층, 데이터 라인, 스위칭 소자, 보호 절연층, 게이트 패드부 및 데이터 패드부를 포함한다. 상기 게이트 라인은 기판 상에 제1 방향으로 연장된다. 상기 게이트 절연층은 상기 게이트 라인 상에 배치된다. 상기 데이터 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장된다. 상기 스위칭 소자는 상기 게이트 라인과 상기 데이터 라인에 연결된다. 상기 보호 절연층은 상기 스위칭 소자 상에 배치된다. 상기 게이트 패드부는 상기 게이트 절연층에 형성된 제1 홀을 통해 상기 게이트 라인의 단부와 접촉하는 제1 게이트 패드전극 및 상기 보호 절연층에 형성된 제2 홀을 통해 상기 제1 게이트 패드전극와 접촉하는 제2 게이트 패드전극을 포함한다. 상기 데이터 패드부는 상기 보호 절연층에 형성된 제3 홀을 통해 상기 데이터 라인의 단부와 접촉하는 데이터 패드전극을 포함한다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 기판의 제조 방법은 기판 상에 형성된 게이트 금속층 및 제1 희생 금속층을 패터닝하여 게이트 라인 및 게이트 전극을 포함하는 게이트 금속패턴과 상기 게이트 금속패턴 위에 제1 희생 금속패턴을 형성한다. 상기 게이트 라인의 단부 위에 형성된 상기 제1 희생 금속패턴을 이용하여 상기 게이트 라인의 단부를 노출하는 제1 홀을 갖는 게이트 절연층을 형성한다. 상기 게이트 전극이 형성된 영역의 상기 게이트 절연층 위에 반도체 패턴을 형성한다. 상기 반도체 패턴 위에 데이터 라인과 연결된 소스 전극과 상기 소스 전극과 이격된 드레인 전극 및 상기 제1 홀을 통해 상기 게이트 라인의 단부와 접촉된 제1 게이트 패드전극을 포함하는 데이터 금속패턴을 형성한다. 상기 제1 게이트 패드전극을 노출하는 제2 홀 및 상기 데이터 라인의 단부를 노출하는 제3 홀을 갖는 보호 절연층을 형성한다. 상기 제2 홀을 통해 상기 제1 게이트 패드전극과 접촉되는 제2 게이트 패드전극, 상기 제3 홀을 통해 상기 데이터 라인의 단부와 접촉하는 데이터 패드전극 및 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성한다.
이러한 표시 기판 및 이의 제조 방법에 따르면, 마스크 개수를 줄일 수 있고, 데이터 라인의 아래에 반도체 패턴을 형성시키지 않음으로써 워터풀 현상과 같은 표시 불량을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 표시 기판의 단면도이다.
도 3은 도 1에 도시된 표시 기판의 제조를 위한 제1 마스크의 평면도이다.
도 4a 내지 도 4e는 도 3의 제1 마스크를 이용하여 도 1의 표시 기판을 제조하는 방법을 설명하기 위한 단면도들이다.
도 5는 도 1에 도시된 표시 기판의 제조를 위한 제2 마스크의 평면도이다.
도 6a 내지 도 6d는 도 5의 제2 마스크를 이용하여 도 1의 표시 기판을 제조하는 방법을 설명하기 위한 단면도들이다.
도 7은 도 1에 도시된 표시 기판의 제조를 위한 제3 마스크의 평면도이다.
도 8a 내지 도 8d는 도 7의 제2 마스크를 이용하여 도 1의 표시 기판을 제조하는 방법을 설명하기 위한 단면도들이다.
도 9는 도 1에 도시된 표시 기판의 제조를 위한 제4 마스크의 평면도이다.
도 10은 도 9의 제4 마스크를 이용하여 도 1의 표시 기판을 제조하는 방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 다른 실시예에 따른 표시 기판의 단면도이다.
도 12a 내지 도 12g는 도 11에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 위에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 고안이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 도면들을 참조하여 본 발명의 표시 장치의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 표시 기판의 단면도이다.
도 1 및 도 2를 참조하면, 상기 표시 기판(100)은 게이트 라인(GL), 게이트 패드부(GP), 데이터 라인(DL), 데이터 패드부(DP), 스위칭 소자(TR), 스토리지 라인(STL) 및 화소 전극(PE)을 포함한다.
상기 게이트 라인(GL)은 기판(101) 위에 배치되고, 제1 방향(D1)으로 연장되고 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 복수개 배열된다.
상기 게이트 패드부(GP)는 상기 게이트 라인(GL)의 단부에 형성되어, 상기 게이트 라인(GL)에 인가되는 전기 신호를 수신한다. 예를 들면, 상기 게이트 패드부(GP)는 상기 게이트 라인(GL)의 단부(111)와, 게이트 절연층(130)에 형성된 홀을 통해 상기 단부(111)와 접촉되는 제1 게이트 패드전극(163) 및 보호 절연층(180)에 형성된 홀을 통해 상기 제1 게이트 패드전극(163)과 접촉되는 제2 게이트 패드전극(193)을 포함한다.
상기 데이터 라인(DL)은 상기 기판(101) 위에 배치되고, 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 복수개 배열된다.
상기 데이터 패드부(DP)는 상기 데이터 라인(DL)의 단부에 형성되어, 상기 데이터 라인(DL)에 인가되는 전기 신호를 수신한다. 예를 들면, 상기 데이터 패드부(DP)는 상기 데이터 라인(DL)의 단부(161), 상기 보호 절연층(180)에 형성된 홀을 통해 상기 단부(161)와 전기적으로 연결된 데이터 패드전극(195)을 포함한다. 상기 데이터 패드부(DP)는 상기 게이트 패드부(GP)와의 단차를 보상하기 위한 더미 패턴(113)을 더 포함할 수 있다. 상기 더미 패턴(113)은 전기적으로 플로팅 된다.
상기 스위칭 소자(TR)는 상기 게이트 라인(GL)과 상기 데이터 라인(DL) 및 상기 화소 전극(PE)과 전기적으로 연결되고, 게이트 전극(GE), 반도체 패턴(141), 식각 방지 패턴(155), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다. 상기 게이트 전극(GE)은 상기 게이트 라인(GL)에 연결되고, 상기 반도체 패턴(141)은 상기 게이트 전극(GE) 위에 중첩되어 배치되고, 산화물 반도체 물질을 포함할 수 있다. 상기 식각 방지 패턴(155)은 상기 스위칭 소자(TR)의 채널 영역에 대응하는 상기 반도체 패턴(141) 위에 배치된다. 상기 소스 전극(SE)은 상기 반도체 패턴(141)의 제1 단부와 중첩되어 배치되고, 상기 드레인 전극(DE)은 상기 반도체 패턴(141)의 제2 단부와 중첩되어 배치되며 상기 식각 방지 패턴(155)을 사이에 두고 상기 소스 전극(SE)과 서로 이격된다.
상기 스토리지 라인(STL)은 상기 기판(101) 위에 배치되고, 상기 게이트 라인(GL)과 평행하게 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 복수개 배열할 수 있다. 상기 스토리지 라인(STL)은 스토리지 커패시터(CST)와 전기적으로 연결된다. 예를 들면, 상기 스토리지 커패시터(CST)는 상기 스토리지 라인(STL)과 상기 스토리지 라인(STL)을 덮도록 형성된 게이트 절연층(130) 및 상기 게이트 절연층(130) 사이에 상기 스토리지 라인(STL)과 중첩된 스토리지 전극(STE)을 포함한다. 상기 스토리지 전극(STE)은 상기 보호 절연층(180)에 형성된 홀을 통해 상기 화소 전극(PE)과 전기적으로 연결된다. 상기 스토리지 라인(STL)에는 공통 전압이 제공되고, 상기 스토리지 전극(STE)은 상기 화소 전극(PE)과 전기적으로 연결되어 상기 화소 전극(PE)에 인가된 화소 전압이 제공된다.
상기 화소 전극(PE)은 상기 스위칭 소자(TR)와 전기적으로 연결된다. 예를 들면, 상기 화소 전극(PE)은 상기 드레인 전극(DE)으로부터 연장된 상기 스토리지 전극(STE)과 전기적으로 연결됨으로써 상기 화소 전극(PE)은 상기 스위칭 소자(TR)와 전기적으로 연결할 수 있다.
본 실시예에 따르면, 상기 데이터 라인(DL)과 상기 게이트 절연층(130)이 직접 접촉되어 배치된다. 즉, 스위칭 소자(TR)에서는 반도체 패턴(141)과 소스 전극(SE0 및 드레인 전극(DE)이 접촉하고 있으나, 스위칭 소자(TR)를 제외한 데이터 라인(DL)의 경우 반도체 패턴(141)이 데이터 라인(DL)의 하부에 존재하지 않게 된다. 따라서, 상기 데이터 라인(DL)과 상기 게이트 절연층(130)사이에 반도체 패턴이 형성되지 않으므로 워터풀 현상과 같은 표시 불량을 방지할 수 있다.
도 3은 도 1에 도시된 표시 기판의 제조를 위한 제1 마스크의 평면도이다. 도 4a 내지 도 4e는 도 3의 제1 마스크를 이용하여 도 1의 표시 기판을 제조하는 방법을 설명하기 위한 단면도들이다.
도 1 및 도 3을 참조하면, 상기 제1 마스크(410)는 포지티브형 포토레지스트를 패터닝하기 위한 마스크로서, 차광부(411), 슬릿부(413) 및 투광부(415)를 포함한다. 상기 차광부(411)는 광을 차단하는 영역이고, 상기 슬릿부(413)는 상기 광을 회절시키는 영역이고, 상기 투광부(415)는 상기 광을 투과시키는 영역이다. 이에 따라서, 상기 차광부(411) 및 상기 슬릿부(413)는 상기 기판(101) 위에 패턴이 형성되는 영역에 대응하여 배치되고, 상기 투광부(415)는 상기 기판(101) 위에 패턴이 형성되지 않는 영역에 대응하여 배치된다.
예를 들면, 상기 슬릿부(413)는 상기 게이트 라인(GL), 상기 게이트 전극(GE) 및 상기 스토리지 라인(STL)이 형성되는 영역에 배치된다. 또한, 상기 데이터 패드부(DP)가 상기 더미 패턴(113)을 포함하는 경우, 상기 슬릿부(413)는 상기 더미 패턴(113)이 형성되는 영역에 더 배치할 수 있다. 상기 차광부(411)는 상기 게이트 라인(GL)의 단부(111)를 노출시키는 홀이 형성되는 영역에 배치되고, 상기 투광부(415)는 상기 패턴이 형성되지 않는 영역에 배치된다.
도 1 및 도 4a를 참조하면, 상기 기판(101)은 광을 투과할 수 있는 투명한 절연 물질로 이루어진다. 상기 기판(101) 위에 게이트 금속층(110) 및 제1 희생 금속층(120)을 형성한다.
상기 게이트 금속층(110)은 예를 들면, 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 네오디늄(Nd) 등의 금속 또는 이들의 합금 등으로 형성할 수 있으며, 이들로 이루어진 다중층으로 형성할 수 있다. 상기 게이트 금속층(110)은 스퍼터링 방법에 의해 상기 기판(101) 위에 형성할 수 있다.
상기 제1 희생 금속층(120)은 상기 게이트 금속층(110)과 식각 선택성이 있는 물질로 형성된다. 상기 제1 희생 금속층(120)은 예를 들면, 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al), ITO 및 IZO 등의 물질 또는 이들로 이루어진 다중층, 예컨대 Mo/Al/Mo, Cu/Ti, Mo/ITO 등으로 형성할 수 있다.
상기 제1 희생 금속층(120)이 형성된 상기 기판(101) 위에 포지티브형 포토레지스트 물질을 도포하여 제1 포토레지스트 막을 형성한다. 상기 제1 마스크(410)를 이용하여 상기 제1 포토레지스트 막을 패터닝한다. 상기 제1 포토레지스트 막은 상기 제1 마스크(410)에 의해 제1 포토 패턴(PR11)과 상기 제1 포토 패턴(PR11)보다 두꺼운 제2 포토 패턴(PR12)으로 형성된다. 상기 제1 포토 패턴(PR11)은 상기 게이트 라인(GL), 상기 게이트 전극(GE), 상기 스토리지 라인(STL) 및 상기 더미 패턴(113)이 형성되는 영역에 형성되고, 상기 제2 포토 패턴(PR12)은 상기 게이트 라인(GL)의 단부(111)가 형성되는 영역에 형성된다.
여기서는 상기 제1 포토레지스트 막을 일례로, 노광된 영역이 현상액에 의해 용해되는 포지티브형 포토레지스트로 형성하는 것을 예로 하였으나, 반대로 노광된 영역이 잔류하는 네가티브형 포토레지스트로 형성할 수 있다. 상기 네가티브형 포토레지스트 물질을 사용하는 경우 상기 제1 마스크(410)의 상기 차광부(411) 및 상기 투광부(415)가 배치되는 영역은 서로 바뀔 수 있다.
도 1, 도 4a 및 도 4b를 참조하면, 상기 제1 및 제2 포토 패턴들(PR11, PR12)을 이용하여 상기 게이트 금속층(110) 및 제1 희생 금속층(120)을 식각하여, 제1 금속 패턴(M1)을 형성한다. 상기 제1 금속 패턴(M1)은 상기 게이트 금속층(110)이 패턴된 게이트 금속패턴과 상기 제1 희생 금속층(120)이 패턴되어 상기 게이트 금속패턴 위에 형성된 제1 희생 금속패턴(121)을 포함한다. 예를 들면, 상기 게이트 금속패턴은 상기 게이트 라인(GL), 상기 게이트 전극(GE), 상기 스토리지 라인(STL) 및 상기 게이트 라인(GL)의 단부(111)를 포함한다.
상기 게이트 금속층(110) 및 제1 희생 금속층(120)은 습식 또는 건식 식각 공정에 의해 식각할 수 있으며, 바람직하게는 습식 식각 공정에 의해 식각할 수 있다.
도 1, 도 4b 및 도 4c를 참조하면, 상기 제1 금속패턴(M1) 위에 형성된 상기 제1 및 제2 포토 패턴들(PR11, PR12)을 에치 백(Etch Back) 공정을 이용하여 상기 제1 포토 패턴(PR11)을 제거하고 상기 제2 포토 패턴(PR12)을 일부 제거하여 제1 잔류 패턴(PR13)을 형성한다. 이에 따라, 상기 게이트 라인(GL), 상기 게이트 전극(GE), 상기 스토리지 라인(STL) 및 상기 더미 패턴(113) 위에 각각 형성된 상기 제1 희생 금속패턴(121)은 노출되고, 상기 게이트 라인(GL)의 단부(111) 위에는 상기 제1 잔류 패턴(PR13)이 배치된다.
상기 제1 잔류 패턴(PR13)을 이용하여 상기 게이트 라인(GL), 상기 게이트 전극(GE), 상기 스토리지 라인(STL) 및 상기 더미 패턴(113) 위에 형성된 상기 제1 희생 금속패턴(121)을 식각한다. 한편, 상기 게이트 라인(GL)의 단부(111) 위에 형성된 상기 제1 희생 금속패턴(121)은 상기 제1 잔류 패턴(PR13)에 의해 언더 컷(U)이 형성된다.
도 1, 도 4c 및 도 4d를 참조하면, 상기 언더 컷(U)이 형성된 상기 기판(101) 위에 상기 게이트 절연층(130)을 형성한다. 상기 게이트 절연층(130)은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 및 실리콘 고분자 등의 가용성 유무기 절연물질을 사용할 수 있으며 화학 기상 증착(CVD) 방법 및 코팅 방법으로 형성할 수 있다. 또한, 상기 게이트 절연층(130)은 재질 또는 형성 공정이 서로 다른 이중층 구조로 형성할 수도 있다. 예를 들어, 상기 게이트 절연층(130)은 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)이 적층된 2중층 구조를 가질 수 있다.
상기 게이트 절연층(130)은 상기 게이트 라인(GL), 상기 게이트 전극(GE), 상기 스토리지 라인(STL) 및 상기 더미 패턴(113)을 덮고, 상기 제1 잔류 패턴(PR13)을 덮는다.
도 1, 도 4d 및 도 4e를 참조하면, 상기 게이트 절연층(130)이 형성된 상기 기판(101)을 식각액을 이용하여 상기 게이트 라인(GL)의 단부(111) 위에 형성된 상기 제1 희생 금속패턴(121)을 제거한다. 상기 식각액은 상기 언더 컷(U)에 의해 형성된 상기 게이트 절연층(130)의 틈에 침투되어 상기 게이트 라인(GL)의 단부(111) 위에 형성된 상기 제1 희생 금속패턴(121)을 식각한다. 이에 따라서, 상기 제1 희생 금속패턴(121)이 제거됨과 동시에 상기 제1 희생 금속패턴(121) 위에 형성된 상기 제1 잔류 패턴(PR13)이 제거된다.
결과적으로, 상기 게이트 절연층(130)은 상기 게이트 라인(GL)의 단부(111)를 노출시키는 제1 홀(H1)이 형성된다.
도 5는 도 1에 도시된 표시 기판의 제조를 위한 제2 마스크의 평면도이다. 도 6a 내지 도 6d는 도 5의 제2 마스크를 이용하여 도 1의 표시 기판을 제조하는 방법을 설명하기 위한 단면도들이다.
도 1 및 도 5를 참조하면, 상기 제2 마스크(420)는 포지티브형 포토레지스트를 패터닝하기 위한 마스크로서, 차광부(421), 슬릿부(423) 및 투광부(425)를 포함한다. 상기 차광부(421)는 광을 차단하는 영역이고, 상기 슬릿부(423)는 상기 광을 회절시키는 영역이고, 상기 투광부(425)는 상기 광을 투과시키는 영역이다.
상기 슬릿부(423)는 상기 반도체 패턴(141)이 형성되는 영역에 배치되고, 상기 차광부(423)는 상기 식각 방지 패턴(155)이 형성되는 영역에 배치되고, 상기 투광부(425)는 상기 반도체 패턴(141) 및 상기 식각 방지 패턴(155)이 형성되지 않는 영역에 배치된다.
도 1, 도 4e 및 도 6a를 참조하면, 상기 제1 홀(H1)이 형성된 상기 게이트 절연층(130) 위에 반도체층(140) 및 절연층(150)을 형성한다.
상기 반도체층(140)은 산화물 반도체 물질을 포함한다. 상기 산화물 반도체 물질은 ZnO, GIZO 등의 용액 공정 또는 진공 공정으로 형성가능한 산화물 반도체 물질이 사용할 수 있다. 예를 들면, 상기 산화물 반도체 물질은 XIZO(X-indium-zinc oxide)를 포함할 수 있다. 상기 "X"는 주석(Sn), 갈륨(Ga), 알루미늄(Al), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 라듐(Ra), 탈륨(Tl), 스칸듐(Sc), 이트륨(Y), 란탄(La), 악티늄(Ac), 티탄(Ti), 지르코늄(Zr), 하프늄(Hf), 탄탈륨(Ta) 또는 러더포늄(Rf)을 나타낼 수 있다. 상기 XIZO의 구체적인 예로서는, 갈륨 인듐 아연 산화물(Ga2O3-In2O3-ZnO, GIZO), 하프늄 인듐 아연 산화물(HfO2-In2O3-ZnO) 등을 들 수 있다. 또는 상기 산화물 반도체 물질은 XZTO(X-zinc-tin oxide) 또는 XITO(X-indium-tin oxide)의 조성을 가질 수도 있다. 여기서 X는 앞서 언급한 원소 중 하나일 수 있다. 상기 반도체층(140)은 스퍼터링 방법 또는 코팅 방법에 의해 형성할 수 있다.
상기 절연층(150)은 상기 반도체층(140)이 식각되는 것을 방지하는 식각 방지층이다. 상기 절연층(150)은 예를 들면, 산화 실리콘(SiOx), 질화 실리콘(SiNx) 및 실리콘 고분자 등의 가용성 유무기 절연물질을 사용할 수 있으며 화학 기상 증착(CVD) 방법 및 코팅 방법으로 형성할 수 있다.
상기 절연층(150)이 형성된 상기 기판(101) 위에 포지티브형 포토레지스트 를 도포하여 제2 포토레지스트 막을 형성한다. 상기 제2 마스크(420)를 이용하여 상기 제2 포토레지스트 막은 패터닝한다. 상기 제2 포토레지스트 막은 상기 슬릿부(423)에 의해 제3 포토 패턴(PR21)이 형성되고, 상기 차광부(421)에 의해 상기 제3 포토 패턴(PR21) 보다 두꺼운 제4 포토 패턴(PR22)이 형성된다. 상기 제3 포토 패턴(PR21)은 상기 반도체 패턴(141)이 형성되는 영역에 배치되고, 상기 제4 포토 패턴(PR22)은 상기 식각 방지 패턴(155)이 형성되는 영역에 배치된다.
도 1, 도 6a 및 도 6b를 참조하면, 상기 제3 및 제4 포토 패턴들(PR21, PR22)을 이용하여 상기 반도체층(140) 및 상기 절연층(150)을 패터닝한다. 상기 반도체층(130)은 상기 반도체 패턴(141)으로 패터닝되고, 상기 절연층(150)은 상기 반도체 패턴(141) 위에 배치된 절연 패턴(151)으로 패터닝된다.
상기 제3 및 제4 포토 패턴들(PR21, PR22)을 에치 백(Etch Back) 공정을 이용하여 상기 제3 포토 패턴(PR21)을 제거하고 상기 제4 포토 패턴(PR22)을 일부 제거하여 제2 잔류 패턴(PR23)을 형성한다. 상기 제2 잔류 패턴(PR23)은 상기 식각 방지 패턴(155)이 형성되는 영역에 대응하여 배치된다.
도 1, 도 6c 및 도 6d를 참조하면, 상기 제2 잔류 패턴(PR23)을 이용하여 상기 절연 패턴(151)을 식각하여 상기 반도체 패턴(141) 위에 상기 식각 방지 패턴(155)을 형성한다. 이후, 상기 제2 잔류 패턴(PR23)을 제거한다.
도 7은 도 1에 도시된 표시 기판의 제조를 위한 제3 마스크의 평면도이다. 도 8a 내지 도 8d는 도 7의 제2 마스크를 이용하여 도 1의 표시 기판을 제조하는 방법을 설명하기 위한 단면도들이다.
도 1 및 도 7을 참조하면, 상기 제3 마스크(430)는 포지티브형 포토레지스트를 패터닝하기 위한 마스크로서, 차광부(431), 슬릿부(433) 및 투광부(435)를 포함한다. 상기 차광부(431)는 광을 차단하는 영역이고, 상기 슬릿부(433)는 상기 광을 회절시키는 영역이고, 상기 투광부(435)는 상기 광을 투과시키는 영역이다.
상기 슬릿부(433)는 상기 데이터 라인(DL), 상기 소스 전극(SE), 상기 드레인 전극(DE), 상기 드레인 전극(DE)으로 연장된 상기 스토리지 전극(STE), 상기 데이터 라인(DL)의 단부(161) 및 상기 제1 게이트 패드전극(163)이 형성되는 영역에 배치된다. 상기 차광부(431)는 상기 제1 게이트 패드전극(163)을 노출시키는 제2 홀(H2), 상기 데이터 라인(DL)의 단부(161)를 노출시키는 제3 홀(H3) 및 상기 스토리지 전극(STE)을 노출시키는 제4 홀(H4)이 형성되는 영역에 배치된다.
도 7, 도 6d 및 도 8a를 참조하면, 상기 식각 방지 패턴(155)이 형성된 상기 기판(101) 위에 소스 금속층(160) 및 제2 희생 금속층(170)을 형성한다.
상기 소스 금속층(160)은 예를 들면, 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 네오디늄(Nd), 인듐 틴 옥사이드(ITO) 등의 물질 또는 이들의 합금 등으로 형성할 수 있으며, 이들로 이루어진 다중층으로 형성할 수 있다. 상기 소스 금속층(160)은 스퍼터링 방법에 의해 상기 기판(101) 위에 형성할 수 있다.
상기 제2 희생 금속층(170)은 상기 소스 금속층(160)과 식각 선택성이 있는 물질로 형성된다. 상기 제2 희생 금속층(170)은 예를 들면, 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 인듐 틴 옥사이드(ITO) 및 인듐 징크 옥사이드(IZO) 등의 물질 또는 이들로 이루어진 다중층, 예컨대 Mo/Al/Mo, Cu/Ti, Mo/ITO 등으로 형성할 수 있다.
상기 제2 희생 금속층(170)이 형성된 상기 기판(101) 위에 포지티브형 포토레지스트를 도포하여 제3 포토레지스트 막을 형성한다. 상기 제3 마스크(430)를 이용하여 상기 제3 포토레지스트 막을 패터닝한다. 상기 제3 포토레지스트 막은 상기 제3 마스크(430)에 의해 제5 포토 패턴(PR31)과 상기 제5 포토 패턴(PR31) 보다 두꺼운 제6 포토 패턴(PR32)으로 형성된다. 상기 제5 포토 패턴(PR31)은 상기 데이터 라인(DL), 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 스토리지 전극(STE)이 형성되는 영역에 형성된다. 상기 제6 포토 패턴(PR32)은 상기 제1 게이트 패드전극(163)을 노출시키는 제2 홀(H2), 상기 데이터 라인(DL)의 단부(161)를 노출시키는 제3 홀(H3) 및 상기 스토리지 전극(STE)의 일부 영역을 노출시키는 제4 홀(H4)이 형성되는 영역에 배치된다.
상기 제5 및 제6 포토 패턴들(PR31, PR32)을 이용하여 상기 소스 금속층(160) 및 상기 제2 희생 금속층(170)을 식각하여 제2 금속 패턴(M2)을 형성한다. 상기 제2 금속 패턴(M2)은 상기 소스 금속층(160)이 패터닝된 소스 금속패턴과 상기 제2 희생 금속층(170)이 패터닝된 제2 희생 금속패턴(171)을 포함한다. 상기 소스 금속패턴은 상기 데이터 라인(DL), 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 스토리지 전극(STE)을 포함한다.
상기 소스 금속층(160) 및 상기 제2 희생 금속층(170)은 습식 또는 건식 식각 공정에 의해 식각할 수 있으며, 바람직하게는 습식 식각 공정에 의해 식각할 수 있다.
도 7, 도 8a 및 도 8b를 참조하면, 상기 제2 금속패턴(M2) 위에 형성된 상기 제5 및 제6 포토 패턴들(PR31, PR32)을 에치 백(Etch Back) 공정을 이용하여 상기 제5 포토 패턴(PR31)을 제거하고 상기 제6 포토 패턴(PR32)을 일부 제거하여 제3 잔류 패턴(PR33)을 형성한다. 이에 따라, 상기 데이터 라인(DL), 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 스토리지 전극(STE) 위에 각각 형성된 상기 제2 희생 금속패턴(171)은 노출되고, 상기 데이터 라인(DL)의 단부(161), 상기 제1 게이트 패드전극(163) 및 상기 스토리지 전극(STE)의 일부 영역에는 상기 제3 잔류 패턴(PR33)이 배치된다.
상기 제3 잔류 패턴(PR33)을 이용하여 상기 데이터 라인(DL), 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 스토리지 전극(STE) 위에 형성된 상기 제2 희생 금속패턴(171)을 식각한다. 한편, 상기 데이터 라인(DL)의 단부(161), 상기 제1 게이트 패드전극(163) 및 상기 스토리지 전극(STE)의 일부 영역 위에 형성된 상기 제2 희생 금속패턴(171)은 상기 제3 잔류 패턴(PR33)에 의해 언더 컷(U)이 형성된다.
도 7, 도 8b 및 도 8c를 참조하면, 상기 언더 컷(U)이 형성된 상기 기판(101) 위에 상기 보호 절연층(180)을 형성한다. 상기 보호 절연층(180)은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 및 실리콘 고분자 등의 가용성 유무기 절연물질을 사용할 수 있으며 화학 기상 증착(CVD) 방법 및 코팅 방법으로 형성할 수 있다.
상기 보호 절연층(180)은 상기 데이터 라인(DL), 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 스토리지 전극(STE)을 포함하는 상기 소스 금속패턴을 덮고, 상기 제3 잔류 패턴(PR33)을 덮는다.
도 7, 도 8c 및 도 8d를 참조하면, 상기 보호 절연층(180)이 형성된 상기 기판(101)을 식각액을 이용하여 상기 데이터 라인(DL)의 단부(161), 상기 제1 게이트 패드전극(163) 및 상기 스토리지 전극(STE)의 일부 영역 위에 형성된 상기 제2 희생 금속패턴(171)을 제거한다. 상기 식각액은 상기 언더 컷(U)에 의해 형성된 상기 보호 절연층(180)의 틈에 침투되어 상기 데이터 라인(DL)의 단부(161), 상기 제1 게이트 패드전극(163) 및 상기 스토리지 전극(STE)의 일부 영역 위에 형성된 상기 제2 희생 금속패턴(171)을 식각한다. 이에 따라, 상기 제2 희생 금속패턴(171)이 제거됨과 동시에 상기 제2 희생 금속패턴(171) 위에 형성된 상기 제3 잔류 패턴(PR33)이 제거된다.
결과적으로, 상기 보호 절연층(180)에는 상기 제1 게이트 패드전극(163)을 노출시키는 상기 제2 홀(H2), 상기 데이터 라인(DL)의 단부(161)를 노출시키는 상기 제3 홀(H3) 및 상기 스토리지 전극(STE)의 일부 영역을 노출시키는 상기 제4 홀(H4)이 형성된다. 상기 제2 홀(H2)은 게이트 절연층(130)에서 제1 홀(H1)이 형성된 영역에 중첩되어 형성된다. 또한, 상기 제2 홀(H2)의 크기는 상기 제1 홀(H1)의 크기보다 크게 형성될 수 있으며, 이에 따라 상기 제1 게이트 패드전극(163)의 측면 부분은 단차를 가진 계단 형태일 수 있다.
도 9는 도 1에 도시된 표시 기판의 제조를 위한 제4 마스크의 평면도이다. 도 10은 도 9의 제4 마스크를 이용하여 도 1의 표시 기판을 제조하는 방법을 설명하기 위한 단면도들이다.
도 1 및 도 9를 참조하면, 상기 제4 마스크(440)는 포지티브형 포토레지스트를 패터닝하기 위한 마스크로서, 차광부(441) 및 투광부(445)를 포함한다. 상기 차광부(441)는 광을 차단하는 영역이고, 상기 투광부(445)는 상기 광을 투과시키는 영역이다. 상기 차광부(441)는 상기 화소 전극(PE), 상기 제2 게이트 패드전극(193) 및 상기 데이터 패드전극(195)이 형성된 영역에 배치된다.
도 9 및 도 10을 참조하면, 상기 제2, 제3 및 제4 홀들(H2, H3, H4)이 형성된 상기 기판(101) 위에 투명 도전층(190)을 형성한다. 상기 투명 도전층(190)은 일례로 인듐 틴 옥사이드(ITO) 및 인듐 징크 옥사이드(IZO)로 이루어지며, 스퍼터링 방법 및 코팅 방법으로 형성할 수 있다.
상기 투명 도전층(190)이 형성된 상기 기판(101) 위에 포지티브형 포토레지스트 물질을 도포하여 제4 포토레지스트 막을 형성한다. 상기 제4 마스크(440)를 이용하여 상기 제4 포토레지스트 막은 패터닝한다. 상기 제4 포토레지스트 막은 상기 차광부(441)에 의해 제7 포토 패턴(PR4)이 형성된다. 상기 제7 포토 패턴(PR4)은 투명 전극 패턴이 형성되는 영역, 예를 들면, 상기 화소 전극(PE), 상기 제2 게이트 패드전극(173) 및 상기 데이터 패드전극(175)이 형성되는 영역에 배치된다.
상기 제7 포토 패턴(PR4)을 이용하여 상기 투명 전극층(190)을 패터닝하여 상기 화소 전극(PE), 상기 제2 게이트 패드전극(193) 및 상기 데이터 패드전극(195)을 형성한다. 이후, 상기 제7 포토 패턴(PR4)을 제거한다.
본 실시예에 따르면, 산화물 반도체 물질로 형성된 상기 반도체 패턴(141)과 상기 반도체 패턴(141)의 식각 방지를 위한 상기 식각 방지 패턴(155)을 포함하는 표시 기판을 4매 마스크 공정을 이용하여 제조할 수 있으며, 또한, 상기 4매 마스크 공정임에도 불구하고 상기 데이터 라인(DL)과 상기 게이트 절연층(130) 사이에 반도체 패턴이 개재되지 않으므로 워터풀 현상과 같은 표시 불량을 방지할 수 있다.
이하에서는 동일한 구성요소에 대해서는 동일한 도면부호를 부여하고 반복되는 설명은 간단하게 한다.
도 11은 본 발명의 다른 실시예에 따른 표시 기판의 단면도이다. 본 실시예에 따른 표시 기판(300)의 평면도는 도 1에 도시된 실시예에 따른 표시 기판(100)의 평면도와 실질적으로 동일하다.
도 1 및 도 11을 참조하면, 상기 표시 기판(300)은 기판(301), 게이트 라인(GL), 게이트 패드부(GP), 데이터 라인(DL), 데이터 패드부(DP), 스위칭 소자(TR), 스토리지 라인(STL) 및 화소 전극(PE)을 포함한다. 본 실시예에 따른 게이트 라인(GL), 게이트 패드부(GP), 데이터 라인(DL), 데이터 패드부(DP), 스토리지 라인(STL) 및 화소 전극(PE)은 도 2를 참조하여 설명한 실시예의 구성요소와 실질적으로 동일하므로 상세한 설명은 생략한다.
상기 스위칭 소자(TR)는 상기 게이트 라인(GL)과 상기 데이터 라인(DL) 및 상기 화소 전극(PE)과 전기적으로 연결되고, 게이트 전극(GE), 반도체 패턴(142), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다. 상기 게이트 전극(GE)은 상기 게이트 라인(GL)에 연결되고, 상기 소스 전극(SE)은 상기 반도체 패턴(142)의 제1 단부와 중첩되어 배치되고, 상기 드레인 전극(DE)은 상기 반도체 패턴(142)의 제2 단부와 중첩되어 배치되며 상기 소스 전극(SE)과 서로 이격된다.
상기 반도체 패턴(142)은 비정질 실리콘(a-Si:H)으로 이루어진 반도체층(142a) 및 n+ 불순물이 도핑된 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(142b)을 포함한다.
본 실시예에 따르면, 상기 데이터 라인(DL)과 상기 게이트 절연층(130)과 직접 접촉되어 배치된다. 따라서, 상기 데이터 라인(DL)과 상기 게이트 절연층(130)사이에 반도체 패턴이 개재되지 않으므로 워터풀 현상과 같은 표시 불량을 방지할 수 있다.
도 12a 내지 도 12f는 도 11에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 1 및 도 12a를 참조하면, 기판(301) 위에 상기 게이트 라인(GL), 상기 게이트 전극(GE) 및 상기 스토리지 라인(STL)을 포함하는 게이트 금속패턴을 형성한다. 상기 게이트 금속패턴이 형성된 상기 기판(301) 위에 상기 게이트 라인(GL)의 단부(111)를 노출시키는 제1 홀(H1)이 형성된 게이트 절연층(130)을 형성한다. 상기 게이트 금속패턴 및 상기 게이트 절연층(130)은 도 3, 도 4a, 도 4b, 도 4c, 도 4d 및 도 4e를 참조하여 설명한 실시예와 실질적으로 동일한 공정에 의해 형성된다.
상기 제1 홀(H1)이 형성된 상기 게이트 절연층(130) 위에 비정질 실리콘(a-Si:H)으로 이루어진 반도체층(142a) 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(142b)을 형성한다.
상기 반도체층(142a) 및 상기 오믹 콘택층(142b)이 형성된 상기 기판(301) 위에 제2 포토레지스트 막을 형성한다. 상기 제2 포토레지스트 막을 제2 마스크(520)를 이용하여 패터닝하여 제3 포토 패턴(PR2)을 형성한다.
상기 제2 마스크(520)는 광을 차단하는 차광부(521)와 광을 투과하는 투광부(525)를 포함하고, 상기 차광부(521)는 상기 반도체 패턴(142)이 형성되는 영역, 즉, 상기 게이트 전극(GE) 위에 배치되고, 상기 투광부(525)는 상기 반도체 패턴(142)이 형성되지 않는 영역에 배치된다.
도 1 및 도 12b를 참조하면, 상기 제3 포토 패턴(PR2)을 이용하여 상기 반도체층(142a) 및 상기 오믹 콘택층(142b)을 패터닝하여 상기 게이트 전극(GE) 위에 상기 반도체 패턴(142)을 형성한다. 이후, 상기 제3 포토 패턴(PR2)을 제거한다.
도 1, 도 12b 및 도 12c를 참조하면, 상기 반도체 패턴(142)이 형성된 상기 기판(301) 위에 소스 금속층(160) 및 제2 희생 금속층(170)을 형성한다.
이어, 상기 제2 희생 금속층(170) 위에 제3 포토레지스트 막을 형성한다. 상기 제3 포토레지스트 막을 제3 마스크(530)를 이용하여 제5 포토 패턴(PR31) 및 상기 제5 포토 패턴(PR31) 보다 두꺼운 제6 포토 패턴(PR32)을 형성한다.
상기 제3 마스크(530)는 광을 차단하는 차광부(531), 광을 회절시키는 슬릿부(533) 및 광을 투과하는 투광부(535)를 포함한다. 상기 차광부(531)는 상기 데이터 라인(DL)의 단부(113), 상기 스토리지 전극(STE)의 일부 영역 및 상기 제1 게이트 패드전극(163)이 형성되는 영역에 대응하여 배치된다. 상기 슬릿부(533)는 상기 데이터 라인(DL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 형성되는 영역에 대응하여 배치된다.
상기 차광부(531)에 의해 상기 데이터 라인(DL)의 단부(113), 상기 스토리지 전극(STE)의 일부 영역 및 상기 제1 게이트 패드전극(163)이 형성되는 영역에는 상기 제6 포토 패턴(PR32)이 배치되고, 상기 데이터 라인(DL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 형성되는 영역에는 상기 제5포토 패턴(PR31)이 배치된다. 즉, 상기 제1 게이트 패드전극(163)을 노출시키는 제2 홀(H2), 상기 차광부(531)는 상기 데이터 라인(DL)의 단부(161)를 노출시키는 제3 홀(H3) 및 상기 스토리지 전극(STE)의 일부 영역을 노출시키는 제4 홀(H4)이 형성되는 영역에 배치된다.
도 1, 도 12c 및 도 12d를 참조하면, 상기 제5 및 제6 포토 패턴들(PR31, PR32)을 이용하여 상기 소스 금속층(160) 및 상기 제2 희생 금속층(170)을 패터닝하여 제2 금속 패턴(M2)을 형성한다. 상기 제2 금속 패턴(M2)은 상기 데이터 라인(DL), 상기 스토리지 전극(STE), 상기 제1 게이트 패드전극(163), 상기 소스 전극(DE) 및 상기 드레인 전극(DE)을 포함하는 소스 금속패턴과, 상기 소스 금속패턴 위에 형성된 제2 희생 금속패턴(171)을 포함한다.
상기 제2 금속 패턴(M2) 위에 형성된 상기 제5 및 제6 포토 패턴들(PR31, PR32)을 에치 백(Etch Back) 공정을 이용하여 상기 제5 포토 패턴(PR31)을 제거하고 상기 제6 포토 패턴(PR32)을 일부 제거하여 잔류 패턴(PR33)을 형성한다.
이에 따라서, 상기 데이터 라인(DL)의 단부(113), 상기 스토리지 전극(STE)의 일부 영역 및 상기 제1 게이트 패드전극(163) 위에는 상기 잔류 패턴(PR33)이 배치되고, 상기 데이터 라인(DL), 상기 소스 전극(DE) 및 상기 드레인 전극(DE) 상의 상기 제2 희생 금속패턴(171)은 노출된다.
상기 잔류 패턴(PR33)을 이용하여 상기 데이터 라인(DL), 상기 소스 전극(DE) 및 상기 드레인 전극(DE) 위에 배치된 상기 제2 희생 금속패턴(171)을 제거한다. 이후, 상기 소스 전극(DE) 및 상기 드레인 전극(DE)에 의해 노출된 상기 반도체 패턴(421)의 상기 오믹 콘택층(142b)을 제거하여 상기 스위칭 소자(TR)의 채널을 형성한다. 일례로, 상기 오믹 콘택층(142b)의 식각 공정은 건식 식각으로 진행할 수 있다.
또는, 상기 에치 백 공정 직후, 상기 스위칭 소자(TR)의 채널 영역에 대응하는 상기 오믹 콘택층(142b)을 제거하여 상기 스위칭 소자(TR)의 채널을 형성하고, 이어, 상기 데이터 라인(DL), 상기 소스 전극(DE) 및 상기 드레인 전극(DE) 위에 형성된 제2 희생 금속패턴(171)을 제거할 수 있다.
상기 데이터 라인(DL), 상기 소스 전극(DE) 및 상기 드레인 전극(DE) 위에 형성된 제2 희생 금속패턴(171)을 제거하는 공정에 의해 상기 데이터 라인(DL)의 단부(113), 상기 스토리지 전극(STE)의 일부 영역 및 상기 제1 게이트 패드전극(163) 위에 형성된 상기 제2 희생 금속패턴(171)에는 언더 컷(U)이 형성된다.
도 1, 도 12d 및 도 12e를 참조하면, 상기 언더 컷(U)이 형성된 상기 기판(301) 위에 상기 보호 절연층(180)을 형성한다. 상기 보호 절연층(180)은 상기 데이터 라인(DL), 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 스토리지 전극(STE)을 포함하는 상기 소스 금속패턴을 덮고, 상기 잔류 패턴(PR33)을 덮는다.
도 1, 도 12e 및 도 12f를 참조하면, 상기 보호 절연층(180)이 형성된 상기 기판(301)을 식각액을 이용하여 상기 데이터 라인(DL)의 단부(161), 상기 제1 게이트 패드전극(163) 및 상기 스토리지 전극(STE)의 일부 영역 위에 형성된 상기 제2 희생 금속패턴(171)을 제거한다. 상기 식각액은 상기 언더 컷(U)에 의해 형성된 상기 보호 절연층(180)의 틈에 침투되어 상기 데이터 라인(DL)의 단부(161), 상기 제1 게이트 패드전극(163) 및 상기 스토리지 전극(STE)의 일부 영역에 형성된 상기 제2 희생 금속패턴(171)을 식각한다. 이에 따라, 상기 제2 희생 금속패턴(171)이 제거됨과 동시에 상기 제2 희생 금속패턴(171) 위에 형성된 상기 잔류 패턴(PR33)이 제거된다.
결과적으로, 상기 보호 절연층(180)에는 상기 제1 게이트 패드전극(163)을 노출시키는 상기 제2 홀(H2), 상기 데이터 라인(DL)의 단부(161)를 노출시키는 상기 제3 홀(H3) 및 상기 스토리지 전극(STE)의 일부 영역을 노출시키는 상기 제4 홀(H4)이 형성된다.
도 1, 도 12f 및 도 12g를 참조하면, 상기 제2, 제3 및 제4 홀들(H2, H3, H4)이 형성된 상기 기판(301) 위에 투명 도전층(190)을 형성한다.
상기 투명 도전층(190)이 형성된 상기 기판(301) 위에 제4 포토레지스트 막을 형성한다. 제4 마스크(540)를 이용하여 상기 제4 포토레지스트 막을 패터닝한다. 상기 제4 포토레지스트 막은 상기 차광부(541)에 의해 제7 포토 패턴(PR4)이 형성된다. 상기 제7 포토 패턴(PR4)은 투명 전극 패턴이 형성되는 영역, 예를 들면, 상기 화소 전극(PE), 상기 제2 게이트 패드전극(193) 및 상기 데이터 패드전극(195)이 형성되는 영역에 배치된다.
상기 제7 포토 패턴(PR4)을 이용하여 상기 투명 전극층(190)을 패터닝하여 상기 화소 전극(PE), 상기 제2 게이트 패드전극(193) 및 상기 데이터 패드전극(195)을 형성한다. 이후, 상기 제7 포토 패턴(PR4)을 제거한다.
본 실시예에 따르면, 4매 마스크 공정을 이용하여 상기 표시 기판(300)을 제조할 수 있으며, 또한, 상기 4매 마스크 공정임에도 불구하고 상기 데이터 라인(DL)과 상기 게이트 절연층(130) 사이에 반도체 패턴이 개재되지 않으므로 워터풀 현상과 같은 표시 불량을 방지할 수 있다.
DL : 데이터 라인 GL : 게이트 라인
STL : 스토리지 라인 STE : 스토리지 전극
DP : 데이터 패드 GP : 게이트 패드
TR : 스위칭 소자 PE : 화소 전극

Claims (20)

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  10. 기판 상에 형성된 게이트 금속층 및 제1 희생 금속층을 패터닝하여 게이트 라인 및 게이트 전극을 포함하는 게이트 금속패턴과 상기 게이트 금속패턴 위에 제1 희생 금속패턴을 형성하는 단계;
    상기 게이트 라인의 단부 위에 형성된 상기 제1 희생 금속패턴을 이용하여 상기 게이트 라인의 단부를 노출하는 제1 홀을 갖는 게이트 절연층을 형성하는 단계;
    상기 게이트 전극이 형성된 영역의 상기 게이트 절연층 위에 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴 위에 데이터 라인과 연결된 소스 전극과 상기 소스 전극과 이격된 드레인 전극 및 상기 제1 홀을 통해 상기 게이트 라인의 단부와 접촉된 제1 게이트 패드전극을 포함하는 데이터 금속패턴을 형성하는 단계;
    상기 제1 게이트 패드전극을 노출하는 제2 홀 및 상기 데이터 라인의 단부를 노출하는 제3 홀을 갖는 보호 절연층을 형성하는 단계; 및
    상기 제2 홀을 통해 상기 제1 게이트 패드전극과 접촉되는 제2 게이트 패드전극, 상기 제3 홀을 통해 상기 데이터 라인의 단부와 접촉하는 데이터 패드전극 및 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함하고,
    상기 제1 희생 금속패턴을 형성하는 단계는
    상기 게이트 금속층 및 상기 제1 희생 금속층이 형성된 상기 기판 위에 제1 포토 패턴 및 상기 제1 포토 패턴보다 두꺼운 제2 포토 패턴을 형성하는 단계; 및
    상기 제1 및 제2 포토 패턴들을 이용하여 상기 게이트 라인, 상기 게이트 전극 및 상기 게이트 라인과 평행한 스토리지 라인을 포함하는 상기 게이트 금속패턴 및 상기 제1 희생 금속패턴을 형성하는 단계를 포함하며,
    상기 게이트 절연층을 형성하는 단계는,
    상기 제1 및 제2 포토 패턴을 일정 두께 제거하여 상기 게이트 라인, 상기 게이트 전극 및 상기 스토리지 라인 위의 상기 제1 희생 금속패턴을 노출하고 상기 게이트 라인의 단부에 제1 잔류 패턴을 형성하는 단계;
    상기 제1 잔류 패턴을 이용하여 상기 제1 희생 금속패턴을 식각하여 상기 제1 잔류 패턴 아래에 형성된 상기 제1 희생 금속패턴에 언더 컷을 형성하는 단계;
    상기 언더 컷이 형성된 상기 기판 위에 상기 게이트 절연층을 형성하는 단계; 및
    상기 언더 컷이 형성된 상기 게이트 라인의 단부 위에 형성된 상기 제1 희생 금속패턴을 제거하여 상기 제1 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  11. 삭제
  12. 삭제
  13. 제10항에 있어서, 상기 반도체 패턴을 형성하는 단계는,
    상기 게이트 절연층 위에 산화물 반도체층 및 절연층을 형성하는 단계;
    상기 절연층 위에 제3 포토 패턴 및 상기 제3 포토 패턴 보다 두꺼운 제4 포토 패턴을 형성하는 단계;
    상기 제3 및 제4 포토 패턴들을 이용하여 상기 게이트 전극이 형성된 영역에 대응하여 반도체 패턴 및 상기 반도체 패턴 위에 절연 패턴을 형성하는 단계;
    상기 제3 및 제4 포토 패턴들을 일정 두께 제거하여 상기 절연 패턴 위에 제2 잔류 패턴을 형성하는 단계; 및
    상기 제2 잔류 패턴을 이용하여 상기 절연 패턴을 식각하여 식각 방지 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  14. 제13항에 있어서, 상기 데이터 금속패턴을 형성하는 단계는,
    상기 식각 방지 패턴이 형성된 상기 기판 위에 소스 금속층 및 제2 희생 금속층을 형성하는 단계;
    상기 소스 금속층 및 상기 제2 희생 금속층이 형성된 상기 기판 위에 제5 포토 패턴 및 상기 제5 포토 패턴 보다 두꺼운 제6 포토 패턴을 형성하는 단계; 및
    상기 제5 및 제6 포토 패턴들을 이용하여 상기 데이터 라인, 상기 소스 전극, 상기 드레인 전극, 상기 제1 게이트 패드전극 및 상기 드레인 전극과 연결되어 상기 스토리지 라인과 중첩되는 스토리지 전극을 포함하는 소스 금속패턴 및 상기 소스 금속패턴 위에 상기 제2 희생 금속패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  15. 제14항에 있어서, 상기 보호 절연층을 형성하는 단계는,
    상기 제5 및 제6 포토 패턴들을 일정 두께 제거하여 상기 데이터 라인, 상기 소스 전극 및 상기 드레인 전극 위의 상기 제2 희생 금속패턴을 노출하고 상기 데이터 라인의 단부, 상기 제1 게이트 패드전극 및 상기 스토리지 전극 위에 제3 잔류 패턴을 형성하는 단계;
    상기 제3 잔류 패턴을 이용하여 상기 제2 희생 금속패턴을 식각하여 상기 제3 잔류 패턴 아래에 형성된 상기 제2 희생 금속패턴에 언더 컷을 형성하는 단계;
    상기 언더 컷이 형성된 상기 기판 위에 상기 보호 절연층을 형성하는 단계; 및
    상기 언더 컷을 이용하여 상기 제1 게이트 패드전극을 노출하는 상기 제2 홀, 상기 데이터 라인의 단부를 노출하는 상기 제3 홀 및 상기 스토리지 전극을 노출하는 제4 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  16. 제15항에 있어서, 상기 화소 전극을 형성하는 단계는,
    상기 제4 홀을 통해 상기 스토리지 전극과 접촉되는 상기 화소 전극을 형성하는 것을 특징으로 하는 표시 기판의 제조 방법.
  17. 제10항에 있어서, 상기 반도체 패턴을 형성하는 단계는,
    상기 게이트 절연층 위에 반도체층 및 오믹 콘택층을 형성하는 단계;
    상기 오믹 콘택층 위에 제3 포토 패턴을 형성하는 단계;
    상기 제3 포토 패턴을 이용하여 상기 게이트 전극이 형성된 영역 위에 상기 반도체 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  18. 제17항에 있어서, 상기 데이터 금속패턴을 형성하는 단계는,
    상기 반도체 패턴이 형성된 상기 기판 위에 소스 금속층 및 제2 희생 금속층을 형성하는 단계;
    상기 소스 금속층 및 상기 제2 희생 금속층이 형성된 상기 기판 위에 제5 포토 패턴 및 상기 제5 포토 패턴 보다 두꺼운 제6 포토 패턴을 형성하는 단계; 및
    상기 제5 및 제6 포토 패턴들을 이용하여 상기 데이터 라인, 상기 소스 전극, 상기 드레인 전극, 상기 제1 게이트 패드전극 및 상기 드레인 전극과 연결되어 상기 스토리지 라인과 중첩되는 스토리지 전극을 포함하는 소스 금속패턴 및 상기 소스 금속패턴 위에 상기 제2 희생 금속패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  19. 제18항에 있어서, 상기 보호 절연층을 형성하는 단계는,
    상기 제5 및 제6 포토 패턴들을 일정 두께 제거하여 상기 데이터 라인, 상기 소스 전극 및 상기 드레인 전극 위의 상기 제2 희생 금속패턴을 노출하고 상기 데이터 라인의 단부, 상기 제1 게이트 패드전극 및 상기 스토리지 전극 위에 제3 잔류 패턴을 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극의 이격 영역에 노출된 상기 오믹 콘택층을 제거하는 단계;
    상기 제3 잔류 패턴을 이용하여 상기 제2 희생 금속패턴을 식각하여 상기 제3 잔류 패턴 아래에 형성된 상기 제2 희생 금속패턴에 언더 컷을 형성하는 단계;
    상기 언더 컷이 형성된 상기 기판 위에 상기 보호 절연층을 형성하는 단계; 및
    상기 언더 컷을 이용하여 상기 제1 게이트 패드전극을 노출하는 상기 제2 홀, 상기 데이터 라인의 단부를 노출하는 상기 제3 홀 및 상기 스토리지 전극을 노출하는 제4 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  20. 제19항에 있어서, 상기 화소 전극을 형성하는 단계는,
    상기 제4 홀을 통해 상기 스토리지 전극과 접촉되는 상기 화소 전극을 형성하는 것을 특징으로 하는 표시 기판의 제조 방법.
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