KR102039102B1 - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

박막 트랜지스터 표시판을 제공한다. 본 발명의 일실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하고, 게이트선을 포함하는 게이트선, 상기 기판 위에 위치하고 산화물 반도체로 형성된 반도체층, 상기 기판 위에 위치하고, 상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되어 있는 소스 전극, 및 상기 소스 전극과 마주보는 드레인 전극을 포함하는 데이터 배선층 그리고 상기 데이터 배선층을 덮는 캐핑막을 포함하고, 상기 캐핑막의 단부는 상기 데이터 배선층의 단부 대비하여 내측으로 후퇴되어 있다.

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치나 유기 발광 표시 장치 등의 평판 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기광학(electro-optical) 활성층을 포함한다. 액정 표시 장치의 경우 전기 광학 활성층으로 액정층을 포함하고, 유기 발광 표시 장치의 경우 전기 광학 활성층으로 유기 발광층을 포함한다.
한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가 받고, 전기 광학 활성층은 이 전기 신호를 광학 신호를 변환함으로써 영상이 표시된다.
평판 표시 장치에서는 스위칭 소자로서 삼단자 소자인 박막 트랜지스터(thin film transistor, TFT)를 사용하며, 이 박막 트랜지스터를 제어하기 위한 주사 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 신호를 전달하는 데이터선(data line) 등의 신호선이 평판 표시 장치에 구비된다.
한편, 표시 장치의 면적이 커짐에 따라, 고속 구동을 실현하기 위해 산화물 반도체 기술이 연구되고 있고, 신호선의 저항을 감소시키기 방법이 연구되고 있다. 특히, 신호선의 저항을 감소시키기 위해 주배선층을 구리, 구리 합금, 몰리브덴 또는 몰리브덴 합금 등으로 형성할 수 있는데, 금속으로 형성된 주배선층과 공정 상 다른 막들과의 반응 등으로 인해 박막 트랜지스터 특성이 떨어지는 문제가 있다. 가령, 주배선층 형성 이후에 산화 규소를 포함하는 보호막을 형성할 때 주배선층 물질의 산화로 인해 전하 이동도가 떨어질 수 있다.
이를 보완하기 위해 주배선층과 보호막 사이에 금속 산화물을 포함하는 캐핑막을 형성할 수 있으나 주배선층과 캐핑막의 식각 속도 차이에 의해 식각 프로파일 제어가 어려워 후속 공정에서 제품 불량이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 주배선층과 캐핑막의 식각 프로파일을 제어하여 후속 공정 불량을 방지하는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는데 있다.
본 발명의 일실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하고, 게이트 전극을 포함하는 게이트선, 상기 기판 위에 위치하고 산화물 반도체로 형성된 반도체층, 상기 기판 위에 위치하고, 상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되어 있는 소스 전극, 및 상기 소스 전극과 마주보는 드레인 전극을 포함하는 데이터 배선층 그리고 상기 데이터 배선층을 덮는 캐핑막을 포함하고, 상기 캐핑막의 단부는 상기 데이터 배선층의 단부 대비하여 수평 방향의 내측으로 후퇴되어 있다.
상기 캐핑막의 단부와 상기 데이터 배선층의 단부는 계단 모양을 형성할 수 있다.
상기 캐핑막은 금속 산화물을 포함할 수 있다.
상기 캐핑막은 인듐, 갈륨, 아연, 및 주석 가운데 적어도 하나를 포함하는 금속 산화물을 포함할 수 있다.
상기 캐핑막은 인듐-아연 산화물을 포함할 수 있다.
상기 반도체층의 채널 부분은 함몰부를 포함할 수 있다.
상기 캐핑막, 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 절연막을 덮는 보호막을 더 포함할 수 있다.
상기 데이터 배선층 아래에 위치하는 배리어층을 더 포함하고, 상기배리어층은 금속 산화물을 포함할 수 있다.
본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선을 덮는 게이트 절연막을 형성하는 단계, 상기 기판 위에 반도체 물질층을 형성하는 단계, 상기 반도체 물질층 위에 데이터 배선 물질층을 형성하는 단계, 상기 데이터 배선 물질층 위에 캐핑 물질층을 형성하는 단계, 상기 캐핑 물질층 위에 제1 영역과 상기 제1 영역보다 두께가 두꺼운 제2 영역을 갖는 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 마스크로 하여 상기 캐핑 물질층, 상기 데이터 배선 물질층 및 상기 반도체 물질층을 식각하는 단계, 상기 제1 감광막 패턴을 에치백하여 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 마스크로 하여 상기 캐핑 물질층 및 상기 데이터 배선 물질층을 식각함으로써 캐핑막, 데이터 배선층을 형성하는 단계 , 상기 제2 감광막 패턴을 애싱하여 제3 감광막 패턴을 형성하는 단계 그리고 상기 제3 감광막 패턴을 마스크로 하여 상기 캐핑막을 식각하는 단계를 포함하고, 상기 제2 감광막 패턴을 마스크로 하여 상기 캐핑 물질층 및 상기 데이터 배선 물질층을 식각하는 단계에서 상기 캐핑막의 단부는 상기 데이터 배선층의 단부 대비하여 외측으로 돌출된 돌출부를 포함한다.
상기 제2 감광막 패턴을 애싱하여 상기 제3 감광막 패턴을 형성하는 단계에서 상기 캐핑막의 단부가 노출될 수 있다.
상기 제3 감광막 패턴을 마스크로 하여 상기 캐핑막을 식각하는 단계에서 상기 캐핑막의 돌출부가 제거될 수 있다.
상기 캐핑막의 돌출부가 제거된 이후에 상기 캐핑막의 단부는 상기 데이터 배선층의 단부 대비하여 수평 방향의 내측으로 후퇴될 수 있다.
상기 캐핑막의 단부는 건식 식각법으로 제거될 수 있다.
상기 건식 식각법은 아르곤(Ar)을 포함하는 가스를 사용할 수 있다.
상기 캐핑막은 금속 산화물로 형성할 수 있다.
상기 캐핑막은 상기 캐핑막은 인듐-아연 산화물을 포함할 수 있다.
상기 제3 감광막 패턴을 제거하는 단계 그리고 상기 캐핑막 및 상기 데이터 배선층 위에 보호막을 형성하는 단계를 더 포함할 수 있다.
상기 반도체 물질층과 상기 데이터 배선 물질층 사이에 배리어 물질층을 형성하는 단계를 더 포함하고, 상기 배리어 물질층은 금속 산화물을 포함할 수 있다.
상기 반도체 물질층을 식각하여 반도체층을 형성하고, 상기 제3 감광막 패턴을 마스크로 하여 상기 캐핑막을 식각하는 단계에서 상기 반도체층에 함몰부가 형성될 수 있다.
상기 반도체층의 함몰부는 채널 영역에 대응하는 부분에 형성될 수 있다.
이와 같이 본 발명의 한 실시예에 따르면, 금속 산화물을 포함하는 캐핑막을 사용할 때, 습식 식각 이후에 발행한 금속 산화물의 돌출부를 제거함으로써 후속 공정에서 제품 불량이 발생하는 것을 방지할 수 있다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판을 나타내는 평면도이다.
도 2는 도 1의 절단선 II-II를 따라 자른 단면도이다.
도 3 내지 도 11은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타내는 단면도들이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판을 나타내는 평면도이다. 도 2는 도 1의 절단선 II-II를 따라 자른 단면도이다.
도 1 및 도 2를 참조하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 게이트선(121)으로부터 돌출한 복수의 게이트 전극(124)을 포함한다.
게이트선(121) 및 게이트 전극(124)은 하부막(121p, 124p) 및 상부막(121r, 124r)으로 이루어진 이중막 구조를 가질 수 있다. 하부막(121p, 124p)은 티타늄, 탄탈늄, 몰리브덴 및 이들의 합금 중에서 하나로 형성할 수 있고, 상부막(121r, 124r)은 구리(Cu) 또는 구리 합금으로 형성할 수 있다. 본 실시예에서는 게이트선(121) 및 게이트 전극(124)이 이중막 구조를 갖는 것으로 설명하였으나 단일막 구조 또는 삼중막 이상의 구조로 형성하는 것도 가능하다.
게이트선(121) 및 게이트 전극(124) 위에 산화 규소 또는 질화 규소 따위의 절연 물질로 게이트 절연막(140)을 형성한다. 본 실시예에서 단일막 형태로 게이트 절연막(140)을 형성하는 것으로 설명하였으나, 질화 규소(SiNx) 또는 산질화 규소(SiON)로 이루어진 하부막과 산화 규소(SiO2)로 이루어진 상부막의 구조로 게이트 절연막(140)을 형성할 수 있다.
게이트 절연막(140) 위에는 산화물 반도체로 형성된 복수의 반도체층(151)이 형성되어 있다. 반도체층(151)은 주로 세로 방향으로 뻗으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection; 154)를 포함한다.
반도체층(151)은 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 및 하프늄(Hf) 중에서 적어도 하나를 포함한다. 특히, 본 실시예에서 반도체층(151)은 인듐-갈륨-아연 산화물일 수 있다. 본 실시예에서 반도체층(151)의 돌출부(154)에는 함몰부(DP)가 형성될 수 있다. 반도체층(151)의 함몰부(DP)는 수직 방향으로 형성될 수 있다.
반도체층(151) 위에 배리어층(167)이 위치한다. 배리어층(167)은 금속 산화물을 포함하고, 인듐-아연 산화물, 갈륨-아연 산화물 및 알루미늄-아연 산화물 등으로 형성할 수 있다. 배리어층(167)은 생략 가능하다.
배리어층(167) 위에 세로 방향으로 뻗은 데이터선(171), 데이터선(171)과 연결된 소스 전극(173) 및 소스 전극(173)과 마주보는 드레인 전극(175)이 위치한다.
데이터선(171), 소스 전극(173) 및 드레인 전극(175)을 포함하는 데이터 배선층은 알루미늄이나 알루미늄 합금 등 알루미늄 계열 금속, 은이나 은 합금 등 은 계열 금속, 구리나 구리망간과 같은 구리 합금 등 구리 계열 금속, 몰리브덴이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬, 탄탈륨 및 티타늄 따위로 만들어질 수 있다. 또는 소스 전극(173) 및 드레인 전극(175)을 포함하는 데이터 배선층은 ITO, IZO, AZO 등의 투명성 도전 물질로 만들어질 수도 있다. 데이터선(171), 소스 전극(173) 및 드레인 전극(175)은 두 개 이상의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다.
소스 전극(173)은 게이트 전극(124)과 중첩하고 대체적으로 U자 형상을 가지도록 형성할 수 있다. 드레인 전극(175)은 게이트 전극(124)을 중심으로 소스 전극(173)과 마주보며 소스 전극(173)의 U자 형상의 가운데에서 상부를 향하여 연장되는 모양으로 형성할 수 있다. 이러한 소스 전극(173) 및 드레인 전극(175)의 구조는 하나의 예시이며, 다양한 모양으로 변형 가능하다.
데이터선(171), 소스 전극(173) 및 드레인 전극(175) 위에 캐핑막(177)이 위치한다. 본 실시예에서 캐핑막(177)은 금속 산화물을 포함하고, 인듐-아연 산화물, 갈륨-아연 산화물 및 알루미늄-아연 산화물 등으로 형성할 수 있다. 캐핑막(177)은 구리 망간 물질 대비하여 금속 산화물로 형성되어 박막 트랜지스터 특성을 나타내는 전압-전류 그래프에서 문턱 전압 이후의 기울기(Threshold Slope; S.S)값이 감소한다. 따라서, 박막 트랜지스터의 특성이 개선될 수 있다.
본 실시예에서 캐핑막(177)의 단부는 데이터선(171), 소스 전극(173) 및 드레인 전극(175)을 포함하는 데이터 배선층의 단부 대비하여 수평 방향의 내측으로 후퇴되어 있는 오목부(RT)를 포함한다. 이와 관련하여 도 2를 참고하면 캐핑막(177)의 단부는 데이터선(171), 소스 전극(173), 드레인 전극(175)의 수평 방향으로의 가장자리 끝부분에서 후퇴되어 있다. 이러한 구조로 인해 캐핑막(177)의 단부와 데이터 배선층(171, 173, 175)의 단부는 계단 모양을 형성할 수 있다.
본 실시예와 달리 캐핑막(177)은 오목부(RT)를 형성하지 않고, 데이터 배선층(171, 173, 175)의 수평 가장자리 끝부분과 캐핑막(177)의 수평 가장자리 끝부분이 일치할 수 있다.
반도체층(151)의 돌출부(154)는 소스 전극(173)과 드레인 전극(175) 사이에 소스 전극(173) 및 드레인 전극(175)에 의해 가리지 않고 노출된 부분이 있다. 본 실시예에서 함몰부(DP)가 배리어층(167), 소스 전극(173) 및 드레인 전극(175)에 의해 가리지 않고 노출된 부분일 수 있다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체층(154)과 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널 영역은 소스 전극(173)과 드레인 전극(175) 사이에 형성된다. 본 실시예에서 채널 영역은 반도체층(154)의 함몰부(DP)에 대응할 수 있다.
게이트 절연막(140) 위에 캐핑막(177), 소스 전극(173), 드레인 전극(175) 및 반도체층(154)의 노출된 부분을 덮도록 보호막(180)이 위치한다. 보호막(180)은 질화 규소나 산화 규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다.
보호막(180)에는 드레인 전극(175)의 일단을 드러내는 복수의 접촉 구멍(185)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극 (191)이 형성되어 있다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적, 전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
화소 전극(191)은 ITO 또는 IZO 따위의 투명 도전체로 만들어질 수 있다.
이하에서는 도 3 내지 도 11을 참고하여, 도 1 및 도 2에서 설명한 박막 트랜지스터 표시판을 제조하는 방법에 관한 일실시예에 대하여 설명하기로 한다.
도 3 내지 도 11은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타내는 단면도들이다. 도 3 내지 도 11은 도 1의 절단선 II-II를 따라 자른 단면도를 공정 순서에 따라 나타낸 것이다.
도 3을 참고하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 게이트 전극(124)을 형성한다. 게이트 전극(124)은 하부막(124p) 및 상부막(124r)으로 이루어진 이중막 구조로 형성할 수 있고, 이와 달리 단일막 구조 또는 삼중막 이상의 구조로 형성할 수도 있다.
도 4를 참고하면, 게이트 전극(124)을 덮도록 기판(110) 위에 게이트 절연막(140)을 형성하고, 게이트 절연막(140) 위에 순차적으로 반도체 물질층(154p), 배리어 물질층(167p), 데이터 배선 물질층(170) 및 캐핑 물질층(177p)을 형성할 수 있다. 배리어 물질층(167p)을 형성하는 단계는 생략 가능하다.
캐핑 물질층(177p)은 금속 산화물을 포함하고, 인듐-아연 산화물, 갈륨-아연 산화물 및 알루미늄-아연 산화물 등으로 형성할 수 있다. 데이터 배선 물질층(170)은 알루미늄이나 알루미늄 합금 등 알루미늄 계열 금속, 은이나 은 합금 등 은 계열 금속, 구리나 구리망간과 같은 구리 합금 등 구리 계열 금속, 몰리브덴이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬, 탄탈륨 및 티타늄 따위로 만들어질 수 있다. 배리어 물질층(167p)은 금속 산화물을 포함하고, 인듐-아연 산화물, 갈륨-아연 산화물 및 알루미늄-아연 산화물 등으로 형성할 수 있다. 반도체 물질층(154p)은 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 및 하프늄(Hf) 중에서 적어도 하나를 포함하는 산화물 반도체로 형성할 수 있다.
이 후, 캐핑 물질층(177p) 위에 제1 감광막 패턴(50)을 형성한다. 제1 감광막 패턴(50)은 두꺼운 제1 영역(50a)과 상대적으로 얇은 제2 영역(50b)을 가진다. 제1 감광막 패턴(50)의 두께 차이는 마스크를 이용하여 조사하는 빛의 양을 조절하거나 리플로우 방법을 이용하여 형성할 수 있다. 빛을 양을 조절하는 경우에는 마스크에 슬릿 패턴 또는 격자 패턴이나 반투명층이 형성되어 있을 수 있다. 두께가 얇은 제2 영역(50b)은 박막 트랜지스터의 채널 영역이 형성될 위치에 대응한다.
도 5를 참고하면, 제1 감광막 패턴(50)을 마스크로 하여 캐핑 물질층(177p), 데이터 배선 물질층(170) 및 배리어 물질층(167p)을 함께 식각할 수 있는 식각액(etchant)를 사용하여 캐핑 물질층(177p), 데이터 배선 물질층(170) 및 배리어 물질층(167p)을 습식 식각한다.
도 5에서와 같이 캐핑 물질층(177p), 데이터 배선 물질층(170) 및 배리어 물질층(167p)을 식각하면, 제1 감광막 패턴(50)에 의해 덮인 캐핑 물질층(177p), 데이터 배선 물질층(170) 및 배리어 물질층(167p)의 측면도 식각액으로 인하여 식각되며 그 결과 도 5와 같이 제1 감광막 패턴(50)이 형성된 영역(A, B, C)의 안쪽에 캐핑 물질층(177p), 데이터 배선 물질층(170) 및 배리어 물질층(167p)의 경계선이 위치하게 된다.
도 6을 참고하면, 제1 감광막 패턴(50)을 에치백(etch back)하여 얇은 두께의 제2 부분(50b)를 제거한다. 이때, 제1 부분(50a)도 함께 식각되어 폭 및 높이가 줄어들어 도 6과 같이 제2 감광막 패턴(51)을 형성한다. 제2 감광막 패턴(51)은 도 5에서의 제1 감광막 패턴(50)이 형성되었던 영역(A, B, C)에 비하여 좁은 영역(A', B', C')에 형성되어 있다. 제2 감광막 패턴(51)은 캐핑 물질층(177p)의 상부면을 노출하고, 노출된 캐핑 물질층(177p)의 상부면은 이후 형성되는 반도체층의 채널 영역에 대응한다.
도 7을 참고하면, 제2 감광막 패턴(51)을 마스크로 하여 캐핑 물질층(177p), 데이터 배선 물질층(170)을 습식 식각하여 캐핑막(177)과 소스 전극(173) 및 드레인 전극(175)을 형성한다. 여기서, 캐핑 물질층(177p)의 식각 속도가 데이터 배선 물질층(170)의 식각 속도 대비하여 느리기 때문에 캐핑막(177)의 수평 가장자리 끝부분은 데이터선(171), 소스 전극(173), 드레인 전극(175) 각각의 수평 가장자리 끝부분에서 돌출된 돌출부(T)가 형성된다.
특히, 인듐-아연 산화물로 형성된 캐핑 물질층(177p)의 식각 속도가 다른 물질(예 : 갈륨-아연 산화물) 대비하여 느리기 때문에 캐핑막(177)의 돌출부(T)의 길이가 더 길어질 수 있다.
도 8을 참고하면, 제2 감광막 패턴(51)을 애싱하여 제3 감광막 패턴(52)을 형성한다. 제3 감광막 패턴(52)은 제2 감광막 패턴(51) 대비하여 폭 및 높이가 줄어들고, 캐핑막(177)의 돌출부(T)가 제3 감광막 패턴(52)에 의해 덮이지 않고 노출된다.
도 9를 참고하면, 제3 감광막 패턴(52)을 마스크로 하여 캐핑막(177)의 돌출부(T)를 식각한다. 캐핑막(177)의 돌출부(T)는 아르곤(Ar)을 포함하는 가스 등을 이용하여 건식 식각법으로 식각할 수 있다. 건식 식각법에 사용되는 아르곤(Ar) 가스에 불소(F)가 포함된 NF3, SF6, CF4 가스 등이 추가될 수 있다.
여기서, 공정 마진에 따라 캐핑막(177)의 돌출부(T)만 제거되거나, 데이터선(171), 소스 전극(173), 드레인 전극(175)을 포함하는 데이터 배선층(171, 173, 175)의 수평 가장자리 경계에서 내측으로 캐핑막(177)의 단부는 함몰될 수 있다. 또한, 노출된 반도체층(154)이 건식 식각에 영향을 받아 두께가 감소되어 수직 방향으로 함몰부(DP)를 형성할 수 있다.
본 실시예에 따르면 캐핑막(177)의 돌출부(T)가 제거되기 때문에, 캐핑막(177)의 단부가 돌출되어 이후 산화 규소 등으로 보호막을 형성하는 공정에서 스텝 커버리지가 나빠 보호막에 크랙이 잘 발생하는 문제 등을 방지할 수 있다.
도 10을 참고하면, 제3 감광막 패턴(52)을 제거하여 수평 방향으로 오목부(RT)가 형성된 캐핑막(177)을 드러낸다. 캐핑막(177)은 데이터 배선층(171, 173, 175)의 수평 가장자리 경계로부터 내측으로 함몰되어 있으나, 앞서 설명한 바와 같이 공정 마진에 따라 캐핑막(177)의 단부가 데이터 배선층(171, 173, 175)의 수평 가장자리 경계와 일치하도록 형성할 수도 있다.
도 11을 참고하면, 게이트 절연막(140) 위에 캐핑막(177), 소스 전극(173), 드레인 전극(175) 및 반도체층(154)의 노출된 부분을 덮도록 보호막(180)을 형성한다. 보호막(180)은 질화 규소나 산화 규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 형성할 수 있다. 보호막(180)에는 드레인 전극(175)의 일단을 드러내는 접촉 구멍(185)을 형성한다.
이 후, 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적, 전기적으로 연결되는 화소 전극(191)을 보호막(180) 위에 형성하여 도 2와 같은 박막 트랜지스터 표시판을 형성할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110 기판 154 반도체층
167 배리어층 173 소스 전극
175 드레인 전극 177 캐핑막
RT 오목부

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  9. 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,
    상기 게이트선을 덮는 게이트 절연막을 형성하는 단계,
    상기 기판 위에 반도체 물질층을 형성하는 단계,
    상기 반도체 물질층 위에 데이터 배선 물질층을 형성하는 단계,
    상기 데이터 배선 물질층 위에 캐핑 물질층을 형성하는 단계,
    상기 캐핑 물질층 위에 제1 영역과 상기 제1 영역보다 두께가 두꺼운 제2 영역을 갖는 제1 감광막 패턴을 형성하는 단계,
    상기 제1 감광막 패턴을 마스크로 하여 상기 캐핑 물질층, 상기 데이터 배선 물질층 및 상기 반도체 물질층을 식각하는 단계,
    상기 제1 감광막 패턴을 에치백하여 제2 감광막 패턴을 형성하는 단계,
    상기 제2 감광막 패턴을 마스크로 하여 상기 캐핑 물질층 및 상기 데이터 배선 물질층을 식각함으로써 캐핑막, 데이터 배선층을 형성하는 단계,
    상기 제2 감광막 패턴을 애싱하여 제3 감광막 패턴을 형성하는 단계 그리고
    상기 제3 감광막 패턴을 마스크로 하여 상기 캐핑막을 식각하는 단계를 포함하고,
    상기 제2 감광막 패턴을 마스크로 하여 상기 캐핑 물질층 및 상기 데이터 배선 물질층을 식각하는 단계에서 상기 캐핑막의 단부는 상기 데이터 배선층의 단부 대비하여 외측으로 돌출된 돌출부를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  10. 제9항에서,
    상기 제2 감광막 패턴을 애싱하여 상기 제3 감광막 패턴을 형성하는 단계에서 상기 캐핑막의 단부가 노출되는 박막 트랜지스터 표시판의 제조 방법.
  11. 제10항에서,
    상기 제3 감광막 패턴을 마스크로 하여 상기 캐핑막을 식각하는 단계에서 상기 캐핑막의 돌출부가 제거되는 박막 트랜지스터 표시판의 제조 방법.
  12. 제11항에서,
    상기 캐핑막의 돌출부가 제거된 이후에 상기 캐핑막의 단부는 상기 데이터 배선층의 단부 대비하여 수평 방향의 내측으로 후퇴되는 박막 트랜지스터 표시판의 제조 방법.
  13. 제12항에서,
    상기 캐핑막의 돌출부가 제거된 이후에, 상기 캐핑막의 단부는 건식 식각법으로 제거되는 박막 트랜지스터 표시판의 제조 방법.
  14. 제13항에서,
    상기 건식 식각법은 아르곤(Ar)을 포함하는 가스를 사용하는 박막 트랜지스터 표시판의 제조 방법.
  15. 제9항에서,
    상기 캐핑막은 금속 산화물로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  16. 제15항에서,
    상기 캐핑막은 인듐-아연 산화물을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  17. 제9항에서,
    상기 제3 감광막 패턴을 제거하는 단계 그리고
    상기 캐핑막 및 상기 데이터 배선층 위에 보호막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  18. 제9항에서,
    상기 반도체 물질층과 상기 데이터 배선 물질층 사이에 배리어 물질층을 형성하는 단계를 더 포함하고,
    상기 배리어 물질층은 금속 산화물을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  19. 제9항에서,
    상기 제1 감광막 패턴을 마스크로 하여 상기 반도체 물질층을 식각하는 단계에서 반도체층이 형성되고, 상기 제3 감광막 패턴을 마스크로 하여 상기 캐핑막을 식각하는 단계에서 상기 반도체층에 함몰부가 형성되는 박막 트랜지스터 표시판의 제조 방법.
  20. 제19항에서,
    상기 반도체층의 함몰부는 채널 영역에 대응하는 부분에 형성되는 박막 트랜지스터 표시판의 제조 방법.
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