KR20150111550A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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윤석근
이광열
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Abstract

박막 트랜지스터 표시판을 제공한다. 본 발명의 일실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하는 산화물 반도체층, 상기 산화물 반도체층 위에 위치하는 절연막 그리고 상기 절연막 위에 위치하는 화소 전극을 포함하고, 상기 산화물 반도체층은 제1 층 및 상기 제1 층 위에 위치하는 제2 층을 포함하고, 상기 제2 층은 실리콘을 포함하는 산화물 반도체층이며, 상기 제2 층은 상기 절연막과 접촉한다.

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display) 및 전기 영동 표시 장치(electrophoretic display), 플라즈마 표시 장치(plasma display) 등의 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기 광학(electro-optical) 활성층을 포함한다. 액정 표시 장치는 전기 광학 활성층으로 액정층을 포함하고, 유기 발광 표시 장치는 전기 광학 활성층으로 유기 발광층을 포함한다. 한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가 받고, 전기 광학 활성층은 이러한 전기 신호를 광학 신호로 변환함으로써 영상을 표시한다.
표시 장치에는 박막 트랜지스터가 형성되는 표시판이 포함될 수 있다. 이러한 박막 트랜지스터 표시판에는 여러 층의 전극, 반도체 등이 패터닝되며, 일반적으로 패터닝 공정에 마스크(mask)를 이용한다.
한편, 반도체는 박막 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체는 비정질 실리콘(amorphous silicon)이 많이 사용되고 있지만, 전하 이동도가 낮기 때문에, 고성능 박막 트랜지스터를 제조하는데 한계가 있다. 또한, 다결정 실리콘(polysilicon)을 사용하는 경우, 전하 이동도가 높아 고성능 박막 트랜지스터의 제조가 용이하지만, 원가가 비싸고 균일도가 낮아 대형의 박막 트랜지스터 표시판을 제조하는데 한계가 있다.
이에 따라, 비정질 실리콘보다 전자 이동도가 높고 전류의 ON/OFF 비율이 높으면서, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 박막 트랜지스터에 대한 연구가 진행되고 있다.
특히, 산화물 반도체를 박막 트랜지스터에 적용하기 위해서는 전하 이동도와 신뢰성을 높이는 것이 중요하다.
본 발명이 해결하고자 하는 과제는 신뢰성을 개선하고, 전하 이동도 감소를 방지하는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는데 있다.
본 발명의 일실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하는 산화물 반도체층, 상기 산화물 반도체층 위에 위치하는 절연막 그리고 상기 절연막 위에 위치하는 화소 전극을 포함하고, 상기 산화물 반도체층은 제1 층 및 상기 제1 층 위에 위치하는 제2 층을 포함하고, 상기 제2 층은 실리콘을 포함하는 산화물 반도체층이며, 상기 제2 층은 상기 절연막과 접촉한다.
상기 제2 층은 인듐, 갈륨, 아연 및 주석 중 적어도 하나를 포함하는 산화물 반도체에 실리콘이 혼합되어 있는 산화물 반도체층일 수 있다.
상기 제1 층은 인듐, 갈륨, 아연 및 주석 중 적어도 하나를 포함하는 산화물 반도체층일 수 있다.
상기 절연막은 실리콘 계열의 산화물 또는 질화물을 포함할 수 있다.
상기 제1 층은 인듐-갈륨-아연 산화물 반도체층이고, 상기 제2 층은 실리콘이 도핑된 인듐-갈륨-아연 산화물 반도체층일 수 있다.
상기 기판 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 게이트 전극 그리고 상기 산화물 반도체층의 상기 제2 층과 상기 절연막 사이에 위치하는 소스 전극 및 드레인 전극을 더 포함하고, 상기 소스 전극과 상기 드레인 전극은 서로 이격되어 위치하고, 상기 소스 전극과 상기 드레인 전극이 이격된 공간에서 상기 산화물 반도체층의 상기 제2 층과 상기 절연막이 접촉할 수 있다.
상기 기판 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 게이트 전극, 상기 제2층과 상기 절연막 사이에 위치하고, 서로 이격되어 있는 소스 전극 및 드레인 전극 그리고 상기 소스 전극 및 상기 드레인 전극을 덮고, 상기 소스 전극과 상기 드레인 전극이 이격된 공간에서 상기 절연막과 접촉하는 보호막을 더 포함할 수 있다.
상기 절연막 위에 위치하는 게이트 전극, 상기 게이트 전극 위에 위치하고, 접촉 구멍을 포함하는 층간 절연막 그리고 상기 층간 절연막 위에 위치하고, 상기 접촉 구멍을 통해 상기 산화물 반도체층과 연결되는 소스 전극 및 드레인 전극을 더 포함할 수 있다.
상기 제2층은 상기 제1층보다 두께가 얇을 수 있다.
본 발명의 일실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하는 산화물 반도체층, 상기 산화물 반도체층 위에 위치하는 절연막 그리고 상기 절연막 위에 위치하는 화소 전극을 포함하고, 상기 산화물 반도체층은 제1 층 및 상기 제1 층 위에 위치하는 제2 층을 포함하고, 상기 제1 층은 인듐, 갈륨, 아연 및 주석 중 적어도 하나를 포함하는 산화물 반도체층이고, 상기 제2 층은 갈륨보다 표준 전극 전위가 낮은 물질이 도핑되어 있는 산화물 반도체층이며, 상기 제2 층은 상기 절연막과 접촉한다.
상기 갈륨보다 표준 전극 전위가 낮은 물질은 실리콘일 수 있다.
본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 제1층 및 제2층을 포함하는 산화물 반도체층을 형성하는 단계, 상기 산화물 반도체층 위에 절연막을 형성하는 단계 그리고 상기 절연막 위에 화소 전극을 형성하는 단계를 포함하고, 상기 제2층은 상기 제1층 위에 형성하고, 상기 제2층은 갈륨보다 표준 전극 전위가 낮은 물질이 도핑되어 있는 산화물 반도체층으로 형성하고, 상기 제2층은 상기 절연막과 접촉하도록 형성한다.
상기 산화물 반도체층은 스퍼터링 방법으로 형성하고, 상기 제1층과 상기 제2층은 하나의 스퍼터링 타겟을 사용하여 형성할 수 있다.
상기 스퍼터링 타겟은 복수의 타겟 시트를 결합하여 형성할 수 있다.
상기 스퍼터링 타겟은 제1 타겟 영역 및 제2 타겟 영역을 포함하고, 상기 제1 타겟 영역은 상기 제1층을 형성하는 물질을 포함하고, 상기 제2 타겟 영역은 상기 제2층을 형성하는 물질을 포함하며, 상기 제2 타겟 영역은 상기 스퍼터링 타겟에서 가장 외측에 위치할 수 있다.
상기 산화물 반도체층을 형성하는 단계는 상기 기판이 상기 제1 타겟 영역과 상기 제2 타겟 영역을 순차적으로 이동하는 단계를 포함할 수 있다.
상기 제2 층은 인듐, 갈륨, 아연 및 주석 중 적어도 하나를 포함하는 산화물 반도체에 실리콘이 혼합되어 있는 산화물 반도체층일 수 있다.
상기 제1 층은 인듐, 갈륨, 아연 및 주석 중 적어도 하나를 포함하는 산화물 반도체층일 수 있다.
상기 갈륨보다 표준 전극 전위가 낮은 물질은 실리콘일 수 있다.
상기 절연막은 실리콘 계열의 산화물 또는 질화물을 포함할 수 있다.
본 발명의 일실시예에 따르면, 산화물 반도체와 갈륨 대비하여 표준 전극 전위가 낮은 물질이 도핑된 산화물 반도체를 포함하는 이층 구조의 산화물 반도체층을 형성할 수 있다. 따라서, 박막 트랜지스터 표시판의 신뢰성이 개선되면서 전하 이동도 감소를 방지할 수 있다.
또한, 이층 구조의 산화물 반도체를 하나의 스퍼터링 타겟으로 형성함으로써 공정 추가 및 설비 개조 없이 이층 구조의 산화물 반도체층을 형성할 수 있다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판을 나타내는 평면도이다.
도 2는 도 1의 절단선 II-II를 따라 자른 단면도이다.
도 3 및 도 4는 본 발명의 일실시예에 따른 박막 트랜지스터 표시판에서 박막 트랜지스터 부분을 나타내는 단면도이다.
도 5는 본 발명의 일실시예에 따른 박막 트랜지스터 표시판에서 박막 트랜지스터 부분을 나타내는 단면도이다.
도 6은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판에서 박막 트랜지스터 부분을 나타내는 단면도이다.
도 7은 본 발명의 일실시예에 따른 액정 표시 장치를 나타내는 단면도이다.
도 8은 비교예 및 본 발명의 일실시예에 따른 박막 트랜지스터의 특성을 나타내는 그래프이다.
도 9는 비교예 및 본 발명의 일실시예에 따른 박막 트랜지스터에서 경과 시간에 따른 문턱 전압 변화를 나타내는 그래프이다.
도 10a는 비교예에서 문턱 전압 변화량을 나타내는 그래프이고, 도 10b는 본 발명의 일실시예에에 따른 박막 트랜지스터에서 문턱 전압 변화량을 나타내는 그래프이다.
도 11은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서 스퍼터링 타겟을 나타내는 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "위"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판을 나타내는 평면도이다. 도 2는 도 1의 절단선 II-II를 따라 자른 단면도이다.
도 1 및 도 2를 참조하면, 투명한 유리 또는 플라스틱 따위로 만들어진 제1 기판(110) 위에 복수의 게이트선(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 게이트선(121)으로부터 돌출한 복수의 게이트 전극(124)을 포함한다. 게이트 전극(124)은 반드시 게이트선(121)으로부터 돌출한 모양을 갖는 것은 아니고, 후술하는 소스 전극(173) 및 드레인 전극(175) 사이에 위치하는 산화물 반도체층(154)과 중첩하는 게이트선(121)의 일부일 수도 있다.
게이트선(121) 및 게이트 전극(124)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중 선택된 하나로 이루어질 수 있다.
본 실시예에서 게이트선(121) 및 게이트 전극(124)이 단일막으로 형성되는 것으로 설명하였으나, 이에 한정되지 않고, 이중막 또는 삼중막 형태 등으로 형성될 수 있다.
이중막 구조를 갖는 경우, 게이트선(121) 및 게이트 전극(124)은 하부막 및 상부막으로 형성될 수 있고, 하부막은 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 크롬 합금, 티타늄(Ti), 티타늄 합금, 탄탈늄(Ta), 탄탈늄 합금, 망간(Mn), 망간 합금 중에서 선택된 하나로 이루어질 수 있다. 상부막은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중 선택된 하나로 이루어질 수 있다. 삼중막 구조의 경우, 서로 물리적 성질이 다른 막들이 조합되어 형성될 수 있다.
게이트선(121) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 제1 절연막(140a) 및 제2 절연막(140b)을 포함할 수 있다. 제1 절연막은 대략 4000 Å두께의 질화 규소(SiNx)로 형성될 수 있고, 제2 절연막은 대략 500 Å 두께의 산화 규소(SiO2)로 형성될 수 있다. 다른 실시예로 제1 절연막(140a)은 산질화 규소(SiON)이고, 제2 절연막(140b)은 산화 규소(SiO2)로 형성될 수 있다. 본 실시예에서는 게이트 절연막(140a, 140b)이 이중막 형태로 형성되는 것으로 설명하였으나, 단일막 형태 등으로 형성될 수도 있다.
게이트 절연막(140) 위에는 산화물 반도체층(151, 154)이 위치한다. 산화물 반도체층(151, 154)은 데이터선(171) 하단에서 세로 방향으로 뻗는 세로부(151), 세로부(151)로부터 게이트 전극(124)을 향하여 뻗어 나온 돌출부(projection; 154)를 포함한다.
본 실시예에 따른 산화물 반도체층(154)은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중 적어도 하나를 포함하는 제1층(154a)과 제1층(154a)을 구성하는 물질들에 제1물질이 도핑된 제2층(154b)을 포함한다. 제2층(154b)은 제1층(154a) 위에 위치한다. 상기 제1물질은 갈륨 대비하여 표준 전극 전위(Standard electrode potential; SEP)가 낮은 물질이고, 대표적으로 실리콘(Si)일 수 있다.
제2층(154b)을 구성하는 물질은 상기 제1물질을 제외하고 제1층(154a)을 구성하는 물질과 동일할 수 있으나, 반드시 동일하지 않고, 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중 적어도 하나의 물질과 상기 제1물질을 포함할 수 있다.
산화물 반도체층(151, 154) 위에는 복수의 소스 전극(173) 각각과 연결되어 있는 복수의 데이터선(171) 및 복수의 소스 전극(173)과 이격되어 위치하는 복수의 드레인 전극(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗어 U자 형상을 가지는 복수의 소스 전극(173)과 연결되어 있다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 소스 전극(173)의 U자 형상의 가운데에서 상부를 향하여 연장되어 있다. 이러한 소스 전극(173) 및 드레인 전극(175)의 형상은 하나의 예시이며 다양하게 변형될 수 있다.
데이터선(171), 소스 전극(173) 및 드레인 전극(175)을 포함하는 데이터 배선층(171, 173, 175)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중에서 선택된 하나로 이루어질 수 있다.
본 실시예에서 데이터선(171), 소스 전극(173) 및 드레인 전극(175)이 단일막으로 형성되는 것으로 설명하였으나, 이에 한정되지 않고, 이중막 또는 삼중막 형태 등으로 형성될 수 있다.
이중막 구조를 갖는 경우, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)은 하부막 및 상부막으로 형성될 수 있고, 하부막은 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 크롬 합금, 티타늄(Ti), 티타늄 합금, 탄탈늄(Ta), 탄탈늄 합금, 망간(Mn), 망간 합금 중에서 선택된 하나로 이루어질 수 있고, 상부막은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중에서 선택된 하나로 이루어질 수 있다. 삼중막 구조의 경우, 서로 물리적 성질이 다른 막들이 조합되어 형성될 수 있다.
산화물 반도체층(151, 154)의 돌출부(154)에는 소스 전극(173)과 드레인 전극(175) 사이에 소스 전극(173) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다. 산화물 반도체층(151, 154)의 돌출부(154)는 노출된 부분을 제외하고 데이터선(171), 소스 전극(173), 및 드레인 전극(175)과 실질적으로 동일한 평면 패턴을 가진다. 다시 말해, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 측벽들은 이들 아래에 위치하는 산화물 반도체층(151, 154)의 측벽들과 실질적으로 동일하게 정렬될 수 있다. 이러한 패턴을 형성하는 것은 데이터선(171), 소스 전극(173) 및 드레인 전극(175)을 포함하는 데이터 배선층(171, 173, 175)과 산화물 반도체층(151, 154)을 동일한 마스크를 사용하고, 동일한 식각액을 사용하여 형성하기 때문이다. 하지만, 이러한 구조적인 특징은 하나의 실시예에 불과하고 산화물 반도체층(151, 154)과 데이터 배선층(171, 173, 175)을 서로 다른 마스크로 형성하는 경우에는 산화물 반도체층(151, 154)과 데이터 배선층(171, 173, 175)의 측벽이 일치하지 않을 수 있다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 산화물 반도체층(154)과 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다. 이하에서 산화물 반도체층이라고 하면, 산화물 반도체층의 돌출부(154)를 가리키는 것으로 설명한다.
데이터선(171), 드레인 전극(175) 및 노출된 산화물 반도체층(154) 위에는 보호막(passivation layer)(180)이 형성되어 있다. 산화물 반도체층(154)의 상부면은 보호막(180)과 접촉할 수 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191)이 형성되어 있다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적ㅇ전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
이하에서는 본 발명의 실시예에 따른 박막 트랜지스터 표시판에서 산화물 반도체층을 포함하는 박막 트랜지스터에 대해 자세히 설명하기로 한다.
도 3 및 도 4는 본 발명의 일실시예에 따른 박막 트랜지스터 표시판에서 박막 트랜지스터 부분을 나타내는 단면도이다.
도 3을 참고하면, 산화물 반도체층(154)은 제1층(154a) 위에 제2층(154b)이 위치한다. 앞에서 설명한 바와 같이 본 발명의 일실시예에 따른 제1층(154a)은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중 적어도 하나를 포함하고, 제2층(154b)은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중 적어도 하나를 포함하는 물질군에 제1 물질이 도핑되어 있다. 본 발명의 일실시예에 따른 상기 제1 물질은 갈륨 대비하여 표준 전극 전위(Standard electrode potential; SEP)가 낮은 물질이고, 대표적으로 실리콘(Si)일 수 있다.
여기서, 상기 제1 물질이 도핑되어 있다는 것은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중 적어도 하나를 포함하는 산화물 반도체에 상기 제1 물질이 혼합되어 있는 형태일 수 있다. 하나의 예로, 실리콘-인듐-갈륨-아연 산화물 반도체를 포함하는 스퍼터링 타겟을 사용하여 제2층(154b)을 형성할 수 있다.
실리콘(Si)는 갈륨(Ga) 대비하여 높은 결합 강도(Bonding Strength)를 가지기 때문에 외부 스트레스에 의한 영향이 작다. 또한, 실리콘(Si)은 표준 전극 전위(Standard electrode potential; SEP)가 낮기 때문에 백 채널 계면에서 수분(H2O) 및 산소(O2)의 흡수/탈착이 감소한다. 따라서, 갈륨(GA) 대비하여 안정적인 실리콘(Si)을 채널층에 추가함으로써 신뢰성을 개선할 수 있다.
도 3 및 도 4를 참고하면, 제1층(154a)과 제2층(154b)의 두께가 서로 다르다. 도 3에 도시한 실시예에서는 제2층(154b)이 제1층(154a)보다 두껍고, 도 4에 도시한 실시예에서는 제1층(154a)이 제2층(154b)보다 얇다.
이하에서는 도 8을 참고하여, 제1층(154a)과 제2층(154b)의 두께 차이에 따른 박막 트랜지스터 특성 변화에 대해 살펴보기로 한다.
도 8은 비교예 및 본 발명의 일실시예에 따른 박막 트랜지스터의 특성을 나타내는 그래프이다.
도 8에서 비교예1은 인듐-갈륨-아연을 포함하는 비정질 산화물 반도체층의 단일층으로 박막 트랜지스터를 형성한 경우이고, 실시예는 도 4에 도시한 박막 트랜지스터와 같이 제1층(154a)을 40나노미터 두께로 형성하고, 제2층(154b)을 20나노미터 두께로 형성한 경우이다. 비교예 2는 도 3에 도시한 박막 트랜지스터와 같이 제1층(154a)을 20나노미터 두께로 형성하고, 제2층(154b)을 40나노미터 두께로 형성한 경우이며, 비교예 3은 실리콘-인듐-갈륨-아연을 포함하는 비정질 산화물 반도체층의 단일층으로 박막 트랜지스터를 형성한 경우이다.
도 8을 참고하면, 비교예1의 경우에는 전하 이동도(Mobility)가 높고 문턱 전압 이후의 기울기(Subthreshold Swing; S.S)값 및 문턱 전압(Vth)이 작고, 비교예 3의 경우에는 전하 이동도(Mobility)가 매우 낮고, 문턱 전압 이후의 기울기(Subthreshold Swing; S.S)값 및 문턱 전압(Vth)이 매우 커진다. 본 발명의 실시예에 따른 박막 트랜지스터의 경우에는 비교예 1과 유사한 수준의 특성을 나타내는 점에서 실제 박막 트랜지스터를 형성하는데 문제가 없다. 비교예 2의 경우에는 실시예 대비하여 전하 이동도(Mobility)가 떨어지고, 문턱 전압 이후의 기울기(Subthreshold Swing; S.S)값은 크게 변화가 없으나, 문턱 전압(Vth)이 높아진다. 도 3에서 실리콘을 포함하는 제2층(154b)이 두꺼워지면 높은 결합 강도(Bonding Strength)를 갖는 실리콘에 의해 전하 이동도(Mobility)가 떨어질 수 있다.
다시 도 4를 참고하면, 본 발명의 일실시예에 따른 박막 트랜지스터에서 산화물 반도체층(154)은 제2층(154b)이 제1층(154a)보다 얇게 형성하는 것이 바람직하다. 제2층(154b)은 그 위에 위치하는 보호막(180)과 접촉한다. 본 실시예에서 제2층(154b)은 산화물 반도체층(154)의 백 채널부에 위치한다.
도 5는 본 발명의 일실시예에 따른 박막 트랜지스터 표시판에서 박막 트랜지스터 부분을 나타내는 단면도이다.
도 5를 참고하면, 바텀 게이트 구조를 나타내는 도 4의 실시예와 달리 탑 게이트 구조를 나타낸다. 구체적으로, 기판(110) 위에 산화물 반도체층(154)이 위치한다. 산화물 반도체층(154)은 제1층(154a) 및 제1층(154a) 위에 위치하는 제2층(154b)을 포함한다. 제1층(154a)은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중 적어도 하나를 포함하고, 제2층(154b)은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중 적어도 하나를 포함하는 물질군에 제1 물질이 도핑되어 있다. 상기 제1 물질에 관한 설명은 도 3 및 도 4에서 설명한 내용을 적용할 수 있다.
산화물 반도체층(154)을 덮는 게이트 절연막(140)이 기판(110) 위에 위치한다. 게이트 절연막(140) 위에 게이트 전극(124)이 위치하고, 게이트 전극(124) 위에는 층간 절연막(180a)이 위치한다. 층간 절연막(180a) 위에는 소스 전극(173) 및 드레인 전극(175)이 위치하고, 소스 전극(173) 및 드레인 전극(175)은 게이트 절연막(140)과 층간 절연막(180a)에 형성된 접촉 구멍(185)을 통해 산화물 반도체층(154)의 제2층(154b)과 접촉한다.
소스 전극(173) 및 드레인 전극(175) 위에 보호막(180b)이 위치한다.
도 6은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판에서 박막 트랜지스터 부분을 나타내는 단면도이다.
도 6을 참고하면, 바텀 게이트 구조를 나타내는 도 4의 실시예 및 탑 게이트 구조를 나타내는 도 5의 실시예와 달리 에치 스톱퍼(Etch Stopper)구조를 나타낸다. 구체적으로, 기판(110) 위에 박막 트랜지스터에서 제어 전극에 해당하는 게이트 전극(124)이 위치하고, 게이트 전극(124)을 덮도록 기판(110) 위에 게이트 절연막(140)이 위치한다. 게이트 절연막(140)은 산화 실리콘, 질화 실리콘 또는 산질화 실리콘(SiON)으로 형성할 수 있고, 스퍼터링 방법 등으로 형성할 수 있다. 게이트 절연막(140)은 산화 실리콘과 질화 실리콘 또는 산화 실리콘과 산질화 실리콘의 이중막으로 형성될 수 있다. 이 때, 산화 실리콘으로 형성되는 막은 하기 설명할 산화물 반도체층(154)에 인접한 층이 된다.
게이트 절연막(140) 위에 산화물 반도체층(154)이 위치한다. 산화물 반도체층(154)은 제1층(154a) 및 제1층(154a) 위에 위치하는 제2층(154b)을 포함한다. 제1층(154a)은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중 적어도 하나를 포함하고, 제2층(154b)은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중 적어도 하나를 포함하는 물질군에 제1 물질이 도핑되어 있다. 상기 제1 물질에 관한 설명은 도 3 및 도 4에서 설명한 내용을 적용할 수 있다.
산화물 반도체층(154)의 제2층(154b) 위에 산화물 반도체층(154)의 채널 영역에 대응하는 위치에 식각 방지막(165)이 위치한다. 식각 방지막(165)의 가장자리와 중첩하도록 소스 전극(173) 및 드레인 전극(175)이 산화물 반도체층(154)의 제2층(154b) 위에 서로 이격되어 위치한다. 소스 전극(173) 및 드레인 전극(175)이 이격된 위치에서 식각 방지막(165)이 부분적으로 노출될 수 있다. 식각 방지막(165)은 실리콘 계열의 산화물 또는 질화물로 형성될 수 있다.
소스 전극(173) 및 드레인 전극(175) 위에 보호막(180)이 위치한다. 보호막(180)은 소스 전극(173)과 드레인 전극(175)이 서로 이격된 공간을 채우며 형성되고, 상기 이격된 공간에 의해 노출되어 있는 식각 방지막(165)을 덮도록 형성된다. 도시하지 않았으나, 보호막(180) 위에 유기막이 형성될 수 있다.
지금까지 제1층과 제2층의 이층 구조를 포함하는 산화물 반도체로 형성된 반도체층을 갖는 박막 트랜지스터 표시판에 대해 설명하였다. 이하에서는 도 7을 참고하여, 본 실시예에 따른 박막 트랜지스터 표시판(100)을 포함하는 일례로 액정 표시 장치에 대해 설명하기로 한다. 도 7은 본 발명의 일실시예에 따른 액정 표시 장치를 나타내는 단면도이다.
도 7을 참고하면, 제1 기판(110)과 마주하는 위치에 제2 기판(210)이 배치되어 있다. 제2 기판(210)은 투명한 유리 또는 플라스틱 등으로 만들어진 절연 기판일 수 있다. 제2 기판(210) 위에 차광 부재(light blocking member)(220)가 형성되어 있다. 차광 부재(220)는 블랙 매트릭스(black matrix)라고도 하며 빛샘을 막아준다.
제2 기판(210) 및 차광 부재(220) 위에는 또한 복수의 색필터(230)가 형성되어 있다. 색필터(230)는 차광 부재(220)로 둘러싸인 영역 내에 대부분 존재하며, 화소 전극(191) 열을 따라서 길게 뻗을 수 있다. 각 색필터(230)는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다. 하지만, 적색, 녹색, 및 청색의 삼원색에 제한되지 않고, 청록색(cyan), 자홍색(magenta), 옐로(yellow), 화이트 계열의 색 중 하나를 표시할 수도 있다.
차광 부재(220)와 색필터(230) 중 적어도 하나는 박막 트랜지스터 표시판(100) 위에 형성될 수도 있다.
색필터(230) 및 차광 부재(220) 위에는 덮개막(overcoat)(250)이 형성되어 있다. 덮개막(250)은 절연 물질로 만들어질 수 있으며, 색필터(230)가 노출되는 것을 방지하고 평탄면을 제공한다. 덮개막(250)은 생략할 수 있다.
덮개막(250) 위에는 공통 전극(270)이 형성되어 있다.
데이터 전압이 인가된 화소 전극(191)은 공통 전압을 인가 받는 공통 전극(270)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(3)의 액정 분자(31)의 방향을 결정한다. 화소 전극(191)과 공통 전극(270)은 축전기를 이루어 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.
화소 전극(191)은 유지 전극선(도시하지 않음)과 중첩하여 유지 축전기(storage capacitor)를 이룰 수 있고, 이를 통해 액정 축전기의 전압 유지 능력을 강화할 수 있다.
화소 전극(191)은 ITO 또는 IZO 따위의 투명 도전체로 만들어질 수 있다.
앞에서 액정 표시 장치에 본 실시예에 따른 박막 트랜지스터 표시판을 적용하는 경우에 대해 설명하였으나, 본 실시예는 유기 발광 표시 장치 및 기타 박막 트랜지스터를 사용하여 스위칭 동작을 하는 표시 장치에 광범위하게 적용될 수 있다.
도 9는 비교예 및 본 발명의 일실시예에 따른 박막 트랜지스터에서 경과 시간에 따른 문턱 전압 변화를 나타내는 그래프이다.
도 9에서 비교예는 도 8의 비교예 1과 동일하게 인듐-갈륨-아연을 포함하는 비정질 산화물 반도체층의 단일층으로 박막 트랜지스터를 형성한 경우이고, 실시예는 도 8에서 설명한 실시예와 마찬가지로 이층 구조로 산화물 반도체층을 형성한 경우이다.
도 9를 참고하면, 50%의 습도 및 섭씨 50도의 온도 조건에서 16일간 문턱 전압(Threshold voltage)의 변화를 확인한 결과를 나타낸다. 비교예의 경우에는 6V만큼 문턱 전압이 떨어지는 문제가 있으나, 실시예의 경우에는 2V 이내로 문턱 전압의 변화가 작다.
도 10a는 비교예에서 문턱 전압 변화량을 나타내는 그래프이고, 도 10b는 본 발명의 일실시예에에 따른 박막 트랜지스터에서 문턱 전압 변화량을 나타내는 그래프이다.
도 10a에서 비교예는 도 8의 비교예 1과 동일하게 인듐-갈륨-아연을 포함하는 비정질 산화물 반도체층의 단일층으로 박막 트랜지스터를 형성한 경우이고, 도 10b에서 실시예는 도 8에서 설명한 실시예와 마찬가지로 이층 구조로 산화물 반도체층을 형성한 경우이다. 도 9에서 실험한 것과 달리 신뢰성을 테스트하기 위해 NBIS(Negative bias illumination stress) 값을 측정한 결과를 나타낸다. 구체적으로 Negative bias는 Vgs가 -20V, Vds는 0V로 stress를 인가하고, Illumination은 6W, 365나노미터 파장의 UV 램프로 조사하였다.
도 10a 및 도 10b를 참고하면, 비교예의 경우에는 2.10V의 변화가 발생하였고, 실시예의 경우에는 1.06V의 변화가 발생하였다. 따라서, 인듐-갈륨-아연을 포함하는 비정질 산화물 반도체층의 단일층으로 박막 트랜지스터를 형성하는 경우 대비하여 실리콘이 도핑된 인듐-갈륨-아연을 포함하는 비정질 산화물 반도체층의 이중 구조로 박막 트랜지스터를 형성하는 경우에 신뢰성이 개선되는 것을 확인할 수 있다.
도 11은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서 스퍼터링 타겟을 나타내는 도면이다.
도 2 및 도 11을 참고하면, 도 본 발명의 일실시예에 따른 산화물 반도체층을 형성하기 위해 기판(110) 위에 스퍼터링 공정을 사용하여 제1층(154a)과 제2층(154b)을 형성할 수 있다. 먼저, 본 발명의 일실시예에서 스퍼터링 타겟(ST)은 복수의 타겟 시트를 결합하여 형성할 수 있다. 도 11에 도시한 것처럼, 4개의 제1 타겟 영역(A)을 포함하는 타겟 시트와 B로 표시되는 2개의 제2 타겟 영역(B)를 포함하는 타겟 시트를 결합하여 스퍼터링 타겟(ST)을 만들 수 있다. 대형화됨에 따라 스퍼터링 타겟(ST)을 하나의 타겟 시트로 형성하기 어렵기 때문이다.
제1 타겟 영역(A)을 포함하는 타겟 시트는 도 2에서 제1층(154a)을 형성하는 물질을 포함하고, 제2 타겟 영역(B)을 포함하는 타겟 시트는 도 2에서 제2층(154b)을 형성하는 물질을 포함할 수 있다.
본 실시예에서 스터터링 공정으로 산화물 반도체층을 형성하기 위해 기판(110)을 도 11의 화살표 방향을 따라 제1 타겟 영역(A)과 제2 타겟 영역(B)을 순차적으로 이동시킬 수 있다. 스퍼터링 타겟(ST)은 고정된 상태에서 기판(110)이 이동하면서 산화물 반도체층을 형성할 수 있다. 기판(110)이 제1 타겟 영역(A)을 먼저 통과하면서 인듐, 갈륨, 아연 및 주석 중 적어도 하나를 포함하는 산화물이 기판(110) 위에 막을 형성하여 제1층(154a)을 형성한다. 이후, 순차적으로 기판(110)이 제2 타겟 영역(B)을 통과하면서 제1층(154a) 위에 인듐, 갈륨, 아연 및 주석 중 적어도 하나를 포함하는 산화물에 실리콘 또는 산화 실리콘이 혼합되어 있는 물질이 기판(110) 위에 막을 형성하여 제2층(154b)을 형성한다.
이와 같이, 스터터링 타겟(ST)의 가장 외측에 실리콘이 혼합된 산화물 반도체의 타겟 영역을 형성함으로써 공정 추가 및 설비 개조 없이 이층 구조의 산화물 반도체층을 형성할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110 기판 121 게이트선
151, 154 산화물 반도체층
171 데이터선 173 소스 전극
175 드레인 전극 180 보호막

Claims (20)

  1. 기판,
    상기 기판 위에 위치하는 산화물 반도체층,
    상기 산화물 반도체층 위에 위치하는 절연막 그리고
    상기 절연막 위에 위치하는 화소 전극을 포함하고,
    상기 산화물 반도체층은 제1 층 및 상기 제1 층 위에 위치하는 제2 층을 포함하고,
    상기 제2 층은 실리콘을 포함하는 산화물 반도체층이며, 상기 제2 층은 상기 절연막과 접촉하는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 제2 층은 인듐, 갈륨, 아연 및 주석 중 적어도 하나를 포함하는 산화물 반도체에 실리콘이 혼합되어 있는 산화물 반도체층인 박막 트랜지스터 표시판.
  3. 제2항에서,
    상기 제1 층은 인듐, 갈륨, 아연 및 주석 중 적어도 하나를 포함하는 산화물 반도체층인 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 절연막은 실리콘 계열의 산화물 또는 질화물을 포함하는 박막 트랜지스터 표시판.
  5. 제4항에서,
    상기 제1 층은 인듐-갈륨-아연 산화물 반도체층이고, 상기 제2 층은 실리콘이 도핑된 인듐-갈륨-아연 산화물 반도체층인 박막 트랜지스터 표시판.
  6. 제1항에서,
    상기 기판 위에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하는 게이트 전극 그리고
    상기 산화물 반도체층의 상기 제2 층과 상기 절연막 사이에 위치하는 소스 전극 및 드레인 전극을 더 포함하고,
    상기 소스 전극과 상기 드레인 전극은 서로 이격되어 위치하고, 상기 소스 전극과 상기 드레인 전극이 이격된 공간에서 상기 산화물 반도체층의 상기 제2 층과 상기 절연막이 접촉하는 박막 트랜지스터 표시판.
  7. 제1항에서,
    상기 기판 위에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하는 게이트 전극,
    상기 제2 층과 상기 절연막 사이에 위치하고, 서로 이격되어 있는 소스 전극 및 드레인 전극 그리고
    상기 소스 전극 및 상기 드레인 전극을 덮고, 상기 소스 전극과 상기 드레인 전극이 이격된 공간에서 상기 절연막과 접촉하는 보호막을 더 포함하는 박막 트랜지스터 표시판.
  8. 제1항에서,
    상기 절연막 위에 위치하는 게이트 전극,
    상기 게이트 전극 위에 위치하고, 접촉 구멍을 포함하는 층간 절연막 그리고
    상기 층간 절연막 위에 위치하고, 상기 접촉 구멍을 통해 상기 산화물 반도체층과 연결되는 소스 전극 및 드레인 전극을 더 포함하는 박막 트랜지스터 표시판.
  9. 제1항에서,
    상기 제2 층은 상기 제1 층보다 두께가 얇은 박막 트랜지스터 표시판.
  10. 기판,
    상기 기판 위에 위치하는 산화물 반도체층,
    상기 산화물 반도체층 위에 위치하는 절연막 그리고
    상기 절연막 위에 위치하는 화소 전극을 포함하고,
    상기 산화물 반도체층은 제1 층 및 상기 제1 층 위에 위치하는 제2 층을 포함하고,
    상기 제1 층은 인듐, 갈륨, 아연 및 주석 중 적어도 하나를 포함하는 산화물 반도체층이고, 상기 제2 층은 갈륨보다 표준 전극 전위가 낮은 물질이 도핑되어 있는 산화물 반도체층이며, 상기 제2 층은 상기 절연막과 접촉하는 박막 트랜지스터 표시판.
  11. 제10항에서,
    상기 갈륨보다 표준 전극 전위가 낮은 물질은 실리콘인 박막 트랜지스터 표시판.
  12. 기판 위에 제1층 및 제2층을 포함하는 산화물 반도체층을 형성하는 단계,
    상기 산화물 반도체층 위에 절연막을 형성하는 단계 그리고
    상기 절연막 위에 화소 전극을 형성하는 단계를 포함하고,
    상기 제2층은 상기 제1층 위에 형성하고,
    상기 제2층은 갈륨보다 표준 전극 전위가 낮은 물질이 도핑되어 있는 산화물 반도체층으로 형성하고, 상기 제2층은 상기 절연막과 접촉하도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
  13. 제12항에서,
    상기 산화물 반도체층은 스퍼터링 방법으로 형성하고, 상기 제1층과 상기 제2층은 하나의 스퍼터링 타겟을 사용하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
  14. 제13항에서,
    상기 스퍼터링 타겟은 복수의 타겟 시트를 결합하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
  15. 제14항에서,
    상기 스퍼터링 타겟은 제1 타겟 영역 및 제2 타겟 영역을 포함하고,
    상기 제1 타겟 영역은 상기 제1층을 형성하는 물질을 포함하고, 상기 제2 타겟 영역은 상기 제2층을 형성하는 물질을 포함하며,
    상기 제2 타겟 영역은 상기 스퍼터링 타겟에서 가장 외측에 위치하는 박막 트랜지스터 표시판의 제조 방법.
  16. 제15항에서,
    상기 산화물 반도체층을 형성하는 단계는 상기 기판이 상기 제1 타겟 영역과 상기 제2 타겟 영역을 순차적으로 이동하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  17. 제12항에서,
    상기 제2 층은 인듐, 갈륨, 아연 및 주석 중 적어도 하나를 포함하는 산화물 반도체에 실리콘이 혼합되어 있는 산화물 반도체층인 박막 트랜지스터 표시판의 제조 방법.
  18. 제17항에서,
    상기 제1 층은 인듐, 갈륨, 아연 및 주석 중 적어도 하나를 포함하는 산화물 반도체층인 박막 트랜지스터 표시판의 제조 방법.
  19. 제18항에서,
    상기 갈륨보다 표준 전극 전위가 낮은 물질은 실리콘인 박막 트랜지스터 표시판의 제조 방법.
  20. 제19항에서,
    상기 절연막은 실리콘 계열의 산화물 또는 질화물을 포함하는 박막 트랜지스터 표시판의 제조 방법.
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