KR101047761B1 - 반도체 발광소자 - Google Patents
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Abstract
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
실시 예에 따른 반도체 발광소자는 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 활성층; 상기 활성층 위에 제2도전형 반도체층; 상기 제2도전형 반도체층 위에 사파이어 재질의 러프니스를 포함한다.
반도체, 발광소자, 러프니스
Description
본 발명의 실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
반도체 발광소자는 자외선, 청색 및 녹색 영역을 포괄하는 발광 영역을 가진다. 특히, GaN계 질화물 반도체 발광소자는 그 응용 분야에 있어서 청색/녹색 LED의 광소자 및 MESFET(Metal Semiconductor Field Effect Transistor), HEMT (Hetero junction Field - Effect Transistors) 등의 고속 스위칭 소자, 고출력 소자에 응용되고 있다.
실시 예는 도전형 반도체층 위에 사파이어(Al2O3) 재질로 러프니스를 형성시켜 줄 수 있도록 한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 투명전극층 위에 사파이어(Al2O3) 재질로 러프니스를 형성시켜 줄 수 있도록 한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자는 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 활성층; 상기 활성층 위에 제2도전형 반도체층; 상기 제2도전형 반도체층 위에 사파이어 재질의 러프니스를 포함한다.
실시 예에 따른 반도체 발광소자 제조방법은 제1도전형 반도체층을 형성하는 단계; 상기 제1도전형 반도체층 위에 활성층을 형성하는 단계; 상기 활성층 위에 제2도전형 반도체층을 형성하는 단계; 상기 제2도전형 반도체층 위에 사파이어 파우더를 코팅하여 러프니스를 형성하는 단계를 포함한다.
실시 예는 광 추출 효과를 개선시켜 줄 수 있다.
이하, 첨부된 도면을 참조하여 실시 예를 설명하기로 한다. 이러한 실시 예를 설명함에 있어서, 각 층의 위 또는 아래에 대한 정의는 각 도면을 기준으로 설 명하기로 하며, 각 층의 두께는 일 예이며, 도면의 두께로 한정하지는 않는다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 1을 참조하면, 반도체 발광소자(100)는 기판(110), 버퍼층(120), 언도프드 반도체층(130), 제1도전형 반도체층(140), 활성층(150) 및 제 2도전성 반도체층(160), 투명전극층(170) 및 러프니스(180)를 포함한다.
상기 기판(110)은 사파이어(Al2O3),SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge 중 적어도 하나를 이용할 수 있으며, 도전 특성을 갖는 기판으로 이용할 수도 있다. 상기 기판(110)의 위 또는/및 아래에는 요철 패턴이 형성될 수 있으며, 상기 요철 패턴은 형상은 스트라이프 형태, 렌즈 형태, 기둥 형태, 뿔 형태 중 어느 하나를 포함할 수 있다.
상기 기판(110) 위에는 버퍼층(120)이 형성된다. 상기 버퍼층(120)은 GaN 재료와 기판 재료의 격자 부정합을 완화시켜 줄 수 있으며, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다.
상기 버퍼층(120) 위에는 언도프드 반도체층(130)이 형성된다. 상기 언도프드 반도체층(130)은 제1도전형 도펀트 또는 제2도전형 도펀트를 첨가하지 않는 undoped GaN계층으로 형성될 수 있다. 상기 버퍼층(120) 및/또는 언도프드 반도체층(130)은 형성하지 않거나, 최종 소자에 존재하지 않을 수도 있다.
상기 제1도전형 반도체층(140)은 상기 언도프드 반도체층(130) 위에 형성되며, 제1도전형 도펀트가 도핑된 적어도 한 층의 n형 반도체층으로 형성될 수 있으며, 또 제1전극 접촉층으로 기능할 수 있다. 상기 제1도전형 반도체층(140)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있으며, 상기 제1도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn , Se, Te를 포함한다.
상기 제1도전형 반도체층(140) 위에는 활성층(150)이 형성된다. 상기 활성층(150)은 단일 양자 우물 또는 다중 양자 우물(MQW) 구조로 형성되며, InGaN/GaN 또는 AlGaN/GaN로 형성될 수 있다. 상기 활성층(150)은 발광시키는 빛의 파장에 따른 밴드 캡 에너지를 갖는 재료로 선택되며, 예를 들면, 파장이 460~470nm의 청색 발광의 경우, InGaN 우물층/GaN 장벽층을 한 주기로 형성될 수 있는 데, 이러한 발광 파장에 따라 우물층/장벽층의 재료가 변경될 수 있다.
상기 제1도전형 반도체층(140)과 활성층(150) 사이에는 도전형 AlGaN층이 형성될 수 있다. 상기 도전형 AlGaN층은 n형 클래드층으로 기능할 수 있다.
상기 제2도전형 반도체층(160)은 제2도전형 도펀트가 도핑된 p형 반도체층으로 구현될 수 있다. 상기 p형 반도체층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등에서 적어도 하나를 첨가될 수 있다.
상기 제2도전형 반도체층(160) 위에는 투명전극층(170)이 형성될 수 있다. 상기 투명 전극층(170)은 ITO( indium tin oxide), IZO(indium zinc oxide), IZTO( indium zinc tin oxide), IAZO( indium aluminum zinc oxide), IGZO( indium gallium zinc oxide), IGTO( indium gallium tin oxide), AZO( aluminium zinc oxide), ATO( antimony tin oxide), ZnO, IrOx, RuOx, NiO, Ni/Au의 물질 중에서 선택되어 형성될 수 있다.
상기 제2도전형 반도체층(160) 위에는 제3도전형 반도체층으로서, n형 반도체층이 형성될 수 있으며, 이 경우 상기 투명전극층(170)은 상기 제2도전형 반도체층(160) 위에 형성되거나, 상기 제3도전형 반도체층 위에 형성될 수 있다.
상기 투명전극층(170) 위에는 러프니스(180)가 형성된다. 상기 러프니스(180)는 사파이어(Al2O3) 재질을 주 재료로 하여 형성되며, 상기 투명전극층(170)의 표면에 울퉁 불퉁한 패턴, 요철 패턴 등이 텍스쳐(texture) 형태로 증착되거나, 랜덤한 형태 또는 규칙적인 형태로 형성될 수 있다.
상기 제1도전형 반도체층(140) 위에 제1전극(191)이 형성되고, 상기 러프니스(180) 위에 상기 제2도전형 반도체층 또는/및 상기 투명전극층(170)과 접촉되는 제2전극(193)이 형성된다.
상기 GaN계 반도체층(예: 제2도전형 반도체층)의 굴절률은 2.4이다. 상기 투명전극층(170)의 굴절률 예컨대, ITO 물질인 경우 예컨대, 2.1~1.17 굴절률로서 400~800nm 파장대에서는 예컨대, 1.8~2.1의 굴절률을 갖게 된다. 상기 사파이어 재질의 러프니스(180)의 굴절률은 예컨대, 1.76을 갖게 된다. 상기의 굴절률은 일 예이며, 상기 굴절률 값으로 한정하는 것은 아니다.
광의 방출을 위해 제2도전형 반도체층(160), 상기 투명전극층(170) 및 상기 러프니스(180)의 순서로 굴절률이 낮아지도록 배치함으로써, 상기 활성층(150)에서 방출된 광은 상기 제2도전형 반도체층(160)을 통해 상기 투명전극층(170) 또는/및 상기 러프니스(180)을 통해 외부로 방출된다. 이때 상기 투명전극층(170)과 상기 러프니스(180) 사이의 계면에서는 광의 임계각이 변화되어, 광 추출 효율이 개선될 수 있다. 또한 상기 투명전극층(170)을 통해 광이 방출되거나, 상기 러프니스(180)을 통해 산란된 광이 방출될 수 있다.
도 2내지 도 5는 제1실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다.
도 2를 참조하면, 기판(110) 위에는 버퍼층(120), 언도프드 반도체층(130), 제1도전형 반도체층(140), 활성층(150) 및 제2도전형 반도체층(160)이 형성된다.
상기 기판(110)은 사파이어(Al2O3),SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge 중 적어도 하나를 이용할 수 있으며, 도전 특성을 갖는 기판으로 이용할 수도 있다.
상기 기판(110) 위에는 질화물 반도체가 성장되는 데, 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 기판(110) 위에는 버퍼층(120)이 형성된다. 상기 버퍼층(120)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있으며, 상기 버퍼층(120) 위에는 언도프드 반도체층(130)이 형성된다. 상기 언도프드 반도체층(130)은 undoped GaN계층으로 형성될 수 있다. 상기 버퍼층(120) 및/또는 언도프 드 반도체층(130)은 형성하지 않거나, 최종 소자에 존재하지 않을 수 있다.
상기 제1도전형 반도체층(140)은 상기 언도프드 반도체층(130) 위에 형성되며, 제1도전형 도펀트가 도핑된 적어도 한 층의 n형 반도체층으로 형성될 수 있으며, 또 제1전극 접촉층으로 기능할 수 있다. 상기 제1도전형 반도체층(140)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있으며, 상기 제1도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn , Se, Te를 포함한다.
상기 제1도전형 반도체층(140) 위에는 활성층(150)이 형성된다. 상기 활성층(150)은 단일 양자 우물 또는 다중 양자 우물(MQW) 구조로 형성되며, 예컨대, InGaN/GaN 또는 AlGaN/GaN로 형성될 수 있다.
상기 제1도전형 반도체층(140)과 활성층(150) 사이에는 도전형 AlGaN층이 형성될 수 있다. 상기 도전형 AlGaN층은 n형 클래드층으로 기능할 수 있으며, 상기 활성층(150) 위에는 p형 클래드층이 형성될 수 있다.
상기 제2도전형 반도체층(160)은 제2도전형 도펀트가 도핑된 p형 반도체층으로 구현될 수 있다. 상기 p형 반도체층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있으며, p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등에서 적어도 하나를 첨가될 수 있다.
상기 제2도전형 반도체층(160) 위에는 투명전극층(170)이 형성될 수 있다. 상기 투명 전극층(170)은 ITO( indium tin oxide), IZO(indium zinc oxide), IZTO( indium zinc tin oxide), IAZO( indium aluminum zinc oxide), IGZO( indium gallium zinc oxide), IGTO( indium gallium tin oxide), AZO( aluminium zinc oxide), ATO( antimony tin oxide), ZnO, IrOx, RuOx, NiO, Ni/Au의 물질 중에서 선택되어 형성될 수 있다.
상기 투명전극층(170) 위에는 러프니스(180)가 형성된다. 상기 러프니스(180)는 사파이어(Al2O3) 재질을 주 재료로 하여 형성되며, 상기 투명전극층(170)의 표면에 울퉁 불퉁한 패턴, 요철 패턴 등이 텍스쳐(texture) 형태로 증착된다. 또한 상기 러프니스(180)는 상기 투명전극층(170)의 표면에 랜덤한 형태 또는 규칙적인 형태로 형성될 수 있다.
상기 러프니스(180)의 형성 방법은 사파이어 파우더와 중성 물(DI Water)을 혼합한 용액을 스핀 코팅 방식으로 상기 투명전극층(170)의 표면에 증착하게 된다. 상기 투명 전극층(170) 위에 상기 러프니스(180)가 증착되면, 소정의 가열 온도(예: 500~600℃)로 베이킹 처리를 진행하게 된다.
상기 러프니스(180)는 상기 투명전극층(170)의 표면에 울퉁 불퉁한 패턴, 요철 패턴 등이 텍스쳐(texture) 형태로 증착되거나, 랜덤한 형태 또는 규칙적인 형태로 형성될 수 있다.
상기 러프니스(180)가 형성되면, 메사 에칭을 수행하여 제1도전형 반도체층(140)의 일부를 노출시키고, 상기 제1도전형 반도체층(140) 위에 제1전극(191)을 형성하고, 상기 투명전극층(170) 또는/및 상기 제2도전형 반도체층(160)의 위에 제2전극(193)을 형성하게 된다.
상기 투명전극층(170) 예컨대, ITO 물질의 굴절률은 2.1~1.17로서 400~800nm 파장대에서는 예컨대, 1.8~2.1의 굴절률을 갖게 된다. 상기 사파이어 재질의 러프 니스(180)의 굴절률은 예컨대, 1.76을 갖게 된다. 상기의 굴절률은 일 예이며, 상기 굴절률 값으로 한정하는 것은 아니다.
광의 방출을 위해 제2도전형 반도체층(160), 상기 투명전극층(170) 및 상기 러프니스(180)의 순서로 굴절률이 낮아지도록 배치하게 된다. 이에 따라 상기 활성층(150)에서 방출된 광은 상기 제2도전형 반도체층(160)을 통해 상기 투명전극층(170) 또는/및 상기 러프니스(180)을 통해 외부로 방출된다. 이때 상기 투명전극층(170)과 상기 러프니스(180) 사이의 계면에서는 광의 임계각이 변화되어, 광 추출 효율이 개선될 수 있다. 또한 상기 투명전극층(170)을 통해 광이 방출되거나, 상기 러프니스(180)에 의해 산란된 광이 방출될 수 있다.
도 6은 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다. 상기 제2실시 예를 설명함에 있어서, 상기 제1실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략하기로 한다.
도 6을 참조하면, 반도체 발광소자(101)는 기판(110), 버퍼층(120), 언도프드 반도체층(130), 제1도전형 반도체층(140), 활성층(150) 및 제 2도전성 반도체층(160),러프니스(180A)를 포함한다.
상기 러프니스(180A)는 상기 제2도전형 반도체층(160) 위에 형성되며, 그 형성 방법은 사파이어 파우더와 중성 물(DI Wafer)를 소정 비율로 혼합한 혼합 액을 스핀 코팅 방식으로 상기 제2도전형 반도체층(160) 표면에 증착하게 된다. 이후, 상기 러프니스(180A)는 소정의 가열 온도(예: 500~600℃)에서 베이킹 공정으로 처리된다.
상기 러프니스(180A)는 상기 제2도전형 반도체층(160)의 표면에 울퉁 불퉁한 패턴, 요철 패턴 등이 텍스쳐(texture) 형태로 증착되거나, 랜덤함 형태 또는 규칙적인 형태로 형성될 수 있다.
여기서, 상기 제2도전형 반도체층(160) 위에 제3도전형 반도체층으로서, n형 반도체층이 형성될 수 있으며, 이 경우 상기 러프니스(180A)는 상기 제3도전형 반도체층 위에 형성될 수 있다.
상기 GaN계 반도체층(예: 제2도전형 반도체층)의 굴절률은 2.4이며, 상기 사파이어 재질의 러프니스(180A)의 굴절률은 1.76이므로, 광의 방출을 위해 제2도전형 반도체층(160), 상기 러프니스(180A)의 순서로 굴절률이 낮아지도록 배치함으로써, 상기 활성층(150)에서 방출된 광은 상기 제2도전형 반도체층(160) 또는/및 상기 러프니스(180A)을 통해 외부로 방출된다. 이때 상기 제2도전형 반도체층(670)과 상기 러프니스(180) 사이의 계면에서는 광의 임계각이 변화되어, 광 추출 효율이 개선될 수 있다.
이와 같이 반도체 발광소자는 발광 구조물 위에 사파이어 재질을 이용한 러니프스를 형성시켜 줌으로써, 내부에서 발광된 광의 내부 전반사 비율을 감소시키고 발광 소자의 적출효율을 향상시켜 줄 수 있다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이상에서 본 발명에 대하여 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다.
예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 제1실시 예에 따른 반도체 발광소자의 측 단면도이다.
도 2 내지 도 5는 제1실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다.
도 6은 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
Claims (8)
- 제1도전형 반도체층;상기 제1도전형 반도체층 위에 활성층;상기 활성층 위에 제2도전형 반도체층;상기 제2도전형 반도체층 위에 투명 전극층;상기 투명 전극층 위에 전극; 및상기 투명 전극층 위에 사파이어 재질의 러프니스를 포함하며,상기 사파이어 재질의 러프니스는 상기 투명 전극층의 굴절률보다 낮은 굴절률을 갖는 반도체 발광소자.
- 제 1항에 있어서,상기 사파이어 재질의 러프니스는 Al203 재질을 포함하는 반도체 발광소자.
- 제 1항에 있어서,상기 제2도전형 반도체층은 n형 반도체층 또는 p형 반도체층인 반도체 발광소자.
- 제 1항에 있어서,상기 제2도전형 반도체층과 투명 전극층 사이에 제3도전형 반도체층을 포함하며,상기 제1도전형 반도체층과 상기 제3도전형 반도체층은 n형 반도체층을 포함하는 반도체 발광소자.
- 제1항에 있어서, 상기 사파이어 재질의 러프니스는 1.76의 굴절률을 갖고,상기 투명 전극층은 1.8~2.1의 굴절률을 갖는 반도체 발광소자.
- 제1항에 있어서, 상기 사파이어 재질의 러프니스는 울퉁 불퉁한 패턴 또는 요철 패턴을 포함하는 반도체 발광소자.
- 제1항에 있어서, 상기 제1도전형 반도체층 아래에 기판을 포함하며,상기 기판의 위 및 아래 중 적어도 하나에는 요철 패턴을 포함하는 반도체 발광소자.
- 제1항에 있어서, 상기 전극은 상기 투명 전극층 및 상기 제2도전형 반도체층에 접촉되는 반도체 발광소자.
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