KR20160103686A - 발광 소자 및 이를 구비한 발광 소자 패키지 - Google Patents
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Abstract
실시예는 발광소자에 관한 것이다.
실시 예에 따른 발광 소자는, 제1도전형의 도펀트를 갖는 제1도전성 반도체층; 상기 제1도전성 반도체층 상에 배치되며 복수의 장벽층 및 복수의 우물층을 갖는 활성층; 상기 활성층 상에 배치된 전자 차단 구조층; 및 상기 전자 차단 구조층 상에 배치된 제2도전성 반도체층을 포함하며, 상기 활성층은 상기 전자 차단 구조층에 인접한 제1장벽층 및 상기 제1장벽층에 인접한 제1우물층을 포함하며, 상기 전자 차단 구조층은, 상기 활성층에 인접하며 제1농도의 제2도전형의 도펀트 및 제1조성의 알루미늄을 갖는 제1반도체층, 상기 제1반도체층 위에 제2농도의 제2도전형의 도펀트 및 제2조성의 알루미늄을 갖는 제2반도체층, 및 상기 제2반도체층 위에 제3농도의 제2도전형의 도펀트 및 제3조성의 알루미늄을 갖는 제3반도체층을 포함하며, 상기 제1 내지 제3반도체층의 제2도전형의 도펀트는 제2농도 > 제1농도 > 제3농도의 조건을 만족하며, 상기 제1 내지 제3반도체층의 알루미늄은 제1조성 > 제2조성 > 제3조성의 조건을 갖는다.
실시 예에 따른 발광 소자는, 제1도전형의 도펀트를 갖는 제1도전성 반도체층; 상기 제1도전성 반도체층 상에 배치되며 복수의 장벽층 및 복수의 우물층을 갖는 활성층; 상기 활성층 상에 배치된 전자 차단 구조층; 및 상기 전자 차단 구조층 상에 배치된 제2도전성 반도체층을 포함하며, 상기 활성층은 상기 전자 차단 구조층에 인접한 제1장벽층 및 상기 제1장벽층에 인접한 제1우물층을 포함하며, 상기 전자 차단 구조층은, 상기 활성층에 인접하며 제1농도의 제2도전형의 도펀트 및 제1조성의 알루미늄을 갖는 제1반도체층, 상기 제1반도체층 위에 제2농도의 제2도전형의 도펀트 및 제2조성의 알루미늄을 갖는 제2반도체층, 및 상기 제2반도체층 위에 제3농도의 제2도전형의 도펀트 및 제3조성의 알루미늄을 갖는 제3반도체층을 포함하며, 상기 제1 내지 제3반도체층의 제2도전형의 도펀트는 제2농도 > 제1농도 > 제3농도의 조건을 만족하며, 상기 제1 내지 제3반도체층의 알루미늄은 제1조성 > 제2조성 > 제3조성의 조건을 갖는다.
Description
실시 예는 발광소자에 관한 것이다.
일반적으로 질소(N)와 같은 Ⅴ족 소스와, 갈륨(Ga), 알루미늄(Al), 또는 인듐(In)과 같은 Ⅲ족 소스를 포함하는 질화물 반도체 소재는 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 갖고 있어, 질화물계 반도체 소자 예컨대, 자외선 영역의 질화물계 반도체 발광소자 및 태양전지용 물질로 많이 사용되고 있다.
질화물계 물질은 0.7eV에서 6.2eV의 폭넓은 에너지 밴드갭을 가지고 있어 태양광스펙트럼 영역과 일치하는 특성으로 인하여 태양전지소자용 물질로 많이 사용되고 있다.
실시 예는 활성층의 장벽층과 제2도전성 반도체층 사이에 복수의 반도체층을 갖는 전자 차단 구조층을 제공한 발광 소자를 제공한다.
실시 예는 전자 차단 구조층 내의 응력을 개선한 발광 소자를 제공한다.
실시 예는 전자 차단 구조층 내의 제2도전형의 도펀트의 농도를 개선한 발광 소자를 제공한다.
실시 예에 따른 발광 소자는, 제1도전형의 도펀트를 갖는 제1도전성 반도체층; 상기 제1도전성 반도체층 상에 배치되며 복수의 장벽층 및 복수의 우물층을 갖는 활성층; 상기 활성층 상에 배치된 전자 차단 구조층; 및 상기 전자 차단 구조층 상에 배치된 제2도전성 반도체층을 포함하며, 상기 활성층은 상기 전자 차단 구조층에 인접한 제1장벽층 및 상기 제1장벽층에 인접한 제1우물층을 포함하며, 상기 전자 차단 구조층은, 상기 활성층에 인접하며 제1농도의 제2도전형의 도펀트 및 제1조성의 알루미늄을 갖는 제1반도체층, 상기 제1반도체층 위에 제2농도의 제2도전형의 도펀트 및 제2조성의 알루미늄을 갖는 제2반도체층, 및 상기 제2반도체층 위에 제3농도의 제2도전형의 도펀트 및 제3조성의 알루미늄을 갖는 제3반도체층을 포함하며, 상기 제1 내지 제3반도체층의 제2도전형의 도펀트는 제2농도 > 제1농도 > 제3농도의 조건을 만족하며, 상기 제1 내지 제3반도체층의 알루미늄은 제1조성 > 제2조성 > 제3조성의 조건을 만족한다.
실시 예에 따른 발광 소자 패키지는, 캐비티를 갖는 몸체; 상기 몸체 상에 복수의 리드 전극; 및 상기 복수의 리드 전극 중 적어도 하나의 발광 소자를 포함하며, 상기 발광 소자는 청구항 제1항 내지 제5항 중 어느 하나의 발광 소자를 포함한다.
실시 예에 의하면, 전자 차단 구조층 내의 응력을 조절하여 제2도전형의 도펀트의 도핑 농도를 개선시켜 줄 수 있다.
실시 예에 의하면, 전자 차단 구조층의 전기적인 특성이 개선될 수 있다.
실시 예에 의하면, 전자 차단 구조층에 의한 제2도전성 반도체층의 결정질 저하를 방지할 수 있다.
실시 예에 의하면, 전자 차단 구조층에 첨가되는 제2도전형의 도펀트의 피크 위치가 제2도전성 반도체층과의 계면으로부터 전자 차단 구조층의 센터 영역에 인접하도록 함으로써, 전자 차단 구조층에 의한 정공 주입 효율을 개선할 수 있는 효과가 있다.
실시 예는 발광 소자 및 이를 구비한 발광 소자 패키지의 신뢰성을 개선시켜 줄 수 있다.
도 1은 실시 예에 따른 발광 소자를 나타낸 도면이다.
도 2는 도 1의 발광 소자에 있어, 제1실시 예에 따른 활성층 및 전자 차단 구조층의 에너지 밴드 다이어그램을 나타낸 도면이다.
도 3의 (A)은 도 2의 에너지 밴드 다이어 그램이며, (B)는 전자 차단 구조층에서 알루미늄의 조성 및 제2도전형의 도펀트의 농도를 SIMS(Secondary-ion mass spectroscopy)로 분석한 도면이다.
도 4는 도 3의 (B)의 전자 차단 구조층의 부분 확대도이다.
도 5의 (A)는 도 3의 전자 차단층의 에너지 밴드 다이오드 그램이며, (B)는 전자 차단층의 제2도전형의 도펀트의 도핑 프로파일을 나타낸 도면이다.
도 6은 실시 예에 따른 전자 차단 구조층에서의 응력을 나타낸 도면이다.
도 7은 실시 예에 다른 전자 차단 구조층의 제1반도체층의 인듐 조성에 따른 내부 양자 효율을 비교한 도면이다.
도 8은 실시 예에 따른 반도체의 격자 상수 및 밴드 갭을 비교한 도면이다.
도 9는 실시 예에 따른 전자 차단 구조층에서 알루미늄 조성에 따른 이완 비율을 비교한 그래프이다.
도 10은 도 1의 발광 소자에 전극이 배치된 일 예를 나타낸 도면이다.
도 11은 도 1의 발광 소자에 전극이 배치된 다른 예를 나타낸 도면이다.
도 12는 도 10의 발광 소자를 갖는 발광 소자 패키지의 측 단면도이다.
도 2는 도 1의 발광 소자에 있어, 제1실시 예에 따른 활성층 및 전자 차단 구조층의 에너지 밴드 다이어그램을 나타낸 도면이다.
도 3의 (A)은 도 2의 에너지 밴드 다이어 그램이며, (B)는 전자 차단 구조층에서 알루미늄의 조성 및 제2도전형의 도펀트의 농도를 SIMS(Secondary-ion mass spectroscopy)로 분석한 도면이다.
도 4는 도 3의 (B)의 전자 차단 구조층의 부분 확대도이다.
도 5의 (A)는 도 3의 전자 차단층의 에너지 밴드 다이오드 그램이며, (B)는 전자 차단층의 제2도전형의 도펀트의 도핑 프로파일을 나타낸 도면이다.
도 6은 실시 예에 따른 전자 차단 구조층에서의 응력을 나타낸 도면이다.
도 7은 실시 예에 다른 전자 차단 구조층의 제1반도체층의 인듐 조성에 따른 내부 양자 효율을 비교한 도면이다.
도 8은 실시 예에 따른 반도체의 격자 상수 및 밴드 갭을 비교한 도면이다.
도 9는 실시 예에 따른 전자 차단 구조층에서 알루미늄 조성에 따른 이완 비율을 비교한 그래프이다.
도 10은 도 1의 발광 소자에 전극이 배치된 일 예를 나타낸 도면이다.
도 11은 도 1의 발광 소자에 전극이 배치된 다른 예를 나타낸 도면이다.
도 12는 도 10의 발광 소자를 갖는 발광 소자 패키지의 측 단면도이다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
<발광소자>
도 1는 실시예에 따른 발광소자의 단면도이다.
도 1을 참조하면, 실시예에 따른 발광소자는 제1도전성 반도체층(41)과, 상기 제1도전성 반도체층(41) 상에 배치된 활성층(51)과, 상기 활성층(51) 상에 배치된 전자 차단 구조층(60), 상기 전자 차단 구조층(60) 상에 배치된 제2 도전성 반도체층(71)을 포함할 수 있다.
상기 발광 소자는 제1도전성 반도체층(41) 아래에 반도체층(33), 버퍼층(31) 및 기판(21) 중 하나 이상 또는 모두를 포함할 수 있다.
상기 발광 소자는 상기 제1도전성 반도체층(41)과 활성층(51) 사이에 제1클래드층(43), 및 상기 제2도전성 반도체층(71) 상에 제3도전성 반도체층(73) 중 적어도 하나 또는 모두를 포함할 수 있다.
상기 발광 소자는 자외선 내지 가시광선 파장 범위 내에서 하나 또는 복수의 피크 파장을 발광할 수 있다. 상기 발광 소자는 자외선, 청색, 녹색, 적색, 또는 백색 중 적어도 하나를 발광할 수 있다.
상기 기판(21)은 예를 들어, 투광성, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 상기 기판(21)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, 및 Ga2O3 중 적어도 하나를 포함할 수 있다. 상기 기판(21)의 상면 및/또는 하면에는 복수의 돌출부(미도시)가 형성될 수 있으며, 상기 복수의 돌출부 각각은 측 단면이, 반구형 형상, 다각형 형상, 타원 형상 중 적어도 하나를 포함하며 스트라이프 형태 또는 매트릭스 형태로 배열될 수 있다. 상기 돌출부는 광 추출 효율을 개선시켜 줄 수 있다.
상기 기판(21) 위에는 복수의 화합물 반도체층이 성장될 수 있으며, 상기 복수의 화합물 반도체층의 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(21)과 상기 제1도전성 반도체층(41) 사이에는 버퍼층(31)이 형성될 수 있다. 상기 버퍼층(31)은 II족 내지 VI족 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 버퍼층(31)은 III족-V족 화합물 반도체를 이용한 반도체층을 포함하며, 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 버퍼층(31)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, 및 ZnO와 같은 재료 중 적어도 하나를 포함한다.
상기 버퍼층(31)은 서로 다른 반도체층을 교대로 배치하여 초 격자(super lattice) 구조로 형성될 수 있다. 상기 버퍼층(31)은 상기 기판(21)과 질화물 계열의 반도체층과의 격자상수의 차이를 완화시켜 주기 위해 배치될 수 있으며, 결함 제어층으로 정의될 수 있다. 상기 버퍼층(31)의 격자 상수는 상기 기판(21)과 질화물 계열의 반도체층 사이의 격자상수 사이의 값을 가질 수 있다. 상기 버퍼층(31)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
상기 반도체층(33)은 상기 버퍼층(31)과 상기 제1도전성 반도체층(41) 사이에 배치될 수 있다. 상기 반도체층(33)은 제1도전성 반도체층(41) 보다 낮은 전기 전도성을 가질 수 있다.
상기 반도체층(33)은 언도프드 반도체층일 수 있으며, 상기 언도프드 반도체층은 II족 내지 VI족 화합물 반도체 예컨대, III족-V족 화합물 반도체로 구현될 수 있다. 이러한 언도프드 반도체층은 의도적으로 도전형 도펀트를 도핑하지 않더라도 상기 제1도전성 반도체층(41)의 도핑 농도보다 낮은 도핑 농도를 구비할 수 있으며 제1도전형 특성을 가지게 된다. 상기 언도프드 반도체층은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다. 상기 반도체층(33)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 적어도 하나를 포함할 수 있다. 상기 반도체층(33)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전성 반도체층(41)은 상기 기판(21), 상기 버퍼층(31), 상기 반도체층(33) 중 적어도 하나와 상기 활성층(51) 사이에 배치될 수 있다. 상기 제1도전성 반도체층(41)은 제1도전형의 도펀트가 도핑된 III족-V족 및 II족-VI족의 화합물 반도체 중 적어도 하나로 구현될 수 있다.
상기 제1도전성 반도체층(41)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1도전성 반도체층(41)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제1도전성 반도체층(41)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다.
상기 제1도전성 반도체층(41)은 단층 또는 다층으로 배치될 수 있다. 상기 제1도전성 반도체층(41)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 상기 제1도전성 반도체층(41)은 전극이 접촉된 전극 접촉층이 될 수 있다.
상기 제1클래드층(43)은 III족-V족 또는 II족-VI족의 화합물 반도체로 배치될 수 있다. 상기 제1클래드층(43)은 제1도전형의 도펀트 예컨대, n형 도펀트를 갖는 n형 반도체층일 수 있다. 상기 제1클래드층(43)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다.
상기 활성층(51)은 단일 우물, 단일 양자우물, 다중 우물, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 하나로 형성될 수 있다.
상기 활성층(51)은 상기 제1도전성 반도체층(41)을 통해서 주입되는 전자(또는 정공)와 상기 제2도전성 반도체층(71)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(51)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(51)은 자외선, 청색, 녹색 및 적색 중 적어도 하나의 피크 파장을 발광할 수 있다.
상기 활성층(51)은 화합물 반도체로 구현될 수 있다. 상기 활성층(51)은 예로서 II족-VI족 및 III족-V족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다.
도 2와 같이, 상기 활성층(51)이 다중 우물 구조로 구현된 경우, 상기 활성층(51)은 복수의 우물층(53)과 복수의 장벽층(55)을 포함한다. 상기 활성층(51)은 우물층(53)과 장벽층(55)이 교대로 배치된다. 상기 우물층(53)과 상기 장벽층(55)의 페어는 2~30주기를 가질 수 있다.
상기 우물층(53)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있다. 상기 장벽층(55)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
상기 우물층(53)/장벽층(55)의 주기는 예를 들어, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs의 페어 중 적어도 하나를 포함한다.
실시 예에 따른 활성층(51)의 우물층(53)은 InGaN으로 구현될 수 있으며, 상기 장벽층(55)은 GaN계 반도체로 구현될 수 있다. 상기 우물층(53)의 인듐 조성은 상기 장벽층(55)의 인듐 조성보다 높은 조성을 갖는다. 상기 장벽층(55)은 인듐 조성이 없을 수 있으며, 이에 대해 한정하지는 않는다. 상기 우물층(53)은 제1밴드 갭(G1)을 가질 수 있다. 상기 장벽층(55)은 상기 우물층(53)의 제1밴드 갭(G1)보다 넓은 제2밴드 갭(G2)을 가질 수 있다.
상기 장벽층(55)은 상기 우물층(53)의 두께보다 두꺼운 두께를 가질 수 있다. 상기 우물층(53)의 두께는 2nm 내지 5nm 범위일 수 있으며, 예컨대 3nm 내지 4nm 또는 2nm 내지 4nm 범위일 수 있다. 상기 우물층(53)의 두께가 상기 범위보다 얇으면 캐리어의 구속 효율이 낮아지고, 상기 범위보다 두꺼우면 캐리어를 과도하게 구속하게 되는 문제가 있다.
상기 장벽층(55)의 두께는 4nm 내지 20nm 범위일 수 있으며, 예컨대 4nm 내지 10nm 범위일 수 있다. 상기 장벽층(55)의 두께가 상기 범위보다 얇은 경우 전자의 차단 효율이 낮아지고, 상기 범위보다 두꺼우면 전자를 과도하게 차단하게 되는 문제가 있다. 이러한 장벽층(55)의 두께, 광의 파장과 양자 우물 구조에 따라 각 캐리어를 우물층(53)에 효과적으로 구속시켜 줄 수 있다.
상기 복수의 장벽층(55) 중 적어도 하나는 도펀트를 포함할 수 있으며, 예컨대 n형 및 p형 도펀트 중 적어도 하나를 포함할 수 있다. 상기 장벽층(55)은 n형 도펀트가 첨가된 경우, n형의 반도체층이 될 수 있다. 상기 장벽층(55)이 n형 반도체층인 경우, 활성층(51)으로 주입되는 전자의 주입 효율이 증가될 수 있다.
상기 활성층(51)은 상기 전자 차단 구조층(60)에 인접한 제1장벽층(B1)을 포함하며, 상기 제1장벽층(B1)에 인접하며 상기 제1장벽층(B1)보다 제1도전성 반도체층(41)에 가까운 제1우물층(W1)을 포함한다. 상기 제1장벽층(B1)은 상기 제1우물층(W1)과 상기 전자 차단 구조층(60) 사이에 배치된다. 상기 제1우물층(W1)은 제1장벽층(B1)과 다른 장벽층(B2) 사이에 배치될 수 있다. 상기 제1장벽층(B1)은 다른 장벽층(B2)과 동일한 두께이거나 더 넓은 두께일 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(21)과 화합물 반도체층이 서로 다른 물질인 경우, 열 팽창 계수 및 격자 상수의 차이와 같은 원인으로 층들 사이의 계면에 스트레스가 발생될 수 있으며, 이로 인해 반도층 내에 결함이 발생되거나 에너지 밴드가 벤딩(bending)되거나 도핑 효율이 저하될 수 있다. 실시 예는 전자 차단 구조층(60) 내에서 스트레스 조절을 통해 제2도전형의 도펀트의 도핑 효율을 개선시켜 줄 수 있다.
상기 전자 차단 구조층(60)은 다층 구조를 포함한다. 상기 전자 차단 구조층(60)은 복수의 반도체층(61,63,65)을 포함하며, 상기 복수의 반도체층(61,63,65)은 AlN계 반도체를 포함할 수 있다.
상기 복수의 반도체층(61,63,65)은 서로 다른 알루미늄(Al)의 조성을 갖는 반도체를 포함할 수 있다. 상기 복수의 반도체층(61,63,65)은 1E19cm-3 이상의 제2도전형의 도펀트를 갖는 반도체 예컨대, p형 도펀트를 갖는 반도체를 포함할 수 있다.
상기 복수의 반도체층(61,63,65)은 상기 제1장벽층(B1)과 상기 제2도전성 반도체층(71) 사이에 배치된 제1반도체층(61), 상기 제1반도체층(61)과 제2도전성 반도체층(71) 사이에 배치된 제2반도체층(63), 및 상기 제2반도체층(63)과 상기 제2도전성 반도체층(71) 사이에 배치된 제3반도체층(65)을 포함한다.
상기 제1반도체층(61)은 상기 활성층(51)에 인접 예컨대, 상기 제1장벽층(B1) 상에 접촉되며, 상기 제2반도체층(63)은 상기 제1반도체층(61) 상에 접촉되며, 상기 제3반도체층(65)은 상기 제2반도체층(63)과 제2도전성 반도체층(71)에 접촉될 수 있다.
상기 제1반도체층(61)의 알루미늄(Al)은 제1조성을 갖고, 상기 제2반도체층(63)의 알루미늄은 제2조성을 갖고, 상기 제3반도체층(65)의 알루미늄은 제3조성을 가질 수 있다. 상기 제1 내지 제3반도체층(61,63,65)에서 알루미늄의 조성은 제1조성 > 제2조성 > 제3조성의 조건을 만족한다.
상기 제1조성은 알루미늄의 조성이 평균 40% 이상이며, 상기 제2조성은 알루미늄의 조성이 평균 15% 내지 25% 범위이며, 상기 제3조성은 알루미늄의 조성이 0%부터 제2조성 미만의 범위를 가질 수 있다. 상기 제3조성은 알루미늄의 조성이 단계적 또는 선형적으로 그레이딩하게 감소될 수 있다.
상기 제1반도체층(61)의 제2도전형의 도펀트는 제1농도를 가지며, 제2반도체층(63)의 제2도전형의 도펀트는 제2농도를 가지며, 제3반도체층(65)은 제2도전형 도펀트를 제3농도를 가질 수 있다. 상기 제1도전형 도펀트의 농도는 제2농도 > 제1농도 > 제3농도의 조건을 만족한다. 상기 제1농도는 제2도전형의 도펀트가 평균 1E20cm-3 미만이며, 상기 제2농도는 제2도전형의 도펀트가 평균 1E20cm-3 이상이며, 상기 제3농도는 제2도전형의 도펀트가 평균 1E20cm-3 미만 또는 언도프될 수 있다.
상기 제1반도체층(61)의 밴드 갭(G3)은 상기 제1도전성 반도체층(71)의 밴드 갭(G5) 및 제1장벽층(B1)의 밴드 갭(G2)보다 넓을 수 있다. 상기 제2반도체층(63)의 밴드 갭(G4)는 상기 제1반도체층(61)의 밴드 갭(G3)보다 좁을 수 있고, 상기 제1도전성 반도체층(71)의 밴드 갭(G5) 및 제1장벽층(B1)의 밴드 갭(G2)보다 넓을 수 있다.
상기 제1반도체층(61)은 상기 전자 차단 구조층(60)의 평균 알루미늄의 조성보다 높은 조성 예컨대, 알루미늄의 조성이 40% 이상인 반도체로 배치될 수 있다.
상기 제1반도체층(61)의 제1조성은 제2조성의 수치의 2배 이상일 수 있다. 상기 제1조성이 제2조성 및 제3조성보다 높게 배치되므로, 전자가 오버 플로우(overflow)되는 것을 방지할 수 있다. 이에 따라 제1반도체층(61)은 전자의 차단 효율을 증가시키고 정공의 주입 효율을 개선시켜 줄 수 있다.
상기 제1반도체층(61)은 AlGaN, AlInN, AlInGaN의 반도체 중 적어도 하나를 포함할 수 있다. 상기 제1반도체층(61)의 두께는 5nm 이하 예컨대, 0.5nm 내지 5nm 범위로 가질 수 있다. 상기 제1반도체층(61)의 두께는 상기 제3반도체층(65)의 두께와 다르거나 두껍게 배치될 수 있다. 상기 제1반도체층(61)의 두께는 전자 차단 구조층(60)의 두께의 10% 이하로 배치될 수 있다.
상기 제1반도체층(61)은 상기 알루미늄의 조성이 높기 때문에 제1장벽층(B1)의 반도체 예컨대, GaN과의 격자 부정합이 개선될 수 있다.
예를 들면, 도 8과 같이 상기 제1장벽층(61)이 GaN인 경우, 상기 제1반도체층(61)이 AlInN으로 성장하게 되면 격자 부정합이 줄어들게 된다. 여기서, 도 7을 참조하면, 제1반도체층(61)의 인듐(In) 조성이 17%인 경우 내부 양자 효율이 개선됨을 알 수 있다. 실시 예는 상기 제1반도체층(61)의 인듐(In) 조성이 15% 내지 35% 범위 예컨대, 16% 내지 22%인 경우 GaN에 격자 정합시켜 줄 수 있고, 내부 양자 효율을 개선시켜 줄 수 있다. 도 9와 같이, 상기 제1반도체층(61)의 알루미늄의 조성이 높을수록 예컨대, 40% 이상일수록 응력 이완(stress relaxation)의 비율(R)이 높게 나타남을 알 수 있다.
상기 제1반도체층(61)이 인듐 및 알루미늄을 포함함으로써, 상기 활성층(51)의 제1장벽층(B1)과의 격자 상수의 차이가 감소될 수 있다.
상기 제1반도체층(61)의 두께를 예컨대, 5nm 이하로 제공함으로써, 신장 응력으로 인한 손해를 최소화시켜 줄 수 있다. 예컨대, 제1반도체층(61)의 두께가 증가될수록 p형 도펀트의 도핑 효율이 개선되지 않게 되고 막질이 저하될 수 있다. 상기 제1반도체층(61)의 두께는 터널링(tunneling)이 가능한 두께로 제공될 수 있다. 이러한 제1반도체층(61)은 응력 완화층 또는 버퍼층으로 정의될 수 있다.
상기 제2반도체층(63)은 AlGaN, AlInN, AlInGaN의 반도체 중 적어도 하나를 포함할 수 있다. 상기 제2반도체층(63)은 제1반도체층(61)의 알루미늄의 조성보다 작은 알루미늄의 조성 예컨대, 평균 15% 내지 25% 범위를 가질 수 있다. 상기 제2반도체층(63)의 두께는 상기 제1반도체층(61)의 두께보다 두껍게 배치될 수 있다. 상기 제2반도체층(63)의 두께는 10nm 내지 50nm 범위를 가질 수 있다. 상기 제2반도체층(63)을 성장할 때, 알루미늄의 조성이 감소되므로 신장 응력이 이완될 수 있고, 이로 인해 p형 도펀트의 도핑 효율은 개선될 수 있다. 상기 제2반도체층(63)의 두께가 증가될수록 신장 응력의 이완이 점차 개선되어, 상기 제2반도체층(63)에 첨가된 p형 도펀트의 도핑 효율을 증가시켜 줄 수 있다. 이에 따라 제2반도체층(63)에 의한 정공 주입 효율이 개선될 수 있다.
상기 제3반도체층(65)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y<0.25, 0≤x+y≤1)의 조성식을 갖는 반도체로 형성될 수 있다. 상기 제3반도체층(65)의 두께는 5nm 내지 20nm 범위일 수 있다.
상기 제3반도체층(65)은 제2도전성 반도체층(71)의 성장 전에 격자 상수의 차이를 줄여주기 위해, InxAlyGa1-x-yN (0≤x≤1, 0≤y<0.25, 0≤x+y≤1)의 조성식을 갖는 반도체로 성장될 수 있다. 만약, 제3반도체층(65)에 제2반도체층(63)과 같은 알루미늄의 조성을 갖는 반도체로 계속 성장할 경우, 제2도전성 반도체층(71) 예컨대, GaN 반도체의 압축(compressive) 응력으로 인해 제2도전형의 도펀트의 도핑 농도가 급격하게 증가하게 된다. 이로 인해 제2도전성 반도체층(71)과 전자 차단 구조층(60) 사이의 계면의 결정 품질이 저하될 수 있다.
실시 예는 제3반도체층(65)의 성장 시 도 3의 (B)와 같이 알루미늄(P2 참조)의 조성을 단계적 또는 선형적으로 그레이딩(grading)하게 감소시켜 주어 제2도전성 반도체층(71)과의 격자 상수의 차이를 줄여줄 수 있다. 또한 제3반도체층(65)의 성장 시 제2도전형의 도펀트의 도핑 농도를 선형적 또는 단계적으로 그레이딩(grading)하게 감소시켜 주거나 언도핑할 수 있다. 이에 따라 제3반도체층(65)에 의해 압축 응력 및 제2도전형의 도펀트의 과 도핑을 방지하여, 상기 제2도전성 반도체층(71)과 전자 차단 구조층(60) 사이의 계면에서 막질 저하를 방지할 수 있다.
상기 제3반도체층(65)의 두께는 제2반도체층(63)과 제2도전성 반도체층(71) 사이의 물질 차이에 의한 압축 응력을 최소화 수 있는 두께일 수 있으며, 상기의 두께가 증가되더라도 압축 응력의 개선 효과는 없을 수 있다.
도 3의 (A)(B) 및 도 4와 같이, 제2도전형의 도펀트 예컨대, p형 도펀트의 도핑 프로파일(p1)을 보면, p형 도펀트의 도핑 농도(concentration)는 제1반도체층(61)부터 점차 증가하여 제2반도체층(63) 내에서 피크(Peak) 위치(P0)를 갖게 된다. 상기 피크 위치(P0)는 제3반도체층(65)과 제2도전성 반도체층(71)의 계면(T1)으로부터 소정 거리(D1) 예컨대, 최소 1nm 이상으로 이격될 수 있다. 상기 피크 위치(P0)가 제2반도체층(63)의 센터에 인접할수록 제2반도체층(63) 내의 p형 도펀트가 균일한 분포를 가질 수 있고, 내부 양자 효율 및 정격 전압 특성이 개선될 수 있다.
상기 피크 위치(P0)가 상기 계면(T1)에 존재할 경우, 막질 저하를 가져올 수 있고, 전자 차단 구조층(60)에 의한 정공 주입 효율이 저하될 수 있다. 만약, 전자 차단층이 AlGaN층인 경우, 상기 AlGaN층 내의 신장 응력을 완화시켜 주지 않으면, p형 도펀트를 일정하게 흘려주더라도, p형 도펀트의 도핑 프로파일이 제2도전성 반도체층(71)에 인접할수록 증가하게 되는 문제가 있다. 즉, 제2도전성 반도체층(71) 내에 p형 도펀트의 도핑 농도의 피크 위치가 존재하게 되는 문제가 있다. 또한 상기 AlGaN층의 알루미늄의 조성이 높을수록 이완 응력이 증가하게 되며, 이로 인해 p형 도펀트의 도핑 프로파일이 제2도전성 반도체층(71)에 인접할수록 증가하게 되는 문제가 있다. 이러한 AlGaN층의 도핑 프로파일이 제2도전성 반도체층(71)에 인접할수록 증가하게 됨으로써, AlGaN층의 p형 도펀트의 도핑 효율이 저하될 수 있고 정공 주입 효율도 저하될 수 있다.
또한 상기 제2반도체층(63)에서의 제2도전형의 도펀트 예컨대, p형 도펀트의 도핑 농도 중 평균 1E20cm-3 이상의 구간(D2)은 전자 차단 구조층(160)에서 1E19cm-3 이상의 구간을 1로 할 때 20% 이상으로 배치될 수 있다. 상기 제2반도체층(63)의 p형 도펀트의 농도 중 평균 1E20cm-3 이상의 구간(D2)은 전자 차단 구조층(160)의 두께를 1로 할 때 30% 이상의 범위로 배치될 수 있다.
도 3의 (B)에서 프로파일(P2)는 알루미늄 프로파일이며, 프로파일(P3)는 갈륨 프로파일이다. 상기 알루미늄 프로파일(P2)를 보면, 제3반도체층(63)에서 알루미늄의 조성이 그레이드하게 감소됨을 알 수 있다.
실시 예는 상기 제1반도체층(61)이 신장 응력을 최소 두께로 갖게 하고, 제2반도체층(63)이 알루미늄의 조성 감소로 신장 응력이 점차 이완됨으로써, 제2반도체층(63) 내의 p형 도펀트의 주입 효율은 제2반도체층(63)이 증가할수록 개선될 수 있다. 이에 따라 전자 차단 구조층(60) 내에서의 제2도전형의 도펀트의 피크 위치(P0)가 제2반도체층(63) 내에 배치될 수 있다. 또한 상기 제2반도체층(63) 내에서 제2도전형의 도펀트의 피크 위치(P0)가 제3반도체층(65)과의 계면(T1)보다 제1반도체층(61)에 가까운 방향으로 이동될 수 있다.
도 3 및 도 5와 같이, 전자 차단 구조층(60) 내에서 p형 도펀트의 분포를 제어(P1'에서 P1로 이동)하여, p형의 도펀트의 피크 위치(P0'에서 P0로 이동)가 활성층(51)에 인접하게 이동되도록 하고, 일정 레벨(PD) 이상 예컨대, 평균 1E20cm-3 이상의 레벨을 갖는 구간(D2)을 증가시켜 주어, 내부 양자 효율 및 정격 전압이 개선될 수 있다.
실시 예는 전자 차단 구조층(60)의 제1반도체층(61)에 신장 응력을 준 다음, 제2반도체층(63) 내에서 상기 신장 응력을 완화시켜 p형 도펀트의 주입 효율을 개선시켜 줄 수 있다. 또한 p형 도펀트의 도핑 프로파일은 제2반도체층(63) 내에 분포되도록 함으로써, 정공 주입 효율을 개선시켜 줄 수 있다.
도 6의 (B)는 전자 차단 구조층의 밴드 갭(도 4의 (A))에 따른 응력을 나타낸 도면이다.
도 6의 (B)에서 제1반도체층(61)의 영역(A1)은 알루미늄의 조성에 의해 신장 응력이 발생되고 제2반도체층(63)의 영역(A2)으로 갈수록 알루미늄의 조성이 감소되어 신장 응력이 완화되고, 제3반도체층(65)의 영역(A3)에는 알루미늄의 조성이 점차 감소하게 된다. 또한 p형 도펀트의 프로 파일(P4)를 보면, 제1반도체층(61)의 영역(A1)을 형성한 다음 제2반도체층(63)의 영역(A2)을 성장할 때부터 증가하게 됨을 알 수 있다. 그리고 제3반도체층(65)의 영역(A3)을 성장하면서 점차 감소시켜 주거나 언도핑하게 된다.
상기 제2도전성 반도체층(71)은 상기 전자 차단 구조층(60) 위에 배치된다. 상기 제2도전성 반도체층(71)은 상기 전자 차단 구조층(60)과 상기 제3도전성 반도체층(73) 사이에 배치된다.
상기 제2도전성 반도체층(71)은 제3반도체층(65)과 접촉될 수 있으며, GaN계 반도체를 포함할 수 있다. 상기 제2도전성 반도체층(71)은 제3반도체층(65)와 동일한 반도체를 포함할 수 있다. 상기 제2도전성 반도체층(71)은 제2도전형의 도펀트 예컨대, p형 도펀트를 갖는 p형 반도체층일 수 있다. 상기 제2도전성 반도체층(71)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 포함할 수 있다.
상기 제3도전성 반도체층(73)은 제2도전성 반도체층(71) 위에 배치될 수 있다. 상기 제3도전성 반도체층(73)은 제2도전형의 도펀트 예컨대, p형 도펀트를 갖는 p형 반도체층일 수 있다. 상기 제3도전성 반도체층(73)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제3도전성 반도체층(73)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있다.
상기 제3도전성 반도체층(73)의 제2도전형의 도펀트의 도핑 농도는 상기 제2도전성 반도체층(71)의 제2도전형의 도펀트의 도핑 농도보다 높을 수 있다. 상기 제3도전성 반도체층(73)은 p형 도펀트의 도핑 농도가 1E20cm-3 이상일 수 있으며, 상기 제2도전성 반도체층(71)은 p형 도펀트의 도핑 농도가 1E20cm-3 미만일 수 있다. 상기 제2도전성 반도체층(71)은 전자 차단 구조층(60)의 제3반도체층(65)의 p형 도펀트의 도핑 농도 보다 높게 배치될 수 있다. 이에 따라 제2도전성 반도체층(71)과 제3반도체층(65) 사이의 계면에서의 막질 저하를 방지할 수 있다.
상기 제2도전성 반도체층(73)은 단층 또는 다층으로 배치될 수 있다. 상기 제2도전성 반도체층(73)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 상기 제2도전성 반도체층(73)은 전극 접촉층이 될 수 있다.
발광 구조물은 제1도전성 반도체층(41)부터 제2도전성 반도체층(73)까지를 포함할 수 있다. 이러한 발광 구조물은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
도 10은 도 1의 발광소자에 전극을 배치한 예를 나타낸다. 도 10을 설명함에 있어서, 상기에 개시된 구성과 동일한 부분은 상기에 개시된 실시 예의 설명을 참조하기로 한다.
도 10을 참조하면, 발광소자(101)는 제1전극(91) 및 제2전극(95)을 포함한다. 상기 제1도전성 반도체층(41)에 제1전극(91)이 전기적으로 연결되며, 상기 제2도전성 반도체층(73)에 제2전극(95)이 전기적으로 연결될 수 있다. 상기 제1전극(91)은 상기 제1도전성 반도체층(41) 위에 배치될 수 있으며, 상기 제2전극(95)은 제2도전성 반도체층(73) 위에 배치될 수 있다.
상기 제1전극(91) 및 상기 제2전극(95)은 암(arm) 구조 또는 핑거(finger) 구조의 전류 확산 패턴이 더 형성될 수 있다. 상기 제1전극(91) 및 제2전극(95)은 오믹 접촉, 접착층, 본딩층의 특성을 갖는 금속으로 비 투광성으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극(93) 및 제2전극(95)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
상기 제2전극(95)과 상기 제2도전성 반도체층(73) 사이에는 전극층(93)이 배치될 수 있으며, 상기 전극층(93)은 70% 이상의 광을 투과하는 투광성 물질이거나 70% 이상의 광을 반사하는 반사성 특성을 갖는 물질로 형성될 수 있으며, 예컨대 금속 또는 금속 산화물로 형성될 수 있다. 상기 전극층(93)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO, Al, Ag, Pd, Rh, Pt, Ir 중 선택적으로 형성될 수 있다.
상기 전극층(93) 상에 절연층(81)이 배치될 수 있다. 상기 절연층(81)은 상기 전극층(93)의 상면 및 반도체층의 측면에 배치될 수 있으며, 제1, 2전극(91,95)과 선택적으로 접촉될 수 있다. 상기 절연층(81)은 Al, Cr, Si, Ti, Zn, Zr 중 적어도 하나를 갖는 산화물, 질화물, 불화물, 및 황화물 중 적어도 하나로 형성된 절연물질 또는 절연성 수지를 포함한다. 상기 절연층(81)은 예컨대, SiO2, Si3N4, Al2O3, TiO2 중에서 선택적으로 형성될 수 있다. 상기 절연층(81)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 11은 도 1의 전자 차단 구조층을 갖는 발광소자를 이용한 수직형 발광소자의 예를 나타낸 도면이다. 도 11을 설명함에 있어서, 상기에 개시된 구성과 동일한 부분은 상기에 개시된 실시 예의 설명을 참조하기로 한다.
도 11을 참조하면, 발광소자(102)는 제1도전성 반도체층(41) 위에 제1전극(91) 및 제2도전성 반도체층(73) 아래에 복수의 전도층(96,97,98,99)을 갖는 제2전극을 포함한다.
상기 제2전극은 상기 제2도전성 반도체층(73) 아래에 배치되며, 접촉층(96), 반사층(97), 본딩층(98) 및 지지 부재(99)를 포함한다. 상기 접촉층(96)은 반도체층 예컨대, 제2도전성 반도체층(73)과 접촉된다. 상기 접촉층(96)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 저 전도성 물질이거나 Ni, Ag의 금속을 이용할 수 있다. 상기 접촉층(96) 아래에 반사층(97)이 배치되며, 상기 반사층(97)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다. 상기 반사층(97)은 상기 제2도전성 반도체층(73) 아래에 접촉될 수 있으며, 이에 대해 한정하지는 않는다.
상기 반사층(97) 아래에는 본딩층(98)이 배치되며, 상기 본딩층(98)은 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 그 물질은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함할 수 있다.
상기 제2도전성 반도체층(73)과 제2전극 사이에 채널층(83) 및 전류 블록킹층(85)이 배치된다.
상기 채널층(83)은 상기 제2도전성 반도체층(73)의 하면 에지를 따라 형성되며, 링 형상, 루프 형상 또는 프레임 형상으로 형성될 수 있다. 상기 채널층(83)은 투명한 전도성 물질 또는 절연성 물질을 포함하며, 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함할 수 있다. 상기 채널층(163)의 내측부는 상기 제2도전성 반도체층(73) 아래에 배치되고, 외측부는 상기 발광 구조물의 측면보다 더 외측에 배치된다.
상기 전류 블록킹층(85)은 제2도전성 반도체층(73)과 접촉층(96) 또는 반사층(97) 사이에 배치될 수 있다. 상기 전류 블록킹층(85)은 절연물질을 포함하며, 예컨대 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 적어도 하나를 포함할 수 있다. 다른 예로서, 상기 전류 블록킹층(85)은 쇼트키 접촉을 위한 금속으로도 형성될 수 있다.
상기 전류 블록킹층(161)은 상기 발광 구조물(150A) 위에 배치된 제1전극(181)과 상기 발광 구조물(150A)의 두께 방향으로 대응되게 배치된다. 상기 전류 블록킹층(161)은 상기 제2전극(170)으로부터 공급되는 전류를 차단하여, 다른 경로로 확산시켜 줄 수 있다. 상기 전류 블록킹층(85)은 하나 또는 복수로 배치될 수 있으며, 제1전극(91)과 수직 방향으로 적어도 일부 또는 전 영역이 오버랩될 수 있다.
상기 본딩층(98) 아래에는 지지 부재(99)가 형성되며, 상기 지지 부재(99)는 전도성 부재로 형성될 수 있으며, 그 물질은 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 지지부재(99)는 다른 예로서, 전도성 시트로 구현될 수 있다.
여기서, 상기 도 1의 기판은 제거하게 된다. 상기 성장 기판의 제거 방법은 물리적 방법(예: Laser lift off) 또는/및 화학적 방법(습식 에칭 등)으로 제거할 수 있으며, 상기 제1도전성 반도체층(41)을 노출시켜 준다. 상기 기판이 제거된 방향을 통해 아이솔레이션 에칭을 수행하여, 상기 제1도전성 반도체층(41) 상에 제1전극(91)을 형성하게 된다.
상기 제1도전성 반도체층(41)의 상면에는 러프니스와 같은 광 추출 구조(미도시)로 형성될 수 있다. 상기 반도체층의 표면에는 절연층(미도시)이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다. 이에 따라 발광 구조물 위에 제1전극(91) 및 아래에 지지 부재(99)를 갖는 수직형 전극 구조를 갖는 발광소자(102)가 제조될 수 있다.
<발광소자 패키지>
도 12는 도 10의 발광소자를 갖는 발광소자 패키지를 나타낸 도면이다.
도 12를 참조하면, 발광 소자 패키지는 캐비티(215)를 갖는 몸체(211), 상기 몸체(211) 내에 배치된 제1리드 프레임(221) 및 제2리드 프레임(223), 발광 소자(101), 와이어들(231,233) 및 몰딩 부재(241)를 포함한다.
상기 몸체(211)는 전도성 또는 절연성의 재질을 포함할 수 있다. 상기 몸체(211)는 폴리프탈아미드(PPA:Polyphthalamide)와 같은 수지 재질, 실리콘(Si), 금속 재질, PSG(photo sensitive glass), 사파이어(Al2O3), 인쇄회로기판(PCB) 중 적어도 하나로 형성될 수 있다. 상기 몸체(211)는 폴리프탈아미드(PPA: Polyphthalamide), 또는 에폭시와 같은 수지 재질로 이루어질 수 있다.
상기 몸체(211)는 상부가 개방되고, 측면과 바닥으로 이루어진 캐비티(cavity)(215)를 갖는다. 상기 캐비티(215)는 상기 몸체(211)의 상면으로부터 오목한 컵(cup) 구조 또는 리세스(recess) 구조를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1리드 프레임(221)은 상기 캐비티(215)의 바닥 영역 중 제1영역에 배치되며, 상기 제2리드 프레임(223)은 상기 캐비티(215)의 바닥 영역 중 제2영역에 배치된다. 상기 제1리드 프레임(221)과 상기 제2리드 프레임(223)은 상기 캐비티(215) 내에서 서로 이격된다.
상기 제1리드 프레임(221), 제2리드 프레임(223)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나를 포함할 수 있으며, 단일 금속층 또는 다층 금속층으로 형성될 수 있다.
상기 발광 소자(101)은 상기 제1 및 제2리드 프레임(221,223) 중 적어도 하나의 위에 배치될 수 있으며, 예컨대 제1리드 프레임(221)위에 배치되고, 와이어(231,233)로 제1 및 제2리드 프레임(221,223)과 연결된다.
상기 발광 소자(101)는 가시광선 대역부터 자외선 대역의 범위 중에서 선택적으로 발광할 수 있으며, 예컨대 레드 LED 칩, 블루 LED 칩, 그린 LED 칩, 엘로우 그린(yellow green) LED 칩 중에서 선택될 수 있다. 상기 발광 칩(101)은 III족 내지 V족 원소의 화합물 반도체 발광소자를 포함한다.
상기 몸체(211)의 캐비티(215)에는 몰딩 부재(241)가 배치되며, 상기 몰딩 부재(241)는 실리콘 또는 에폭시와 같은 투광성 수지층을 포함하며, 단층 또는 다층으로 형성될 수 있다. 상기 몰딩 부재(241) 또는 상기 발광 소자(101) 상에는 방출되는 빛의 파장을 변화하기 위한 형광체를 포함할 수 있으며, 상기 형광체는 발광 소자(101)에서 방출되는 빛의 일부를 여기시켜 다른 파장의 빛으로 방출하게 된다. 상기 형광체는 YAG, TAG, Silicate, Nitride, Oxy-nitride 계 물질 중에서 선택적으로 형성될 수 있다. 상기 형광체는 적색 형광체, 황색 형광체, 녹색 형광체 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 상기 몰딩 부재(241)의 표면은 플랫한 형상, 오목한 형상, 볼록한 형상 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 몸체(211)의 상부에는 렌즈가 더 형성될 수 있으며, 상기 렌즈는 오목 또는/및 볼록 렌즈의 구조를 포함할 수 있으며, 발광 소자(34)가 방출하는 빛의 배광(light distribution)을 조절할 수 있다.
상기 발광 소자 패키지 내에는 보호 소자가 배치될 수 있다. 상기 보호 소자는 싸이리스터, 제너 다이오드, 또는 TVS(Transient voltage suppression)로 구현될 수 있다.
또한 상기 발광 소자 패키지 상에는 광학 렌즈, 또는 형광체층이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다.
실시 예에 따른 발광 소자 또는 발광 소자 패키지는, 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 하나 또는 복수의 발광소자 또는 발광소자 패키지를 갖는 어셈블리로서, 자외선 램프를 포함될 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
21: 기판
31: 버퍼층
33: 반도체층 41: 제1도전성 반도체층
43: 제1클래드층 51: 활성층
53,W1: 우물층 55,B1,B2: 장벽층
60: 전자 차단 구조층 61: 제1반도체층
63: 제2반도체층 65: 제3반도체층
71: 제2도전성 반도체층 73: 제3도전성 반도체층
33: 반도체층 41: 제1도전성 반도체층
43: 제1클래드층 51: 활성층
53,W1: 우물층 55,B1,B2: 장벽층
60: 전자 차단 구조층 61: 제1반도체층
63: 제2반도체층 65: 제3반도체층
71: 제2도전성 반도체층 73: 제3도전성 반도체층
Claims (13)
- 제1도전형의 도펀트를 갖는 제1도전성 반도체층;
상기 제1도전성 반도체층 상에 배치되며 복수의 장벽층 및 복수의 우물층을 갖는 활성층;
상기 활성층 상에 배치된 전자 차단 구조층; 및
상기 전자 차단 구조층 상에 배치된 제2도전성 반도체층을 포함하며,
상기 활성층은 상기 전자 차단 구조층에 인접한 제1장벽층 및 상기 제1장벽층에 인접한 제1우물층을 포함하며,
상기 전자 차단 구조층은,
상기 활성층에 인접하며 제1농도의 제2도전형의 도펀트 및 제1조성의 알루미늄을 갖는 제1반도체층,
상기 제1반도체층 위에 제2농도의 제2도전형의 도펀트 및 제2조성의 알루미늄을 갖는 제2반도체층, 및
상기 제2반도체층 위에 제3농도의 제2도전형의 도펀트 및 제3조성의 알루미늄을 갖는 제3반도체층을 포함하며,
상기 제1 내지 제3반도체층의 제2도전형의 도펀트는 제2농도 > 제1농도 > 제3농도의 조건을 만족하며,
상기 제1 내지 제3반도체층의 알루미늄은 제1조성 > 제2조성 > 제3조성의 조건을 만족하는 발광 소자. - 제1항에 있어서,
상기 제1도전형의 도펀트는 n형 도펀트를 포함하며,
상기 제2도전형의 도펀트는 p형 도펀트를 포함하는 발광 소자. - 제2항에 있어서,
상기 제1조성은 상기 제2조성의 2배 이상이며,
상기 제1장벽층의 밴드 갭보다 넓은 밴드 갭을 갖는 발광 소자. - 제3항에 있어서,
상기 제1반도체층의 두께는 상기 제2반도체층의 두께의 1/2배 이상인 발광 소자. - 제4항에 있어서,
상기 제3조성은 상기 제2도전성 반도체층에 인접할수록 알루미늄의 조성이 점차 감소되는 발광 소자. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 제1반도체층은 인듐을 포함하는 발광 소자. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 제1반도체층은 AlGaN, AlInN, 및 AlInGaN 중 적어도 하나를 포함하는 발광 소자. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 제1반도체층은 상기 제2반도체층 및 상기 제3반도체층의 밴드 갭보다 넓은 밴드 갭을 갖는 발광 소자. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 전자 차단 구조층 내의 제2도전형의 도핑 농도에 대해 1E19cm-3 이상을 1로 할 때, 상기 제2반도체층의 제2농도 중 1E20cm-3 이상의 구간은 상기 전자 차단 구조층 내에서 20% 이상인 발광 소자. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 제3반도체층의 제2도전형의 도펀트는 언도핑되거나 상기 제2도전성 반도체층의 도핑 농도보다 낮은 제3농도를 갖는 발광 소자. - 제8항에 있어서,
상기 제2도전성 반도체층 위에 제3도전성 반도체층을 포함하며,
상기 제3도전성 반도체층은 상기 제2도전성 반도체층 및 상기 제2반도체층의 제2도전형의 도펀트의 농도보다 높은 도펀트 농도를 갖는 발광 소자. - 제6항에 있어서,
상기 제1장벽층 및 상기 제2도전성 반도체층은 GaN계 반도체를 포함하는 발광 소자. - 캐비티를 갖는 몸체;
상기 몸체 상에 복수의 리드 전극; 및
상기 복수의 리드 전극 중 적어도 하나의 발광 소자를 포함하며,
상기 발광 소자는 청구항 제1항 내지 제5항 중 어느 하나의 발광 소자를 포함하는 발광 소자 패키지.
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