KR102346649B1 - 발광 소자 및 이를 구비한 발광 소자 패키지 - Google Patents

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Abstract

실시예는 발광소자에 관한 것이다.
실시 예에 개시된 발광 소자는, 제1도전형의 도펀트를 갖는 제1도전성 반도체층; 상기 제1도전성 반도체층 상에 복수의 장벽층 및 복수의 우물층을 갖는 활성층; 상기 활성층 상에 배치된 전자 차단층; 상기 전자 차단층 상에 배치된 제2도전성 반도체층; 및 상기 전자 차단층과 상기 제2도전성 반도체층 사이에 양자 우물 구조를 갖는 전자 구속층을 포함한다.

Description

발광 소자 및 이를 구비한 발광 소자 패키지{LIGHT EMITTING DEVICE AND LIGHT EMITTING DEVICE PACKAGE HAVING THEREOF}
실시 예는 발광소자에 관한 것이다.
발광 소자, 예컨대 발광 다이오드(Light Emitting Diode)는 전기 에너지를 빛으로 변환하는 반도체 소자의 일종으로, 기존의 형광등, 백열등을 대체하여 차세대 광원으로서 각광받고 있다.
발광 다이오드는 반도체 소자를 이용하여 빛을 생성하므로, 텅스텐을 가열하여 빛을 생성하는 백열등이나, 또는 고압 방전을 통해 생성된 자외선을 형광체에 충돌시켜 빛을 생성하는 형광등에 비해 매우 낮은 전력만을 소모한다.
발광 다이오드는 실내 및 실외에서 사용되는 각종 램프, 액정표시장치, 전광판, 가로등, 지시등과 같은 조명 장치의 광원으로서 사용이 증가하고 있다.
실시 예는 제2도전형 반도체층 내에 전자 구속층을 갖는 발광 소자를 제공한다.
실시 예는 제1도전형 반도체층 내에 오버플로우된 전자와 홀이 재 결합된 전자 구속층을 갖는 발광 소자를 제공한다.
실시 예는 내부 양자 효율이 개선된 발광 소자를 제공한다.
실시 예에 따른 발광 소자는, 제1도전형의 도펀트를 갖는 제1도전성 반도체층; 상기 제1도전성 반도체층 상에 복수의 장벽층 및 복수의 우물층을 갖는 활성층; 상기 활성층 상에 배치된 전자 차단층; 상기 전자 차단층 상에 배치된 제2도전성 반도체층; 및 상기 전자 차단층과 상기 제2도전성 반도체층 사이에 양자 우물 구조를 갖는 전자 구속층을 포함한다.
실시 예에 따른 발광 소자 패키지는, 캐비티를 갖는 몸체; 상기 몸체 상에 복수의 리드 전극; 및 상기 복수의 리드 전극 중 적어도 하나의 발광 소자를 포함하며, 상기 발광 소자는 청구항 제1항 내지 제4항 중 어느 하나의 발광 소자를 포함한다.
실시 예에 의하면, 발광 소자의 내부 양자 효율이 개선될 수 있다.
실시 예에 의하면, 전자 차단층의 알루미늄 조성을 낮추어 동작 전압 상승 및 결정 품질 저하를 방지할 수 있다.
실시 예는 내부 양자 효율이 개선된 자외선 발광 소자를 제공할 수 있다.
실시 예는 발광 소자 및 이를 구비한 발광 소자 패키지의 신뢰성을 개선시켜 줄 수 있다.
도 1은 실시 예에 따른 발광 소자를 나타낸 도면이다.
도 2는 도 1의 발광 소자에 있어서, 제1클래드층과 제2도전형 반도체층 사이의 층들의 에너지 밴드 다이어그램을 나타낸 도면이다.
도 3은 도 2의 전자 차단층을 통해 오버플로우(overflow)된 전자 이동 예를 설명하기 위한 도면이다.
도 4는 도 2의 전자 구속층의 다른 예이다.
도 5는 실시 예 및 비교 예에 따른 발광 소자의 내부 양자 효율을 비교한 도면이다.
도 6은 실시 예에 따른 발광 소자의 발광 스펙트럼을 나타낸 도면이다.
도 7은 도 1의 발광 소자에 전극이 배치된 일 예를 나타낸 도면이다.
도 8은 도 1의 발광 소자에 전극이 배치된 다른 예를 나타낸 도면이다.
도 9는 도 7의 발광 소자를 갖는 발광 소자 패키지의 측 단면도이다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
<발광소자>
도 1는 실시예에 따른 발광소자의 단면도이다.
도 1을 참조하면, 실시예에 따른 발광소자는 제1도전성 반도체층(41), 상기 제1도전성 반도체층(41) 상에 활성층(51), 상기 활성층(51) 위에 전자 차단층(61), 상기 전자 차단층(61) 위에 배치된 전자 구속층(64), 상기 전자 구속층(64) 상에 배치된 제2 도전성 반도체층(71)을 포함할 수 있다.
상기 발광 소자는 제1도전성 반도체층(41) 아래에 전도층(33), 버퍼층(31) 및 기판(21) 중 하나 이상 또는 모두를 포함할 수 있다.
상기 발광 소자는 상기 제1도전성 반도체층(41)과 활성층(51) 사이에 제1클래드층(43), 및 상기 전자 차단층(61)과 제2도전성 반도체층(71) 사이에 배치된 제2클래드층(63) 중 적어도 하나 또는 모두를 포함할 수 있다.
상기 발광 소자는 자외선 내지 가시광선 내에서 복수의 피크 파장을 발광할 수 있다. 상기 발광 소자는 자외선, 청색, 녹색, 적색, 또는 백색 중 적어도 하나를 발광할 수 있다. 실시 예의 발광 소자는 설명의 편의를 위해 자외선 파장 또는 405nm 이하의 파장 예컨대, UV-A 영역의 광을 발광할 수 있다. 상기 UV-A 영역의 파장은 320nm 내지 405nm 범위를 포함할 수 있다.
상기 기판(21)은 예를 들어, 투광성, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 상기 기판(21)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, 및 Ga2O3 중 적어도 하나를 포함할 수 있다. 상기 기판(21)의 상면 및/또는 하면에는 복수의 돌출부(미도시)가 형성될 수 있으며, 상기 복수의 돌출부 각각은 측 단면이, 반구형 형상, 다각형 형상, 타원 형상 중 적어도 하나를 포함하며, 그 배열 형태는 스트라이프(stripe) 형태 또는 매트릭스 형태로 배열될 수 있다. 상기 돌출부는 광 추출 효율을 개선시켜 줄 수 있다.
상기 기판(21) 위에는 복수의 화합물 반도체층이 성장될 수 있으며, 상기 복수의 화합물 반도체층의 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(21)과 상기 제1도전성 반도체층(41) 사이에는 버퍼층(31)이 형성될 수 있다. 상기 버퍼층(31)은 II족 내지 VI족 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 버퍼층(31)은 III족-V족 화합물 반도체를 이용한 반도체층을 포함하며, 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 버퍼층(31)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, 및 ZnO와 같은 재료 중 적어도 하나를 포함할 수 있다.
상기 버퍼층(31)은 서로 다른 반도체층을 교대로 배치하여 초 격자(super lattice) 구조로 형성될 수 있다. 상기 버퍼층(31)은 상기 기판(21)과 질화물 계열의 반도체층과의 격자상수의 차이를 완화시켜 주기 위해 배치될 수 있으며, 결함 제어층으로 정의될 수 있다. 상기 버퍼층(31)의 격자 상수는 상기 기판(21)과 질화물 계열의 반도체층 사이의 격자상수 사이의 값을 가질 수 있다.
상기 전도층(33)은 상기 버퍼층(31)과 상기 제1도전성 반도체층(41) 사이에 배치될 수 있다. 상기 전도층(33)은 언도프드 반도체층일 수 있으며, 제1도전성 반도체층(41) 보다 낮은 전도성을 가질 수 있다. 이러한 언도프드 반도체층은 의도적으로 도전형 도펀트를 도핑하지 않더라도 제1도전형 특성을 가질 수 있다.
상기 전도층(33)은 II족 내지 VI족 화합물 반도체 예컨대, III족-V족 화합물 반도체로 구현될 수 있으며, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 적어도 하나를 포함할 수 있다. 상기 저 전도층(33)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다. 상기 버퍼층(31)과 전도층(33) 중 적어도 하나 또는 모두는 형성하지 않을 수 있다.
상기 제1도전성 반도체층(41)은 상기 기판(21), 상기 버퍼층(31), 상기 저 전도층(33) 중 적어도 하나와 상기 활성층(51) 사이에 배치될 수 있다. 상기 제1도전성 반도체층(41)은 제1도전형의 도펀트가 도핑된 III족-V족 및 II족-VI족의 화합물 반도체 중 적어도 하나로 구현될 수 있다.
상기 제1도전성 반도체층(41)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1도전성 반도체층(41)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제1도전성 반도체층(41)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다.
상기 제1도전성 반도체층(41)은 단층 또는 다층으로 배치될 수 있다. 상기 제1도전성 반도체층(41)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 상기 제1도전성 반도체층(41)은 전극이 접촉된 전극 접촉층이 될 수 있다.
상기 제1클래드층(gladding layer, 43)은 III족-V족 또는 II족-VI족의 화합물 반도체로 배치될 수 있다. 상기 제1클래드층(43)은 제1도전형의 도펀트 예컨대, n형 도펀트를 갖는 n형 반도체층일 수 있다. 상기 제1클래드층(43)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다.
상기 활성층(51)은 단일 우물, 단일 양자우물, 다중 우물, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 하나로 형성될 수 있다.
상기 활성층(51)은 화합물 반도체로 구현될 수 있다. 상기 활성층(51)은 예로서 II족-VI족 및 III족-V족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다.
상기 활성층(51)은 상기 제1도전성 반도체층(41)을 통해서 주입되는 전자(또는 정공)와 상기 제2도전성 반도체층(71)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(51)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(51)은 자외선, 청색, 녹색 및 적색 중 적어도 하나의 피크 파장을 발광할 수 있다.
도 2와 같이, 상기 활성층(51)이 다중 우물 구조로 구현된 경우, 상기 활성층(51)은 복수의 우물층(53)과 복수의 장벽층(55)을 포함한다. 상기 활성층(51)은 우물층(53)과 장벽층(55)이 교대로 배치된다. 상기 우물층(53)과 상기 장벽층(55)의 페어는 2주기 내지 30주기를 가질 수 있다.
상기 우물층(53)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있다. 상기 장벽층(55)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
상기 우물층(53)/장벽층(55)의 주기는 예를 들어, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs의 페어 중 적어도 하나를 포함한다.
실시 예에 따른 활성층(51)의 우물층(53)은 GaN, AlGaN, InGaN, 또는 InAlGaN으로 구현될 수 있으며, 상기 장벽층(55)은 GaN계 반도체로 구현될 수 있다. 상기 우물층(53)이 InGaN계 반도체인 경우, 상기 우물층(53)의 인듐(In) 조성은 상기 장벽층(55)의 인듐 조성보다 높은 조성을 갖는다. 상기 장벽층(55)은 인듐 조성이 없을 수 있으며, 이에 대해 한정하지는 않는다. 상기 장벽층(55)이 AlGaN계 반도체인 경우, 상기 장벽층(55)의 알루미늄(Al)의 조성은 상기 우물층(53)의 알루미늄(Al) 조성보다 높은 조성을 가질 수 있으며, 상기 우물층(53)은 알루미늄 조성이 없을 수 있으며, 이에 대해 한정하지는 않는다.
상기 우물층(53)은 제1밴드 갭(G1)을 가질 수 있다. 상기 장벽층(55)은 상기 우물층(53)의 제1밴드 갭(G1)보다 넓은 제2밴드 갭(G2)을 가질 수 있다.
상기 장벽층(55)은 상기 우물층(53)의 두께보다 두꺼운 두께를 가질 수 있다. 상기 우물층(53)의 두께는 3nm 내지 15nm 범위일 수 있으며, 예컨대 2nm 내지 4nm 범위일 수 있다. 상기 우물층(53)의 두께가 상기 범위보다 얇으면 캐리어의 구속 효율이 낮아지고, 상기 범위보다 두꺼우면 캐리어를 과도하게 구속하게 되는 문제가 있다.
상기 장벽층(55)의 두께는 3nm 내지 15nm 범위일 수 있으며, 예컨대 4nm 내지 10nm 범위일 수 있다. 상기 장벽층(55)의 두께가 상기 범위보다 얇은 경우 전자의 차단 효율이 낮아지고, 상기 범위보다 두꺼우면 전자를 과도하게 차단하게 되는 문제가 있다. 이러한 장벽층(55)의 두께, 광의 파장과 양자 우물 구조에 따라 각 캐리어를 우물층(53)에 효과적으로 구속시켜 줄 수 있다.
상기 복수의 장벽층(55) 중 적어도 하나는 도펀트를 포함할 수 있으며, 예컨대 n형 및 p형 도펀트 중 적어도 하나를 포함할 수 있다. 상기 장벽층(55)은 n형 도펀트가 첨가된 경우, n형의 반도체층이 될 수 있다. 상기 장벽층(55)이 n형 반도체층인 경우, 활성층(51)으로 주입되는 전자의 주입 효율이 증가될 수 있다. 예를 들면, 상기 복수의 장벽층(55) 중 제1클래드층(43)에 인접한 적어도 하나의 장벽층에 n형 도펀트를 첨가할 수 있고, 또는/및 전자 차단층(61)에 인접한 적어도 하나의 장벽층에 p형 도펀트를 첨가할 수 있다.
상기 활성층(51)은 상기 전자 차단층(61)에 인접한 제1장벽층(B1) 및 제1우물층(W1)을 포함한다. 상기 제1장벽층(B1)은 상기 제1우물층(W1)과 상기 전자 차단층(61) 사이에 배치된다. 상기 제1우물층(W1)은 제1장벽층(B1)과 다른 장벽층(B2) 사이에 배치될 수 있다. 상기 제1장벽층(B1)은 다른 장벽층(B2)과 동일한 두께이거나 더 넓은 두께일 수 있으며, 이에 대해 한정하지는 않는다.
상기 활성층(51)의 제1장벽층(B1)은 상기 전자 차단층(61)과의 경계 영역에 배치된 반도체층(57)을 포함하며, 상기 반도체층(57)은 상기 제1밴드 갭(G1)보다 넓고 제2밴드 갭(G2)보다 좁은 밴드 갭을 갖는 반도체 예컨대, GaN으로 배치될 수 있다. 상기 반도체층(57)은 상기 전자 차단층(61)의 형성시 알루미늄의 조성에 의한 결정 품질 저하를 방지할 수 있다. 상기 반도체층(57)은 전자 차단층(61)을 통해 주입되는 정공의 주입 효율을 개선시켜 주어, 상기 활성층(51)의 내부 양자 효율을 개선시켜 줄 수 있다. 이러한 반도체층(57)은 형성하지 않을 수 있다.
상기 전자 차단층(61)은 GaN계 반도체를 포함할 수 있다. 상기 전자 차단층(61)은 AlGaN계 반도체로 형성되어, 상기 활성층(51)을 통해 오버플로우되는 전자를 차단하게 된다. 상기 전자 차단층(61)의 밴드 갭(G3)은 상기 장벽층(55)의 제2밴드 갭(G2)보다 넓을 수 있다. 상기 전자 차단층(61)의 알루미늄(Al)의 조성은 상기 장벽층(55)의 알루미늄의 조성보다 높을 수 있다. 예를 들면, 상기 전자 차단층(61)은 알루미늄의 조성이 30% 이하 예컨대, 10% 내지 30% 범위로 형성될 수 있다. 상기 전자 차단층(61)의 알루미늄의 조성이 상기 범위를 벗어날 경우, 전자를 차단 효과가 낮고, 상기 범위를 초과할 경우 정공의 주입 효율이 저하되는 문제가 있다.
상기 전자 차단층(61)은 단층 또는 다층 구조를 포함할 수 있으며 이에 대해 한정하지는 않는다. 상기 전자 차단층(61)은 Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 포함할 수 있다.
상기 제2클래드층(63)은 상기 전자 차단층(61)과 상기 전자 구속층(64) 사이에 배치될 수 있다. 상기 제2클래드층(63)은 상기 전자 차단층(61)의 밴드 갭(G3)보다 좁은 밴드 갭(G5)을 가질 수 있으며, 상기 밴드 갭(G5)은 제2밴드 갭(G2)보다 좁고 제1밴드 갭(G1)보다 넓을 수 있다.
상기 제2클래드층(63)은 GaN계 반도체로 형성될 수 있으며, 20nm 이하의 두께 예컨대, 1nm 내지 20nm 범위로 형성될 수 있다. 상기 제2클래드층(63)이 상기 두께의 범위보다 두꺼운 경우 정공의 주입 효율이 저하될 수 있고 상기 범위보다 얇은 경우 p형 도펀트가 활성층(51)의 영역으로 확산되는 문제가 있다.
상기 제2클래드층(63)은 단층 또는 다층 구조를 포함할 수 있으며, Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 포함할 수 있다.
상기 전자 구속층(64)은 전자를 구속하는 양자 우물 구조를 갖고 전자를 구속하게 된다. 상기 전자 구속층(64)은 상기 전자 차단층(61) 또는 제2클래드층(63)과 상기 제2도전성 반도체층(71) 사이에 배치된다. 상기 전자 구속층(64)은 광이 발생되는 층으로서, 서브 발광층 또는 전자 캡쳐(capture)층으로 정의될 수 있다.
상기 전자 구속층(64)은 제1층(65) 및 제2층(67)을 포함하며, 상기 제1층(65)은 GaN, InGaN, AlGaN, InAlGaN계 반도체 중 적어도 하나를 포함할 수 있다. 상기 제1층(65)은 상기 우물층(53)의 반도체 재질과 동일한 반도체로 형성될 수 있다. 상기 제1층(65)과 상기 우물층(53)이 InGaN인 경우, 상기 제1층(65) 및 상기 우물층(53)은 동일한 인듐 조성을 가질 수 있다. 상기 제1층(65)은 상기 우물층(53)의 제1밴드 갭(G1)과 동일한 밴드 갭(G6)을 가질 수 있다.
상기 제2층(67)은 GaN, AlGaN, InAlGaN 반도체 중 적어도 하나를 포함할 수 있다. 상기 제2층(67)은 상기 제1층(65)의 밴드 갭(G6)보다 넓은 밴드 갭(G7)을 갖는 반도체로 형성될 수 있다. 상기 제2층(67)은 상기 활성층(51)의 장벽층(55)과 동일한 반도체로 형성될 수 있다. 상기 제2층(67)의 밴드 갭(G6)은 상기 장벽층(55)의 제2밴드 갭(G2)과 동일할 수 있다.
상기 제1층(65)의 두께는 상기 우물층(53)의 두께와 동일한 두께이거나 더 얇을 수 있으며, 상기 제2층(67)의 두께는 상기 장벽층(55)의 두께와 동일한 두께이거나 더 얇을 수 있으며, 상기 제1층(65)의 두께보다는 두꺼울 수 있다. 상기 제2층(67)의 두께가 상기 제1층(65)의 두께보다 얇을 경우, 전자 장벽으로서 기능이 저하될 수 있다. 상기 제2층(67)은 정공이 터널링되는 두께로 형성될 수 있다.
상기 제1층(65)은 우물 구조이며, 상기 제2층(67)은 장벽 구조로 형성되며, 상기 제1 및 제2층(65,67)은 적어도 한 페어를 포함할 수 있다. 여기서, 활성층(51)은 제1피크 파장(P1)을 발광하며, 상기 전자 구속층(64)은 제2피크 파장(P2)을 발광할 수 있다.
상기 제1층(65)과 제2층(67) 간의 밴드 갭 차이(G7-G6)는 상기 우물층(53)과 장벽층(55) 간의 밴드 갭 차이(G2-G1)와 동일할 수 있다. 이에 따라 도 5와 같은 동일 피크 파장(P1,P2)을 발광할 수 있다. 상기 제1층(65)과 제2층(67) 간의 밴드 갭 차이(G7-G6)가 상기 우물층(53)과 장벽층(55) 간의 밴드 갭 차이와 다를 경우, 상기 전자 구속층(64)으로부터 방출된 피크 파장은 상기 활성층(51)으로부터 방출된 피크 파장과 다를 수 있다.
상기 제1층(65) 및 제2층(67)은 n형 및 p형 도펀트가 도핑되지 않는 언도프드(Undoped) 반도체로 형성될 수 있다. 또는 상기 제1층(65) 및 제2층(67) 중 적어도 하나는 p형 도펀트가 도핑될 수 있으며, 예컨대 제1층(65)는 p형 도펀트를 도핑하고 제2층(67)은 언도프드 반도체로 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2도전성 반도체층(71)은 상기 전자 구속층(64) 상에 배치될 수 있다. 상기 제2도전성 반도체층(71)은 GaN계 반도체 예컨대, GaN, AlGaN, InAlGaN 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 상기 제2도전성 반도체층(71)의 밴드 갭(G8)은 상기 전자 구속층(64)의 제2층(67)보다는 좁을 수 있다.
상기 제2도전성 반도체층(71)은 제2도전형의 도펀트 예컨대, p형 도펀트를 갖는 p형 반도체층일 수 있다. 상기 제2도전성 반도체층(71)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 포함할 수 있다.
발광 구조물은 제1도전성 반도체층(41)부터 제2도전성 반도체층(71)까지를 포함할 수 있다. 이러한 발광 구조물은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
실시 예에 따른 발광 소자는 도 3과 같이, 전자가 전자 차단층(61)을 넘어 전자 구속층(64)의 제1층(65)에 구속되며, 이때 정공과 재 결합된다. 이에 따라 활성층(51) 및 전자 구속층(64)에서 동일한 피크 파장의 광이 방출될 수 있다. 도 6과 같이 전자 구속층(64)으로부터 방출된 제2피크 파장(P2)은 상기 활성층(51)으로부터 방출된 제1피크 파장(P1)과 동일한 피크 파장(Wp)을 발광하며, 광도 차이만 존재하게 된다. 상기 제1 및 제2피크 파장(P1,P2)은 UV-A 영역 또는 405nm 이하의 피크 파장(Wp)을 발광할 수 있다.
또한 실시 예에 따른 발광 소자의 활성층(51)은 도 5와 같이 비교 예에 비해 내부 양자 효율(IQE)이 개선됨을 알 수 있다. 여기서, 비교 예의 발광 소자는 실시 예의 전자 구속층을 갖지 않는 구조이다.
도 4는 도 2의 전자 구속층의 다른 예이다.
도 4를 참조하면, 전자 구속층(64A)은 제1층(65A,65B) 및 제2층(67A,67B)의 페어를 포함하며, 상기 제1층(65A,65B) 및 제2층(67A,67B)의 페어는 2내지 3주기를 포함한다. 상기 제1층(65A,65B) 및 제2층(67A,67B)은 반복적으로 적층되며, 그 재질은 상기에 개시된 실시 예를 참조하기로 한다. 상기 제2층(67A,67B)은 상기 전자 구속층(64A)으로 주입되는 정공이 터널링될 수 있다. 이러한 전자 구속층(64A)은 UV-A 영역 또는 405nm 이하의 제2피크 파장을 발광할 수 있다.
도 7은 도 1의 발광소자에 전극을 배치한 예를 나타낸다. 도 7을 설명함에 있어서, 상기에 개시된 구성과 동일한 부분은 상기에 개시된 실시 예의 설명을 참조하기로 한다.
도 7을 참조하면, 발광소자(101)는 제1전극(91) 및 제2전극(95)을 포함한다. 상기 제1도전성 반도체층(41)에 제1전극(91)이 전기적으로 연결되며, 상기 제2도전성 반도체층(71)에 제2전극(95)이 전기적으로 연결될 수 있다. 상기 제1전극(91)은 상기 제1도전성 반도체층(41) 위에 배치될 수 있으며, 상기 제2전극(95)은 제2도전성 반도체층(71) 위에 배치될 수 있다.
상기 제1전극(91) 및 상기 제2전극(95)은 암(arm) 구조 또는 핑거(finger) 구조의 전류 확산 패턴이 더 형성될 수 있다. 상기 제1전극(91) 및 제2전극(95)은 오믹 접촉, 접착층, 본딩층의 특성을 갖는 금속으로 비 투광성으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극(93) 및 제2전극(95)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
상기 제2전극(95)과 상기 제2도전성 반도체층(71) 사이에는 전극층(93)이 배치될 수 있으며, 상기 전극층(93)은 70% 이상의 광을 투과하는 투광성 물질이거나 70% 이상의 광을 반사하는 반사성 특성을 갖는 물질로 형성될 수 있으며, 예컨대 금속 또는 금속 산화물로 형성될 수 있다. 상기 전극층(93)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO, Al, Ag, Pd, Rh, Pt, Ir 중 선택되어 단층 또는 다층으로 형성될 수 있다.
상기 전극층(93) 상에 절연층(81)이 배치될 수 있다. 상기 절연층(81)은 상기 전극층(93)의 상면 및 반도체층의 측면에 배치될 수 있으며, 제1, 2전극(91,95)과 선택적으로 접촉될 수 있다. 상기 절연층(81)은 Al, Cr, Si, Ti, Zn, Zr 중 적어도 하나를 갖는 산화물, 질화물, 불화물, 및 황화물 중 적어도 하나로 형성된 절연물질 또는 절연성 수지를 포함한다. 상기 절연층(81)은 예컨대, SiO2, Si3N4, Al2O3, TiO2 중에서 선택적으로 형성될 수 있다. 상기 절연층(81)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 8은 도 1의 전자 차단층을 갖는 발광소자를 이용한 수직형 발광소자의 예를 나타낸 도면이다. 도 8을 설명함에 있어서, 상기에 개시된 구성과 동일한 부분은 상기에 개시된 실시 예의 설명을 참조하기로 한다.
도 8을 참조하면, 발광소자(102)는 제1도전성 반도체층(41) 위에 제1전극(91) 및 제2도전성 반도체층(71) 아래에 복수의 전도층(96,97,98,99)을 갖는 제2전극을 포함한다.
상기 제2전극은 상기 제2도전성 반도체층(71) 아래에 배치되며, 접촉층(96), 반사층(97), 본딩층(98) 및 지지 부재(99)를 포함한다. 상기 접촉층(96)은 반도체층 예컨대, 제2도전성 반도체층(71)과 접촉된다. 상기 접촉층(96)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 저 전도성 물질이거나 Ni, Ag의 금속을 이용할 수 있으며 단층 또는 다층으로 형성할 수 있다. 상기 접촉층(96) 아래에 반사층(97)이 배치되며, 상기 반사층(97)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다. 상기 반사층(97)은 상기 제2도전성 반도체층(71) 아래에 접촉될 수 있으며, 이에 대해 한정하지는 않는다.
상기 반사층(97) 아래에는 본딩층(98)이 배치되며, 상기 본딩층(98)은 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 그 물질은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함하여 단층 똔느 다층으로 형성할 수 있다.
상기 제2도전성 반도체층(71)과 제2전극 사이에 채널층(83) 및 전류 블록킹층(85)이 배치된다.
상기 채널층(83)은 상기 제2도전성 반도체층(71)의 하면 에지를 따라 형성되며, 링 형상, 루프 형상 또는 프레임 형상으로 형성될 수 있다. 상기 채널층(83)은 투명한 전도성 물질 또는 절연성 물질을 포함하며, 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함하여 단층 또는 다층으로 형성할 수 있다. 상기 채널층(83)의 내측부는 상기 제2도전성 반도체층(71) 아래에 배치되고, 외측부는 상기 발광 구조물의 측면보다 더 외측에 배치된다.
상기 전류 블록킹층(85)은 제2도전성 반도체층(71)과 접촉층(96) 또는 반사층(97) 사이에 배치될 수 있다. 상기 전류 블록킹층(85)은 절연물질을 포함하며, 예컨대 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 적어도 하나를 포함할 수 있다. 다른 예로서, 상기 전류 블록킹층(85)은 쇼트키 접촉을 위한 금속으로도 형성될 수 있다.
상기 전류 블록킹층(85)은 상기 발광 구조물 위에 배치된 제1전극(91)과 상기 발광 구조물의 두께 방향으로 대응되게 배치된다. 상기 전류 블록킹층(85)은 공급되는 전류를 차단하여, 다른 경로로 확산시켜 줄 수 있다. 상기 전류 블록킹층(85)은 하나 또는 복수로 배치될 수 있으며, 제1전극(91)과 수직 방향으로 적어도 일부 또는 전 영역이 오버랩될 수 있다.
상기 본딩층(98) 아래에는 지지 부재(99)가 형성되며, 상기 지지 부재(99)는 전도성 부재로 형성될 수 있으며, 그 물질은 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 지지부재(99)는 다른 예로서, 전도성 시트로 구현될 수 있다.
여기서, 상기 도 1의 기판은 제거하게 된다. 상기 성장 기판의 제거 방법은 물리적 방법(예: Laser lift off) 또는/및 화학적 방법(습식 에칭 등)으로 제거할 수 있으며, 상기 제1도전성 반도체층(41)을 노출시켜 준다. 상기 기판이 제거된 방향을 통해 아이솔레이션 에칭을 수행하여, 상기 제1도전성 반도체층(41) 상에 제1전극(91)을 형성하게 된다.
상기 제1도전성 반도체층(41)의 상면에는 러프니스와 같은 광 추출 구조(미도시)로 형성될 수 있다. 상기 반도체층의 표면에는 절연층(미도시)이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다. 이에 따라 발광 구조물 위에 제1전극(91) 및 아래에 지지 부재(99)를 갖는 수직형 전극 구조를 갖는 발광소자(102)가 제조될 수 있다.
<발광소자 패키지>
도 9은 도 7의 발광소자를 갖는 발광소자 패키지를 나타낸 도면이다.
도 9를 참조하면, 발광 소자 패키지는 캐비티(215)를 갖는 몸체(211), 상기 몸체(211) 상에 배치된 제1리드 프레임(221) 및 제2리드 프레임(223), 발광 소자(101), 와이어들(231,233) 및 몰딩 부재(241)를 포함한다.
상기 몸체(211)는 전도성 또는 절연성의 재질을 포함할 수 있다. 상기 몸체(211)는 폴리프탈아미드(PPA: Polyphthalamide)와 같은 수지 재질, 실리콘(Si), 금속 재질, PSG(photo sensitive glass), 사파이어(Al2O3), 인쇄회로기판(PCB) 중 적어도 하나로 형성될 수 있다. 상기 몸체(211)는 폴리프탈아미드(PPA: Polyphthalamide), 또는 에폭시와 같은 수지 재질로 이루어질 수 있다.
상기 몸체(211)는 상부가 개방되고, 측면과 바닥으로 이루어진 캐비티(cavity)(215)를 갖는다. 상기 캐비티(215)는 상기 몸체(211)의 상면으로부터 오목한 컵(cup) 구조 또는 리세스(recess) 구조를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1리드 프레임(221)은 상기 캐비티(215)의 바닥 영역 중 제1영역에 배치되며, 상기 제2리드 프레임(223)은 상기 캐비티(215)의 바닥 영역 중 제2영역에 배치된다. 상기 제1리드 프레임(221)과 상기 제2리드 프레임(223)은 상기 캐비티(215) 내에서 서로 이격된다.
상기 제1리드 프레임(221), 제2리드 프레임(223)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나를 포함할 수 있으며, 단일 금속층 또는 다층 금속층으로 형성될 수 있다.
상기 발광 소자(101)는 상기 제1 및 제2리드 프레임(221,223) 중 적어도 하나의 위에 배치될 수 있으며, 예컨대 제1리드 프레임(221)위에 배치되고, 와이어(231,233)로 제1 및 제2리드 프레임(221,223)과 연결된다.
상기 발광 소자(101)는 가시광선 대역부터 자외선 대역의 범위 중에서 선택적으로 발광할 수 있으며, 예컨대 레드 LED 칩, 블루 LED 칩, 그린 LED 칩, 엘로우 그린(yellow green) LED 칩 중에서 선택될 수 있다. 상기 발광 칩(101)은 III족 내지 V족 원소의 화합물 반도체 발광소자를 포함한다.
상기 몸체(211)의 캐비티(215)에는 몰딩 부재(241)가 배치되며, 상기 몰딩 부재(241)는 실리콘 또는 에폭시와 같은 투광성 수지층을 포함하며, 단층 또는 다층으로 형성될 수 있다. 상기 몰딩 부재(241) 또는 상기 발광 소자(101) 상에는 방출되는 빛의 파장을 변화하기 위한 형광체를 포함할 수 있으며, 상기 형광체는 발광 소자(101)에서 방출되는 광의 일부를 여기시켜 다른 파장의 광으로 방출하게 된다. 상기 형광체는 YAG, TAG, Silicate, Nitride, Oxy-nitride 계 물질 중에서 선택적으로 형성될 수 있다. 상기 형광체는 적색 형광체, 황색 형광체, 녹색 형광체 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 상기 몰딩 부재(241)의 표면은 플랫한 형상, 오목한 형상, 볼록한 형상 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 몸체(211)의 상부에는 렌즈가 더 형성될 수 있으며, 상기 렌즈는 오목 또는/및 볼록 렌즈의 구조를 포함할 수 있으며, 발광 소자(101)가 방출하는 광의 배광(light distribution)을 조절할 수 있다.
상기 발광 소자 패키지 내에는 보호 소자가 배치될 수 있다. 상기 보호 소자는 싸이리스터, 제너 다이오드, 또는 TVS(Transient voltage suppression)로 구현될 수 있다.
또한 상기 발광 소자 패키지 상에는 광학 렌즈, 또는 형광체층이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다.
실시 예에 따른 발광 소자 또는 발광 소자 패키지는, 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 하나 또는 복수의 발광소자 또는 발광소자 패키지를 갖는 어셈블리로서, 자외선 램프를 포함될 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
21: 기판 31: 버퍼층
33: 전도층 41: 제1도전성 반도체층
43: 제1클래드층 51: 활성층
53,W1: 우물층 55,B1,B2: 장벽층
61: 전자 차단층 63: 제2클래드층
64,64A: 전자 구속층 65,65A: 제1층
67,67A: 제2층 71: 제2도전성 반도체층

Claims (12)

  1. 제1도전형의 도펀트를 갖는 제1도전성 반도체층;
    상기 제1도전성 반도체층 상에 복수의 장벽층 및 복수의 우물층을 갖는 활성층;
    상기 활성층 상에 배치된 전자 차단층;
    상기 전자 차단층 상에 배치되며 제2도전형 도펀트를 갖는 제2도전성 반도체층;
    상기 전자 차단층과 상기 제2도전성 반도체층 사이에 전자를 구속하는 전자 구속층, 그리고
    상기 전자 차단층과 상기 전자 구속층 사이에 배치된 클래드층을 포함하며,
    상기 제1도전형의 도펀트는 n형 도펀트를 포함하며,
    상기 제2도전형의 도펀트는 p형 도펀트를 포함하며,
    상기 전자 구속층은 상기 우물층의 밴드 갭과 동일한 밴드 갭을 갖는 제1층과, 상기 제1층 위에 상기 제1층의 밴드 갭보다 넓은 밴드 갭을 갖는 제2층을 포함하며,
    상기 제1층 및 상기 제2층의 페어는 2 내지 3페어를 포함하며,
    상기 전자 구속층은 405nm 이하의 피크 파장을 발광하고,
    상기 클래드층의 밴드 갭은 상기 전자 차단층의 밴드 갭보다 좁고, 상기 제1층의 밴드 갭보다 넓으며, 상기 제2층의 밴드 갭보다 좁고,
    상기 제2도전성 반도체층의 밴드 갭은 상기 제2층의 밴드 갭보다 좁은 발광 소자.
  2. 제1항에 있어서,
    상기 전자 차단층은 AlGaN 반도체로 형성되며,
    상기 전자 차단층의 알루미늄의 조성은 10% 내지 30% 범위를 포함하며,
    상기 전자 구속층은 상기 활성층에서 발광된 광의 피크 파장과 동일한 피크 파장의 광을 발광하는 발광 소자.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    상기 제1층은 InGaN 또는 GaN을 포함하는 발광 소자.
  5. 제1항 또는 제2항에 있어서,
    상기 제1층 및 상기 우물층은 동일한 인듐 조성을 갖는 반도체를 포함하며,
    상기 제1층은 언도프드 반도체를 포함하며,
    상기 제2층은 상기 장벽층의 밴드 갭과 동일한 밴드 갭을 가지며 언도프드 반도체를 포함하는 발광 소자.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
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KR100755587B1 (ko) 2006-07-12 2007-09-06 삼성전기주식회사 질화물 반도체 발광 소자

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