KR102430965B1 - 발광 소자 및 발광 소자 패키지 - Google Patents
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Abstract
실시 예에 개시된 발광 소자는, 제1 도전형 반도체층 및 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 활성층; 상기 제2도전형 반도체층과 상기 활성층 사이에 전자 차단층을 포함하며, 상기 활성층은 복수의 우물층 및 복수의 장벽층을 포함하며, 상기 복수의 우물층은 상기 장벽층의 밴드 갭보다 좁은 밴드 갭을 갖고, 상기 복수의 우물층 중에서 상기 전자 차단층에 인접한 적어도 하나의 우물층은 상기 활성층 내에서 가장 높은 인듐 조성과 가장 좁은 밴드 갭을 포함한다.
Description
실시 예는 발광 소자에 관한 것이다.
실시 예는 발광 소자를 구비한 발광 소자 패키지에 관한 것이다.
발광 소자, 예컨대 발광 다이오드(Light Emitting Device)는 전기 에너지를 빛으로 변환하는 반도체 소자의 일종으로, 기존의 형광등, 백열등을 대체하여 차세대 광원으로서 각광받고 있다.
발광 다이오드는 반도체 소자를 이용하여 빛을 생성하므로, 텅스텐을 가열하여 빛을 생성하는 백열등이나, 또는 고압 방전을 통해 생성된 자외선을 형광체에 충돌시켜 빛을 생성하는 형광등에 비해 매우 낮은 전력만을 소모한다.
발광 다이오드는 실내 및 실외에서 사용되는 각종 램프, 액정표시장치, 전광판, 가로등, 지시등과 같은 조명 장치의 광원으로서 사용이 증가하고 있다.
실시 예는 새로운 활성층의 우물 구조를 갖는 발광 소자를 제공한다.
실시 예는 활성층의 우물층들 중 전자 차단층에 인접한 적어도 하나의 우물층의 인듐 함량이 다른 우물층에 비해 높은 발광 소자를 제공한다.
실시 예는 활성층의 우물층들 중 전자 차단층에 인접한 적어도 하나의 우물층의 밴드 갭이 다른 우물층에 비해 좁은 발광 소자를 제공한다.
실시 예는 활성층의 우물층들 중 전자 차단층에 인접한 적어도 하나의 우물층의 두께가 다른 우물층에 비해 얇은 발광 소자를 제공한다.
실시 예는 온도 증가에 따른 광 출력이 드롭(droop)되는 것을 억제할 수 있는 발광 소자, 발광 소자 패키지 및 조명시스템을 제공하고자 한다.
실시 예에 따른 발광 소자는, 제1 도전형 반도체층 및 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 활성층; 상기 제2도전형 반도체층과 상기 활성층 사이에 전자 차단층을 포함하며, 상기 활성층은 복수의 우물층 및 복수의 장벽층을 포함하며, 상기 복수의 우물층은 상기 장벽층의 밴드 갭보다 좁은 밴드 갭을 갖고, 상기 복수의 우물층 중에서 상기 전자 차단층에 인접한 적어도 하나의 우물층은 가장 높은 인듐 조성과 가장 좁은 밴드 갭을 포함한다.
실시 예에 따른 발광 소자 패키지는 상기 발광 소자를 포함한다.
실시 예에 따른 발광 소자에 의하면, 발광 소자의 온도 증가에 따른 광 출력의 드롭을 억제할 수 있다.
실시 예의 발광 소자에 의하면, 광 드롭에 의한 색온도 변화를 억제할 수 있다.
실시 예의 발광 소자에 의하면, 내부 양자 효율이 개선될 수 있다.
실시 예에 따른 발광 소자는 고 전류에서 발광 효율을 개선시켜 줄 수 있다.
실시 예의 발광 소자, 이를 구비한 발광 소자 패키지 및 조명 시스템의 신뢰성을 개선시켜 줄 수 있다.
도 1은 실시 예에 따른 발광 소자의 단면도이다.
도 2는 도 1의 발광 소자에 있어서, 제1실시 예에 따른 활성층의 에너지 밴드를 나타낸 예이다.
도 3은 도 2의 활성층의 우물층에서의 온도 변화에 따른 캐리어 분포를 설명하기 위한 도면이다.
도 4는 도 2의 활성층의 다른 예이다.
도 5는 도 1의 발광 소자에 있어서, 제2실시 예에 따른 활성층의 에너지 밴드를 나타낸 예이다.
도 6은 도 5의 활성층의 다른 예이다.
도 7은 도 1의 발광 소자에 전극을 배치한 예이다.
도 8은 도 1의 발광 소자에 전극을 배치한 다른 예이다.
도 9는 실시 예에 따른 우물층의 두께와 온도 변화에 따른 파장 변화를 비교한 도면이다.
도 10의 (A)(B)는 비교 예의 발광 소자의 온도 변화에 따른 피크 파장의 변화를 나타낸 도면이다.
도 11은 실시예에 따른 발광 소자를 갖는 발광 소자 패키지 단면도이다.
도 2는 도 1의 발광 소자에 있어서, 제1실시 예에 따른 활성층의 에너지 밴드를 나타낸 예이다.
도 3은 도 2의 활성층의 우물층에서의 온도 변화에 따른 캐리어 분포를 설명하기 위한 도면이다.
도 4는 도 2의 활성층의 다른 예이다.
도 5는 도 1의 발광 소자에 있어서, 제2실시 예에 따른 활성층의 에너지 밴드를 나타낸 예이다.
도 6은 도 5의 활성층의 다른 예이다.
도 7은 도 1의 발광 소자에 전극을 배치한 예이다.
도 8은 도 1의 발광 소자에 전극을 배치한 다른 예이다.
도 9는 실시 예에 따른 우물층의 두께와 온도 변화에 따른 파장 변화를 비교한 도면이다.
도 10의 (A)(B)는 비교 예의 발광 소자의 온도 변화에 따른 피크 파장의 변화를 나타낸 도면이다.
도 11은 실시예에 따른 발광 소자를 갖는 발광 소자 패키지 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태들을 설명한다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
(실시예)
도 1은 실시 예에 따른 발광 소자의 단면도이고, 도 2는 제1실시 예에 따른 활성층의 에너지 밴드를 나타낸 예이며, 도 3은 도 2의 활성층의 우물층에서의 온도 변화에 따른 캐리어 분포를 설명하기 위한 도면이다.
도 1 내지 도 3를 참조하면, 실시예에 따른 발광 소자는 제1도전형 반도체층(41)과, 상기 제1도전형 반도체층(41) 상에 배치되며 우물층(6) 및 장벽층(5)을 갖는 활성층(50)과, 상기 활성층(50) 상에 배치된 전자 차단층(71)과, 상기 전자 차단층(71) 상에 배치된 제2 도전형 반도체층(75)을 포함할 수 있다.
상기 발광 소자는 제1도전형 반도체층(41) 아래에 버퍼층(31) 및 기판(21) 중 하나 이상 또는 모두를 포함할 수 있다. 상기 발광 소자는 상기 제1도전형 반도체층(41)과 활성층(50) 사이에 제1클래드층(43) 및 상기 활성층(50)과 제2도전형 반도체층(75) 사이에 제2클래드층(미도시) 중 적어도 하나 또는 모두를 포함할 수 있다.
상기 기판(21)은 예를 들어, 투광성, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 상기 기판(21)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga2O3 중 적어도 하나를 포함할 수 있다. 상기 기판(21)의 상면 및/또는 하면에는 복수의 돌출부(미도시)가 형성될 수 있으며, 상기 복수의 돌출부 각각은 측 단면이, 반구형 형상, 다각형 형상, 타원 형상 중 적어도 하나를 포함하며, 스트라이프 형태 또는 매트릭스 형태로 배열될 수 있다. 상기 돌출부는 광 추출 효율을 개선시켜 줄 수 있다.
상기 기판(21) 위에는 복수의 화합물 반도체층이 배치될 수 있으며, 상기 복수의 화합물 반도체층의 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 버퍼층(31)은 상기 기판(21)과 상기 제1도전형 반도체층(41) 사이에 배치될 수 있다. 상기 버퍼층(31)은 II족 내지 VI족 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 버퍼층(31)은 III족-V족 화합물 반도체를 이용한 반도체층을 포함하며, 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 버퍼층(31)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, ZnO와 같은 재료 중 적어도 하나를 포함한다.
상기 버퍼층(31)은 서로 다른 반도체층을 교대로 배치한 초 격자(super lattice) 구조를 포함할 수 있다. 상기 버퍼층(31)은 상기 기판(21)과 질화물 계열의 반도체층과의 격자상수의 차이를 완화시켜 주기 위해 형성될 수 있으며, 결함 제어층으로 정의될 수 있다. 상기 버퍼층(31)의 격자 상수는 상기 기판(21)과 질화물 계열의 반도체층 사이의 격자상수 사이의 값을 가질 수 있다.
상기 버퍼층(31)은 언도프드 반도체층을 포함할 수 있으며, 상기 언도프드 반도체층은 제1도전형 반도체층(41) 보다 낮은 전기 전도성을 가질 수 있다. 상기 언도프드 반도체층은 의도적으로 도전형 도펀트를 도핑하지 않더라도 제1도전형 특성을 가지게 된다. 상기 버퍼층(31)은 단층 또는 다층으로 형성될 수 있다.
상기 제1도전형 반도체층(41)은 상기 기판(21) 및 상기 버퍼층(31) 중 적어도 하나와 상기 활성층(50) 사이에 배치될 수 있다. 상기 제1도전형 반도체층(41)은 제1도전형의 도펀트가 도핑된 III족-V족 및 II족-VI족의 화합물 반도체 중 적어도 하나로 구현될 수 있다.
상기 제1도전형 반도체층(41)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1도전형 반도체층(41)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제1도전형 반도체층(41)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다.
상기 제1도전형 반도체층(41)은 단층 또는 다층으로 배치될 수 있다. 상기 제1도전형 반도체층(41)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 상기 제1도전형 반도체층(41)은 전극 접촉층이 될 수 있다.
상기 제1클래드층(43)은 II족-VI족 및 III족-V족 화합물 반도체 중에서 적어도 하나를 포함할 수 있다. 상기 제1클래드층(43)은 제1도전형의 도펀트 예컨대, n형 도펀트를 갖는 n형 반도체층일 수 있다. 상기 제1클래드층(43)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. 상기 제1클래드층(43)은 단층 또는 다층으로 형성될 수 있다. 이러한 제1클래드층(43)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
상기 활성층(50)은 단일 우물, 단일 양자우물, 다중 우물, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 하나로 형성될 수 있다.
상기 활성층(50)은 상기 제1도전형 반도체층(41)을 통해서 주입되는 캐리어 예컨대, 전자(또는 정공)와 상기 제2도전형 반도체층(75)을 통해서 주입되는 캐리어 예컨대, 정공(또는 전자)이 서로 만나서, 상기 활성층(50)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다.
상기 활성층(50)은 화합물 반도체로 구현될 수 있다. 상기 활성층(50)은 예로서 II족-VI족 및 III족-V족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다.
상기 활성층(50)이 다중 우물 구조로 구현된 경우, 상기 활성층(50)은 복수의 우물층(6)과 복수의 장벽층(5)을 포함한다. 상기 활성층(50)은 우물층(6)과 장벽층(5)이 교대로 배치된다. 상기 우물층(6)과 상기 장벽층(5)의 페어는 2~30주기로 형성될 수 있다.
상기 우물층(6)/장벽층(5)의 주기는 예를 들어, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, 또는 InP/GaAs의 페어 중 적어도 하나를 포함한다. 상기 활성층(50)은 자외선, 청색, 녹색, 적색 파장 중 적어도 하나의 피크 파장을 발광할 수 있다.
상기 활성층(50) 내에서 상기 제1도전형 반도체층(41)에 가장 가까운 층은 우물층(6)이 될 수 있고, 상기 제2도전형 반도체층(75)에 가장 가까운 층은 장벽층(5)이 될 수 있다. 상기 우물층(6)은 활성층(50) 내에서 인접한 적어도 2개의 장벽층(5) 사이에 각각 배치될 수 있다.
상기 우물층(6)은 예컨대, InxAlyGa1-x-yN (0<x≤1, 0≤y≤1, 0≤x+y<1)의 조성식을 갖는 반도체 재료로 배치될 수 있다. 상기 장벽층(5)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y<1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
실시 예에 따른 활성층(50)의 우물층(6)은 InGaN, AlGaN, 또는 InAlGaN 반도체로 구현될 수 있다. 상기 장벽층(5)은 GaN계 반도체로 구현될 수 있으며, 예컨대 InGaN, AlGaN, 또는 InAlGaN 반도체로 구현될 수 있다. 이러한 활성층(50)은 상기 우물층(6) 및 장벽층(5)의 반도체 조성에 따라 청색, 녹색, 적색 또는 자외선 파장을 선택적으로 발광할 수 있다.
상기 우물층(6)이 인듐(In) 을 포함하는 경우, 복수의 우물층(6)은 10% 이상 예컨대, 12% 내지 14% 범위를 포함할 수 있다. 상기 우물층(6)의 인듐 조성은 상기 장벽층(5)의 인듐 조성보다 높은 조성을 가질 수 있다. 이러한 인듐 조성은 활성층(50)의 발광 파장에 따라 달라질 수 있다. 상기 복수의 우물층(6) 중에서 전자 차단층(71)에 인접한 적어도 하나 또는 2개의 층은 다른 우물층에 비해 인듐 조성이 높을 수 있다. 상기 복수의 우물층(6) 중에서 전자 차단층(71)에 인접한 적어도 하나 또는 2개의 층은 다른 우물층에 비해 밴드 갭이 좁을 수 있다. 상기 복수의 우물층(6) 중에서 전자 차단층(71)에 인접한 적어도 하나 또는 2개의 층은 다른 우물층에 비해 두께가 얇을 수 있다.
상기 우물층(6)이 알루미늄(Al)을 포함하는 경우, 상기 복수의 우물층(6)은 서로 다른 알루미늄의 조성을 가질 수 있다. 상기 우물층(6)이 AlGaN인 경우, 상기 우물층(6)의 알루미늄 조성은 장벽층(5)의 알루미늄 조성보다 낮은 조성을 가질 수 있다. 상기 장벽층(5)의 인듐 조성은 1% 이하 예컨대, 0.5% 이하일 수 있다. 상기 장벽층(5)은 인듐 조성을 가지지 않을 수 있다. 이러한 우물층(6)은 상기 장벽층(5)의 밴드 갭보다 좁은 밴드 갭을 가질 수 있다. 상기 복수의 우물층(6) 중에서 전자 차단층(71)에 인접한 적어도 하나 또는 2개의 층은 다른 우물층에 비해 알루미늄 조성이 작을 수 있다. 상기 복수의 우물층(6) 중에서 전자 차단층(71)에 인접한 적어도 하나 또는 2개의 층은 다른 우물층에 비해 밴드 갭이 좁을 수 있다. 상기 복수의 우물층(6) 중에서 전자 차단층(71)에 인접한 적어도 하나 또는 2개의 층은 다른 우물층에 비해 두께가 얇을 수 있다.
상기 전자 차단층(71)은 활성층(50) 위에 배치된다. 상기 전자 차단층(71)은 AlGaN계 반도체를 포함할 수 있다. 상기 전자 차단층(71)은 제2도전형의 도펀트 예컨대, p형 도펀트를 갖는 p형 반도체층일 수 있다. 상기 전자 차단층(71)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 포함할 수 있다.
상기 전자 차단층(71) 위에 제2도전형 반도체층(75)이 배치될 수 있다. 상기 제2도전형 반도체층(75)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2도전형 반도체층(75)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있으며, p형 도펀트가 도핑된 p형 반도체층이 될 수 있다.
상기 제2도전형 반도체층(75)은 단층 또는 다층으로 배치될 수 있다. 상기 제2도전형 반도체층(75)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 상기 제2도전형 반도체층(75)은 전극 접촉층이 될 수 있다.
발광 구조물은 제1도전형 반도체층(41)부터 제2도전형 반도체층(75)까지를 포함할 수 있다. 다른 예로서, 발광 구조물은 제1도전형 반도체층(41) 및 제1클래드층(43)이 p형 반도체층, 상기 제2클래드층(73) 및 제2도전형 반도체층(75)은 n형 반도체층으로 구현될 수 있다. 이러한 발광 구조물은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
실시 예에 따른 발광 소자는 온도가 증가하면, 열에 의해서 활성층에 주입되는 캐리어(carrier)가 활성화되어 더 높은 에너지 쪽으로 이동하게 된다. 이때의 전자는 발광 소자 내에 걸려있는 전계에 의해 제2도전형 반도체층(75) 예컨대, p형 반도체층의 영역으로 흘러가는 전자 누설이 발생될 수 있다. 이러한 전자 누설이 발생되면, 광 출력 드롭(droop) 현상이 발생될 수 있으며, 상기 광 출력 드롭은 색 온도를 변화시킬 수 있다. 예를 들면, 도 10의 (A)와 같이, 발광 소자 내에서 정상적인 온도에서 단일 피크(Single peak) 또는 듀얼 피크(dual peak)가 발생된다면, 고온에서는 광 출력의 드롭으로 인해 (B)와 같이 복사 속(Radiant flux)이 감소되는 문제가 발생될 수 있다. 실시 예는 발광 소자의 온도 변화에 따른 광 출력 변화를 억제할 수 있는 활성층을 제공할 수 있다.
한편, 실시 예에 따른 활성층(50)에 대해 상세하게 설명하기로 한다.
도 1 및 도 2를 참조하면, 활성층(50)에서 우물층(6)은 장벽층(5)의 제2밴드 갭(G2)보다 좁은 제1밴드 갭(G1)을 가질 수 있다. 이러한 밴드 갭 차이(G2-G1)과 조성 물질에 의해 소정의 피크 파장이 조절될 수 있다. 상기 장벽층(5)의 두께(T2)는 4nm 이상일 수 있으며, 상기 우물층(6)의 두께(T1)는 4nm 이하일 수 있다. 상기 상기 장벽층(5)은 상기 우물층(6)의 두께(T1)보다 두꺼운 두께(T2)를 제공하여, 전자 장벽 역할을 제공할 수 있다.
상기 복수의 장벽층(5)은 전자 차단층(71) 또는 제2도전형 반도체층(75)에 가장 가까운 제1장벽층(51), 상기 제1장벽층(51)과 제1클래드층(43) 또는 제1도전형 반도체층(41)사이에 배치된 제2 및 제3장벽층(52,53)을 포함한다. 상기 장벽층(5)은 전자 차단층(71)의 밴드 갭(G4)보다 좁은 제2밴드 갭(G2)을 가질 수 있다. 상기 복수의 장벽층(5) 중에서 제1장벽층(51)은 단층 또는 다층일 수 있으며, 다른 장벽층(52,53)의 두께(T2)와 동일한 두께이거나 두꺼운 두께(T3)로 형성될 수 있다.
상기 복수의 우물층(6)은 상기 전자 차단층(71) 또는 제2도전형 반도체층(75)에 가장 가까운 제1우물층(61), 상기 제2 및 제3장벽층(52,53) 사이에 배치된 제2우물층(62), 및 상기 제2우물층(62)보다 제1클래드층(43)에 더 인접한 적어도 하나의 제3우물층(63)을 포함한다. 상기 제1 내지 제3우물층(61,62,63)은 동일한 두께(T1)로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1장벽층(51)은 상기 제1우물층(61)과 전자 차단층(71) 사이에 배치되며, 상기 제1우물층(61)은 제1장벽층(51)과 제2장벽층(52) 사이에 배치될 수 있다. 상기 제1장벽층(51)은 상기 제1우물층(61)과 전자 차단층(71)에 접촉되며, 상기 제1우물층(61)은 제1장벽층(51)과 제2장벽층(52)에 접촉될 수 있다.
상기 제1우물층(61)은 상기 활성층(50) 내에서 가장 좁은 제3밴드 갭(G3)을 가질 수 있다. 상기 제1우물층(61)은 복수의 우물층(6) 중에서 가장 좁은 제3밴드 갭(G3)을 가질 수 있다. 상기 제1우물층(61)은 상기 활성층(50) 내에서 인듐 조성이 가장 높을 수 있다. 상기 제1우물층(61)은 복수의 우물층(6) 중에서 가장 높은 인듐 조성을 가질 수 있다. 상기 제1우물층(61)의 인듐 조성은 13% 이상 예컨대, 13.5% 내지 15.5% 범위일 수 있다. 상기 제1우물층(61)의 인듐 조성이 상기 범위보다 낮을 경우 온도 증가에 따른 전자 구속효과가 미미하며, 상기 범위보다 높을 경우 파장이 쉬프트(shift)되는 문제가 발생될 수 있다.
상기 제1우물층(61)은 복수의 우물층(6) 중에서 장벽층(5)로부터의 우물 깊이(H1,H2)가 가장 깊은 깊이(H2)로 형성될 수 있다. 이러한 우물 깊이(H2>H1)에 의해 온도 증가에 따라 전자 차단층(71)으로 누설될 수 있는 전자를 구속시켜 줄 수 있다.
상기 제1우물층(61)의 인듐 조성은 다른 우물층(62,63)의 인듐 조성에 비해 5% 이상의 차이를 가질 수 있다. 상기 제1우물층(61)의 인듐 조성이 다른 우물층(62,63)에 비해 5% 미만인 경우, 열에 의한 광 출력의 드롭에 대한 개선이 미미할 수 있다.
실시 예는 상기 제1우물층(61)은 도전형 도펀트 예컨대, Si, Zn, C, Si, Mg와 같은 도펀트를 포함할 수 있고 다른 우물층(62,63)은 언도프된 층일 수 있다. 상기 제1우물층(61)이 도전형 도펀트를 포함할 경우, 밴드 갭이 더 좁아지거나 우물 깊이가 더 깊어지는 효과가 있어, 전자 구속 효과가 개선될 수 있다.
이러한 실시 예는 활성층(50) 내의 우물층(6) 중에서 전자 차단층(71)에 인접한 우물층(61)이 다른 우물층(62,63)에 비해 인듐 조성이 높고 밴드 갭이 좁게 배치되므로, 온도가 증가하더라도 전자 누설을 억제할 수 있고, 광 출력이 드롭되는 것을 방지하고 색 온도 변화를 더 줄여줄 수 있다. 또한 활성층(50) 내에서의 발광 재결합률(radiative recombination rate)을 향상시켜 내부 발광효율을 증대시킬 수 있다.
도 3과 같이, 발광 소자가 동작하여 온도가 상승하게 되면, 활성층(50) 내에서의 캐리어 즉, 전자(e1,e2)는 활성화될 수 있다. 이때 복수의 우물층(6) 중에서 다른 우물층(62,63) 내로 주입된 전자(e1)는 우물 깊이(H1)가 낮아 전자 구속 효과가 떨어질 수 있으나, 제1우물층(61)의 우물 깊이(H2)에 의해 주입된 전자(e2)를 구속할 수 있다. 만약, 제1우물층(61)의 우물 깊이(H2)가 낮을 경우 전자(e2)의 구속 효과는 떨어질 수 있고, 전자가 전자 차단층(71)으로 이동되는 누설 문제가 발생될 수 있다. 상기 우물 깊이(H1,H2)는 장벽층(5)에서의 깊이일 수 있으며, H2>H1를 만족할 수 있다.
도 4는 도 2의 활성층의 다른 에너지 밴드를 나타낸 도면이다. 도 4를 설명함에 있어서, 상기의 실시 예에 개시된 설명과 동일한 설명은 생략하기로 한다.
도 4를 참조하면, 활성층(50)은 복수의 우물층(6) 및 복수의 장벽층(5)을 포함할 수 있다.
상기 복수의 장벽층(5)은 전자 차단층(71) 또는 제2도전형 반도체층(75)에 가장 가까운 제1장벽층(51), 상기 제1장벽층(51)과 제1클래드층(43) 또는 제1도전형 반도체층(41)사이에 배치된 제2 및 제3장벽층(52,53)을 포함한다. 상기 장벽층(5)은 전자 차단층(71)의 밴드 갭(G4)보다 좁은 제2밴드 갭(G2)을 가질 수 있다. 상기 복수의 장벽층(5) 중에서 제1장벽층(51)은 단층 또는 다층일 수 있으며, 다른 장벽층(52,53)의 두께(T2)와 동일한 두께이거나 두꺼운 두께(T3)로 형성될 수 있다.
상기 복수의 우물층(6)은 상기 전자 차단층(71) 또는 제2도전형 반도체층(75)에 가장 가까운 제1우물층(61A), 상기 제2 및 제3장벽층(52,53) 사이에 배치된 제2우물층(62A), 및 상기 제2우물층(62A)보다 제1클래드층(43)에 더 인접한 적어도 하나의 제3우물층(63)을 포함한다. 상기 제1 내지 제3우물층(61A,62A,63)은 동일한 두께(T1)로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1장벽층(51)은 상기 제1우물층(61A)과 전자 차단층(71) 사이에 배치되며, 상기 제1우물층(61A)은 제1장벽층(51)과 제2장벽층(52) 사이에 배치될 수 있다. 상기 제1장벽층(51)은 상기 제1우물층(61A)과 전자 차단층(71)에 접촉되며, 상기 제1우물층(61A)은 제1장벽층(51)과 제2장벽층(52)에 접촉될 수 있다.
상기 복수의 우물층(6) 중에서 상기 전자 차단층(71)에 인접한 제 1 및 제2우물층(61A,62A)은 활성층(50) 내에서 가장 좁은 제3밴드 갭(G3)을 가질 수 있다. 상기 제1 및 제2우물층(61A,62A)은 상기 활성층(50) 내에서 인듐 조성이 가장 높을 수 있다. 상기 제1 및 제2우물층(61A,62A)은 복수의 우물층(6) 중에서 가장 높은 인듐 조성을 가질 수 있다. 상기 제1 및 제2우물층(61A,62A)의 인듐 조성은 13% 이상 예컨대, 13.5% 내지 15.5% 범위일 수 있다. 상기 제1 및 제2우물층(61A,62A)의 인듐 조성이 상기 범위보다 낮을 경우 온도 증가에 따른 전자 구속효과가 미미하며, 상기 범위보다 높을 경우 파장이 쉬프트(shift)되는 문제가 발생될 수 있다.
상기 제1 및 제2우물층(61A,62A)은 복수의 우물층(6) 중에서 장벽층(5)로부터의 우물 깊이(H1,H2)가 가장 깊은 깊이(H2)로 형성될 수 있다. 이러한 우물 깊이(H2>H1)에 의해 온도 증가에 따라 전자 차단층(71)으로 누설될 수 있는 전자를 구속시켜 줄 수 있다.
상기 제1 및 제2우물층(61A,62A)의 인듐 조성은 다른 우물층(63)의 인듐 조성에 비해 5% 이상의 차이를 가질 수 있다. 상기 제1 및 제2우물층(61A,62A)의 인듐 조성이 다른 우물층(63)에 비해 5% 미만인 경우, 열에 의한 광 출력의 드롭에 대한 개선이 미미할 수 있다.
실시 예는 상기 제1 및 제2우물층(61A,62A) 중 적어도 하나 또는 모두는 도전형 도펀트 예컨대, Si, Zn, C, Si, Mg와 같은 도펀트를 포함할 수 있고 다른 우물층(63)은 언도프된 층일 수 있다. 상기 제1 및 제2우물층(61A,62A)이 도전형 도펀트를 포함할 경우, 밴드 갭이 더 좁아지거나 우물 깊이가 더 깊어지는 효과가 있어, 전자 구속 효과가 개선될 수 있다.
이러한 실시 예는 활성층(50) 내의 우물층(6) 중에서 전자 차단층(71)에 인접한 2개의 우물층(61A,62A)이 다른 우물층(63)에 비해 인듐 조성이 높고 밴드 갭이 좁게 배치되므로, 온도가 증가하더라도 2개의 우물층(61A,62A)에 의해 전자 누설을 억제할 수 있어, 광 출력이 드롭되는 것을 방지하고 색 온도 변화를 더 줄여줄 수 있다. 또한 활성층(50) 내에서의 발광 재결합률(radiative recombination rate)을 향상시켜 내부 발광효율을 증대시킬 수 있다.
도 5는 제2실시 예에 따른 활성층의 에너지 밴드를 나타낸 예이다. 도 5를 설명함에 있어서, 상기에 개시된 구성과 동일한 부분은 상기의 설명을 참조하기로 한다.
도 5를 참조하면, 활성층(50)은 복수의 우물층(6) 및 복수의 장벽층(5)을 포함할 수 있다.
상기 복수의 장벽층(5)은 전자 차단층(71) 또는 제2도전형 반도체층(75)에 가장 가까운 제1장벽층(51), 상기 제1장벽층(51)과 제1클래드층(43) 또는 제1도전형 반도체층(41)사이에 배치된 제2 및 제3장벽층(52,53)을 포함한다. 상기 장벽층(5)은 전자 차단층(71)의 밴드 갭(G4)보다 좁은 제2밴드 갭(G2)을 가질 수 있다. 상기 복수의 장벽층(5) 중에서 제1장벽층(51)은 단층 또는 다층일 수 있으며, 다른 장벽층(52,53)의 두께(T2)와 동일한 두께이거나 두꺼운 두께(T3)로 형성될 수 있다.
상기 복수의 우물층(6)은 상기 전자 차단층(71) 또는 제2도전형 반도체층(75)에 가장 가까운 제1우물층(61B), 상기 제2 및 제3장벽층(52,53) 사이에 배치된 제2우물층(62), 및 상기 제2우물층(62)보다 제1클래드층(43)에 더 인접한 적어도 하나의 제3우물층(63)을 포함한다.
상기 제1장벽층(51)은 상기 제1우물층(61B)과 전자 차단층(71) 사이에 배치되며, 상기 제1우물층(61B)은 제1장벽층(51)과 제2장벽층(52) 사이에 배치될 수 있다. 상기 제1장벽층(51)은 상기 제1우물층(61B)과 전자 차단층(71)에 접촉되며, 상기 제1우물층(61B)은 제1장벽층(51)과 제2장벽층(52)에 접촉될 수 있다.
상기 복수의 우물층(6) 중에서 상기 전자 차단층(71)에 인접한 제 1우물층(61B)은 활성층(50) 내에서 가장 좁은 제3밴드 갭(G3)을 가질 수 있다. 상기 제1우물층(61B)은 상기 활성층(50) 내에서 인듐 조성이 가장 높을 수 있다. 상기 제1우물층(61B)은 복수의 우물층(6) 중에서 가장 높은 인듐 조성을 가질 수 있다. 상기 제1우물층(61B)의 인듐 조성은 13% 이상 예컨대, 13.5% 내지 15.5% 범위일 수 있다. 상기 제1우물층(61B)의 인듐 조성이 상기 범위보다 낮을 경우 온도 증가에 따른 전자 구속효과가 미미하며, 상기 범위보다 높을 경우 파장이 쉬프트(shift)되는 문제가 발생될 수 있다.
상기 제1우물층(61B)은 복수의 우물층(6) 중에서 장벽층(5)으로부터의 우물 깊이(H1,H2)가 가장 깊은 깊이(H2)로 형성될 수 있다. 이러한 우물 깊이(H2>H1)에 의해 온도 증가에 따라 전자 차단층(71)으로 누설될 수 있는 전자를 구속시켜 줄 수 있다.
상기 제1우물층(61B)의 인듐 조성은 다른 우물층(62,63)의 인듐 조성에 비해 5% 이상의 차이를 가질 수 있다. 상기 제1우물층(61B)의 인듐 조성이 다른 우물층(62,63)에 비해 5% 미만인 경우, 열에 의한 광 출력의 드롭에 대한 개선이 미미할 수 있다.
실시 예는 상기 제1우물층(61B)은 도전형 도펀트 예컨대, Si, Zn, C, Si, Mg와 같은 도펀트를 포함할 수 있고 다른 우물층(62,63)은 언도프된 층일 수 있다. 상기 제1우물층(61B)은 도전형 도펀트를 포함할 경우, 밴드 갭이 더 좁아지거나 우물 깊이가 더 깊어지는 효과가 있어, 전자 구속 효과가 개선될 수 있다.
상기 제1우물층(61B)은 활성층(50) 내에서 가장 얇은 두께(T4)를 가질 수 있다. 상기 제1우물층(61B)은 상기 복수의 우물층(6) 중에서 가장 얇은 두께(T4)를 가질 수 있다. 상기 제1우물층(61B)의 두께(T4)는 다른 우물층(62,63)의 두께(T1)에 비해 5% 이상 작을 수 있다. 상기 제1우물층(61B)의 두께(T4)는 4nm 이하 2nm 이상일 수 있으며, 예컨대 2.8nm 내지 3.2nm 범위일 수 있다. 상기 제1우물층(61B)의 두께(T4)가 상기 범위일 경우, 캐리어 예컨대, 전자 구속 효과가 개선될 수 있다.
도 9를 참조하면 우물층의 두께(Ta, Tb, Tc)를 볼 때, 3nm±0.2nm인 두께(Ta)가 다른 두께(Tb, Tc)에 비해 온도 변화에 따른 파장 변화가 작음을 알 수 있다. 도 9에서 두께 Tb는 Ta보다 작은 두께이고, Tc는 Ta보다 큰 두께이다. 또한 장 파장 보다는 단 파장에서 온도 변화가 심하게 나타나므로, 실시 예의 활성층 구조는 446nm ~ 457nm에 적용될 수 있으며, 구체적으로 단 파장 예컨대, 446nm에 인접할 때 더 효과적일 수 있다.
도 6을 참조하면, 활성층(50)은 복수의 우물층(6) 및 복수의 장벽층(5)을 포함할 수 있다.
상기 복수의 장벽층(5)은 전자 차단층(71) 또는 제2도전형 반도체층(75)에 가장 가까운 제1장벽층(51), 상기 제1장벽층(51)과 제1클래드층(43) 또는 제1도전형 반도체층(41)사이에 배치된 제2 및 제3장벽층(52,53)을 포함한다. 상기 장벽층(5)은 전자 차단층(71)의 밴드 갭(G4)보다 좁은 제2밴드 갭(G2)을 가질 수 있다. 상기 복수의 장벽층(5) 중에서 제1장벽층(51)은 단층 또는 다층일 수 있으며, 다른 장벽층(52,53)의 두께(T2)와 동일한 두께이거나 두꺼운 두께(T3)로 형성될 수 있다.
상기 복수의 우물층(6)은 상기 전자 차단층(71) 또는 제2도전형 반도체층(75)에 가장 가까운 제1우물층(61C), 상기 제2 및 제3장벽층(52,53) 사이에 배치된 제2우물층(62C), 및 상기 제2우물층(62C)보다 제1클래드층(43)에 더 인접한 적어도 하나의 제3우물층(63)을 포함한다.
상기 제1장벽층(51)은 상기 제1우물층(61C)과 전자 차단층(71) 사이에 배치되며, 상기 제1우물층(61C)은 제1장벽층(51)과 제2장벽층(52) 사이에 배치될 수 있다.
상기 복수의 우물층(6) 중에서 상기 전자 차단층(71)에 인접한 제 1 및 제2우물층(61C,62C)은 활성층(50) 내에서 가장 좁은 제3밴드 갭(G3)을 가질 수 있다. 상기 제1 및 제2우물층(61C,62C)은 상기 활성층(50) 내에서 인듐 조성이 가장 높을 수 있다. 상기 제1 및 제2우물층(61C,62C)은 복수의 우물층(6) 중에서 가장 높은 인듐 조성을 가질 수 있다. 상기 제1 및 제2우물층(61C,62C)의 인듐 조성은 13% 이상 예컨대, 13.5% 내지 15.5% 범위일 수 있다. 상기 제1 및 제2우물층(61C,62C)의 인듐 조성이 상기 범위보다 낮을 경우 온도 증가에 따른 전자 구속효과가 미미하며, 상기 범위보다 높을 경우 파장이 쉬프트(shift)되는 문제가 발생될 수 있다.
상기 제1 및 제2우물층(61C,62C)은 복수의 우물층(6) 중에서 장벽층(5)로부터의 우물 깊이(H1,H2)가 가장 깊은 깊이(H2)로 형성될 수 있다. 이러한 우물 깊이(H2>H1)에 의해 온도 증가에 따라 전자 차단층(71)으로 누설될 수 있는 전자를 구속시켜 줄 수 있다.
상기 제1 및 제2우물층(61C,62C)의 인듐 조성은 다른 우물층(63)의 인듐 조성에 비해 5% 이상의 차이를 가질 수 있다. 상기 제1 및 제2우물층(61C,62C)의 인듐 조성이 다른 우물층(63)에 비해 5% 미만인 경우, 열에 의한 광 출력의 드롭에 대한 개선이 미미할 수 있다.
실시 예는 상기 제1 및 제2우물층(61C,62C) 중 적어도 하나 또는 모두는 도전형 도펀트 예컨대, Si, Zn, C, Si, Mg와 같은 도펀트를 포함할 수 있고 다른 우물층(63)은 언도프된 층일 수 있다. 상기 제1 및 제2우물층(61C,62C)이 도전형 도펀트를 포함할 경우, 밴드 갭이 더 좁아지거나 우물 깊이가 더 깊어지는 효과가 있어, 전자 구속 효과가 개선될 수 있다.
상기 제1 및 제2우물층(61C,62C)은 활성층(50) 내에서 가장 얇은 두께(T4)를 가질 수 있다. 상기 제1 및 제2우물층(61C,62C)은 상기 복수의 우물층(6) 중에서 가장 얇은 두께(T4)를 가질 수 있다. 상기 제1 및 제2우물층(61C,62C)의 두께(T4)는 다른 우물층(63)의 두께(T1)에 비해 5% 이상 작을 수 있다. 상기 제1 및 제2우물층(61C,62C)의 두께(T4)는 4nm 이하 2nm 이상일 수 있으며, 예컨대 2.8nm 내지 3.2nm 범위일 수 있다. 상기 제1 및 제2우물층(61C,62C)의 두께(T4)가 상기 범위일 경우, 캐리어 예컨대, 전자 구속 효과가 더 개선될 수 있다.
여기서, 상기 제2장벽층(52)의 두께(T5)는 다른 장벽층(53)의 두께(T2)보다 두꺼울 수 있다. 이는 우물층/장벽층의 페어가 동일한 두께일 경우, 상기 제2장벽층(51)은 상기 제1 및 제2우물층(61C,62C)의 두께(T4)가 얇아지게 되므로, 더 두꺼운 두께(T5)로 형성될 수 있다.
이러한 실시 예는 활성층(50) 내의 우물층(6) 중에서 전자 차단층(71)에 인접한 2개의 우물층(61C,62C)이 다른 우물층(63)에 비해 인듐 조성은 높고 밴드 갭은 좁게, 두께는 얇게 형성되므로, 온도가 증가하더라도 2개의 우물층(61C,62C)에 의해 전자 누설을 억제할 수 있어, 광 출력이 드롭되는 것을 방지하고 색 온도 변화를 더 줄여줄 수 있다.
실시 예에 따른 활성층(50)은 다중 양자우물 구조에서 온도 변화에 상관 없이 발광 분포를 고르게 제공할 수 있어, 고 전류에서도 광 효율을 극대화시켜 줄 수 있다.
도 7은 도 1의 발광 소자에 전극을 배치한 예를 나타낸다. 도 7을 설명함에 있어서, 상기에 개시된 구성과 동일한 부분은 상기에 개시된 실시 예의 설명을 참조하기로 한다.
도 7을 참조하면, 발광 소자(101)는 제1전극(91) 및 제2전극(95)을 포함한다. 상기 제1도전형 반도체층(41)에 제1전극(91)이 전기적으로 연결되며, 상기 제2도전형 반도체층(75)에 제2전극(95)이 전기적으로 연결될 수 있다. 상기 제1전극(91)은 상기 제1도전형 반도체층(41) 위에 배치될 수 있으며, 상기 제2전극(95)은 제2도전형 반도체층(75) 위에 배치될 수 있다.
상기 제1전극(91) 및 상기 제2전극(95)은 암(arm) 구조 또는 핑거(finger) 구조의 전류 확산 패턴이 더 형성될 수 있다. 상기 제1전극(91) 및 제2전극(95)은 오믹 접촉, 접착층, 본딩층의 특성을 갖는 금속으로 비 투광성으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극(93) 및 제2전극(95)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
상기 제2전극(95)과 상기 제2도전형 반도체층(75) 사이에는 전극층(93)이 배치될 수 있으며, 상기 전극층(93)은 70% 이상의 광을 투과하는 투광성 물질이거나 70% 이상의 광을 반사하는 반사성 특성을 갖는 물질로 형성될 수 있으며, 예컨대 금속 또는 금속 산화물로 형성될 수 있다. 상기 전극층(93)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO, Al, Ag, Pd, Rh, Pt, Ir 중 선택적으로 형성될 수 있다.
상기 전극층(93) 상에 절연층(81)이 배치될 수 있다. 상기 절연층(81)은 상기 전극층(93)의 상면 및 반도체층의 측면에 배치될 수 있으며, 제1, 2전극(91,95)과 선택적으로 접촉될 수 있다. 상기 절연층(81)은 Al, Cr, Si, Ti, Zn, Zr 중 적어도 하나를 갖는 산화물, 질화물, 불화물, 및 황화물 중 적어도 하나로 형성된 절연물질 또는 절연성 수지를 포함한다. 상기 절연층(81)은 예컨대, SiO2, Si3N4, Al2O3, TiO2 중에서 선택적으로 형성될 수 있다. 상기 절연층(81)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
실시예에 따른 활성층(50)은 우물층(6) 중에서 전자 차단층(71)에 인접한 적어도 하나 또는 2개의 우물층을 다른 우물층의 인듐 조성보다 크게 해 줌으로써, 발광 소자의 온도가 증가하더라도 전자 누설을 억제할 수 있고, 광 출력이 드롭되는 것을 방지하고 색 온도 변화를 더 줄여줄 수 있다. 또한 활성층(50) 내에서의 발광 재결합률(radiative recombination rate)을 향상시켜 내부 발광효율을 증대시킬 수 있다.
도 8은 도 1의 발광 소자를 이용한 수직형 발광 소자의 예를 나타낸 도면이다. 도 8을 설명함에 있어서, 상기에 개시된 구성과 동일한 부분은 상기에 개시된 실시 예의 설명을 참조하기로 한다.
도 8을 참조하면, 발광 소자(102)는 제1도전형 반도체층(41) 위에 제1전극(91) 및 제2도전형 반도체층(75) 아래에 복수의 전도층(96,97,98,99)을 갖는 제2전극을 포함한다.
상기 제2전극은 상기 제2도전형 반도체층(75) 아래에 배치되며, 접촉층(96), 반사층(97), 본딩층(98) 및 지지 부재(99)를 포함한다. 상기 접촉층(96)은 반도체층 예컨대, 제2도전형 반도체층(75)과 접촉된다. 상기 접촉층(96)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 저 전도성 물질이거나 Ni, Ag의 금속을 이용할 수 있다. 상기 접촉층(96) 아래에 반사층(97)이 배치되며, 상기 반사층(97)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다. 상기 반사층(97)은 상기 제2도전형 반도체층(75) 아래에 접촉될 수 있으며, 이에 대해 한정하지는 않는다.
상기 반사층(97) 아래에는 본딩층(98)이 배치되며, 상기 본딩층(98)은 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 그 물질은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함할 수 있다.
상기 제2도전형 반도체층(75)과 제2전극 사이에 채널층(83) 및 전류 블록킹층(85)이 배치된다.
상기 채널층(83)은 상기 제2도전형 반도체층(75)의 하면 에지를 따라 형성되며, 링 형상, 루프 형상 또는 프레임 형상으로 형성될 수 있다. 상기 채널층(83)은 투명한 전도성 물질 또는 절연성 물질을 포함하며, 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함할 수 있다. 상기 채널층(83)의 내측부는 상기 제2도전형 반도체층(75) 아래에 배치되고, 외측부는 상기 발광 구조물의 측면보다 더 외측에 배치된다.
상기 전류 블록킹층(85)은 제2도전형 반도체층(75)과 접촉층(96) 또는 반사층(97) 사이에 배치될 수 있다. 상기 전류 블록킹층(85)은 절연물질을 포함하며, 예컨대 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 적어도 하나를 포함할 수 있다. 다른 예로서, 상기 전류 블록킹층(85)은 쇼트키 접촉을 위한 금속으로도 형성될 수 있다.
상기 전류 블록킹층(85)은 상기 발광 구조물 위에 배치된 제1전극(91)과 상기 발광 구조물의 두께 방향으로 대응되게 배치된다. 상기 전류 블록킹층(85)은 상기 제2전극(96-99)으로부터 공급되는 전류를 차단하여, 다른 경로로 확산시켜 줄 수 있다. 상기 전류 블록킹층(85)은 하나 또는 복수로 배치될 수 있으며, 제1전극(91)과 수직 방향으로 적어도 일부 또는 전 영역이 오버랩될 수 있다.
상기 본딩층(98) 아래에는 지지 부재(99)가 형성되며, 상기 지지 부재(99)는 전도성 부재로 형성될 수 있으며, 그 물질은 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 지지부재(99)는 다른 예로서, 전도성 시트로 구현될 수 있다.
여기서, 상기 도 1의 기판은 제거할 수 있다. 상기 기판의 제거 방법은 물리적 방법(예: Laser lift off) 또는/및 화학적 방법(습식 에칭 등)으로 제거할 수 있으며, 상기 제1도전형 반도체층(41)을 노출시켜 준다. 상기 기판이 제거된 방향을 통해 아이솔레이션 에칭을 수행하여, 상기 제1도전형 반도체층(41) 상에 제1전극(91)을 형성하게 된다.
상기 제1도전형 반도체층(41)의 상면에는 러프니스와 같은 광 추출 구조(미도시)로 형성될 수 있다. 상기 반도체층의 표면에는 절연층(미도시)이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다. 이에 따라 발광 구조물 위에 제1전극(91) 및 아래에 지지 부재(99)를 갖는 수직형 전극 구조를 갖는 발광 소자(102)가 제조될 수 있다.
실시예에 따른 활성층(50)은 우물층(6) 중에서 전자 차단층(71)에 인접한 적어도 하나 또는 2개의 우물층을 다른 우물층의 인듐 조성보다 크게 해 줌으로써, 발광 소자의 온도가 증가하더라도 전자 누설을 억제할 수 있고, 광 출력이 드롭되는 것을 방지하고 색 온도 변화를 더 줄여줄 수 있다. 또한 활성층(50) 내에서의 발광 재결합률(radiative recombination rate)을 향상시켜 내부 발광효율을 증대시킬 수 있다.
<발광 소자 패키지>
도 11은 도 7의 발광 소자를 갖는 발광소자 패키지를 나타낸 도면이다.
도 11을 참조하면, 발광소자 패키지(200)는 몸체(221)와, 상기 몸체(221)에 적어도 일부가 배치된 제1 리드전극(211) 및 제2 리드전극(213)과, 상기 몸체(221) 상에 상기 제1 리드전극(211) 및 제2 리드전극(213)과 전기적으로 연결되는 상기 발광 소자(101)를 포함한다.
상기 몸체(221)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다. 상기 몸체(221)는 위에서 볼 때 내부에 캐비티(cavity)(225) 및 상기 캐비티(225)의 둘레에는 캐비티 바닥에 대해 경사진 면으로 형성될 수 있다.
상기 제1 리드전극(211) 및 상기 제2 리드전극(213)은 서로 전기적으로 분리되며, 상기 몸체(221) 내부를 관통하도록 형성될 수 있다. 즉, 상기 제1 리드전극(211) 및 상기 제2 리드전극(213)은 일부는 상기 캐비티(225) 내부에 배치되고, 다른 부분은 상기 몸체(221)의 외부에 배치될 수 있다.
상기 제1 리드전극(211) 및 제2 리드전극(213)은 상기 발광 소자(101)에 전원을 공급하고, 상기 발광 소자(101)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(101)에서 발생된 열을 외부로 배출시키는 기능을 할 수도 있다. 상기 제1 및 제2리드 전극(211,213)은 금속 재질로 형성될 수 있으며, 간극부(223)에 의해 분리된다.
상기 발광 소자(101)는 상기 몸체(221) 상에 설치되거나 상기 제1 리드전극(211) 또는/및 제2 리드전극(213) 상에 설치될 수 있다.
상기 발광 소자(101)는 제1와이어(242)로 상기 제1 리드전극(211)과 연결되며, 제2와이어(243)로 제2 리드전극(213)과 연결될 수 있으며, 이에 한정되지 않는다.
상기 캐비티(225) 상에는 몰딩 부재(231) 또는 투명 윈도우가 배치될 수 있다. 상기 몰딩 부재(231)는 실리콘 또는 에폭시와 같은 수지 재질을 포함하며, 내부에 형광체를 포함할 수 있다. 상기 형광체는 발광 소자(101)로부터 방출된 일부 광의 파장을 변환시켜 줄 수 있다. 상기 투명 윈도우는 글라스 재질을 포함할 수 있으며, 상기 발광 소자(101)과 이격되게 배치될 수 있다.
상기 캐비티(225) 상에는 광학 렌즈가 더 배치될 수 있으며, 이에 대해 한정하지는 않는다.
실시 예에 따른 발광 소자 또는 발광 소자 패키지는 복수개가 기판 상에 어레이되며, 상기 발광 소자 또는 발광 소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 또는 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능하거나 조명 유닛으로 기능할 수 있으며, 예를 들어, 조명 시스템은 백라이트 유닛, 조명 유닛, 지시 장치, 램프, 가로등을 포함할 수 있다.
실시예에 따른 발광 소자, 발광 소자 패키지 및 조명시스템에 의하면 발광 재결합률(radiative recombination rate)을 향상시켜 내부 발광효율을 증대시킬 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
5,51,52,53: 장벽층
6,61,61A,61B,61C,62,62A,62B,62C,63: 우물층
21: 기판
31: 버퍼층
41: 제1도전형 반도체층
43: 제1클래드층
50: 활성층
71: 전자 차단 구조층
75: 제2도전형 반도체층
6,61,61A,61B,61C,62,62A,62B,62C,63: 우물층
21: 기판
31: 버퍼층
41: 제1도전형 반도체층
43: 제1클래드층
50: 활성층
71: 전자 차단 구조층
75: 제2도전형 반도체층
Claims (10)
- 제1 도전형 반도체층 및 제2 도전형 반도체층;
상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 활성층; 및
상기 제2 도전형 반도체층과 상기 활성층 사이에 전자 차단층을 포함하며,
상기 활성층은 복수의 우물층 및 복수의 장벽층을 포함하며,
상기 복수의 우물층 각각은 상기 복수의 장벽층 각각의 밴드 갭보다 좁은 밴드 갭을 갖고,
상기 복수의 우물층 중에서 상기 전자 차단층에 인접한 적어도 하나의 우물층은 상기 활성층 내에서 가장 높은 인듐 조성과 가장 좁은 밴드 갭을 가지며,
상기 적어도 하나의 우물층은 다른 우물층의 인듐 조성보다 5% 이상 높은 인듐 조성 및 다른 우물층의 두께보다 5% 이상 작은 두께 중 적어도 하나를 포함하고,
상기 다른 우물층은 언도프된 층인 발광 소자. - 제1항에 있어서,
상기 적어도 하나의 우물층은 상기 전자 차단층에 인접한 2개의 우물층을 포함하며,
상기 활성층은 446nm 내지 457nm의 파장을 발광하는 발광 소자. - 제1항 또는 제2항에 있어서,
상기 적어도 하나의 우물층은 상기 전자 차단층에 인접한 장벽층에 접촉되며,
상기 적어도 하나의 우물층은 다른 우물층의 우물 깊이보다 더 깊은 깊이를 갖는 발광 소자. - 제1항 또는 제2항에 있어서,
상기 적어도 하나의 우물층은 다른 우물층의 두께보다 얇은 두께를 가지며, 상기 전자 차단층에 인접한 장벽층에 접촉되며,
상기 적어도 하나의 우물층의 인듐 조성은 13.5% 내지 15.5% 범위이며,
상기 적어도 하나의 우물층의 두께는 2.8nm 내지 3.2nm의 범위인 발광 소자. - 제1항 또는 제2항에 있어서,
상기 적어도 하나의 우물층의 두께는 2.8nm 내지 3.2nm의 범위인 발광 소자. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
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| KR1020150151980A KR102430965B1 (ko) | 2015-10-30 | 2015-10-30 | 발광 소자 및 발광 소자 패키지 |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1020150151980A KR102430965B1 (ko) | 2015-10-30 | 2015-10-30 | 발광 소자 및 발광 소자 패키지 |
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
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| KR1020150151980A KR102430965B1 (ko) | 2015-10-30 | 2015-10-30 | 발광 소자 및 발광 소자 패키지 |
Country Status (1)
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|---|---|---|---|---|
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| KR101915212B1 (ko) * | 2012-02-17 | 2018-11-06 | 엘지이노텍 주식회사 | 발광소자 |
| KR101991032B1 (ko) * | 2012-12-14 | 2019-06-19 | 엘지이노텍 주식회사 | 발광소자 |
-
2015
- 2015-10-30 KR KR1020150151980A patent/KR102430965B1/ko active IP Right Grant
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