KR20190015036A - 반도체 소자 및 이를 포함하는 반도체 소자 패키지 - Google Patents

반도체 소자 및 이를 포함하는 반도체 소자 패키지 Download PDF

Info

Publication number
KR20190015036A
KR20190015036A KR1020170115836A KR20170115836A KR20190015036A KR 20190015036 A KR20190015036 A KR 20190015036A KR 1020170115836 A KR1020170115836 A KR 1020170115836A KR 20170115836 A KR20170115836 A KR 20170115836A KR 20190015036 A KR20190015036 A KR 20190015036A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
type semiconductor
layer
point
conductivity type
Prior art date
Application number
KR1020170115836A
Other languages
English (en)
Other versions
KR102400338B1 (ko
Inventor
오현지
김병조
정성호
최낙준
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to JP2019514006A priority Critical patent/JP7403797B2/ja
Priority to EP17851126.7A priority patent/EP3514840A4/en
Priority to CN202211245094.XA priority patent/CN115566116A/zh
Priority to US16/331,039 priority patent/US10910519B2/en
Priority to PCT/KR2017/010065 priority patent/WO2018052252A1/ko
Priority to CN202211246664.7A priority patent/CN115602764A/zh
Priority to CN202211246735.3A priority patent/CN115763652A/zh
Priority to CN202211246672.1A priority patent/CN115498078A/zh
Priority to CN202211246713.7A priority patent/CN115602765A/zh
Priority to CN201780056302.2A priority patent/CN109791960B/zh
Publication of KR20190015036A publication Critical patent/KR20190015036A/ko
Priority to KR1020220059923A priority patent/KR102533221B1/ko
Application granted granted Critical
Publication of KR102400338B1 publication Critical patent/KR102400338B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/10—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a light reflecting structure, e.g. semiconductor Bragg reflector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H01L33/145—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure with a current-blocking structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Abstract

실시 예는, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하고, 상기 제2 도전형 반도체층은 상기 반도체 구조물 내에서 알루미늄 조성이 가장 높은 제1 지점, 및 알루미늄 조성이 가장 낮은 제3 지점을 포함하고, 상기 제1 도전형 반도체층은 상기 제1 도전형 반도체층내에서 알루미늄 조성이 가장 높은 제2 지점, 및 알루미늄 조성이 가장 낮은 제4 지점을 포함하고, 상기 제3 지점과 상기 제1 지점 사이의 알루미늄 조성의 비는 1:4 내지 1:100이고, 상기 제4 지점과 상기 제2 지점 사이의 알루미늄 조성의 비는 1:0.5 내지 1:0.9인 반도체 소자 및 이를 포함하는 반도체 소자 패키지를 개시한다.

Description

반도체 소자 및 이를 포함하는 반도체 소자 패키지{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE PACKAGE INCLUDING THE SAME}
실시 예는 반도체 소자 및 이를 포함하는 반도체 소자 패키지에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.
최근 자외선 발광소자에 대한 연구가 활발하나, 아직까지 자외선 발광소자는 수직형으로 구현하기 어려운 문제가 있으며, 오믹 특성을 위해 GaN 박막을 사용되는 경우 광 출력이 저하되는 문제가 있다.
실시 예는 광 출력이 향상된 반도체 소자를 제공한다.
또한, 오믹 특성이 개선된 반도체 소자를 제공한다.
또한, 수직형 자외선 발광소자를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하고, 상기 제2 도전형 반도체층은 상기 반도체 구조물 내에서 알루미늄 조성이 가장 높은 제1 지점, 및 알루미늄 조성이 가장 낮은 제3 지점을 포함하고, 상기 제1 도전형 반도체층은 상기 제1 도전형 반도체층내에서 알루미늄 조성이 가장 높은 제2 지점, 및 알루미늄 조성이 가장 낮은 제4 지점을 포함하고, 상기 제3 지점과 상기 제1 지점 사이의 알루미늄 조성의 비는 1:4 내지 1:100이고, 상기 제4 지점과 상기 제2 지점 사이의 알루미늄 조성의 비는 1:0.5 내지 1:0.9를 만족한다.
실시 예에 따르면 반도체 소자 내에서 광 흡수를 억제하여 광 출력을 향상시킬 수 있다.
또한, GaN 박막 없이도 제2 도전형 반도체층과 제2전극 사이의 저항을 낮출 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 구조물의 개념도이고,
도 2는 본 발명의 일 실시 예에 따른 반도체 구조물의 알루미늄 조성비를 나타낸 그래프이고,
도 3a 및 도3b는 본 발명의 일 실시 예에 따른 반도체 구조물의 심스 (SIMS) 데이터이고,
도 3c 및 도 3d는 본 발명의 다른 실시 예에 따른 반도체 구조물의 심스(SIMS) 데이터이고,
도 4는 도 3a 내지 도 3d의 알루미늄 이온 강도를 보여주는 도면이고,
도 5a는 도 4의 (a)의 SIMS 데이터를 일부 확대한 도면이고,
도 5b는 도 4의 (b)의 SIMS 데이터를 리니어 스케일로 변환한 도면이고,
도 6a는 본 발명의 일 실시 예에 따른 제2 도전형 반도체층의 개념도이고,
도 6b는 본 발명의 일 실시 예에 따른 제2 도전형 반도체층의 표면을 측정한 AFM 데이터이고,
도 6c는 GaN 박막의 표면을 측정한 AFM 데이터이고,
도 6d는 고속 성장시킨 제2 도전형 반도체층의 표면을 측정한 AFM 데이터이고,
도 7은 본 발명의 일 실시 예에 따른 반도체 소자의 개념도이고,
도 8a 및 도 8b는 리세스의 개수 변화에 따라 광 출력이 향상되는 구성을 설명하기 위한 도면이고,
도 9는 도 7의 A부분 확대도이고,
도 10은 본 발명의 다른 실시 예에 따른 반도체 소자의 개념도이고,
도 11은 도 10의 평면도이고,
도 12는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이고,
도 13은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 평면도이고,
도 14는 도 13의 변형예이고,
도 15는 본 발명의 다른 실시 예에 따른 반도체 소자 패키지의 단면도이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 구조물의 개념도이고, 도 2는 본 발명의 일 실시 예에 따른 반도체 구조물의 알루미늄 조성비를 나타낸 그래프이다.
도 1 및 도 2를 참고하면, 실시 예에 따른 반도체 소자는 제1 도전형 반도체층(124), 제2 도전형 반도체층(127), 및 제1 도전형 반도체층(124)과 제2 도전형 반도체층(127) 사이에 배치되는 활성층(126)을 포함하는 반도체 구조물(120)을 포함한다.
본 발명의 실시 예에 따른 반도체 구조물(120)은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 구조물(120)은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 반도체 구조물(120)의 Al의 조성비에 의해 결정될 수 있다.
예시적으로, 근자외선 파장대의 광(UV-A)는 320nm 내지 420nm 범위의 파장을 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위의 파장을 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위의 파장을 가질 수 있다.
반도체 구조물(120)이 자외선 파장대의 광을 발광할 때, 반도체 구조물(120)의 각 반도체층은 알루미늄을 포함하는 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1) 물질을 포함할 수 있다. 여기서, Al의 조성은 In 원자량과 Ga 원자량 및 Al 원자량을 포함하는 전체 원자량과 Al 원자량의 비율로 나타낼 수 있다. 예를 들어, Al 조성이 40%인 경우 Ga 의 조성은 60%인 Al40Ga60N일 수 있다.
또한 실시 예의 설명에 있어서 조성이 낮거나 높다라는 의미는 각 반도체층의 조성 %의 차이(및/또는 % 포인트)로 이해될 수 있다. 예를 들면, 제1 반도체층의 알루미늄 조성이 30%이고 제2 반도체층의 알루미늄 조성이 60%인 경우, 제2 반도체층의 알루미늄 조성은 제1 반도체층의 알루미늄 조성보다 30% 더 높다라고 표현할 수 있다.
제1 도전형 반도체층(124)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(124)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(124)은 n형 반도체층일 수 있다. 다만, 이에 한정하지 않고 제1 도전형 반도체층(124)은 p형 반도체층일 수 있다.
제1 도전형 반도체층(124)은 제1-1 도전형 반도체층(124a), 제1-2 도전형 반도체층(124c), 및 제1-1 도전형 반도체층(124a)과 제1-2 도전형 반도체층(124c) 사이에 배치된 중간층(124b)을 포함할 수 있다.
제1-1 도전형 반도체층(124a)의 알루미늄 조성은 50% 내지 80%일 수 있다. 제1-1 도전형 반도체층(124a)이 알루미늄 조성이 50% 이상일 때 활성층(126)에서 방출되는 심자외선 파장대의 광(UV-C)의 흡수율을 낮추어 광추출 효율을 개선할 수 있고, 80% 이하일 때 활성층(126)으로의 전류 주입 특성 및 제1-1 도전형 반도체층(124a) 내에서의 전류 확산 특성을 확보할 수 있다.
제1-2 도전형 반도체층(124c)은 제1-1 도전형 반도체층(124a)보다 활성층(126)에 가까이 배치될 수 있다. 제1-2 도전형 반도체층(124c)의 알루미늄 조성은 제1-1 도전형 반도체층(124a) 보다 낮을 수 있다.
반도체 구조물(120)이 심자외선 파장대의 광(UV-C)을 방출하는 경우, 제1-2 도전형 반도체층(124c)의 알루미늄 조성은 40% 내지 70%일 수 있다.
제1-2 도전형 반도체층(124c)의 알루미늄 조성이 40% 이상일 때 활성층(126)에서 방출되는 심자외선 파장대의 광(UV-C)의 흡수율을 낮추어 광추출효율을 개선할 수 있고, 70% 이하일 때 활성층(126)으로의 전류 주입 특성 및 제1-2 도전형 반도체층(124c) 내에서의 전류 확산 특성을 확보할 수 있다.
제1-1 도전형 반도체층(124a)와 제1-2 도전형 반도체층(124c)의 알루미늄 조성은 우물층(126a)의 알루미늄 조성보다 높을 수 있다. 따라서, 활성층(126)이 자외선 영역의 파장을 갖는 광을 방출하는 경우 자외선 영역의 파장을 갖는 광에 대한 반도체 구조물(120) 내에서 흡수율을 낮출 수 있다.
또한, 제1-2 도전형 반도체층(124c)의 알루미늄 조성보다 제1-1 도전형 반도체층(124a)의 알루미늄 조성이 높을 경우 굴절률의 차이에 의해서, 활성층(126)에서 반도체 구조물(120) 외부로 광이 추출되기 더 유리할 수 있다. 따라서, 반도체 구조물(120)의 광추출효율이 개선될 수 있다.
제1-2 도전형 반도체층(124c)의 두께는 제1-1 도전형 반도체층(124a)의 두께보다 얇을 수 있다. 제1-1 도전형 반도체층(124a)은 제1-2 도전형 반도체층(124c)의 두께의 130%이상일 수 있다. 이러한 구성에 의하면 알루미늄 조성이 높은 제1-1 도전형 반도체층(124a)의 두께를 충분히 확보한 후에 중간층(124b)이 배치되므로 전체 반도체 구조물(120)의 결정성이 향상될 수 있다.
중간층(124b)의 알루미늄 조성은 제1 도전형 반도체층(124) 및 제2 도전형 반도체층(124)의 알루미늄 조성보다 낮을 수 있다. 중간층(124b)은 성장 기판을 제거하는 LLO(Laser Lift-off) 공정시 반도체 구조물(120)에 조사되는 레이저를 흡수하여 활성층(126)이 손상되는 것을 방지하는 역할을 수행할 수 있다. 따라서, 실시 예에 따른 반도체 소자는 LLO(Laser Lift-off) 공정시 활성층(126)의 손상을 방지할 수 있어 광 출력 및 전기적 특성이 향상될 수 있다.
또한, 중간층(124b)이 제1 전극과 접하는 경우 중간층(124b)과 제1 전극 사이의 저항을 낮추어 전류 주입 효율을 확보하기 위해, 중간층(124b)의 알루미늄 조성은 제1-1 도전형 반도체층(124a), 제1-2 도전형 반도체층(124c)의 알루미늄 조성보다 낮을 수 있다.
중간층(124b)의 두께와 알루미늄 조성은 LLO 공정 시 반도체 구조물(120)에 조사되는 레이저를 흡수하기 위해 적절히 조절될 수 있다. 따라서 중간층(124b)의 알루미늄 조성은 LLO 공정 시 사용하는 레이저 광의 파장에 대응될 수 있다.
LLO용 레이저가 200nm 내지 300nm인 경우, 중간층(124b)의 알루미늄 조성은 30% 내지 70%이고 두께는 1nm 내지 10nm일 수 있다.
예시적으로 LLO용 레이저의 파장이 270nm보다 낮아지는 경우 LLO용 레이저 파장에 대응되도록 중간층(124b)의 알루미늄의 조성이 높아질 수 있다. 예시적으로 중간층(124b)의 알루미늄 조성은 50% 내지 70%로 높아질 수 있다.
중간층(124b)의 알루미늄 조성이 우물층(126a)의 알루미늄 조성보다 높아지면, 중간층(124b)은 활성층(126)에서 출사된 광을 흡수하지 않을 수 있다. 따라서, 광 추출 효율이 향상될 수 있다. 실시 예에 따르면, LLO용 레이저는 우물층(126a)의 발광파장 보다 낮은 파장이 선택될 수 있다. 따라서, 중간층(124b)은 LLO용 레이저는 흡수하면서 우물층(126a)에서 출사되는 광은 흡수하지 않도록 적절한 알루미늄 조성을 가질 수 있다.
중간층(124b)은 제1 도전형 반도체층(124)보다 알루미늄 조성이 낮은 제1중간층(미도시), 및 제1 도전형 반도체층(124)보다 알루미늄 조성이 높은 제2중간층(미도시)을 포함할 수도 있다. 제1중간층과 제2중간층은 교대로 복수 개가 배치될 수도 있다.
활성층(126)은 제1 도전형 반도체층(124)과 제2 도전형 반도체층(127) 사이에 배치될 수 있다. 활성층(126)은 복수의 우물층(126a)과 복수의 장벽층(126b)을 포함할 수 있다. 우물층(126a)은 제1 도전형 반도체층(124)을 통해서 주입되는 제1 캐리어(전자 또는 정공)와 제2 도전형 반도체층(127)을 통해서 주입되는 제2 캐리어(정공 또는 전자)가 만나는 층이다. 전도대의 제1 캐리어(또는 제2 캐리어)와 가전도대의 제2 캐리어(또는 제1 캐리어)가 활성층(126)의 우물층(126a)에서 재결합하면, 우물층(126a)의 전도대와 우물층(126a)의 가전도대의 에너지 레벨의 차이(에너지 밴드갭)에 대응하는 파장을 가지는 빛이 발생될 수 있다.
활성층(126)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(126)의 구조는 이에 한정하지 않는다.
활성층(126)은 복수 개의 우물층(126a)과 장벽층(126b)을 포함할 수 있다. 우물층(126a)과 장벽층(126b)은 Inx2Aly2Ga1 -x2- y2N(0≤x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층(126a)은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.
제2 도전형 반도체층(127)은 활성층(126) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(127)에 제2 도펀트가 도핑될 수 있다.
제2 도전형 반도체층(127)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다.
제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(127)은 p형 반도체층일 수 있다. 다만, 이에 한정하지 않고 제2 도전형 반도체층(124)은 n형 반도체층일 수도 있다.
제2 도전형 반도체층(127)은 제2-1 내지 제2-3 도전형 반도체층(127a, 127b, 127c)을 포함할 수 있다. 제2-1 도전형 반도체층(127a)은 제2-2 도전형 반도체층(127b) 및 제2-3 도전형 반도체층(127c)보다 알루미늄 조성이 작을 수 있다.
차단층(129)은 활성층(126)과 제2 도전형 반도체층(127) 사이에 배치될 수 있다. 차단층(129)은 제1 도전형 반도체층(124)에서 공급된 제1 캐리어가 제2 도전형 반도체층(127)으로 빠져나가는 흐름을 차단하여, 활성층(126) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다. 차단층(129)의 에너지 밴드갭은 활성층(126) 및/또는 제2 도전형 반도체층(127)의 에너지 밴드갭보다 클 수 있다. 차단층(129)은 제2 도펀트가 도핑되므로 제2 도전형 반도체층(127)의 일부 영역으로 정의될 수도 있다.
차단층(129)은 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있으나 이에 한정하지 않는다.
실시 예에 따르면, 제1 도전형 반도체층(124), 활성층(126), 제2 도전형 반도체층(127), 및 차단층(129)은 모두 알루미늄을 포함할 수 있다. 따라서, 제1 도전형 반도체층(124), 활성층(126), 제2 도전형 반도체층(127), 및 차단층(129)은 AlGaN, InAlGaN 또는 AlN 조성을 가질 수 있다.
차단층(129)은 알루미늄 조성이 우물층(126a)의 알루미늄 조성보다 높을 수 있다. 예시적으로 차단층(129)은 알루미늄 조성은 50% 내지 100%일 수 있다. 차단층(129)의 알루미늄 조성이 50% 이상일 경우 제1 캐리어를 차단하기 위한 충분한 에너지 장벽을 가질 수 있고, 활성층(126)에서 방출하는 광을 흡수하지 않을 수 있다.
차단층(129)은 제1-1구간(129a)과 제1-2구간(129c)을 포함할 수 있다.
제1-1구간(129a)은 제1 도전형 반도체층(124)에서 제2 도전형 반도체층(127)으로 향하는 방향으로 향할수록 알루미늄 조성이 높아질 수 있다.
제1-1구간(129a)의 알루미늄 조성은 80% 내지 100%일 수 있다. 따라서, 차단층(129)의 제1-1구간(129a)은 반도체 구조물(120) 내에서 Al 조성이 가장 높은 부분일 수 있다.
제1-1구간(129a)은 AlGaN 또는 AlN을 포함할 수 있다. 또는 제1-1구간(129a)은 AlGaN과 AlN이 교대로 배치되는 초격자층일 수도 있다.
제1-1구간(129a)의 두께는 약 0.1nm 내지 4nm일 수 있다. 제1 캐리어의 제2 도전형 반도체층(127)으로의 이동을 효율적으로 차단하기 위해서는 제1-1구간(129a)의 두께는 0.1nm이상으로 배치할 수 있다. 또한, 제2 도전형 반도체층(127)에서 활성층(126)으로 제2 캐리어를 주입하는 주입 효율을 확보하기 위해 제1-1구간(129a)의 두께는 4nm이하로 배치할 수 있다.
실시 예의 제1-1구간(129a)은 정공 주입 효율과 전자(Electron)의 차단 효율을 확보하기 위해 제1-1 구간(129-a)의 두께를 0.1nm 이상 내지 4nm 이하로 배치하였으나 반드시 이에 한정하지 않는다. 예시적으로 제1 캐리어 차단기능과 제2 캐리어 주입 기능 중 어느 하나를 선택적으로 더 크게 확보해야 할 필요가 있는 경우 상기 언급한 수치 범위를 벗어날 수도 있다.
제1-1구간(129a)과 제1-2구간(129c) 사이에 배치된 제1-3구간(129b)은 도펀트를 포함하지 않는 언도프(undoped)된 구간을 포함할 수 있다. 따라서, 제1-3구간(129b)은 제2 도펀트가 제2 도전형 반도체층(127)로부터 활성층(126)으로 확산되는 것을 방지하는 역할을 수행할 수 있다.
제2 도전형 반도체층(127)은 제2-1 내지 제2-3 도전형 반도체층(127a, 127b, 127c)을 포함할 수 있다.
제2-2 도전형 반도체층(127b)의 두께는 10nm 보다 크고 50nm보다 작을 수 있다. 예시적으로 제2-2 도전형 반도체층(127b)의 두께는 25nm일 수 있다. 제2-2 도전형 반도체층(127b)의 두께가 10nm 이상일 경우 제2-2 도전형 반도체층(127b)의 전류 확산 특성을 확보할 수 있다. 또한, 두께가 50nm 이하인 경우, 활성층(126)으로 주입하는 제2 캐리어의 주입 효율을 확보할 수 있고 활성층(126)에서 방출되는 광의 제2-2 도전형 반도체층(127b)에서의 흡수율을 낮출 수 있다.
제2-2 도전형 반도체층(127b)의 알루미늄 조성은 우물층(126a)의 알루미늄 조성보다 높을 수 있다. 자외선 광을 생성하기 위해 우물층(126a)의 알루미늄 조성은 약 30% 내지 70%일 수 있다. 따라서, 제2-2 도전형 반도체층(127b)의 알루미늄 조성은 40% 이상 80%이하일 수 있다.
제2-2 도전형 반도체층(127b)의 알루미늄 조성이 40% 이상인 경우 광을 흡수하는 문제를 개선할 수 있으며, 80% 이하인 경우에는 전류 주입 효율이 악화되는 문제를 개선할 수 있다. 예시적으로, 우물층(126a)의 알루미늄 조성이 30%인 경우 제2-2 도전형 반도체층(127b)의 알루미늄 조성은 40%일 수 있다.
제2-1 도전형 반도체층(127a)의 알루미늄 조성은 우물층(126a)의 알루미늄 조성보다 낮을 수 있다. 제2-1 도전형 반도체층(127a)의 알루미늄 조성이 우물층(126a)의 알루미늄 조성보다 높은 경우 제2전극 사이의 저항이 높아져 충분한 오믹이 이루어지지 않고, 전류 주입 효율이 떨어지는 문제가 있다.
제2-1 도전형 반도체층(127a)의 알루미늄 조성은 1% 이상 50% 이하일 수 있다. 50%이하인 경우 제2전극과의 저항이 낮아질 수 있고, 조성이 1% 이상인 경우 제2-1 도전형 반도체층(127a) 내에서 광을 흡수하는 문제를 개선할 수 있다. 제2-1 도전형 반도체층(127a)의 알루미늄 조성은 중간층(124b)의 알루미늄 조성보다 작을 수 있다.
제2-1 도전형 반도체층(127a)의 두께는 1nm 내지 30nm일 수 있다. 제2-1 도전형 반도체층(127a)은 자외선 광을 흡수할 수 있으므로 최대한 제2-1 도전형 반도체층(127a)의 두께를 얇게 제어하는 것이 광 출력 관점에서 유리할 수 있다.
그러나 제2-1 도전형 반도체층(127a)의 두께가 1nm 이상인 경우 제2-1 도전형 반도체층(127a)의 저항을 감소시킬 수 있어 반도체 소자의 전기적 특성이 개선될 수 있다. 또한, 두께가 30nm 이하인 경우 제2-1 도전형 반도체층(127a)이 흡수하는 광량을 줄여 광 출력 효율을 개선할 수 있다.
제2-1 도전형 반도체층(127a)의 두께는 제2-2 도전형 반도체층(127b)의 두께보다 작을 수 있다. 제2-1 도전형 반도체층(127a)과 제2-2 도전형 반도체층(127b)의 두께비는 1:1.5 내지 1:20일 수 있다. 두께비가 1:1.5보다 큰 경우 제2-2 도전형 반도체층(127b)의 두께가 증가하므로 전류 주입 효율이 개선될 수 있다. 또한, 두께비가 1:20보다 작은 경우 제2-1 도전형 반도체층(127a)의 두께가 증가하므로 결정성이 저하되는 문제를 개선할 수 있다. 만약 제2-1 도전형 반도체층(127a)의 두께가 너무 얇아지면 그 두께 범위 내에서 알루미늄 조성을 급격히 변화시켜야 하므로 결정성이 저하될 수 있다.
제2-2 도전형 반도체층(127b)의 알루미늄 조성은 활성층(126)에서 멀어질수록 작아질 수 있다. 또한, 제2-1 도전형 반도체층(127a)의 알루미늄 조성은 활성층(126)에서 멀어질수록 작아질 수 있다.
이때, 제2-1 도전형 반도체층(127a)의 두께에 대한 알루미늄 감소폭은 제2-2 도전형 반도체층(127b)의 두께에 대한 알루미늄 감소폭보다 클 수 있다. 즉, 제2-1 도전형 반도체층(127a)의 Al 조성비의 두께 방향에 대한 변화율은 제2-2 도전형 반도체층(127b)의 Al 조성비의 두께 방향에 대한 변화율보다 클 수 있다.
제2-1 도전형 반도체층(127a)은 제2 전극과의 낮은 접촉 저항을 위해 우물층(126a)보다 알루미늄 조성이 낮아질 수 있다. 따라서, 제2-1 도전형 반도체층(127a)은 우물층(126a)에서 발광하는 광을 일부 흡수할 수 있다.
따라서, 제2-1 도전형 반도체층(127a)은 광이 흡수되는 것을 억제하기 위해 제2-1 도전형 반도체층(127a)의 두께를 1 nm 이상 내지 30 nm 이하로 배치할 수 있다.
그 결과, 제2-1 도전형 반도체층(127a)은 두께는 얇아지는 반면 알루미늄의 변화폭은 상대적으로 크므로 두께에 대한 알루미늄 감소폭이 상대적으로 클 수 있다.
이에 반해, 제2-2 도전형 반도체층(127b)은 두께는 제2-1 도전형 반도체층(127a)보다 두꺼운 반면, 알루미늄 조성은 우물층(126a)보다 높거나 같으므로 감소폭이 상대적으로 완만할 수 있다.
제2-1 도전형 반도체층(127a)은 두께가 얇고 두께에 대한 알루미늄 조성의 변화폭이 크므로 상대적으로 느리게 성장시키면서 알루미늄의 조성을 변화시킬 수 있다.
제2-3 도전형 반도체층(127c)는 균일한 알루미늄 조성을 가질 수 있다. 제2-3 도전형 반도체층(127c)의 두께는 20nm 내지 60nm일 수 있다. 제2-3 도전형 반도체층(127c)의 알루미늄 조성은 40% 내지 70%일 수 있다. 제2-3 도전형 반도체층(127c)의 알루미늄 조성이 40% 이상일 때 제2-1 도전형 반도체층(127a), 제2-2 도전형 반도체층(127b)의 결정성이 저하되지 않을 수 있고, 70% 미만일 때 상기 제2-1 도전형 반도체층(127a), 제2-2 도전형 반도체층(127b)의 알루미늄 조성을 급격하게 변화하여 발생하는 결정성 저하 문제를 방지할 수 있어서 반도체 소자의 전기적 특성을 향상시킬 수 있다.
전술한 바와 같이 제2-1 도전형 반도체층(127a)의 두께는 1nm 내지 10nm이고, 제2-2 도전형 반도체층(127b)의 두께는 10nm 내지 50nm이고, 제2-3 도전형 반도체층(127c)의 두께는 20nm 내지 60nm일 수 있다.
따라서, 제2-1 도전형 반도체층(127a)의 두께와 제2 도전형 반도체층(127)의 전체 두께의 비는 1:3 내지 1:120일 수 있다. 1:3 보다 클 경우 제2-1 도전형 반도체층(127a)가 반도체 소자의 전기적 특성(예를 들어 동작 전압)을 확보할 수 있고, 1:120보다 작을 경우, 반도체 소자의 광학적 특성(예를 들어 광 출력)을 확보할 수 있다. 그러나 반드시 이에 한정되는 것은 아니고 제2-1 도전형 반도체층(127a)의 두께와 제2 도전형 반도체층(127)의 전체 두께의 비는 1:3 내지 1:50 또는 1:3 내지 1:70일 수 있다.
본 발명의 실시 예에 따른 제2 도전형 반도체층(127)은 반도체 구조물 내에서 알루미늄 조성이 가장 높은 제1 지점(P1), 및 알루미늄 조성이 가장 낮은 제3 지점(P3)을 포함할 수 있다. 여기서 제1 지점(P1)은 알루미늄 조성이 가장 높은 차단층(129)의 제1-1 구간(129a)일 수 있고, 제3 지점(P3)은 알루미늄 가장 낮은 제2-1 도전형 반도체층(127a)일 수 있다.
제1 도전형 반도체층(124)은 제1 도전형 반도체층내에서 알루미늄 조성이 가장 높은 제2 지점(P2), 및 알루미늄 조성이 가장 낮은 제4 지점(P4)을 포함할 수 있다. 제2 지점(P2)은 제1-1 도전형 반도체층(124a) 및/또는 제1-2 도전형 반도체층(124c)일 수 있고, 제4 지점(P4)은 중간층(124b)일 수 있다.
제1-1구간(129a)의 알루미늄 조성은 80% 내지 100%일 수 있다. 제2-1 도전형 반도체층(127a)의 알루미늄 조성은 1% 이상 50%일 수 있다. 이때, 제2-1 도전형 반도체층(127a)의 알루미늄 조성은 우물층(126a)의 알루미늄 조성보다 작을 수 있다.
따라서, 제3 지점(P3)과 제1 지점(P1) 사이의 알루미늄 조성의 비는 1:4 내지 1:100일 수 있다. 알루미늄 조성의 비가 1:4 이상인 경우 제1 지점(P1)의 알루미늄 조성이 증가하여 제1 캐리어가 제2 도전형 반도체층을 지나가는 것을 효과적으로 차단할 수 있다. 또한, 알루미늄 조성의 비가 1:100이하인 경우 제3 지점(P3)의 알루미늄이 증가하여 제3 지점(P3)이 광을 흡수하는 문제를 개선할 수 있다.
제1-1 도전형 반도체층(124a)의 알루미늄 조성은 50% 내지 80%일 수 있다. 중간층(124b)의 알루미늄 조성은 30% 내지 70%일 수 있다. 이때, 중간층(124b)의 알루미늄 조성은 제1-1 도전형 반도체층보다 작을 수 있다. 따라서, 제4 지점(P4)과 제2 지점(P2) 사이의 알루미늄 조성의 비는 1:0.5 내지 1:0.9일 수 있다.
알루미늄 조성 비가 1:0.5 이상인 경우 제1-1 도전형 반도체층(124a)의 알루미늄 조성이 커져 결정성이 향상될 수 있다. 또한, 알루미늄 조성비가 1:0.9이하인 경우 중간층(124b)의 알루미늄 조성이 커지므로 자외선 파장대의 광을 흡수하는 문제를 개선할 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시 예에 따른 반도체 구조물의 심스 (Secondary Ion Mass Spectrometry, 이하 SIMS) 데이터이고, 도 3c 및 도 3d는 본 발명의 다른 실시 예에 따른 반도체 구조물의 심스(SIMS) 데이터이고, 도 4는 도 3a 내지 도 3d의 알루미늄 상대 이온 강도를 보여주는 도면이고, 도 5a는 도 4의 (a)의 SIMS 데이터를 일부 확대한 도면이고, 도 5b는 도 4의 (b)의 SIMS 데이터를 리니어 스케일로 변환한 도면이다.
도 3a를 참조하면, 반도체 구조물은 제1 도전형 반도체층(124)에서 제2 도전형 반도체층(127)으로 갈수록 알루미늄(Al), 갈륨(Ga), 제1 도펀트, 제2 도펀트, 산소(O), 탄소(C)의 조성이 변화할 수 있다. 제1 도펀트는 실리콘(Si)일 수 있고 제2 도펀트는 마그네슘(Mg)일 수 있으나 반드시 이에 한정하지 않는다.
심스 (SIMS) 데이터는 비행 시간형 2차 이온 질량 분석법(TOF-SIMS, Time-of-Flight Secondary Ion Mass Spectrometry)에 의한 분석 데이터일 수 있다.
심스 (SIMS) 데이터는 1차 이온을 타켓의 표면에 조사하고 방출되는 2차 이온의 개수를 카운팅하여 분석할 수 있다. 이때, 1차 이온은 O2 +, Cs+ Bi+등에서 선택될 수 있고, 가속 전압은 20 내지 30 keV 내에서 조절될 수 있고, 조사 전류는 0.1 pA 내지 5.0pA에서 조절될 수 있고, 조사 면적은 20nm×20nm일 수 있다.
심스 (SIMS) 데이터는 제2 도전형 반도체층의 표면(깊이가 0인 지점)에서 제1 도전형 반도체층 방향으로 점차 식각하면서 2차 이온 질량 스펙트럼을 수집할 수 있다.
다만 이에 한정하지 않고 AlGaN 기반 및/또는 GaN 기반의 반도체 물질, 제1 및 제2 도펀트 물질을 검출하기 위한 측정 조건이 다양하게 이용될 수 있다.
또한, SIMS 분석에 의한 결과는 물질의 2차 이온 강도 또는 도핑 농도에 대한 스펙트럼으로 해석할 수 있는데, 2차 이온 강도 또는 도핑 농도의 해석에 있어서 0.9배 이상 내지 1.1배 이내에 발생하는 노이즈를 포함할 수 있다. 따라서, "같다/동일하다" 라는 기재는 하나의 특정 2차 이온 강도 또는 도핑 농도의 0.9배 이상 내지 1.1배 이내의 노이즈를 포함하여 지칭할 수 있다.
도 3a 내지 도 3d의 심스 (SIMS) 데이터상에서 알루미늄과 갈륨은 2차 이온 강도에 대한 스펙트럼 데이터이고, 제1 도펀트, 제2 도펀트, 산소 및 탄소는 도핑 농도를 측정한 데이터이다. 즉, 도 3a 내지 도 3d는 심스 데이터와 도핑 농도 데이터를 하나의 도면에 표현하였다.
도 3a를 참조하면, 알루미늄 이온 강도의 스펙트럼과 제1 및 제2 도펀트의 농도 스펙트럼의 일부가 교차하는 것으로 도시되었으나 이온 강도와 도펀트의 농도에 대한 데이터는 서로 독립적인 관계를 가질 수 있다.
예시적으로 표면(깊이가 0인 지점)의 근처에서 알루미늄의 이온 강도와 제2 도펀트의 도핑 농도가 교차하는 것으로 표현되었으나, 도핑 농도의 기준점(도면의 좌측 Y축에서 가장 낮은 지점)을 보다 낮게 설정하는 경우 데이터 상에서 도핑 농도 그래프는 낮아질 수 있다. 예를 들면, 제2 도펀트 도핑 농도의 기준점을 1.00E+14에서 1.00E+12로 낮춘다면 제2 도펀트의 농도 그래프는 도면상에서 낮아지게 되므로 제2 도펀트 데이터와 알루미늄 데이터는 교차하지 않을 수도 있다.
제1 도펀트, 제2 도펀트, 산소 및 탄소의 농도를 측정하는 방법은 특별히 한정하지 않는다. 또한, 본 실시 예에서 종축(Y축)은 로그 스케일로 변환하여 도시하였다.
알루미늄의 이온 강도는 표면에서 깊이가 증가할수록 점차 증가하다가 최고 강도 지점 이후에서는 증감을 반복하는 것을 알 수 있다. GaN 기반의 반도체 물질에서 Al 원자는 Ga 원자를 치환하여 AlGaN 물질을 구성하기 때문에 갈륨의 이온 강도는 알루미늄의 이온 강도와 서로 대칭을 이룰 수 있다.
실시 예에 따른 이온 강도는 측정 조건에 따라 증감될 수 있다. 그러나, 1차 이온의 강도가 증가하면 2차 이온(알루미늄 이온)의 강도 그래프는 전체적으로 증가하고, 1차 이온의 강도가 감소하면 2차 이온(알루미늄 이온)의 강도 그래프는 전체적으로 감소할 수 있다. 따라서, 두께 방향으로 이온 강도의 변화는 측정 조건을 변경하여도 유사할 수 있다.
제2 도펀트의 도핑 농도는 표면에서 가장 높고, 표면에서 멀어질수록 점차 감소할 수 있다. 제2 도펀트는 제2 도전형 반도체층의 모든 영역 및 활성층의 일부 영역에 존재할 수 있으나 반드시 이에 한정하지 않는다. 제2 도펀트는 제2 도전형 반도체층 내에만 배치할 수 있으나, 활성층까지 확산될 수 있다. 따라서, 활성층으로 주입되는 제2 도펀트의 주입 효율이 개선될 수 있다. 하지만 제2 도펀트가 제1 도전형 반도체층까지 확산될 경우 반도체 소자의 누설 전류 및/또는 제1 및 제2 캐리어의 비발광 재결합이 발생하여 반도체 소자의 신뢰성 및/또는 발광효율이 저하될 수 있다.
제1 도펀트는 제1 도전형 반도체층과 활성층 사이 구간에서 농도가 산소의 농도보다 낮아지는 구간(R1)을 가질 수 있다. 제1 도펀트는 활성층에도 일부 분포할 수 있다. 따라서, 활성층으로 주입하는 제1캐리어의 주입 효율이 개선될 수 있고, 활성층에서 제1캐리어와 제2캐리어가 발광성 재결합하는 효율이 개선될 수 있다.
도 3b 내지 도 3d 역시 도 3a와 동일한 경향을 보이는 것을 확인할 수 있다.
도 4 및 도 5a를 참조하면, 도 3a 내지 도 3d의 알루미늄 이온 강도는 제1지점 내지 제6지점(P1, P2, P3, P4, P5, P6)을 포함할 수 있다. 도 4의 (a)는 도 3a의 알루미늄 이온 강도이고, 도 4의 (b)는 도 3b의 알루미늄 이온 강도이고, 도 4의 (c)는 도 3c의 알루미늄 이온 강도이고, 도 4의 (d)는 도 3d의 알루미늄 이온 강도이다.
도 3c 및 도 3d의 실시 예에서는 제1지점(P1)과 제3지점(P3) 사이에 이온 강도가 변화하는 요철 구간(P7)을 갖는 점을 제외하고는 도 3a의 알루미늄 이온 강도 분포와 유사한 분포를 가질 수 있다. 예시적으로 도 3c, 도 3d, 및 도4c, 도4d의 실시 예는 차단층에 초격자층을 더 배치한 구조일 수 있다.
제1지점(P1)의 알루미늄의 이온 강도는 반도체 구조물(120)내에서 가장 높을 수 있다. 제1지점(P1)의 알루미늄의 이온 강도가 가장 높기 때문에 제1 캐리어가 제2 도전형 반도체층에서 제2 캐리어와 비발광성 재결합하는 것을 방지할 수 있다. 따라서, 반도체 소자의 광출력을 개선할 수 있다. 제1지점(P1)은 차단층(129)의 제1-1 구간(129a)에 대응되는 영역일 수 있으나, 반드시 이에 한정하지는 않는다.
제2지점(P2)의 제2 이온 강도는 제1지점(P1)에서 제1 방향(깊이가 증가하는 방향, D)으로 연장되는 알루미늄의 이온 강도의 지점 중 알루미늄의 이온 강도가 가장 높은 지점일 수 있다.
제2지점(P2)은 제1 도전형 반도체층(124) 내에서 알루미늄의 이온 강도가 가장 높은 지점일 수 있고, 제1 도전형 반도체층(124)에서 활성층(126)과 가장 인접한 지점일 수 있다.
제2지점(P2)은 제1 도전형 반도체층(124)에서 활성층 방향으로 주입되는 제1 캐리어 에너지를 저하시켜 활성층에서 재결합하는 제1 및 제2 캐리어의 농도 또는 밀도의 균형을 맞출 수 있다. 따라서 발광 효율을 개선하여 반도체 소자의 광출력 특성을 개선할 수 있다.
제3지점(P3)의 제3 이온 강도는 제1지점(P1)에서 반도체 구조물(120)의 표면을 향하는 방향(제1방향과 반대방향)으로 알루미늄의 이온 강도가 가장 낮은 지점일 수 있다.
제3지점(P3)과 제2전극이 접하는 경우 제3지점(P3)의 알루미늄의 이온 강도가 가장 낮기 때문에 제3지점(P3)과 제2전극 사이의 저항이 낮을 수 있고, 따라서 제2전극을 통해 반도체 구조물(120)로 주입되는 전류 주입 효율이 확보될 수 있다.
제4지점(P4)의 제4 이온 강도는 제2지점(P2)에서 제1 방향으로 알루미늄의 이온 강도가 가장 낮은 지점일 수 있다.
제4지점(P4)은 반도체 소자의 공정 중에 있어서 Laser Lift-Off(이하 LLO) 공정이 적용되는 경우, 활성층으로 레이저가 침투하지 못하도록 레이저를 흡수함으로써 LLO 공정에 의한 활성층이 손상되는 것을 방지할 수 있다.
또한, 제4지점(P4)은 제1전극이 접할 경우, 제1전극과 제4지점(P4) 사이의 저항을 낮추어 반도체 구조물로 주입하는 전류의 주입 효율을 개선할 수 있다. 이러한 관점에서 제4지점(P4)의 알루미늄의 이온 강도는 제2지점(P2)에서 제1 방향으로 가장 낮게 배치될 수 있다.
제5지점(P5)은 제2지점(P2)과 제4지점(P4) 사이에 배치될 수 있다. 제5지점(P5)의 알루미늄의 이온 강도는 제2지점(P2)과 제4지점(P4) 사이의 이온 강도를 가질 수 있다. 제5지점(P5)은 하나의 특정 지점일 수 있고, 하나의 층을 구성할 수 있다. 제4지점(P4)을 통해 주입되는 전류가 제5지점(P5)을 포함하는 층에서 균일하게 분포될 수 있도록 하여 활성층으로 주입되는 전류의 면적에 대한 밀도가 균일하도록 개선될 수 있다.
또한, 제5지점(P5)과 동일한 알루미늄의 이온 강도를 갖는 지점/층은 제4지점(P4)에서 제1 방향으로 이격되어 배치될 수 있다. 따라서, 제4지점(P4)은 제5지점(P5)의 알루미늄의 이온 강도를 갖는 지점/층 사이에 배치될 수 있다. 다만, 이에 한정하지 않고, 제5지점(P5)과 제1 방향으로 이격되어 제4지점(P4)보다 제1 방향으로 멀리 떨어진 영역의 알루미늄의 이온 강도는 제5지점(P5) 보다 높은 이온 강도를 가질 수 있다.
제10지점(P10)은 제1지점(P1)과 제3지점(P3) 사이에 배치될 수 있고, 제1지점(P1)과 제2지점(P2) 사이에서 가장 작은 이온강도와 동일한 알루미늄의 이온 강도를 갖는 지점일 수 있다.
제10지점(P10)과 제3지점(P3) 사이 영역의 두께는 반도체 소자가 방출하는 광이 흡수되는 것을 억제하고 제2 전극과의 접촉 저항을 낮추기 위해 1 nm 이상 내지 30 nm일 수 있다.
또한, 제2전극과 전기적으로 연결되는 제3지점(P3)은 제1전극과 연결되는 제4지점(P4)에 비해 전기 전도도가 더 낮을 수 있다. 따라서, 제3지점(P3)의 이온 강도는 제4지점(P4)의 이온 강도에 비해 작을 수 있다.
따라서, 제10지점(P10)과 제3지점(P3) 사이의 알루미늄의 이온 강도의 평균 변화율은 제1지점(P1)과 제10지점(P10) 사이의 알루미늄의 이온 강도의 평균 변화율보다 더 클 수 있다. 여기서 평균 변화율은 알루미늄 이온 강도의 최대 변화폭을 두께로 나눈 값일 수 있다.
제3지점(P3)과 제10지점(P10)의 사이 영역(S11)은 표면(S0)에 가까워질수록 알루미늄의 이온 강도가 감소하는 구간, 및 표면(S0)에 가까워질수록 알루미늄의 이온 강도가 감소하지 않는 역전 구간(P6)을 가질 수 있다. 역전 구간(P6)은 표면(S0)에 가까워질수록 알루미늄 이온 강도가 증가하거나 유지되는 구간일 수 있다.
제3지점(P3)과 제10지점(P10) 사이 영역에 역전 구간(P6)이 배치된 경우 제3지점(P3)로 주입되는 전류가 고르게 퍼질 수 있어 활성층으로 주입되는 전류 밀도가 고르게 제어될 수 있다. 따라서 반도체 소자의 광출력 특성 및 전기적 특성과 신뢰성이 향상될 수 있다.
역전 구간(P6)은 온도를 통해 제어될 수 있다. 예를 들어, 제3지점(P3)과 제10지점(P10) 사이 영역은 온도를 제어함으로써 알루미늄의 조성을 제어할 수 있다. 이러한 경우, 온도를 너무 급격하게 낮추는 경우 제2 도전형 반도체층의 결정성이 크게 저하될 수 있다.
따라서, 온도를 연속적으로 낮추고 높이는 공정에 있어서, 낮아지는 온도를 다시 높이는 순간 알루미늄이 순간적으로 많이 포함되게 되어 역전 구간(P6)을 형성할 수 있다.
즉, 활성층에서 알루미늄의 이온 강도가 가장 낮은 지점과 동일한 알루미늄의 이온 강도를 갖는 제10지점(P10)을 형성한 후, 제3지점(P3)을 형성하기까지의 공정에서 온도를 통해 알루미늄의 조성을 제어할 수 있고, 이 과정에서 제2 도전형 반도체층의 결정성을 확보하고, 전류 확산 특성을 확보하기 위해 역전 구간(P6)을 배치할 수 있다.
다만 이에 한정하지 않고, 또 다른 실시 예에서는 전류 주입 특성을 더 확보하기 위해 역전 구간(P6)을 갖지 않고, 제10지점(P10)에서 제3지점(P3)으로 향할수록 연속적으로 알루미늄의 이온 강도가 감소하도록 배치할 수도 있다.
도 5a를 참조하면, 알루미늄 이온 강도 그래프상에서 반도체 구조물은 깊이가 증가하는 방향으로 제1구간(S1), 제2구간(S2), 및 제3구간(S3)을 포함할 수 있다.
제1구간(S1)은 제1지점(P1)과 제3지점(P3) 사이에 배치될 수 있고 제2 도전형 반도체층으로 구성될 수 있다. 제2구간(S2)은 제1지점(P1)과 제2지점(P2) 사이에 배치될 수 있고, 활성층(126)으로 구성될 수 있다. 제3구간(S3)은 제2지점(P2)에서 제1 방향으로 향하는 방향에 배치되는 구간으로, 제1 도전형 반도체층(124)으로 구성될 수 있다.
제2구간(S2)은 제1지점(P1)과 제2지점(P2) 사이에 배치될 수 있다. 전술한 바와 같이 제1지점(P1)은 반도체 구조물내에서 알루미늄 이온 강도가 가장 높은 지점이고, 제2지점(P2)은 도면상 표면에서 멀어지는(깊이가 증가하는) 제1방향으로 이격 배치되고, 제2구간(S2)의 최대 이온 강도(피크의 이온 강도)보다 높은 이온 강도를 갖는 지점일 수 있다.
그러나, 반드시 이에 한정되는 것은 아니고 제2지점은 제5지점과 동일한 높이를 가질 수도 있다. 이 경우 제2구간은 제1지점과 제5지점 사이에 배치될 수 있다.
제2구간(S2)은 활성층(126)에 대응하는 구간으로 복수 개의 피크(S21) 및 복수 개의 밸리(S22)를 가질 수 있다. 밸리(S22)는 우물층의 이온 강도일 수 있고, 피크(S21)는 장벽층의 이온 강도일 수 있다.
이때, 밸리(S22)와 제1지점(P1)의 이온 강도 비(M1)는 1:0.4 이상 1:0.6 이하일 수 있고, 밸리(S22)와 피크(S21)의 이온 강도비(M2)는 1:0.5 이상 1:0.75 이하일 수 있다.
밸리(S22)와 제1지점(P1)의 알루미늄의 이온 강도 비(M1)가 1:0.4 이상일 경우 활성층보다 표면에 가까이 배치되는 제1지점(P1)과 제3지점(P3) 사이의 제2 도전형 반도체층의 결정성을 확보할 수 있고, 제1 캐리어가 제2 도전형 반도체층으로 주입되는 것을 방지하여 활성층에서 발광성 재결합하는 확률을 높일 수 있다. 따라서, 반도체 소자의 광출력 특성을 개선할 수 있다.
또한, 이온 강도 비(M1)가 1:0.6 이하일 때 활성층보다 표면에 가까이 배치되는 제1지점(P1)과 제3지점(P3) 사이의 제2 도전형 반도체층의 결정성을 확보할 수 있다.
밸리(S22)와 피크(S21)의 이온 강도 비(M2)가 1:0.5 이상 일 때 활성층이 포함하는 우물층에서 제1 도전형 반도체층 및/또는 제2 도전형 반도체층으로 빠져나가는 캐리어를 장벽층이 효과적으로 방지하여 우물층에서의 발광성 재결합 확률을 높임으로써 반도체 소자의 광출력 특성을 향상시킬 수 있다.
또한, 이온 강도 비(M2)가 1:0.75 이하일 경우 우물층과 장벽층 사이의 격자 상수 차이에 의한 스트레스를 줄여 반도체 구조물의 결정성을 확보하고, 스트레인에 의한 파장 변화 및/또는 발광성 재결합확률을 개선할 수 있다.
이 두 비율의 비(M1:M2)는 1:0.3 내지 1:0.8를 만족할 수 있다. 따라서, 두 비율의 비(M1:M2)가 1:0.3 내지 1:0.8를 만족하는 구간이 실제 활성층이 배치된 구간일 수 있다.
제3지점(P3)의 이온 강도는 제2구간(S2) 내에서 가장 낮은 이온 강도(우물층의 이온 강도)보다 작을 수 있다. 이때, 활성층은 제2구간(S2) 내에 포함될 수 있고, 제1지점(P1)과 가장 가까운 밸리(P8)와 제1지점(P1)에서 가장 먼 밸리(P9)의 사이 영역으로 정의할 수 있다.
또한, 이웃한 밸리(S22) 사이의 간격은 제1지점(P1)과 제2지점(P2) 사이의 간격보다 좁을 수 있다. 우물층과 장벽층의 두께는 활성층(126) 전체의 두께보다 작기 때문이다.
제1구간(S1)은 제4지점(P4)보다 이온 강도가 낮은 표면 영역(S11)을 포함할 수 있다. 이때, 표면 영역(S11)은 제1방향(D)과 반대 방향으로 갈수록 이온 강도가 낮아질 수 있다.
심스 데이터 상에서 제2지점(P2)과 제4지점(P4)의 제1 강도차(D1), 및 제1지점(P1)과 제3지점(P3)의 제2 강도차(D2)의 비(D1:D2)는 1:1.5 내지 1:2.5일 수 있다. 강도 차이의 비(D1:D2)가 1:1.5 이상이면 제2 강도차(D2)가 커지므로 제1지점(P1)의 알루미늄 조성을 충분히 낮출 수 있다. 따라서, 제2 전극과의 접촉 저항을 낮출 수 있다.
또한, 강도 차이의 비(D1:D2)가 1:2.5이하이면 알루미늄 조성이 너무 낮아져서 활성층(126)에서 발광하는 광이 제2-1 도전형 반도체층(127a)에서 흡수되어 반도체 소자의 광학적 특성이 저하되는 문제를 해결할 수 있다.
제7지점(P7)과 제1지점(P1)의 제3 강도차(D3)와 제4지점(P4)과 제3지점(P3)의 제4 강도차(D4)의 비(D3:D4)는 1:0.2 내지 1:2 또는 1:0.2 내지 1:1일 수 있다.
강도 차이의 비가 1:0.2 이상이면 제4 강도차(D4)가 상대적으로 커지므로 알루미늄 조성을 충분히 낮출 수 있다. 따라서, 제2전극과의 접촉 저항이 감소할 수 있다. 또한, 조성차가 1:2 이하이면 제2-1 도전형 반도체층(127a)의 두께 범위 내에서 알루미늄 조성이 급격히 변화하여 결정성이 저하되는 문제를 개선할 수 있다. 또한, 알루미늄 조성이 너무 낮아져서 활성층(126)에서 발광하는 광이 제2-1 도전형 반도체층(127a)에서 흡수되는 문제를 개선할 수 있다.
제2 도전형 반도체층(127)과 전극의 오믹 컨택을 위해 얇은 GaN층을 삽입할 수 있다. 이 경우 전극과 접촉하는 GaN층은 알루미늄을 포함하지 않으므로 제3지점(P3)의 이온 강도가 급격히 낮아지게 된다. 따라서, 제1 강도차(D1)와 제2 강도차(D2)의 비(D1:D2), 및 제3 강도차(D3)와 제4 강도차(D4)의 비(D3:D4)가 전술한 범위를 벗어날 수 있다.
제1지점(P1)과 제3지점(P3)의 강도차와 제5지점(P5)과 제3지점(P3)의 강도차의 비는 1:0.5 내지 1:0.8일 수 있다. 강도차의 비가 1:0.5 이상이면 제5지점(P5)의 강도가 증가하여 결정성이 향상되고 광 추출 효율이 우수해질 수 있다. 또한, 강도차의 비가 1:0.8보다 작으면 활성층(126)과 제1 도전형 반도체층(124) 사이의 격자 부정합이 완화될 수 있다.
제3지점(P3)과 제1지점(P1)의 이온강도 비율은 1:2 내지 1:4일 수 있다. 제3지점(P3)과 제1지점(P1)의 이온강도 비율이 1:2 이상인 경우에는 제3지점(P3)의 강도가 충분히 낮아져 제2전극과의 접촉저항을 낮출 수 있다. 또한, 제3지점(P3)과 제1지점(P1)의 이온강도 비율이 1:4이하인 경우에는 제3지점(P3)의 알루미늄 강도가 높아질 수 있다. 따라서, 제3지점(P3)에서 광을 흡수하는 문제를 개선할 수 있다.
제10지점(P10)과 제1지점(P1)의 이온강도 비율은 1:1.3 내지 1:2.5일 수 있다. 제10지점(P10)과 제1지점(P1)의 이온강도 비율이 1:1.3 이상인 경우에는 제1지점(P1)의 이온 강도가 높아져 제1캐리어가 활성층을 통과하는 것을 효과적으로 차단할 수 있다. 또한, 제10지점(P10)과 제1지점(P1)의 이온강도 비율이 1:2.5이하인 경우에는 제10지점(P10)의 이온 강도가 높아지므로 우물층이 자외선 파장대의 광을 생성할 수 있다.
제3지점(P3)과 제4지점(P4)의 이온강도 비율은 1:1.1 내지 1:2일 수 있다. 제3지점(P3)과 제4지점(P4)의 이온강도 비율이 1:1.1 이상인 경우에는 제4지점(P4)의 이온 강도가 상승하여 자외선 파장대 광의 흡수율을 줄일 수 있다. 또한, 제3지점(P3)과 제4지점(P4)의 이온강도 비율이 1:2이하인 경우에는 제3지점에서 충분한 이온 강도를 확보하여 자외선 파장대의 광 흡수율을 줄일 수 있다.
제2지점(P2)과 제1지점(P1)의 이온강도 비율은 1:1.1 내지 1:2일 수 있다. 제2지점(P2)과 제1지점(P1)의 이온강도 비율이 1:1.1 이상인 경우에는 제1지점(P1)의 이온 강도가 높아져 제1캐리어가 활성층을 통과하는 것을 효과적으로 차단할 수 있다. 또한, 제2지점(P2)과 제1지점(P1)의 이온강도 비율이 1:2이하인 경우에는 활성층 내로 주입되어 발광성 재결합을 하는 제1 캐리어의 농도와 제2 캐리어의 농도의 균형을 이룰 수 있기 때문에 반도체 소자가 발광하는 광량을 향상시킬 수 있다.
제4지점(P4)과 제2지점(P2)의 이온강도 비율은 1:1.2 내지 1:2.5일 수 있다. 제4지점(P4)과 제2지점(P2)의 이온강도 비율이 1:1.2 이상인 경우에는 제4지점(P4)과 제1 전극 사이의 저항을 낮출 수 있다. 또한, 제4지점(P4)과 제2지점(P2)의 이온강도 비율이 1:2.5이하인 경우에는 제4지점(P4)의 이온 강도가 상승하여 자외선 파장대 광의 흡수율을 줄일 수 있다.
제5지점(P5)과 제2지점(P2)의 이온강도 비율은 1:1.1 내지 1:2.0일 수 있다. 실시 예의 경우, 심자외선을 발광하는 반도체 구조물은 청색 광을 방출하는 반도체 구조물에 비해 알루미늄을 다량 포함하는 GaN 기반의 물질로 구성될 수 있다. 따라서, 제1 캐리어의 이동도와 제2 캐리어의 이동도의 비율이 청색광을 방출하는 반도체 구조물에 비해 상이할 수 있다. 즉, 제5지점(P5)과 제2지점(P2)의 이온강도 비율이 1:1.1 이상인 경우상기 활성층으로 주입되는 제1 캐리어의 농도를 확보할 수 있다. 또한, 제5지점(P5)과 제2지점(P2)의 이온강도 비율이 1:2.0이하인 경우에는 제5지점(P5)의 이온 강도가 높아져 결정성이 개선될 수 있다.
제4지점(P4)과 제5지점(P5)의 이온강도 비율은 1:1.1 내지 1:2.0일 수 있다. 제4지점(P4)과 제5지점(P5)의 이온강도 비율이 1:1.1 이상인 경우에는 제5지점(P5)의 이온 강도가 높아져 결정성이 개선될 수 있다. 또한, 제4지점(P4)과 제5지점(P5)의 이온강도 비율이 1:2.0이하인 경우에는 제4지점(P4)의 이온 강도가 상승하여 자외선 파장대 광의 흡수율을 줄일 수 있다.
도 4 및 도 5a에서는 알루미늄 이온 강도를 로그 스케일로 표현하였으나 반드시 이에 한정하는 것은 아니고, 도 5b와 같이 리니어 스케일로 변환할 수 있다.
실시 예에 따르면 제3지점(P3)이 알루미늄을 포함하므로 제1지점(P1)과 제3지점(P3)은 실질적으로 하나의 차수(order)내에 배치됨을 확인할 수 있다. 차수는 이온 강도의 레벨 단위일 수 있다. 예시적으로 제1차수는 1.0 ×101이고 제2차수는 1.0 ×102일 수 있다. 또한 각각의 차수는 10개의 서브 레벨을 가질 수 있다. 예시적으로 제1차수의 제1서브레벨은 1.0×101이고, 제1차수의 제2서브레벨은 2.0×101이고, 제1차수의 제3서브레벨은 3.0×101이고, 제1차수의 제9서브레벨은 9.0×101이고, 제1차수의 제10서브레벨은 1.0×102일 수 있다. 즉, 제1차수의 제10서브레벨은 제2차수의 제1서브레벨과 같을 수 있다.
도 6a는 본 발명의 일 실시 예에 따른 제2 도전형 반도체층의 개념도이고, 도 6b는 본 발명의 일 실시 예에 따른 제2 도전형 반도체층의 표면을 측정한 AFM 데이터이고, 도 6c는 GaN 박막의 표면을 측정한 AFM 데이터이고, 도 6d는 고속 성장시킨 제2 도전형 반도체층의 표면을 측정한 AFM 데이터이다.
도 6a을 참조하면, 실시 예에 따른 제2 도전형 반도체층(127)은 제2-1 내지 제2-3 도전형 반도체층(127a, 127b, 127c)을 포함할 수 있다. 제2-1 도전형 반도체층(127a)은 제2전극과 접촉하는 접촉층일 수 있다. 각 층의 특징은 전술한 내용이 그대로 적용될 수 있다.
제2-1 도전형 반도체층(127a)의 표면은 복수 개의 클러스터(Cluster, C1)를 포함할 수 있다. 클러스터(C1)는 표면에서 돌출된 돌기일 수 있다. 예시적으로 클러스터(C1)는 평균 표면 높이를 기준으로 약 10nm 또는 20nm이상 돌출된 돌기일 수 있다. 클러스터(C1)는 알루미늄(Al)과 갈륨(Ga)의 격자 불일치에 의해 형성될 수 있다.
실시 예에 따른 제2-1 도전형 반도체층(127a)은 알루미늄을 포함하고, 두께에 대한 알루미늄의 변화율이 크고, 두께가 다른 층(layer)들에 비해 얇기 때문에 표면에서 하나의 층(layer)을 이루지 못하고 클러스터(C1) 형태로 표면에 형성될 수 있다. 클러스터(C1)는 Al, Ga, N, Mg 등을 포함할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니다.
도 6b을 참조하면, 제2 도전형 반도체층(127)의 표면에서 상대적으로 밝은 점(dot) 형상의 클러스터(C1)를 확인할 수 있다. 실시 예에 따르면 제2-1 도전형 반도체층(127a)의 알루미늄 조성이 1% 내지 10%이므로 클러스터(C1) 형태로 발생하여 접합 면적이 증가할 수 있다. 따라서, 전기적 특성이 향상될 수 있다.
제2 도전형 반도체층(127)의 표면은 평균 1㎛2당 1개 내지 8개의 클러스터(C1)가 관찰될 수 있다. 여기서 평균값은 약 10개 이상의 서로 다른 위치에서 측정한 값들의 평균일 수 있다. 도 6b의 E1 지점을 측정한 결과, 가로 세로 2㎛인 단위 면적당 12개의 클러스터(C1)가 관측되었다. 클러스터(C1)는 표면에서 25nm이상 돌출된 클러스터만을 측정하였다. AFM 이미지에서 콘트라스트를 조절하여 표면에서 25nm이상 돌출된 클러스터만이 출력되도록 조정할 수 있다.
측정 결과를 토대로 단위를 변환한 클러스터(C1)의 밀도는 1×10-8/cm2 내지 8×10-6/cm2일 수 있다. 클러스터(C1)의 밀도가 1×10-8/cm2보다 작으면 상대적으로 접촉면적이 줄어들어 제2전극과의 접촉 저항이 높아질 수 있다.
또한, 클러스터(C1)의 밀도가 8×10-6/cm2보다 크면 일부 클러스터에 포함된 Ga에 의해 활성층(126)에서 방출하는 광이 흡수되어 광 출력이 저하될 수 있다.
실시 예에 따르면, 클러스터(C1)의 밀도가 1×10-8/cm2 내지 8×10-6/cm2를 만족하므로 광 출력은 저하시키지 않으면서 제2전극과의 접촉 저항을 낮출 수 있다.
도 6c을 참조하면, GaN 박막의 표면에는 클러스터가 관찰되지 않음을 알 수 있다. 이는 클러스터의 밀도가 높아지면서 하나의 층(layer)을 이루기 때문일 수 있다. 따라서, 제2 도전형 반도체층과 제2전극 사이에 GaN 박막을 형성하는 경우에는 접촉면에서 클러스터가 형성되지 않음을 알 수 있다.
도 6d를 참조하면, 제2 도전형 반도체층을 빠르게 성장시키는 경우에도 클러스터가 잘 성장되지 않음을 알 수 있다. 따라서, 제2 도전형 반도체층의 표면에서 알루미늄의 조성이 1% 내지 10%가 되도록 제어하여도 성장 속도가 빠르면 클러스터(C1)가 형성되지 않음을 알 수 있다. 예시적으로 도 6d는 P-AlGaN을 0.06nm/s의 속도로 성장시킨 후 표면을 측정한 사진이다.
즉, 제2 도전형 반도체층(127)에 클러스터(C1)가 복수 개 형성되기 위해서는 표면층에서 알루미늄 조성이 1% 내지 10%인 동시에 표면층의 성장 속도가 충분히 느려야 함을 확인할 수 있다.
실시 예는 제2-1 도전형 반도체층의 성장 속도가 제2-2 및 제2-3 도전형 반도체층의 성장 속도보다 느릴 수 있다. 예시적으로 제2-2 도전형 반도체층의 성장 속도와 제2-1 도전형 반도체층의 성장 속도의 비는 1: 0.2 내지 1: 0.8일 수 있다. 성장 속도의 비가 1: 0.2보다 작은 경우 제2-1 도전형 반도체층의 성장 속도가 너무 느려져 Ga이 AlGaN이 성장되는 높은 온도에서 식각(etch)되어 Al조성이 높은 AlGaN이 성장되어 오믹 특성이 저하되는 문제가 있으며, 성장 속도의 비가 1: 0.8보다 큰 경우 제2-1 도전형 반도체층의 성장 속도가 너무 빨라져 결정성이 저하될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 반도체 소자의 개념도이고, 도 8a 및 도 8b는 리세스의 개수 변화에 따라 광 출력이 향상되는 구성을 설명하기 위한 도면이고, 도 9은 도 7의 A부분 확대도이다.
도 7을 참고하면, 실시 예에 따른 반도체 소자는 제1 도전형 반도체층(124), 제2 도전형 반도체층(127), 활성층(126)을 포함하는 반도체 구조물(120)과, 제1 도전형 반도체층(124)과 전기적으로 연결되는 제1 전극(142)과, 제2 도전형 반도체층(127)과 전기적으로 연결되는 제2 전극(146)을 포함한다.
제1 도전형 반도체층(124), 활성층(126), 및 제2 도전형 반도체층(127)은 제1방향(Y방향)으로 배치될 수 있다. 이하에서는 각 층의 두께 방향인 제1방향(Y방향)을 수직방향으로 정의하고, 제1방향(Y방향)과 수직한 제2방향(X방향)을 수평방향으로 정의한다.
실시 예에 따른 반도체 구조물(120)은 전술한 구조가 모두 적용될 수 있다. 반도체 구조물(120)은 제2 도전형 반도체층(127) 및 활성층(126)을 관통하여 제1 도전형 반도체층(124)의 일부 영역까지 배치되는 복수 개의 리세스(128)를 포함할 수 있다.
제1 전극(142)은 리세스(128)의 상면에 배치되어 제1 도전형 반도체층(124)과 전기적으로 연결될 수 있다. 제2 전극(146)은 제2 도전형 반도체층(127)의 하부에 배치될 수 있다.
제1 전극(142)과 제2 전극(146)은 오믹전극일 수 있다. 제1 전극(142)과 제2 전극(146)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로, 제1 전극은 복수의 금속층(예: Cr/Al/Ni)을 갖고, 제2 전극은 ITO일 수 있다.
도 8a를 참조하면, GaN 기반의 반도체 구조물(120)이 자외선을 발광하는 경우 알루미늄을 포함할 수 있고, 반도체 구조물(120)의 알루미늄 조성이 높아지면 반도체 구조물(120) 내에서 전류 분산 특성이 저하될 수 있다. 또한, 활성층(126)이 Al을 포함하여 자외선을 발광하는 경우, 활성층(126)은 GaN 기반의 청색 발광 소자에 비하여 측면으로 방출하는 광량이 증가하게 된다(TM 모드). 이러한 TM모드는 자외선 반도체 소자에서 주로 발생할 수 있다.
자외선 반도체 소자는 청색 GaN 기반의 반도체 소자에 비해 전류 분산 특성이 떨어진다. 따라서, 자외선 반도체 소자는 청색 GaN 기반의 반도체 소자에 비해 상대적으로 많은 제1 전극(142)을 배치할 필요가 있다.
알루미늄의 조성이 높아지면 전류 분산 특성이 악화될 수 있다. 도 8a를 참고하면, 각각의 제1 전극(142)의 인근지점에만 전류가 분산되며, 거리가 먼 지점에서는 전류밀도가 급격히 낮아질 수 있다. 따라서, 유효 발광 영역(P2)이 좁아질 수 있다.
유효 발광 영역(P2)은 전류 밀도가 가장 높은 제1 전극(142)의 중심에서의 전류 밀도를 기준으로 전류 밀도가 40% 이하인 경계지점까지의 영역으로 정의할 수 있다. 예를 들어, 유효 발광 영역(P2)은 리세스(128)의 중심으로부터 40㎛이내의 범위에서 주입 전류의 레벨, Al의 조성에 따라 조절될 수 있다.
저전류밀도영역(P3)은 전류밀도가 낮아서 방출되는 광량이 유효 발광 영역(P2)에 비해 적을 수 있다. 따라서, 전류밀도가 낮은 저전류밀도영역(P3)에 제1 전극(142)을 더 배치하거나 반사구조를 이용하여 광 출력을 향상시킬 수 있다.
일반적으로 청색광을 방출하는 GaN 기반의 반도체 소자의 경우 상대적으로 전류 분산 특성이 우수하므로 리세스(128) 및 제1 전극(142)의 면적을 최소화하는 것이 바람직하다. 리세스(128)와 제1 전극(142)의 면적이 커질수록 활성층(126)의 면적이 작아지기 때문이다. 그러나, 실시 예의 경우 알루미늄의 조성이 높아서 전류 분산 특성이 상대적으로 떨어지므로, 활성층(126)의 면적을 희생하더라도 제1 전극(142)의 면적 및/또는 개수를 증가시켜 저전류밀도영역(P3)을 줄이거나, 또는 저전류밀도영역(P3)에 반사구조를 배치하는 것이 바람직할 수 있다.
도 8b를 참고하면, 리세스(128)의 개수가 48개로 증가하는 경우 리세스(128)는 가로 세로 방향으로 일직선으로 배치하지 않고, 지그재그로 배치될 수 있다. 이 경우 저전류밀도영역(P3)의 면적을 좁힐 수 있기 때문에 대부분의 활성층(126)이 발광에 참여할 수 있다.
자외선 발광소자에서는 반도체 구조물(120) 내에서 전류 확산 특성이 저하될 수 있고, 반도체 구조물(120) 내에서 균일한 전류 밀도 특성을 확보하여 반도체 소자의 전기적, 광학적 특성 및 신뢰성을 확보하기 위해 원활한 전류 주입이 필요하다. 따라서, 원활한 전류 주입을 위해 일반적인 GaN 기반의 반도체 구조물(120)에 비해 상대적으로 많은 개수의 리세스(128)를 형성하여 제1 전극(142)을 배치할 수 있다.
도 9을 참조하면, 제1절연층(131)은 제1 전극(142)을 활성층(126) 및 제2 도전형 반도체층(127)과 전기적으로 절연시킬 수 있다. 또한, 제1절연층(131)은 제2 전극(146) 및 제2 도전층(150)을 제1 도전층(165)과 전기적으로 절연시킬 수 있다. 또한, 제1절연층(131)은 상기 반도체 소자의 공정 중에 상기 활성층(126)의 측면이 산화되는 것을 방지하는 기능을 할 수 있다.
제1절연층(131)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다. 제1절연층(131)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 제1절연층(131)은 은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector) 일 수도 있다. 그러나, 반드시 이에 한정하지 않고 제1절연층(131)은 다양한 반사 구조를 포함할 수 있다.
제1절연층(131)이 반사기능을 수행하는 경우, 활성층(126)에서 측면을 향해 방출되는 광(L1)을 상향 반사시켜 광 추출 효율을 향상시킬 수 있다. 이 경우 리세스(128)의 개수가 많아질수록 광 추출 효율은 더 효과적일 수 있다.
제1 전극(142)의 직경(W3)은 24㎛ 이상 50㎛ 이하일 수 있다. 이러한 범위를 만족하는 경우 전류 분산에 유리할 수 있고, 많은 개수의 제1 전극(142)을 배치할 수 있다. 제1 전극(142)의 직경(W3)이 24㎛보다 이상일 때, 제1 도전형 반도체층(124)에 주입되는 전류가 충분하게 확보할 수 있고, 50㎛이하일 때, 제1 도전형 반도체층(124)의 면적에 배치되는 복수 개의 제1 전극(142)의 수를 충분히 확보할 수 있고 전류 분산 특성을 확보할 수 있다.
리세스(128)의 직경(W1)은 38㎛ 이상 60㎛ 이하일 수 있다. 리세스(128)의 직경(W1)은 제2 도전형 반도체층(127)의 하부에 배치되어 리세스에서 가장 넓은 면적으로 정의할 수 있다. 상기 리세스(128)의 직경(W1)은 상기 제2 도전형 반도체층(127)의 저면에 배치된 리세스(128)의 직경일 수 있다.
리세스(128)의 직경(W1)이 38㎛이상일 때, 리세스(128) 내부에 배치되는 제1 전극(142)을 형성하는 데에 있어서, 상기 제1 전극(142)이 제1 도전형 반도체층(124)과 전기적으로 연결되기 위한 면적을 확보하기 위한 공정 마진을 확보할 수 있고, 60㎛이하일 때, 제1 전극(142)을 배치하기 위해 감소하는 활성층(126)의 볼륨을 방지할 수 있고, 따라서 발광 효율이 악화될 수 있다.
리세스(128)의 경사각도(θ5)는 70도 내지 90도일 수 있다. 이러한 면적 범위를 만족하는 경우 상면에 제1 전극(142)을 형성하는데 유리할 수 있고, 많은 개수의 리세스(128)를 형성할 수 있다.
경사각도(θ5)가 70도보다 작으면 제거되는 활성층(126)의 면적이 증가할 수 있지만, 상기 제1 전극(142)이 배치될 면적이 작아질 수 있다. 따라서 전류 주입 특성이 저하될 수 있고, 발광 효율이의 저하될 수 있다. 따라서, 상기 리세스(128)의 경사각도(θ5)를 이용하여 제1 전극(142)과 제2 전극(146)의 면적비를 조절할 수도 있다.
제2 전극(146)의 두께는 제1절연층(131)의 두께보다 얇을 수 있다. 따라서, 상기 제2 전극(146)을 감싸는 제2도전층(150)과 제2 절연층(132)의 스텝 커버리지 특성을 확보할 수 있고, 상기 반도체 소자의 신뢰성을 개선할 수 있다. 제2 전극(146)은 제1절연층(131)와 1㎛ ~ 4㎛의 제1 이격 거리(S1)를 가질 수 있다. 1㎛ 이상의 이격 거리를 가질 경우, 제1 절연층(131) 사이에 제2 전극(146)을 배치하는 공정의 공정 마진을 확보할 수 있고, 따라서 반도체 소자의 전기적 특성, 광학적 특성 및 신뢰성이 개선될 수 있다. 이격 거리가 4㎛ 이하일 경우, 제2 전극(146)이 배치될 수 있는 전체 면적을 확보할 수 있고 반도체 소자의 동작 전압 특성을 개선할 수 있다.
제2 도전층(150)은 제2 전극(146)을 덮을 수 있다. 따라서, 제2 전극패드(166)와, 제2 도전층(150), 및 제2 전극(146)은 하나의 전기적 채널을 형성할 수 있다.
제2 도전층(150)은 제2 전극(146)을 완전히 감싸며 제1절연층(131)의 측면과 상면에 접할 수 있다. 제2 도전층(150)은 제1절연층(131)과 접착력이 좋은 물질로 이루어지며, Cr, Al, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다.
제2 도전층(150)이 제1절연층(131)의 측면과 하면에 접하는 경우, 제2 전극(146)의 열적, 전기적 신뢰성을 향상할 수 있다. 제2도전층(150)은 제1절연층(131)의 하부로 연장될 수 있다. 이 경우 제1절연층(131)의 끝단이 들뜨는 현상을 억제할 수 있다. 따라서, 외부 습기 또는 오염 물질의 침투를 방지할 수 있다. 또한, 제1절연층(131)과 제2 전극(146) 사이로 방출되는 광을 상부로 반사하는 반사 기능을 가질 수 있다.
제2 도전층(150)은 제1절연층(131)과 제2 전극(146) 사이의 제1 이격 거리(S1)에 배치될 수 있다. 제2 도전층(150)은 제1이격 거리(S1)에서 제2 전극(146)의 측면과 상면 및 제1절연층(131)의 측면과 상면에 접할 수 있다. 또한, 제1 이격 거리(S1) 내에서 제2 도전층(150)과 제2도전성 반도체층(126)이 접촉하여 쇼트키 접합이 형성되는 영역이 배치될 수 있으며, 쇼트키 접합을 형성함으로써 전류 분산이 용이해질 수 있다. 다만 이에 한정하지 않고, 상기 제2 전극(146)과 상기 제2 도전형 반도체층(127) 사이의 저항보다 상기 제2 도전층(150)과 상기 제2 도전형 반도체층(127) 사이의 저항이 더 큰 구성 내에서 자유롭게 배치될 수 있다.
제2절연층(132)은 제2 전극(146), 제2 도전층(150)을 제1 도전층(165)과 전기적으로 절연시킬 수 있다. 제1 도전층(165)은 제2절연층(132)을 관통하여 제1 전극(142)과 전기적으로 연결될 수 있다. 상기 제2절연층(132)과 상기 제1절연층(131)은 서로 동일한 물질로 배치될 수 있고, 서로 다른 물질로 배치될 수 있다.
실시 예에 따르면, 제1전극(142)과 제2 전극(146) 사이의 영역에서 제2절연층(132)이 제1절연층(131) 상에 배치되므로 제1절연층(131)에 결함이 발생한 경우에도 외부의 습기 및/또는 기타 오염 물질의 침투를 방지할 수 있다.
예시적으로 제1절연층(131)과 제2절연층(132)이 하나의 층으로 구성된 경우, 크랙과 같은 결함이 두께 방향으로 쉽게 전파될 수 있다. 따라서, 외부로 노출된 결함을 통해 외부의 습기나 오염 물질이 반도체 구조물로 침투할 수 있다.
그러나, 실시 예에 따르면, 제1절연층(131) 상에 별도의 제2절연층(132)이 배치되므로 제1절연층(131)에 형성된 결함이 제2절연층(132)으로 전파되기 어렵다. 즉, 제1절연층(131)과 제2절연층(132) 사이의 계면이 결함의 전파를 차폐하는 역할을 수행할 수 있다.
다시 도 7을 참고하면, 제2 도전층(150)은 제2 전극(146)과 제2 전극패드(166)를 전기적으로 연결할 수 있다.
제2 전극(146)은 제2 도전형 반도체층(127)에 직접 배치될 수 있다. 제2 도전형 반도체층(127)이 AlGaN인 경우 낮은 전기 전도도에 의해 정공 주입이 원활하지 않을 수 있다. 따라서, 제2 도전형 반도체층(127)의 Al 조성을 적절히 조절할 필요가 있다. 이에 대해서는 후술한다.
제2 도전층(150)은 Cr, Al, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다.
반도체 구조물(120)의 하부면과 리세스(128)의 형상을 따라 제1 도전층(165)과 접합층(160)이 배치될 수 있다. 제1 도전층(165)은 반사율이 우수한 물질로 이루어질 수 있다. 예시적으로 제1 도전층(165)은 알루미늄을 포함할 수 있다. 전극층(165)이 알루미늄을 포함하는 경우, 활성층(126)에서 기판(170) 방향으로 방출되는 광을 상부 반사하는 역할을 하여 광 추출 효율을 향상할 수 있다. 다만 이에 한정하지 않고, 제1 도전층(165)은 상기 제1 전극(142)과 전기적으로 연결되기 위한 기능을 제공할 수 있다. 상기 제1 도전층(165)이 반사율이 높은 물질, 예를 들어 알루미늄 및/또는 은(Ag)을 포함하지 않고 배치될 수 있고, 이러한 경우 상기 리세스(128) 내에 배치되는 제1 전극(142)과 상기 제1 도전층(165) 사이, 제2 도전형 반도체층(127)과 상기 제1 도전층(165) 사이에는 반사율이 높은 물질로 구성되는 반사금속층(미도시)이 배치될 수 있다.
접합층(160)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(160)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
기판(170)은 도전성 물질로 이루어질 수 있다. 예시적으로 기판(170)은 금속 또는 반도체 물질을 포함할 수 있다. 기판(170)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자 동작시 발생하는 열을 신속이 외부로 방출할 수 있다. 또한 상기 기판(170)이 도전성 물질로 구성되는 경우, 상기 제1 전극(142)은 상기 기판(170)을 통해 외부에서 전류를 공급받을 수 있다.
기판(170)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
반도체 구조물(120)의 상면과 측면에는 패시베이션층(180)이 배치될 수 있다. 패시베이션층(180)의 두께는 200nm 이상 내지 500nm 이하일 수 있다. 200nm이상일 경우, 소자를 외부의 수분이나 이물질로부터 보호하여 소자의 전기적, 광학적 신뢰성을 개선할 수 있고, 500nm 이하일 경우 반도체 소자에 인가되는 스트레스를 줄일 수 있고, 상기 반도체 소자의 광학적, 전기적 신뢰성이 저하되거나 반도체 소자의 공정 시간이 길어짐에 따라 반도체 소자의 단가가 높아지는 문제점을 개선할 수 있다.
반도체 구조물(120)의 상면에는 요철이 형성될 수 있다. 이러한 요철은 반도체 구조물(120)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철은 자외선 파장에 따라 평균 높이가 다를 수 있으며, UV-C의 경우 300 nm 내지 800 nm 정도의 높이를 갖고, 평균 500 nm 내지 600 nm 정도의 높이를 가질 때 광 추출 효율이 향상될 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 반도체 소자의 개념도이고, 도 11은 도 10의 평면도이다.
도 10을 참조하면, 반도체 구조물(120)은 전술한 구성이 그대로 적용될 수 있다. 또한, 복수 개의 리세스(128)는 제2 도전형 반도체층(127)과 활성층(126)을 관통하여 제1 도전형 반도체층(124)의 일부 영역까지 배치될 수 있다.
반도체 소자는 가장자리에 배치된 측면 반사부(Z1)를 포함할 수 있다. 측면 반사부(Z1)는 제2도전층(150), 제1도전층(165), 및 기판(170)이 두께 방향(Y축 방향)으로 돌출되어 형성될 수 있다. 도 12를 참조하면 측면 반사부(Z1)은 반도체 소자의 가장자리를 따라 배치되어, 반도체 구조물(120)을 감싸면서 배치될 수 있다.
측면 반사부(Z1)의 제2도전층(150)은 활성층(126)보다 높게 돌출되어 활성층(126)에서 방출된 광을 상향 반사할 수 있다. 따라서, 별도의 반사층을 형성하지 않더라고 최외각에서 TM모드로 인해 수평 방향(X축 방향)으로 방출되는 광을 상향 반사할 수 있다.
측면 반사부(Z1)의 경사 각도는 90도 보다 크고 145도보다 작을 수 있다. 경사 각도는 제2도전층(150)이 수평면(XZ 평면)과 이루는 각도일 수 있다. 각도가 90도 보다 작거나 145도 보다 큰 경우에는 측면을 향해 이동하는 광을 상측으로 반사하는 효율이 떨어질 수 있다.
도 12는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이고, 도 13은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 평면도이고, 도 14는 도 13의 변형예이고, 도 15는 본 발명의 다른 실시 예에 따른 반도체 소자 패키지의 단면도이다.
도 12를 참고하면, 반도체 소자 패키지는 홈(개구부, 3)이 형성된 몸체(2), 몸체(2)에 배치되는 반도체 소자(1), 및 몸체(2)에 배치되어 반도체 소자(1)와 전기적으로 연결되는 한 쌍의 리드 프레임(5a, 5b)을 포함할 수 있다. 반도체 소자(1)는 전술한 구성을 모두 포함할 수 있다.
몸체(2)는 자외선 광을 반사하는 재질 또는 코팅층을 포함할 수 있다. 몸체(2)는 복수의 층(2a, 2b, 2c, 2d, 2e)을 적층하여 형성할 수 있다. 복수의 층(2a, 2b, 2c, 2d, 2e)은 동일한 재질일 수도 있고 상이한 재질을 포함할 수도 있다. 예시적으로 복수의 층(2a, 2b, 2c, 2d, 2e)은 알루미늄 재질을 포함할 수 있다.
홈(3)은 반도체 소자에서 멀어질수록 넓어지게 형성되고, 경사면에는 단차(3a)가 형성될 수 있다.
투광층(4)은 홈(3)을 덮을 수 있다. 투광층(4)은 글라스 재질일 있으나, 반드시 이에 한정하지 않는다. 투광층(4)은 자외선 광을 유효하게 투과할 수 있는 재질이면 특별히 제한하지 않는다. 홈(3)의 내부는 빈 공간일 수 있다.
도 13을 참조하면, 반도체 소자(10)는 제1 리드프레임(5a)상에 배치되고, 제2 리드프레임(5b)과 와이어에 의해 연결될 수 있다. 이때, 제2 리드프레임(5b)은 제1 리드프레임의 측면을 둘러싸도록 배치될 수 있다.
도 14를 참조하면, 반도체 소자 패키지는 복수 개의 반도체 소자(10a, 10b, 10c, 10d)가 배치될 수도 있다. 이때, 리드프레임은 제1 내지 제5 리드프레임(5a, 5b, 5c, 5d, 5e)을 포함할 수 있다.
제1 반도체 소자(10a)는 제1 리드프레임(5a)상에 배치되고 제2 리드프레임(5b)과 와이어로 연결될 수 있다. 제2 반도체 소자(10b)는 제2 리드프레임(5b)상에 배치되고 제3 리드프레임(5c)과 와이어로 연결될 수 있다. 제3 반도체 소자(10c)는 제3 리드프레임(5c)상에 배치되고 제4 리드프레임(5d)과 와이어로 연결될 수 있다. 제4 반도체 소자(10d)는 제4 리드프레임(5d)상에 배치되고 제5 리드프레임(5e)과 와이어로 연결될 수 있다.
도 15를 참조하면, 반도체 소자 패키지는 캐비티(11)를 포함하는 몸체(10), 캐비티(11)의 내부에 배치되는 반도체 소자(100), 및 캐비티(11) 상에 배치되는 투광부재(50)를 포함할 수 있다.
몸체(10)는 알루미늄 기판을 가공하여 제작할 수 있다. 따라서, 실시 예에 따른 몸체(10)는 내면과 외면이 모두 도전성을 가질 수 있다. 이러한 구조는 다양한 이점을 가질 수 있다. AlN, Al2O3와 같은 비도전성 재질을 몸체(10)로 사용하는 경우, 자외선 파장대의 반사율이 20% 내지 40%에 불과하므로 별도의 반사부재를 배치해야 하는 문제가 있다. 또한, 리드 프레임과 같은 별도의 도전성 부재 및 회로 패턴이 필요할 수 있다. 따라서, 제작 비용이 상승하고 공정이 복잡해질 수 있다. 또한, 금(Au)과 같은 도전성 부재는 자외선을 흡수하여 광 추출 효율이 감소하는 문제가 있다.
그러나, 실시 예에 따르면, 몸체(10) 자체가 알루미늄으로 구성되므로 자외선 파장대에서 반사율이 높아 별도의 반사부재를 생략할 수 있다. 또한, 몸체(10) 자체가 도전성이 있으므로 별도의 회로패턴 및 리드 프레임을 생략할 수 있다. 또한, 알루미늄으로 제작되므로 열전도성이 140W/m.k 내지 160W/m.k으로 우수할 수 있다. 따라서, 열 방출 효율도 향상될 수 있다.
몸체(10)는 제1도전부(10a)와 제2도전부(10b)를 포함할 수 있다. 제1도전부(10a)와 제2도전부(10b) 사이에는 제1절연부(42)가 배치될 수 있다. 제1도전부(10a)와 제2도전부(10b)는 모두 도전성을 가지므로 극을 분리하기 위해 제1절연부(42)가 배치될 필요가 있다.
몸체(10)는 하면(12)과 측면(13)이 만나는 모서리에 배치되는 홈(14), 및 홈(14)에 배치되는 제2절연부(41)를 포함할 수 있다. 홈(14)은 하면(12)과 측면(13)이 만나는 모서리를 따라 전체적으로 배치될 수 있다.
제2절연부(41)는 제1절연부(42)와 동일한 재질일 수 있으나 반드시 이에 한정하지 않는다. 제1절연부(42)와 제2절연부(41)는 EMC, 화이트 실리콘, PSR(Photoimageable Solder Resist), 실리콘 수지 조성물, 실리콘 변성 에폭시 수지 등의 변성 에폭시 수지 조성물, 에폭시 변성 실리콘 수지 등의 변성 실리콘 수지 조성물, 폴리이미드 수지 조성물, 변성 폴리이미드 수지 조성물, 폴리프탈아미드(PPA), 폴리카보네이트 수지, 폴리페닐렌 설파이드(PPS), 액정 폴리머(LCP), ABS 수지, 페놀 수지, 아크릴 수지, PBT 수지 등의 수지 등이 선택될 수 있다.
실시 예에 따르면, 몸체(10)의 하부 모서리에 제2절연부(41)가 배치되므로 패키지 절삭시 모서리에 버(burr)가 발생하는 것을 방지할 수 있다. 알루미늄 기판의 경우 다른 금속 기판에 비해 상대적으로 버(burr)가 잘 발생할 수 있다. 버(burr)가 발생한 경우 하면(12)이 평탄하지 않아 실장이 불량해질 수 있다. 또한, 버(burr)가 발생한 경우 두께가 불균일해질 수 있고, 측정 오차가 발생할 수도 있다.
제3절연부(43)는 몸체(10)의 하면(12)에 배치되어 제2절연부(41) 및 제1절연부(42)와 연결될 수 있다. 실시 예에 따르면, 몸체의 하면(12), 제2절연부(41)의 하면, 및 제3절연부(43)의 하면은 동일 평면상에 배치될 수 있다.
반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
살균 장치는 실시 예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시 예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
반도체 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (14)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
    상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하고,
    상기 제2 도전형 반도체층은 상기 반도체 구조물 내에서 알루미늄 조성이 가장 높은 제1 지점, 및 알루미늄 조성이 가장 낮은 제3 지점을 포함하고,
    상기 제1 도전형 반도체층은 상기 제1 도전형 반도체층내에서 알루미늄 조성이 가장 높은 제2 지점, 및 알루미늄 조성이 가장 낮은 제4 지점을 포함하고,
    상기 제3 지점과 상기 제1 지점 사이의 알루미늄 조성의 비는 1:4 내지 1:100이고,
    상기 제4 지점과 상기 제2 지점 사이의 알루미늄 조성의 비는 1:0.5 내지 1:0.9인 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 지점과 상기 제4 지점의 알루미늄 조성차와,
    상기 제1 지점과 상기 제3 지점의 알루미늄 조성차의 비는 1:3 내지 1:5인 반도체 소자.
  3. 제1항에 있어서,
    상기 활성층은 복수 개의 우물층과 복수 개의 장벽층을 포함하고,
    상기 제4 지점의 알루미늄 조성은 상기 우물층의 알루미늄 조성보다 높은 반도체 소자.
  4. 제3항에 있어서,
    상기 제3 지점의 알루미늄 조성은 상기 우물층의 알루미늄 조성보다 낮은 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 도전형 반도체층은,
    제1-1 도전형 반도체층, 제1-2 도전형 반도체층, 및 상기 제1-1 도전형 반도체층과 상기 제1-2 도전형 반도체층 사이에 배치되는 중간층을 포함하고,
    상기 중간층은 상기 제4 지점을 포함하는 반도체 소자.
  6. 제4항에 있어서,
    상기 제2 도전형 반도체층은,
    상기 제2 전극과 접촉하는 제2-1 도전형 반도체층,
    상기 제2-1 도전형 반도체층과 상기 활성층 사이에 배치되는 제2-2 도전형 반도체층, 및
    상기 제2-2 도전형 반도체층과 상기 활성층 사이에 배치되는 제2-3 도전형 반도체층을 포함하고,
    상기 제2-1 도전형 반도체층은 상기 제3 지점을 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 제2 도전형 반도체층은,
    상기 제2-3 도전형 반도체층과 상기 활성층 사이에 배치되는 차단층을 포함하고,
    상기 차단층은 상기 제1 지점을 포함하는 반도체 소자.
  8. 제6항에 있어서,
    상기 제2-1 도전형 반도체층의 알루미늄 평균 변화율은 상기 제2-2 도전형 반도체층의 알루미늄 평균 변화율보다 큰 반도체 소자.
  9. 제1항에 있어서,
    상기 반도체 구조물은 상기 제2 도전형 반도체층, 및 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 배치되는 복수 개의 리세스를 포함하고,
    상기 제1 전극은 상기 리세스의 내부에 배치되고,
    상기 제2 전극은 상기 제2 도전형 반도체층에 접촉하는 반도체 소자.
  10. 제9항에 있어서,
    상기 제1 전극과 전기적으로 연결되는 제1 도전층,
    상기 제2 전극과 전기적으로 연결되는 제2 도전층,
    상기 제1 도전층과 제2도전층 사이에 배치되는 제2 절연층, 및
    상기 제2 도전층의 하부에 배치되는 도전성 기판을 포함하는 반도체 소자.
  11. 제10항에 있어서,
    상기 제2 도전층과 상기 도전성 기판 사이에 배치되는 접합층을 포함하는 반도체 소자.
  12. 제1항에 있어서,
    상기 활성층은 자외선 파장대의 광을 생성하는 반도체 소자.
  13. 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
    상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하고,
    상기 제1 도전형 반도체층은 상기 제1 전극과 접촉하는 중간층을 포함하고,
    상기 제2 도전형 반도체층은 상기 제2 전극과 접촉하는 제2-1 도전형 반도체층을 포함하고,
    상기 중간층의 알루미늄 조성은 상기 활성층의 우물층의 알루미늄 조성보다 높고,
    상기 제2-1 도전형 반도체층의 알루미늄 조성은 상기 우물층의 알루미늄 조성보다 낮고,
    상기 중간층의 알루미늄 조성은 30% 내지 70%인 반도체 소자.
  14. 홈을 갖는 몸체; 및
    상기 몸체의 홈에 배치되는 반도체 소자를 포함하고,
    상기 몸체는 복수 개의 층을 포함하고, 상기 복수 개의 층은 자외선 파장대의 광을 반사하는 재질을 포함하고,
    상기 반도체 소자는,
    제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
    상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하고,
    상기 제2 도전형 반도체층은 상기 반도체 구조물 내에서 알루미늄 조성이 가장 높은 제1 지점, 및 알루미늄 조성이 가장 낮은 제3 지점을 포함하고,
    상기 제1 도전형 반도체층은 상기 제1 도전형 반도체층내에서 알루미늄 조성이 가장 높은 제2 지점, 및 알루미늄 조성이 가장 낮은 제4 지점을 포함하고,
    상기 제3 지점과 상기 제1 지점 사이의 알루미늄 조성의 비는 1:4 내지 1:100이고,
    상기 제4 지점과 상기 제2 지점 사이의 알루미늄 조성의 비는 1:0.5 내지 1:0.9인 반도체 소자 패키지.
KR1020170115836A 2016-09-13 2017-09-11 반도체 소자 및 이를 포함하는 반도체 소자 패키지 KR102400338B1 (ko)

Priority Applications (11)

Application Number Priority Date Filing Date Title
CN202211246672.1A CN115498078A (zh) 2016-09-13 2017-09-13 半导体器件和包括该半导体器件的半导体器件封装
CN202211245094.XA CN115566116A (zh) 2016-09-13 2017-09-13 半导体器件和包括该半导体器件的半导体器件封装
US16/331,039 US10910519B2 (en) 2016-09-13 2017-09-13 Semiconductor device having layers including aluminum and semiconductor device package including same
PCT/KR2017/010065 WO2018052252A1 (ko) 2016-09-13 2017-09-13 반도체 소자 및 이를 포함하는 반도체 소자 패키지
JP2019514006A JP7403797B2 (ja) 2016-09-13 2017-09-13 半導体素子およびこれを含む半導体素子パッケージ
CN202211246735.3A CN115763652A (zh) 2016-09-13 2017-09-13 半导体器件和包括该半导体器件的半导体器件封装
EP17851126.7A EP3514840A4 (en) 2016-09-13 2017-09-13 SEMICONDUCTOR COMPONENT AND SEMICONDUCTOR COMPONENT HOUSING THEREWITH
CN202211246713.7A CN115602765A (zh) 2016-09-13 2017-09-13 半导体器件和包括该半导体器件的半导体器件封装
CN201780056302.2A CN109791960B (zh) 2016-09-13 2017-09-13 半导体器件和包括该半导体器件的半导体器件封装
CN202211246664.7A CN115602764A (zh) 2016-09-13 2017-09-13 半导体器件和包括该半导体器件的半导体器件封装
KR1020220059923A KR102533221B1 (ko) 2017-08-04 2022-05-17 반도체 소자 및 이를 포함하는 반도체 소자 패키지

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170098964 2017-08-04
KR20170098964 2017-08-04

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020220059923A Division KR102533221B1 (ko) 2017-08-04 2022-05-17 반도체 소자 및 이를 포함하는 반도체 소자 패키지

Publications (2)

Publication Number Publication Date
KR20190015036A true KR20190015036A (ko) 2019-02-13
KR102400338B1 KR102400338B1 (ko) 2022-05-23

Family

ID=65366592

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020170115836A KR102400338B1 (ko) 2016-09-13 2017-09-11 반도체 소자 및 이를 포함하는 반도체 소자 패키지
KR1020220059923A KR102533221B1 (ko) 2017-08-04 2022-05-17 반도체 소자 및 이를 포함하는 반도체 소자 패키지
KR1020230061066A KR102672684B1 (ko) 2017-08-04 2023-05-11 반도체 소자 및 이를 포함하는 반도체 소자 패키지

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020220059923A KR102533221B1 (ko) 2017-08-04 2022-05-17 반도체 소자 및 이를 포함하는 반도체 소자 패키지
KR1020230061066A KR102672684B1 (ko) 2017-08-04 2023-05-11 반도체 소자 및 이를 포함하는 반도체 소자 패키지

Country Status (1)

Country Link
KR (3) KR102400338B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150318435A1 (en) * 2012-12-27 2015-11-05 Kabushiki Kaisha Toshiba Semiconductor light emitting device and method for manufacturing semiconductor light emitting device
EP2955763A1 (en) * 2013-02-05 2015-12-16 Tokuyama Corporation Nitride semiconductor light-emitting element
KR20160103686A (ko) * 2015-02-25 2016-09-02 엘지이노텍 주식회사 발광 소자 및 이를 구비한 발광 소자 패키지

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8669585B1 (en) * 2011-09-03 2014-03-11 Toshiba Techno Center Inc. LED that has bounding silicon-doped regions on either side of a strain release layer
KR102019849B1 (ko) * 2013-02-01 2019-09-09 엘지이노텍 주식회사 발광소자
JP2014154597A (ja) * 2013-02-05 2014-08-25 Tokuyama Corp 窒化物半導体発光素子
US9653631B2 (en) * 2013-09-03 2017-05-16 Sensor Electronic Technology, Inc. Optoelectronic device with modulation doping

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150318435A1 (en) * 2012-12-27 2015-11-05 Kabushiki Kaisha Toshiba Semiconductor light emitting device and method for manufacturing semiconductor light emitting device
EP2955763A1 (en) * 2013-02-05 2015-12-16 Tokuyama Corporation Nitride semiconductor light-emitting element
KR20160103686A (ko) * 2015-02-25 2016-09-02 엘지이노텍 주식회사 발광 소자 및 이를 구비한 발광 소자 패키지

Also Published As

Publication number Publication date
KR102672684B1 (ko) 2024-06-05
KR102533221B1 (ko) 2023-05-17
KR102400338B1 (ko) 2022-05-23
KR20220070184A (ko) 2022-05-30
KR20230070424A (ko) 2023-05-23

Similar Documents

Publication Publication Date Title
CN107799639B (zh) 半导体器件及包括其的半导体器件封装
JP7290849B2 (ja) 半導体素子及びこれを含む半導体素子パッケージ
JP7403797B2 (ja) 半導体素子およびこれを含む半導体素子パッケージ
US11227973B2 (en) Semiconductor device
KR20180086068A (ko) 반도체 소자 및 이를 포함하는 반도체 소자 패키지
KR102672684B1 (ko) 반도체 소자 및 이를 포함하는 반도체 소자 패키지
KR102648472B1 (ko) 반도체 소자 및 이를 포함하는 반도체 소자 패키지
KR102466006B1 (ko) 반도체 소자
KR102600336B1 (ko) 발광소자
KR20180025733A (ko) 반도체 소자 및 이를 포함하는 반도체 소자 패키지
KR102594206B1 (ko) 반도체 소자
KR102619743B1 (ko) 반도체 소자
KR102465061B1 (ko) 반도체 소자
KR102430086B1 (ko) 반도체 소자
KR102552889B1 (ko) 반도체 소자, 반도체 소자 패키지, 및 반도체 소자 제조방법
KR20210030718A (ko) 반도체 소자
KR20200077179A (ko) 반도체 소자
KR20180045749A (ko) 반도체 소자 및 이를 포함하는 반도체 소자 패키지
KR20190000034A (ko) 반도체 소자

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant