KR100618288B1 - 터널링 층위에 제1 오믹 전극을 형성한 질화물 반도체 발광다이오드 - Google Patents

터널링 층위에 제1 오믹 전극을 형성한 질화물 반도체 발광다이오드 Download PDF

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Abstract

본 발명은 기초 기판 위에 버퍼층, 제1 n-형 질화물 반도체층, 활성층, p-형 질화물 반도체층을 포함하는 질화물 반도체 발광 다이오드에 있어서, 상기 p-형 질화물 반도체층위에 제2 n-형 질화물 반도체층을 얇게 형성하고, 상기 제2 n-형 질화물 반도체층이 p-형 질화물 반도체층과 p-형 오믹 전극 사이에 위치하도록 하는 구조를 가지는 질화물 반도체 발광 다이오드를 제안한다.
본 발명에서 제안하는 질화물 반도체 발광 다이오드는 상기 제2 n-형 질화물 반도체층이 터널층의 기능을 하게 됨으로써, 역방향 전압이 인가되면 공핍층이 증가하여 누설 전류를 최소화할 수 있는 장점이 있다.
질화물 반도체 발광 다이오드, p-형 오믹 전극, 사파이어, 터널링

Description

터널링 층위에 제1 오믹 전극을 형성한 질화물 반도체 발광 다이오드{GaN-based Light Emitting Diode using the p-type Ohmic Metal Formatting on Tunneling layer}
도 1은 본 발명에 의한 질화물 반도체 발광 다이오드의 단면을 나타낸 것이다.
도 2(a) 및 도 2(b)는 제1 오믹 전극의 2차원 패턴을 나타낸 것이다.
도 3은 패턴이 형성된 제1 오믹 전극을 포함하는 질화물 반도체 발광 다이오드의 단면을 예시적으로 나타낸 것이다.
도 4는 패턴이 형성된 금속층 및 상기 금속층 위에 증착된 ITO를 포함하는 제1 오믹 전극으로 형성한 질화물 반도체 발광 다이오드의 단면을 예시적으로 나타낸 것이다.
도 5는 각 실시예의 특성을 실험하기 위한 오믹 실험 구조의 단면을 나타낸 것이다.
도 6은 각 실시예의 접촉저항 값을 측정하기 위하여 사용된 TLM(Transmission Line Method)패턴을 나타낸 것이다.
도 7은 n-형 질화물 반도체층 Ni/Au(50Å/50Å)을 증착한 후에 상기 오믹금속에 대하여 TLM 패턴에 따른 전류-전압 특성을 나타낸 그래프이다.
도 8은 제1 실시예에 대하여 TLM 패턴에 따른 전류-전압 특성을 나타낸 그래프이다.
도 9는 제2 실시예의 n-형 질화물 반도체층의 두께가 100Å이고, 상기 n-형 질화물 반도체층 위에 형성한 금속층은 Ni/Au(50Å/50Å)인 경우에 대하여 TLM 패턴에 따른 전류-전압 특성을 나타낸 그래프이다.
도 10은 제2 실시예의 n-형 질화물 반도체층의 두께가 50Å이고, 상기 n-형 질화물 반도체층 위에 형성한 금속층은 Ni/Au(50Å/50Å)인 경우에 대하여 TLM 패턴에 따른 전류-전압 특성을 나타낸 그래프이다.
도 11은 제3 실시예에 대하여 TLM 패턴에 따른 전류-전압 특성을 나타낸 그래프이다.
도 12는 제4 실시예에 대하여 TLM 패턴에 따른 전류-전압 특성을 나타낸 그래프이다.
도 13은 제5 실시예에 대하여 TLM 패턴에 따른 전류-전압 특성을 나타낸 그래프이다.
**도면의 주요 부분 설명**
11 기초기판
12 버퍼층
13 제1 n-형 질화물 반도체층
13′제2 n-형 질화물 반도체층
14 p-형 질화물 반도체층
15 활성층
16 제1 오믹전극
17 p-형 전극패드
18 제2 오믹전극
본 발명은 질화물 반도체 발광 다이오드의 오믹전극 형성에 관한 것으로, 상세하게는 터널링 층 위에 광 투과성 오믹 전극을 형성하여, 누설 전류를 감소시킬 수 있는 질화물 반도체 발광 다이오드에 관련된 것이다.
발광 다이오드는 일정한 크기의 순방향 전류를 인가하면 전류가 광으로 변환되어 빛을 발생시킨다. 발광 다이오드는 인듐인(InP), 갈륨비소(GaAs), 갈륨인(GaP)등의 반도체 화합물을 p-i-n 접합구조로 형성한다. 상기 발광 다이오드는 적색, 녹색으로 발광하는 것에 이어, 청색 및 자외선 광을 발광하는 것도 상용화됨으로서 표시장치, 광원용 장치, 환경 응용장치에 널리 이용되고 있으며, 근래에 들어서는 적, 녹, 청색의 3개 칩을 이용하거나 또는 형광체를 이용하여 백색을 발광하는 백색 발광다이오드가 개발되어 조명장치로도 그 응용범위가 넓어지고 있다.
또한 질화물 반도체 발광 다이오드에 역방향으로 전류가 흐를 경우에는 누설 전류가 발생되어 소자를 손상시킬 수 있다. 이에 정전기 영향(Electro Static discharge : ESD) 및 누설전류를 줄여 소자의 신뢰성을 개선시키는 방법에 대한 연구도 많이 진행되고 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로, 질화물 반도체 발광 다이오드의 p-형 질화물 반도체층 위에 n-형 질화물 반도체층을 얇게 형성하여 터널링 층을 구성하고, 상기 터널링 층 바로 위에 제1 오믹 전극을 구성하여 누설전류를 감소시킴으로써, 발광 다이오드의 특성을 개선시키고자하는데 그 목적이 있다.
상기 제1 오믹 전극은 Ni, Ti, Au, Pt, Rh, Pd 중 어느 하나인 단일층, 또는 두개 이상을 포함하는 조합인 복수층으로 구성된 금속층으로 형성하여, 제1 오믹 전극이 보다 낮은 접촉 저항 및 낮은 면저항을 가지도록 하는 데에 그 목적이 있다.
상기 제1 오믹 전극을 터널링 층의 상부면에 전체적으로 형성할 수 있으나, 또는 2차원 패턴을 형성하여, 광 투과성이 향상된 질화물 반도체 발광 다이오드를 제안하는 데에 그 목적이 있다.
또한, 상기 제1 오믹 전극위에 ITO(indium tin oxide)를 추가적으로 구성하여 질화물 반도체 발광 다이오드의 광 투과성이 보다 향상되도록 하는 데에 목적이 있다.
본 발명은 기초기판; 상기 기초기판 위에 성장되고, Si가 도핑된 제1 n-형 질화물 반도체층; 상기 제1 n-형 질화물 반도체층 위에 성장된 활성층; 및 상기 활성층위에 성장되고, Mg이 도핑된 p-형 질화물 반도체층; 을 포함하는 질화물 반도체 발광 다이오드에 있어서, 상기 질화물 반도체층은 InxGayAl1-x-yN(1≥x≥0, 1≥y≥0, x+y 〉0)으로 구성되며, 상기 p-형 질화물 반도체층위에 제2 n-형 질화물 반도체층을 구성하고, 상기 제2 n-형 질화물 반도체층위에 제1 오믹 전극이 형성되고, 상기 제1 n-형 질화물 반도체층위에 제2 오믹 전극이 형성되는 것을 특징으로 하는 질화물 반도체 발광 다이오드를 제안한다.
상기 제1 오믹 전극은 Ni, Ti, Au, Pt, Rh, Pd 중 어느 하나인 단일층, 또는 두개 이상을 포함하는 조합인 복수층으로 구성된 금속층인 것이 바람직하다. 상기 제1 오믹 전극은 제2 n-형 질화물 반도체층의 상부면에 전체적으로 형성되는 것이 더욱 바람직하며, 또는 제1 오믹 전극은 2차원 패턴으로 형성될 수 있다. 또한 더욱 바람직하게는 제1 오믹 전극위에 ITO(Indium Tin Oxide)전극을 추가적으로 형성할 수 있다.
상기 제1 오믹전극의 두께는 5㎚내지 10㎚인 것이 바람직하다.
또한, 상기 제1 오믹 전극의 금속층은 Ni, Ni/Au, Ti/Al, Ti/Au, Pd/Au, Ni/Al/Au, Ti/Ni/Au중 어느 하나인 것이 바람직하다.
이하 본 발명의 바람직한 실시예에 대하여 첨부된 도면에 따라서 보다 상세 히 설명한다.
도 1은 본 발명에 의한 수평 구조형 질화물 반도체 발광 다이오드의 단면을 도시한 것이다. 도 1에 도시한 바와 같이, 본 발명에 의한 질화물 반도체 발광 다이오드는 기초기판(11)위에 버퍼층(12), 제1 n-형 질화물 반도체층(12), 활성층(15), p-형 질화물 반도체층(14)을 형성한 질화물 반도체 발광 다이오드에 있어서, 상기 p-형 질화물 반도체층(14)위에 제2 n-형 질화물 반도체층(13′)을 구성하여 터널링 층을 형성한다. 또한, 상기 제2 n-형 질화물 반도체층(13′)위에 제1 오믹 전극(16)이 구성되며, 제1 n-형 질화물 반도체층(13)위에 제2 오믹 전극(18)이 구성된다. 또한 상기 제1 오믹 전극(16)위에 p-형 전극패드(17)가 구성된다.
상기 질화물 반도체층(12,13,14,15,13′)은 430㎛ 정도의 두께의 사파이어 기초기판 (Sapphire, Al2O3)(11)위에 금속유기화학증착법(metal organic chemical vapor deposition; MOCVD)을 이용하여 성장한다. 상기 질화물 반도체의 조성식은 InxGayAl1-x-yN 이며, 조성비는 1≥x≥0, 1≥y≥0, x+y>0 이다. 여기서 질화물계 반도체층(11,12,13,14,15,13′)은 금속유기화학증착법(metal organic chemical vapor deposition), 액상에피텍셜법(liquid phase epitaxy), 수소액상성장법(hidride vapor phase epitaxy), 분자빔에피텍셜법(Molecular beam epitaxy), MOVPE(metal organic vapor phase epitaxy)로 성장하는 것도 가능하다. 질화물 반도체층(12,13,14,15,13′)을 성장시킬 때에는, 제작하고자 하는 소자의 종류에 따라 단일층 또는 복수층으로 성장할 수 있고 도전성질을 갖도록 Si, Mg, Zn군 중 어느 하나 또는 복수의 원소를 불순물을 첨가할 수 있다. n-형 질화물계 반도체층(13,13′)을 만들기 위하여, Si 첨가한다. 도핑농도는 제작하고자 하는 소자의 종류에 따라 다르며 1x1015/㎤내지 1x1021/㎤ 정도 도핑 할 수 있다. 따라서 도핑농도에 따라 질화물 반도체를 고저항체 또는 도전성으로 구분하며 고저항체인 경우 비저항은 100Ω㎝ 이상, 도전성인 경우는 0.1Ω㎝이하가 되는 것이 바람직하다.
상기 기초기판(11)위에 성장시킨 질화물 반도체층은 버퍼층(12), 제1 n-형 질화물 반도체층(13), 활성층(15), p-형 질화물 반도체층(14), 제2 n-형 질화물 반도체층(13′)을 포함하며, 상기 질화물 반도체층(11,12,13,14,15,13′)은 Inx(GayAl1-y)N 질화물계 반도체이다. 각층 마다 x, y조성비를 조절하여 AlGaN, INGaN, AlGaInN 등으로 형성할 수 있다. 특히, 활성층(15)의 경우 Inx(GayAl1-y)N의 장벽층과 Inx(GayAl1-y)N의 우물층으로 이루어진 단일 양자 우물 구조 또는 다중 양자 우물 구조를 가질 수 있고, 우물층 또는 장벽층에 Si을 도핑할 수도 있으며, In, Ga, Al의 조성비를 조절함으로써 InN(~1.8eV) 밴드갭을 갖는 장파장에서부터 AlN(~6.4eV) 밴드갭을 갖는 단파장의 발광다이오드까지 자유롭게 제작할 수 있다.
본 발명은 광 투과율을 향상시키고 전류확산을 용이하게 하기 위하여 상기 p-형 질화물 반도체층(14)위에 제2 n-형 질화물 반도체층(13′)을 성장시킨다. 상기 제2 n-형 질화물 반도체층(13′)의 두께는 비교적 얇은 것이 바람직하다. 상기 제2 n-형 질화물 반도체층(13′)은 p-형 질화물 반도체층(14)과 p-형 오믹전극인 제1 오믹전극(16)사이에 위치하여, 전류가 용이하게 흐르도록 한다. 따라서 반도체-금속간 접촉저항을 줄이고 p-형 질화물 반도체층(14)과 제2 n-형 질화물 반도체층(13′) 사이의 캐리어 공핍영역을 최소화하기 위하여 고농도 도핑하고, 상기 p-형 및 n-형 질화물 반도체층의 도핑농도는 1x1019/㎤이상으로 하는 것이 바람직하다. 또한 상기 p-형 질화물 반도체층(14)은 Mg를 도핑하며, 제2 n-형 질화물 반도체층(13′)은 Si를 도핑하는 것이 바람직하다.
이후, 상기 제2 n-형 질화물 반도체층(13′)위에 p-형 오믹 전극인 제1 오믹전극(16)을 형성한다. 또한 제1 오믹 전극(16), 제2 n-형 질화물 반도체층(13′), p-형 질화물 반도체층(14) 및 활성층(15)의 일부를 식각하여 제1 n-형 질화물 반도체층(13)이 노출되도록 한다. 상기 노출된 제1 n-형 질화물 반도체층(13)위에 제2 오믹 전극(18)이 구성된다. 상기 제2 오믹 전극(18)은 Ni/Al/Au 또는 Ti/Ni/Au으로 형성되는 것이 바람직하다.
본 명세서에서 사용하는 '원소기호/원소기호'는 왼쪽부터 순차적으로 상기 금속이 증착된 것을 의미하며, 증착뿐만 아니라 증착 후 열처리하는 것을 추가적으로 포함하는 것을 의미한다.
본 발명에 의한 질화물 반도체 발광 다이오드는, 상기 p-형 질화물 반도체층(14) 위에 얇은 제2 n-형 질화물 반도체층(13′)이 구성되며, 상기 제2 n-형 질화물 반도체층(13′)위에 p-형 오믹 전극인 제1 오믹 전극(16)이 위치된다.
상기 제1 오믹전극(16)은 Ni, Au, Pt, Rh, Pd 중 어느 하나의 단일금속층 또는 상기 금속 중 둘 이상을 포함하는 복수금속층으로 형성한다. 상기 제1 오믹 전극은 접촉저항을 낮추기 위하여, 금속층을 증착한 후, 열처리 공정을 할 수 있다. 또한 상기 제1 오믹 전극은 전류확산을 위하여, 터널링 층의 상부면에 전체적으로 형성한다.
상기 제2 n-형 질화물 반도체층(13′) 위의 일부분에 형성하는 제1 오믹 전극(16)은 칩의 형태로 형성한다.
또는, 상기 제1 오믹 전극의 광 투과도를 확보하기 위하여, 상기 제1 오믹 전극에 2차원 패턴(mesh pattern)을 형성할 수 있다. 상기 2차원 패턴이란 일정간격의 패턴이 x, y방향으로 번갈아 위치한 것이다. 금속패턴 폭이 너무 넓으면 방출되는 광이 작아지기 때문에 1um 내지 2um로 하는 것이 바람직하다.
또한, 도 3은 p-형 질화물 반도체층(14)위에 제2 n-형 질화물 반도체층(13′) 및 상기 2차원 패턴이 형성된 제1 오믹 전극을 포함하는 수평구조형 질화물 반도체 발광 다이오드를 도시한 것이다. 도 3에 도시한 바와 같이 질화물 반도체층(12,13,15,14,13′)에서 생성된 빛은 제1 오믹 전극(16) 및 제2 오믹 전극(18)을 투과하여 외부로 방출된다. 상기 제1 오믹 전극(16)에 도 2(a)내지 도 2(b)에 도시한 바와 같이 그물형 패턴을 형성하면, 전류확산과 광 투과도를 동시에 확보할 수 있다.
또한 오믹 특성이 나타나면서도 상기 제1 오믹 전극의 두께로 인하여 광 투과성이 낮아지는 것을 방지하기 위하여, 상기 제1 오믹 전극(16)의 두께는 5㎚내지 10㎚로 형성하여, 질화물 반도체 발광 다이오드의 특성을 확보하는 것이 바람직하다.
도 7은 상기 p-형 질화물 반도체층(14)위에 제2 n-형 질화물 반도체층(13′)형성한 후, 상기 제2 n-형 질화물 반도체층(13′)위에 제1 오믹전극(16)을 형성하여 전류가 용이하게 흐를 수 있는지 확인한 실험의 결과이다. 상기 실험을 위하여 기초기판(11) 위에 버퍼층(12) 및 n-형 질화물 반도체층(13)을 성장시켰다. 상기 n-형 질화물 반도체층(13)은 Si를 1x1019/cm3이상 도핑하였고, 상기 n-형 질화물 반도체층위에 Ni/Au를 50Å/50Å증착하여 상기 금속층의 전류-전압특성을 그래프로 나타내었다. 도 7에 도시한 바와 같이, 아래에 p-형 질화물 반도체층이 없이 n-형 질화물 반도체층위에 형성한 Ni/Au의 전류-전압특성의 기울기가 사실상 0에 가깝게 나타나 오믹 특성을 볼 수 없다. 상기의 결과에 따라, p-형 질화물 반도체층, n-형 질화물 반도체층위에 Ni/Au를 형성해야만 오믹특성을 얻을 수 있음을 알 수 있다.
이후 각 실시예에서의 전류-전압특성 및 열처리 온도에 대한 접촉저항의 의존성을 알아보기 위하여 오믹 실험을 수행하였다. 상기 오믹 실험을 위하여 오믹 실험 구조 및 TLM 패턴을 구성하였다.
도 5는 기초 기판(11) 위에 버퍼층(12), p-형 질화물 반도체층(14) 및 n-형 질화물 반도체층(13)을 순차적으로 성장시킨 오믹 실험 구조를 나타낸 것이다. 상기 p-형 질화물 반도체층(14) 및 n-형 질화물 반도체층(13)은 각각 Mg, Si를 도핑하였으며, 도핑농도는 1x1019/㎤ 이상이다. 도 6은 TLM 패턴을 나타낸 것이다. 상기 TLM 패턴은 오믹 전극의 전류-전압 특성을 나타내는 그래프에 사용된다.
제1 실시예
본 발명의 제1 실시예는 기초 기판(11)위에 버퍼층(12), 제1 n-형 질화물 반도체층(13), 활성층(15), p-형 질화물 반도체층(14) 및 제2 n-형 질화물 반도체층(13′)을 성장시킨 상기 질화물 반도체 발광 다이오드에 제1 오믹 전극으로 니켈(Ni)을 포함한다.
도 8은 상기 오믹 실험 구조(도 5)의 n-형 질화물 반도체층(13)을 100Å성장한 후 상기 n-형 질화물 반도체층(13)위에 니켈(Ni)을 100Å 증착시킨 후, TLM 패턴(도 6)에 의한 전류-전압 특성을 나타낸 그래프이다. 도 8에 도시한 바와 같이, p-형 질화물 반도체층(14) 위에 n-형 질화물 반도체층(13)을 성장한 후 증착한 Ni은 오믹특성이 나타나는 것을 확인할 수 있다. 상기 도 8의 그래프를 도 7의 그래 프와 비교하면 더욱 명확히 오믹특성이 나타나는 것을 확인할 수 있다. 또한 표 1은 제1 실시예의 열처리 온도에 의한 접촉저항의 의존성에 대한 실험값이다.
온도조건[℃] 증착 직후 300℃ 400℃ 450℃ 550℃
접촉저항[Ω㎠] 1.81E-2 1.1E-2 8.5E-3 6.1E-3 7.3E-3
제2 실시예
본 발명의 제2 실시예는 기초 기판(11)위에 버퍼층(12), 제1 n-형 질화물 반도체층(13), 활성층(15), p-형 질화물 반도체층(14) 및 제2 n-형 질화물 반도체층(13′)을 성장시킨 상기 질화물 반도체 발광 다이오드에 제1 오믹 전극(16)으로 상기 제2 n-형 질화물 반도체층(13′)위에 Ni/Au을 포함한다.
도 9는 상기 오믹 실험 구조(도 5)의 n-형 질화물 반도체층(13)을 100Å성장한 후 상기 n-형 질화물 반도체층(13)위에 니켈/금(Ni/Au)을 50Å/50Å 증착시킨 후, TLM 패턴(도 6)에 의한 전류-전압 특성을 나타낸 그래프이다. 도 9에 도시한 바와 같이, p-형 질화물 반도체층(14) 위에 n-형 질화물 반도체층(13)을 성장한 후 증착한 Ni/Au은 오믹 특성이 나타나는 것을 확인할 수 있다. 또한 표 2는 100Å n-형 질화물 반도체층위에 Ni/Au을 50Å/50Å증착한 오믹 전극의 열처리 온도에 대한 접촉저항의 의존성에 대한 실험값을 나타낸 것이다.
온도조건[℃] 증착 직후 300℃ 400℃ 450℃ 550℃ 600℃
접촉저항[Ω㎠] 1.25E-2 8.56E-2 7.1E-2 6.3E-2 4.61E-2 2.1E-2
도 10은 상기 오믹 실험 구조(도 5)의 n-형 질화물 반도체층(13)을 50Å성장한 후 상기 n-형 질화물 반도체층(13)위에 니켈/금(Ni/Au)을 각각 50Å씩 증착시킨 후, TLM 패턴(도 6)에 의한 전류-전압 특성을 나타낸 그래프이다. 도 10에 도시한 바와 같이, p-형 질화물 반도체층(14) 위에 n-형 질화물 반도체층(13)을 성장한 후 증착한 Ni/Au(=50Å/50Å)은 오믹 특성이 나타나는 것을 확인할 수 있다. 상기 도 10의 그래프는 도 7의 그래프와 비교했을 때 더욱 확연히 오믹이 나타나는 것을 확인할 수 있으며, 도 9의 그래프와도 사실상 비슷한 기울기를 나타내었다. 표 3은 50Å n-형 질화물 반도체층(13)위에 Ni/Au을 50Å/50Å증착한 오믹 전극의 열처리 온도에 대한 접촉저항의 의존성을 실험한 실험값을 나타낸 것이다.
온도조건[℃] 증착 직후 300℃ 400℃ 450℃ 550℃ 600℃
접촉저항[Ω㎠] 1.25E-2 8.56E-2 7.11E-2 6.1E-2 4.61E-2 -
제3 실시예
본 발명의 제3 실시예는 기초 기판(11)위에 버퍼층(12), 제1 n-형 질화물 반도체층(13), 활성층(15), p-형 질화물 반도체층(14) 및 제2 n-형 질화물 반도체층(13′)을 성장시킨 상기 질화물 반도체 발광 다이오드에 제1 오믹 전극(16)으로 Ti/Al을 포함한다.
도 11은 상기 오믹 실험 구조(도 5)의 n-형 질화물 반도체층(13)을 100Å성장한 후 상기 n-형 질화물 반도체층(13)위에 티타늄/알루미늄(Ti/Al)을 200Å/6000Å 증착시킨 후, TLM 패턴(도 6)에 의한 전류-전압 특성을 나타낸 그래프이다. 도 11에 도시한 바와 같이, p-형 질화물 반도체층(14) 위에 n-형 질화물 반도체층(13)을 성장한 후 증착한 Ti/Al은 오믹 특성이 나타나는 것을 확인할 수 있다. 상기 도 11의 그래프는 도 7의 그래프와 비교했을 때 더욱 확연히 오믹이 나타나는 것을 확인할 수 있다. 표 4는 제3 실시예의 열처리 온도에 대한 접촉저항의 의존성을 실험한 실험값이다.
온도조건[℃] 증착 직후 300℃ 400℃ 450℃ 520℃ 600℃
접촉저항[Ω㎠] 1.13E-1 2.6E-2 8.1E-2 9.2E-2 4.61E-1 -
제4 실시예
본 발명의 제4 실시예는 기초 기판(11)위에 버퍼층(12), 제1 n-형 질화물 반도체층(13), 활성층(15), p-형 질화물 반도체층(14) 및 제2 n-형 질화물 반도체층(13′)을 성장시킨 상기 질화물 반도체 발광 다이오드에 제1 오믹 전극(16)으로 Ti/Au을 포함한다.
도 12는 상기 오믹 실험 구조(도 5)의 n-형 질화물 반도체층(13)을 100Å성장한 후 상기 n-형 질화물 반도체층(13)위에 티타늄/금(Ti/Au)을 200Å/2000Å 증착시킨 후, TLM 패턴(도 6)에 의한 전류-전압 특성을 나타낸 그래프이다. 도 12에 도시한 바와 같이, p-형 질화물 반도체층(14) 위에 n-형 질화물 반도체층(13)을 성장한 후 증착한 Ti/Au은 오믹 특성이 나타나는 것을 확인할 수 있다. 표 5는 제4 실시예의 열처리 온도에 대한 접촉저항의 의존성을 실험한 실험값이다.
온도조건[℃] 증착 직후 300℃ 400℃ 450℃ 520℃
접촉저항[Ω㎠] 1.15E-1 2.64E-2 4.61E-2 3.62E-2 -
제5 실시예
본 발명의 제5 실시예는 기초 기판(11)위에 버퍼층(12), 제1 n-형 질화물 반도체층(13), 활성층(15), p-형 질화물 반도체층(14) 및 제2 n-형 질화물 반도체층(13′)을 성장시킨 상기 질화물 반도체 발광 다이오드에 제1 오믹 전극(16)으로 Pd/Au을 포함한다.
도 13은 상기 오믹 실험 구조(도 5)의 n-형 질화물 반도체층(13)을 100Å성장한 후 상기 n-형 질화물 반도체층(13)위에 팔라듐/금(Pd/Au)을 1000Å/1000Å 증착시킨 후, TLM 패턴(도 6)에 의한 전류-전압 특성을 나타낸 그래프이다. 도 13에 도시한 바와 같이, p-형 질화물 반도체층(14) 위에 n-형 질화물 반도체층(13)을 성장한 후 증착한 Pd/Au은 오믹 특성이 나타나는 것을 확인할 수 있다. 표 6은 제5 실시예의 열처리 온도에 대한 접촉저항의 의존성을 실험한 실험값이다.
온도조건[℃] 증착 직후 300℃ 400℃ 450℃ 520℃ 620℃
접촉저항[Ω㎠] 8.41E-3 1.12E-2 9.3E-3 6.63E-3 - -
상기 실시예의 오믹실험 결과에서 나타난 바와 같이, p-형 질화물 반도체층 바로 위에 제2 n-형 질화물 반도체층을 형성하고, 상기 제2 n-형 질화물 반도체층위에 p-형 오믹전극을 형성하였을 때, 상기 p-형 오믹 전극이 오믹특성이 나타나는 것을 확인할 수 있다. 상기 p-형 오믹 전극의 오믹 특성을 위하여 상기 p-형 및 제2 n-형 질화물 반도체층의 도핑농도를 1x1019/cm3이상인 것이 바람직하다.
제6실시예
본 발명의 제6 실시예는 기초 기판(11)위에 버퍼층(12), 제1 n-형 질화물 반도체층(13), 활성층(15), p-형 질화물 반도체층(14) 및 제2 n-형 질화물 반도체층(13′)을 성장시킨 상기 질화물 반도체 발광 다이오드에 그물모양의 제1 오믹 전극(16)을 형성한 후 ITO를 증착 하는 것을 더 포함한다. 그물모양의 패턴간격은 광 투과도와 관련성이 있기 때문에 그물 폭을 넓게 하면 광추출 효율이 저하되기 때문에 1um 내지 2um로 하는 것이 바람직하다. ITO는 전자빔 증착기를 사용하여 280℃240nm를 증착하였다. ITO는 증착하는 온도 및 증착 방법에 다라 굴절율과 면저항이 다르기 때문에 주의를 요한다. 특히, 보다 많은 광을 추출하기 위하여 λ/4n, 3λ/4n(여기서 λ는 파장, n은 유효 굴절률)로 하는 것이 바람직하다.
도 4는 p-형 질화물 반도체층(14)위에 제2 n-형 질화물 반도체층(13′), 2차원 패턴이 형성된 제1 오믹 전극 및 ITO를 포함하는 수평구조형 질화물 반도체 발광 다이오드를 도시한 것이다. 도 4는 2차원 패턴을 형성한 제1 오믹전극에 ITO를 추가적으로 증착한 모습을 도시하였지만, 또는 제2 n-형 질화물 반도체층의 상부면에 전체적으로 형성한 제1 오믹 전극 위에 ITO를 추가적으로 증착하는 것도 가능하다.
본 발명에서는 질화물 반도체 발광 p-형 오믹 전극인 제1 오믹 전극을 형성할 때, p-형 질화물반도체층위에 제2 n-형 질화물 반도체층 위에 형성되어, 상기 p-형 질화물 반도체층위에 형성된 n-형 질화물 반도체층을 터널링 층으로 사용가능한 장점이 있다. 따라서 상기 n-형 질화물 반도체층은 터널링 층으로 사용되어 역전압시에 발생 가능한 누설(leak)전류를 최소화할 수 있는 장점이 있다.
또한 상기 제2 n-형 질화물 반도체층 위에 형성하는 제1 오믹 전극은 Ni, Au, Pt, Rh, Pd 중 어느 하나의 단일층 또는 하나 이상을 포함하는 복수층으로 형성한 후 열처리하여 형성할 수 있으나, 상기 금속층을 형성한 뒤 ITO를 추가적으로 포함하여 광 투과도를 개선시킬 수 있다는 장점이 있다. 더욱 바람직하게는 상기 금속층을 증착한 뒤, 2차원 패턴(mesh pattern)을 형성한 후 ITO를 추가적으로 포함하여 더욱 광 투과도와 전류확산 개선시킬 수 있는 장점이 있다.

Claims (7)

  1. 기초기판;
    상기 기초기판 위에 성장되고, Si가 도핑된 제1 n-형 질화물 반도체층;
    상기 제1 n-형 질화물 반도체층 위에 성장된 활성층;및
    상기 활성층위에 성장되고, Mg이 도핑된 p-형 질화물 반도체층;
    을 포함하는 질화물 반도체 발광 다이오드에 있어서,
    상기 질화물 반도체층은 InxGayAl1-x-yN(1≥x≥0, 1≥y≥0, x+y 〉0)으로 구성되며, 상기 p-형 질화물 반도체층위에 제2 n-형 질화물 반도체층을 구성하고, 상기 제2 n-형 질화물 반도체층위에 제1 오믹 전극이 형성되고, 상기 제1 n-형 질화물 반도체층위에 제2 오믹 전극이 형성되는 것을 특징으로 하는 질화물 반도체 발광 다이오드.
  2. 제 1항에 있어서,
    상기 제1 오믹 전극은 Ni, Ti, Au, Pt, Rh, Pd 중 어느 하나인 단일층, 또는 두개 이상을 포함하는 조합인 복수층으로 구성된 금속층인 것을 특징으로 하는 질화물 반도체 발광 다이오드.
  3. 제 2항에 있어서,
    상기 제1 오믹 전극은 제2 n-형 질화물 반도체층의 상부면에 전체적으로 형성되는 것을 특징으로 하는 질화물 반도체 발광 다이오드.
  4. 제 3항에 있어서,
    제1 오믹 전극은 2차원 패턴으로 형성되는 것을 특징으로 하는 질화물 반도체 발광 다이오드.
  5. 제 4항에 있어서, 제1 오믹 전극위에 ITO(Indium Tin Oxide)전극을 추가적으로 형성하는 것을 특징으로 하는 질화물 반도체 발광 다이오드.
  6. 제 1항에 있어서,
    상기 제1 오믹전극의 두께는 5㎚내지 10㎚인 것을 특징으로 하는 질화물 반도체 발광 다이오드.
  7. 제 2항에 있어서,
    상기 제1 오믹 전극의 금속층은 Ni, Ni/Au, Ti/Al, Ti/Au, Pd/Au, Ni/Al/Au, Ti/Ni/Au중 어느 하나인 것을 특징으로 하는 질화물 반도체 발광 다이오드.
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