KR20040073307A - 반도체 발광 소자 - Google Patents

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KR20040073307A
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나카하라켄
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로무 가부시키가이샤
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Abstract

종래 사용되어 왔던 ITO 전극막은 발광한 빛의 투과율이 높은 것이지만, ITO 전극막과 p형 GaN계 반도체층 사이에서 쇼트키형 콘택트(contact)로 되어, 전류가 균일하게 흐르지 않게 된다. 본 발명은 GaN계 반도체 발광 소자의 출사측에 있어서 ITO 전극막으로 대체하여 투명 전극을 형성함에 따라, GaN계 반도체 발광 소자의 발광 효율, 출사 효율을 향상시키는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 n형 GaN계 반도체층과 p형 GaN계 반도체층 사이에 끼워진 GaN계 반도체로 이루어지는 발광층을 포함하는 반도체 발광 소자로서, Ga 또는 B가 도핑된 MgZZn1-ZO (0

Description

반도체 발광 소자 {SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 GaN계 반도체층으로 구성되는 GaN계 반도체 발광 소자에 관한 것으로, 특히, 발광 효율 및 출사 효율이 우수한 GaN계 반도체 발광 소자에 관한 것이다.
GaN계 반도체층으로 구성되는 GaN계 반도체 발광 소자는 백색 LED를 실현할 수 있기 때문에, 백 라이트에 적용하는 조명용 전자 소자로서 검토되어 왔다. GaN계 반도체 발광 소자는 발광층을 n형 GaN계 반도체층과 p형 GaN계 반도체층 사이에 끼운 pn 접합 다이오드를 기본 구성으로 한다. 발광층에 대하여, n형 GaN계 반도체층으로부터는 전자가 주입되고, p형 GaN계 반도체층으로부터는 홀이 주입됨에 따라, 발광층에서 재결합하여 발광한다. 그러나, 특히 p형 GaN계 반도체층은 비저항이 크기 때문에(수 Ωㆍcm), 전류를 공급하는 본딩 패드용의 금속 전극을 n형 GaN계 반도체층 또는 p형 GaN계 반도체층에 직접 붙인 것만으로는 금속 전극 주변으로밖에 전류가 흐르지 않는다는 이상이 생긴다. 이 결과, 금속 전극 주변으로부터 떨어진 발광층에서는 발광이 약해지게 된다. 한편, 금속 전극 주변에서 발광한 빛은 금속 전극에 의해 반도체 발광 소자로부터의 출사를 방해받게 된다.
종래에는, 전류의 균일한 분포를 달성하기 위해서 전류 확산용으로 금속 박막을 성막하는 것이 고려되어 왔다. Ni/Au 적층 전극이나 Pt 등의 금속 박막 재료를 산소 분위기에서 어닐하여 투명화하는 것이다. 그러나, Ni/Au나 Pt는 비저항이 작은데 반해, 투명도는 충분하지 않고, 발광한 빛의 취출 효율도 악화된다. 발광한 빛의 투과율을 향상시키기 위해 금속 박막을 얇게 하면, 다른 박막보다 막두께가 얇은 부분이 전류로 인해 파괴되기 쉬워지고, 또한 횡방향으로 저항이 증대되므로 전류의 균일한 분포를 이루고자 하는 본래의 목적을 달성할 수 없게 된다.
또한, 전류 확산용으로 ITO(Indium Tin Oxide) 전극막을 성막하는 방법도 제안되어 왔다(예를 들면, 특허 문헌 1 참조). GaN계 반도체 발광 소자에 ITO 전극막을 성막한 예를 도 6에 나타낸다. 도 6에 있어서, 51은 금속 전극, 52는 ITO 전극막, 53은 p형 GaN계 반도체층, 54는 발광층, 55는 n형 GaN계 반도체층, 56은 금속 전극, 57은 사파이어(sapphire) 기판이다. 도 6에서는 사파이어 기판(57)상의 n형 GaN계 반도체층(55)과 p형 GaN계 반도체층(53) 사이에 끼워진 발광층(54)에서 발광한다. n형 GaN계 반도체층(55)으로의 전류 공급은 금속 전극(56)을 통하여 행한다. p형 GaN계 반도체층(53)으로의 전류 공급은 금속 전극(51)과 ITO 전극막(52)을 통하여 행한다.
그러나, ITO 전극막은 발광한 빛의 투과율이 높은 것이지만, ITO 전극막과 p형 GaN계 반도체층 사이에서 쇼트키형 콘택트로 되고, 전류가 균일하게 흐르지 않게 된다. 일반적으로, ITO 전극막과 n형 GaN계 반도체층 또는 p형 GaN계 반도체층과의 사이에 콘택트를 형성하는 경우, 저항 콘택트(ohmic contact)는 제공되기 어렵고 쇼트키형 콘택트가 형성된다. 쇼트키형 콘택트에서는 반도체층과 ITO 전극막사이에 포텐셜 배리어가 발생하게 됨에 따라, 구동 전압이 높아져서, 소비 전력의 상승이나 발생하는 열의 증대라는 결과를 초래한다.
또한, 전극으로서 ZnO로 이루어지는 투명 전극으로 저항 특성을 얻고자 하는 시도도 행해지고 있다(예를 들면, 특허 문헌 2 참조). 이는 ZnO와 n형 GaN계 반도체층 또는 p형 GaN계 반도체층과의 사이에서 콘택트를 제공하여 저항 콘택트를 획득하는 것을 이용하는 것이다.
본원에 있어서, 재료는 원소 기호를 사용하여 나타낸다. 예를 들면, Ga는 gallium을, B는 boron을 나타낸다.
[특허 문헌 1] 특개 2001-210867호
[특허 문헌 2] 특개 2002-164570호
본 발명은 상기 종래 기술이 가지는 문제를 해결하기 위해 GaN계 반도체 발광 소자의 출사측에 있어서 ITO 전극막으로 대체하여 저항 특성이 얻기 쉬운 투명 전극을 형성하고, GaN계 반도체 발광 소자의 발광 효율, 출사 효율을 향상시키는 것을 목적으로 한다.
도 1은 본 발명의 실시형태를 나타내는 GaN계 반도체 발광 소자의 구조를 설명하는 도면.　
도 2는 ZnO 막과 p형 GaN 층과의 접합 상태를 나타내는 전류-전압 특성의 실험 결과를 설명하는 도면.
도 3은 MgZZn1-ZO에 대한 Ga 캐리어 농도와 저항율의 실험 결과를 설명하는 도면.
도 4는 본 발명의 다른 실시형태를 나타내는 GaN계 반도체 발광 소자의 구조를 설명하는 도면.
도 5는 본 발명의 다른 실시형태를 나타내는 GaN계 반도체 발광 소자의 구조를 설명하는 도면.
도 6은 종래의 GaN계 반도체 발광 소자의 구조를 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
11 : 금속 전극 12 : MgZn0 전극막
13 : p형 GaN계 반도체층 14 : 발광층
15 : n형 GaN계 반도체층 16 : 금속 전극
17 : 사파이어 기판 18 : 금속 전극
19 : 도전성 기판
상술한 목적을 달성하기 위해서, 본원 제１ 발명은 n형 GaN계 반도체층과 p형 GaN계 반도체층 사이에 끼워진 GaN계 반도체로 이루어지는 발광층을 포함하는 반도체 발광 소자로서, Ga-도핑된 MgZZn1-ZO (0z<1) 전극막을 구비하는 반도체 발광 소자이다.
본원 제１ 발명에 의하여, MgZZn1-ZO 전극막의 면 방향으로 전류를 확산하고, 아울러 MgZZn1-ZO 전극막과 n형 GaN계 반도체층 또는 p형 GaN계 반도체층과의 사이에서 포텐셜 배리어를 감소시킬 수 있다.
본원에서 GaN계 반도체층이란 InpGaqAlrN(p+q+r=1, p0, qO, rO)를 적어도 한 층을 포함하는 반도체층을 말한다.
본원 제２ 발명은 본원 제１ 발명에 있어서 상기 n형 GaN계 반도체층 또는 이 p형 GaN계 반도체층에 전류를 공급하는 금속 전극을 구비하고, 상기 Ga-도핑된 MgZZn1-ZO (0z<1) 전극막은 상기 n형 GaN계 반도체층 또는 상기 p형 GaN계 반도체층과 이 금속 전극과의 사이에 형성되어 있는 것을 특징으로 하는 반도체 발광 소자이다.
본원 제２ 발명에 의하여, MgZZn1-ZO 전극막으로의 전류 공급을 용이하게 할 수 있다.
본원 제３ 발명은 본원 제１의 발명에 있어서, 상기 n형 GaN계 반도체층 또는 상기 p형 GaN계 반도체층에 전류를 공급하는 금속 전극을 구비하고, 이 금속 전극과 상기 Ga-도핑된 MgZZn1-ZO (0z<1) 전극막과 인접하고, 또한 이 금속 전극 및 상기 Ga-도핑된 MgZZn1-ZO (0z<1) 전극막은 상기 n형 GaN계 반도체층 또는 상기 p형 GaN계 반도체층의 면에 접하도록 형성되어 있는 것을 특징으로 하는 반도체 발광 소자이다.
본원 제３ 발명에 의하여, MgZZn1-ZO 전극막으로의 전류 공급을 용이하게 할 수 있다.
본원 제４ 발명은 본원 제１, 제2 또는 제３ 발명에 있어서, 상기 MgZZn1-ZO (0z<1) 전극막에서의 Ga 도핑량은 캐리어 농도가 1×1O19cm-3이상, 5×1O21cm-3이하인 것을 특징으로 하는 반도체 발광 소자이다.
본원 제４ 발명에 의하여, MgZZn1-ZO 전극막의 저항율을 감소시킬 수 있다.
본원 제５ 발명은 n형 GaN계 반도체층과 p형 GaN계 반도체층 사이에 끼워진 GaN계 반도체로 이루어지는 발광층을 포함하는 반도체 발광 소자로서 B-도핑된 MgZZn1-ZO (0z<1) 전극막을 구비하는 반도체 발광 소자이다.
본원 제5 발명에서는 Ga로 대체하여 Ga와 동일한 ⅢB족 원소인 B를 도핑함으로써 MgZZn1-ZO 전극막의 면 방향으로 전류를 확산하고, 아울러 MgZZn1-ZO 전극막과 n형 GaN계 반도체층 또는 p형 GaN계 반도체층과의 사이에서 포텐셜 배리어를 감소시킬 수 있다.
본원 제６ 발명은 본원 제５ 발명에 있어서, 상기 n형 GaN계 반도체층 또는 이 p형 GaN계 반도체층에 전류를 공급하는 금속 전극을 구비하고, 상기 B-도핑된 MgZZn1-ZO (0z<1) 전극막은 상기 n형 GaN계 반도체층 또는 상기 p형 GaN계 반도체층과 이 금속 전극과의 사이에 형성되어 있는 것을 특징으로 하는 반도체 발광 소자이다.
본원 제６ 발명에 의하여, MgZZn1-ZO 전극막으로의 전류 공급을 용이하게 할 수 있다.
본원 제７ 발명은 본원 제５ 발명에 있어서, 상기 n형 GaN계 반도체층 또는 상기 p형 GaN계 반도체층에 전류를 공급하는 금속 전극을 구비하고, 이 금속 전극과 상기 B-도핑된 MgZZn1-ZO (0z<1) 전극막과 인접하고, 또한 이 금속 전극 및 상기 B-도핑된 MgZZn1-ZO (0z<1) 전극막은 상기 n형 GaN계 반도체층 또는 상기 p형 GaN계 반도체층의 면에 접하도록 형성되어 있는 것을 특징으로 하는 반도체 발광 소자이다.
본원 제7 발명에 의하여, MgZZn1-ZO 전극막으로의 전류 공급을 용이하게 할 수 있다.
본원 제８ 발명은 상기 제5, 제6 또는 제７ 발명에 있어서, 상기 MgZZn1-ZO (0z<1) 전극막에서의 B 도핑량은 캐리어 농도가 1×1O19cm-3이상, 5×1O21cm-3이하인 것을 특징으로 하는 반도체 발광 소자이다.
본원 제８ 발명에 의하여, MgZZn1-ZO 전극막의 저항율을 감소시킬 수 있다.
또한, 이러한 각 구성은 가능한 범위내에서 조합할 수 있다.
[발명의 실시형태]
이하, 본원의 실시형태에 대하여 첨부한 도면을 참조하여 설명한다. 본 발명의 제１ 실시형태를 도 1에 도시한다. 도 1에 있어서, 11은 금속 전극, 12는 MgZnO 전극막, 13은 p형 GaN계 반도체층, 14는 발광층, 15는 n형 GaN계 반도체층, 16은 금속 전극, 17은 사파이어 기판이다.
이와 같은 GaN계 반도체 발광 소자는, 먼저 사파이어 기판(17)의 상부면에 MOCVD법 등을 이용하여 n형 GaN계 반도체층(15)을 형성한다. n형 GaN계 반도체층(15)은 n형 GaN과 GaN 버퍼층으로 구성하는 것이 매우 적절하다. n형 GaN계 반도체층(15)은 ELO(Epitaxial Lateral 0vergrowth)로 형성해도 된다. n형 GaN계 반도체층(15)의 상부면에 발광층(14)을 형성한다. 발광층(14)은 InXGa1-XN (0x<1) 및/또는 AlyGa1-yN (0y<l)로 이루어진다.
또한, 발광층(14)은 In과 Ga와의 비율을 조정한 InXGa1-XN/GaN (0x<1)의 다중-양자 우물(well) 구조, 또는 A1과 Ga와의 비율을 조정한 AlyGa1-yN/GaN (0y<1)의 다중-양자 우물 구조로 해도 된다. 또한, In과 Ga과 A1과의 비율을 조정한 InpGaqA1rN/GaN (p+q+r=1, p0, q0, r0)의 다중 양자 우물 구조로 해도 된다. 또한, 발광층(14)의 n형 GaN계 반도체층(15) 측에 n형 AlyGa1-yN (0y<1)로 이루어지는 층을 설치해도 되고, 발광층(14)의 p형 GaN계 반도체층(13)측에 p형 AlyGa1-yN (0y<1)로 이루어지는 층을 설치해도 된다.
다음에, 발광층(14)의 상부면에 p형 GaN계 반도체층(13)을 형성한다. p형GaN계 반도체층(13)의 상부면에 Ga-도핑된 MgZZn1-ZO (0z<1)로 이루어지는 MgZnO 전극막(12)을 형성한 후, MgZnO 전극막(12), p형 GaN계 반도체층(13), 발광층(14) 및 n형 GaN계 반도체층(15)의 일부를 에칭으로 제거한다. n형 GaN계 반도체층(15)은 층의 중간까지 에칭하고, 노출된 n형 GaN계 반도체층(15)의 상부면에는 금속 전극(16)을, MgZnO 전극막(12)의 상부면에는 금속 전극(11)을 각각 증착법이나 스퍼터법으로 형성한다. Ga-도핑된 MgZZn1-ZO (0z<1)로 대체하고, B-도핑된 MgZZn1-ZO (0z<1)로 해도 된다.
또는, 발광층(14)의 상부면에 p형 GaN계 반도체층(13)을 형성한 후, p형 GaN계 반도체층(13), 발광층(14) 및 n형 GaN계 반도체층(15)의 일부를 에칭으로 제거한다. n형 GaN계 반도체층(15)은 층의 중간까지 에칭하고, p형 GaN계 반도체층(13)의 상부면에 Ga-도핑된 MgZZn1-ZO (0z<1)로 이루어지는 MgZnO 전극막(12)을 형성한다. 노출된 n형 GaN계 반도체층(15)의 상부면에는 금속 전극(16)을, MgZnO 전극막(12)의 상부면에는 금속 전극(11)을 각각 증착법이나 스퍼터법으로 형성한다. Ga-도핑된 MgZZn1-ZO (0z<1)로 대체하여 B-도핑된 MgZZn1-ZO (0z<1)로 해도 된다.
상술한 MgZnO 전극막(12)은 Ga2O3와 MgO와 ZnO의 분말을 혼합한 것을 소성한 타겟을 사용하여 스퍼터법, 이온 도금법 등으로 형성한다. 또한, 금속 Ga, 금속 Mg, 금속 Zn을 히터로 가열하여 분자선으로서 공급하고, 산소는 RF 라디칼 셀로 공급하는 분자선 에피택시법과 유사한 증착법으로도 형성할 수 있다.
투명 전극막의 재료로서의 ZnO는 p형 GaN계 반도체와의 접합에서는 저항 콘택트를 형성한다. 도 2는 ZnO 막과 p형 GaN 층과의 접합 상태를 나타내는 전류-전압 특성으로서, 횡축을 인가 전압으로, 종축을 전류로 한 것이다. 도 2에서는 인가 전압에 대하여 전류가 거의 비례하고 있으므로, ZnO 막은 분자선 에피택시법으로 형성한 후, 어닐하는 일 없이 저항 콘택트가 획득되는 것을 알 수 있다. MgZn0는 투명 전극막의 재료로서 사용할 수 있고, 또한 ZnO처럼 p형 GaN계 반도체와의 접합에서 저항 콘택트가 획득된다.
여기서, 발명자는 MgZZn1-ZO에 ⅢB족 원소인 Ga 또는 B를 도핑함으로써 저항이 대폭 감소하는 것을 발견하였다. 도 3에 MgZZn1-ZO에 대한 Ga의 캐리어 농도와 저항율의 관계를 나타낸다. 도 3에 있어서, 횡축을 캐리어 농도로, 종축을 저항율로 한다. 도 3에서 캐리어 농도를 높게 하면 저항율이 내려가고, 캐리어 농도가 1×1O21을 넘으면 저항율은 급격하게 상승하는 것을 알 수 있다. 전류를 확산하기 위한 전극으로서 Ga-도핑된 MgZZn1-ZO (0z<1)로 이루어지는 전극막을 사용하는 경우의 저항율은 1×1O-2Ωㆍcm 이하인 것이 바람직하다. 이 조건하에서 도 3에서 캐리어 농도는 1×1O19cm-3이상, 5×1O21cm-3이하인 것이 가장 적합하다. Ga로 대체하여 B를 도핑하는 경우에도 동일하다. 이와 같은 조건으로 형성된 MgZnO 전극막의 비저항은 p형 GaN계 반도체층의 비저항과 비교하여 작기 때문에, 도 1에 나타내는 GaN계 반도체 발광 소자에 있어서, 금속 전극(11)으로부터 주입된 전류는 MgZnO 전극막(12)에서 횡방향으로 용이하게 확산할 수 있다. 횡방향으로 확산한 전류는 p형 GaN계 반도체층(13)으로부터 발광층(14)에 폭넓게 공급된다. 전류 확산이 충분하기 때문에 홀은 발광층(14)에 폭넓게 공급되며, 효율적인 발광이 가능해진다.
한편, 금속 전극(16)으로부터 주입된 전자는 n형 GaN계 반도체층(15)을 통과하고, 발광층(14)에서 홀과 재결합한다. 재결합에 의하여 발광한 빛 중에서 p형 GaN계 반도체층(13)의 방향을 향한 빛은 MgZnO 전극막(12)을 투과하여 외부로 출사한다. 여기서 ZnO 막은 Mg를 첨가함으로써 400nm 정도의 단파장이라도 투과율을 높게 유지할 수 있다. 발광층(14)에서 발광한 빛은 MgZnO 전극막(12)을 투과하기 때문에 발광한 빛을 효율적으로 출사할 수 있다.
따라서, 본 실시형태에서 설명한 GaN계 반도체 발광 소자는 Ga 또는 B가 도핑된 MgZZn1-ZO (0z<1)를 투명 전극막으로 사용함으로써, 발광 효율 및 출사 효율이 우수한 반도체 발광 소자로 실현할 수 있다.
본 발명의 제２ 실시형태를 도 4에 나타낸다. 도 4에 있어서, 12는 MgZnO 전극막, 13은 p형 GaN계 반도체층, 14는 발광층, 15는 n형 GaN계 반도체층, 16은 금속 전극, 17은 사파이어 기판, 18은 금속 전극이다.
제１ 실시형태와의 차이는 금속 전극(18)이 MgZnO 전극막(12)의 상부면에 형성되지 않고, p형 GaN계 반도체층(13)의 상부면에 있어서 MgZnO 전극막(12)과 인접하도록 형성되어 있는 점이다. MgZnO 전극막(12)이 두꺼운 경우에는 금속 전극(18)과 MgZnO 전극막(12)과의 접촉 면적이 증가되고, 금속 전극(18)으로부터 공급된 홀이 MgZnO 전극막(12)에서 횡방향으로 확산한다.
도 4에 나타내는 GaN계 반도체 발광 소자는 발광층(14)의 상부면에 p형 GaN계 반도체층(13)을 형성할 때까지는 도 1에 나타내는 GaN계 반도체 발광 소자와 동일한 공정으로 제조된다. p형 GaN계 반도체층(13)을 형성한 후, p형 GaN계 반도체층(13)의 상부면에 Ga-도핑된 MgZZn1-ZO (0z<1)로 이루어지는 MgZnO 전극막(12)를 형성하고, 그 다음 MgZnO 전극막(12), p형 GaN계 반도체층(13), 발광층(14) 및 n형 GaN계 반도체층(15)의 일부를 에칭으로 제거한다. n형 GaN계 반도체층(15)은 층의 중간까지 에칭한다. 금속 전극(18)을 형성하는 부분은 MgZnO 전극막(12)을 에칭으로 제거한다. 노출한 n형 GaN계 반도체층(15)의 상부면에는 금속 전극(16)을, p형 GaN계 반도체층(13)의 상부면에는 금속 전극(18)을 각각 증착법이나 스퍼터법으로 형성한다. Ga-도핑된 MgZZn1-ZO (0z<1)로 대체하고 B-도핑된 MgZZn1-ZO (0z<1)로 해도 된다.
또는, 발광층(14)의 상부면에 p형 GaN계 반도체층(13)을 형성한 후, p형 GaN계 반도체층(13), 발광층(14) 및 n형 GaN계 반도체층(15)의 일부를 에칭으로 제거한다. n형 GaN계 반도체층(15)은 층의 중간까지 에칭하고, 노출한 n형 GaN계 반도체층(15)의 상부면에는 금속 전극(16)을 각각 증착법이나 스퍼터법으로 형성한다. p형 GaN계 반도체층(13)의 상부면에는 금속 전극(18)을 각각 증착법이나 스퍼터법으로 형성한다. Ga-도핑된 MgZZn1-ZO (0z<1)로 이루어지는 MgZnO 전극막(12)은 스퍼터법, 이온 도금법, 증착법으로 형성한다. 또는, n형 GaN계 반도체층(15)은 층의중간까지 에칭하고, Ga-도핑된 MgZZn1-ZO (0z<1)로 이루어지는 MgZnO 전극막(12)을 스퍼터법, 이온 도금법, 증착법으로 형성한 후, 노출한 n형 GaN계 반도체층(15)의 상부면에는 금속 전극(16)을, p형 GaN계 반도체층(13)의 상부면에는 MgZnO 전극막(12)에 인접하여 금속 전극(18)을 각각 증착법이나 스퍼터법으로 형성한다. Ga-도핑된 MgZZn1-ZO (0z<1)으로 대체하고, B-도핑된 MgZZn1-ZO (0z<1)로 해도 된다.
도 4에 있어서, MgZnO 전극막(12)의 비저항은 p형 GaN계 반도체층(13)의 비저항과 비교하여 작기 때문에, 도 4에 나타내는 GaN계 반도체 발광 소자에서는 금속 전극(18)으로부터 주입된 전류는 MgZnO 전극막(12)에서 횡방향으로 용이하게 확산할 수 있다. 횡방향으로 확산한 전류는 p형 GaN계 반도체층(13)으로부터 발광층(14)에 폭넓게 공급된다. 전류 확산이 충분하기 때문에 홀은 발광층(14)에 폭넓게 공급되고, 효율적인 발광이 가능해진다. 발광층(14)에서 발광한 빛은 MgZnO 전극막(l2)을 투과하기 때문에 발광한 빛을 효율적으로 출사할 수 있게 된다.
따라서, 제２ 실시형태에서 설명한 GaN계 반도체 발광 소자는 Ga 또는 B가 도핑된 MgZZn1-ZO (0z<1)를 투명 전극막으로 사용함으로써, 발광 효율, 출사 효율이 우수한 반도체 발광 소자로 실현할 수 있다.
본 발명의 제３ 실시형태를 도 5에 나타낸다. 도 5에 있어서, 11은 금속 전극, 12는 MgZnO 전극막, 13은 p형 GaN계 반도체층, 14는 발광층, 15는 n형 GaN계 반도체층, 16은 금속 전극, 19는 도전성 기판이다.
제１ 실시형태 또는 제２ 실시형태와의 차이는 도전성 기판(19)상에 n형 GaN계 반도체층(15), 발광층(14), p형 GaN계 반도체층(13) 등이 적층되어 있는 점이다. 도전성 기판(19)으로는 SiC나 ZnO가 적용된다. 도전성 기판(19)에 SiC를 적용한 경우의 금속 전극(16)에는 Ni나 NiSi 합금을 적용할 수 있다. 도전성 기판(19)에 ZnO를 적용한 경우의 금속 전극(16)에는 Ti/Au 적층 전극이 적용될 수 있다.
도 5에 도시된 GaN계 반도체 발광 소자는 도 1에 나타내는 GaN계 반도체 발광 소자와 동일한 공정으로, 도전성 기판(19)상에 n형 GaN계 반도체층(15), 발광층(14), p형 GaN계 반도체층(13) 등이 적층된다. 단, 도전성 기판(19)상에 n형 GaN계 반도체층(15) 등을 적층함으로써, 제1 또는 제２ 실시형태와 같이, GaN계 반도체 발광 소자의 상부로부터 에칭하고, n형 GaN계 반도체층(15)에 접속하는 금속 전극을 형성하는 공정이 필요하지 않다. 이로 인해, 제조 공정의 간소화 및 신뢰성을 향상하는데 기여할 수 있다.
도 5에 도시된 GaN계 반도체 발광 소자에 있어서도, MgZnO 전극막(12)의 비저항은 p형 GaN계 반도체층(13)의 비저항과 비교하여 작기 때문에, 도 5에 도시된 GaN계 반도체 발광 소자에서는 금속 전극(11)으로부터 주입된 전류가 MgZnO 전극막(12)에서 횡방향으로 용이하게 확산할 수 있다. 횡방향으로 확산한 전류는 p형 GaN계 반도체층(13)으로부터 발광층(14)에 폭넓게 공급된다. 전류 확산이 충분하기 때문에 홀은 발광층(14)에 폭넓게 공급되고, 효율적인 발광이 가능해진다. 발광층(14)에서 발광한 빛은 MgZnO 전극막(12)을 투과하기 때문에, 발광한 빛을 효율적으로 출사할 수 있게 된다.
따라서, 제３ 실시형태에서 설명한 GaN계 반도체 발광 소자에서는 Ga 또는 B가 도핑된 MgZZn1-ZO (0z<1)를 투명 전극막으로 사용함으로써, 발광 효율, 출사 효율이 우수한 반도체 발광 소자로 실현할 수 있다.
실시형태 1 및 2에서는 사파이어 기판(17)의 상부면에 GaN계 반도체층이 형성되고, 사파이어 기판(17)이 그대로 실장(mounting) 기판으로 이용되고 있으나, 이와 같은 구조를 변형하여 GaN계 반도체층에서 사파이어 기판(17)을 박리하고, 발광층에서 발광한 빛을 n형 GaN계 반도체층으로부터 취출하는 구조로 할 수도 있다. 또한, 당초부터 기판상에 적어도 p형 GaN계 반도체층과 발광층과 n형 GaN계 반도체층을 순차적으로 적층한 구조의 반도체 발광 소자로 실현할 수도 있다.
이와 같은 구조의 반도체 발광 소자에서는 n형 GaN계 반도체층의 상부면에 금속 전극을 형성하게 된다. n형 GaN계 반도체층의 상부면에 금속 전극을 형성하는 구조의 GaN계 반도체 발광 소자에서는 n형 GaN계 반도체층의 상부면에 Ga-도핑된 MgZnO 전극막을 구비한다. 실시형태 1과 같이, Ga-도핑된 MgZnO 전극막의 상부면에 금속 전극을 구비해도 되고, 실시형태 2와 같이 n형 GaN계 반도체층에 접하고, 또한 Ga-도핑된 MgZnO 전극막에 인접하도록 구비해도 된다. 또한, 실시형태 3과 같이, 도전성 기판의 상부면에 GaN계 반도체를 형성해도 된다. Ga-도핑된 MgZnO 전극막으로 대체하고, B-도핑된 MgZnO 전극막으로 해도 된다.
n형 GaN계 반도체층의 상부면에 Ga 또는 B가 도핑된 MgZnO 전극막을 구비하는 GaN계 반도체 발광 소자라도, Ga 또는 B가 도핑된 MgZZn1-ZO (0z<1)를 투명 전극막으로 사용함으로써, 발광 효율, 출사 효율이 우수한 반도체 발광 소자로 실현할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면 본 실시형태에서 설명한 GaN계 반도체 발광 소자는 Ga 또는 B가 도핑된 MgZZn1-ZO (0z<1)를 투명 전극으로 사용함으로써, 저항율을 내릴 수 있고, 또한 발광한 빛의 투과율을 높일 수 있게 되고, 발광 효율, 출사 효율이 우수한 반도체 발광 소자로 실현할 수 있다. 또한, 본 발명의 반도체 발광 소자는 LED나 LD로서 적용할 수 있다.

Claims (12)

  1. n형 GaN계 반도체층과 p형 GaN계 반도체층 사이에 끼워진 GaN계 반도체로 이루어지는 발광층을 포함하는 반도체 발광 소자로서, Ga-도핑된 MgZZn1-ZO (0z<1) 전극막을 구비하는 것을 특징으로 하는 반도체 발광 소자.
  2. 제1항에 있어서,
    상기 MgZZn1-ZO (0z<1) 전극막에서의 Ga 도핑량은 캐리어 농도가 1×1O19cm-3이상, 5×1O21cm-3이하인 것을 특징으로 하는 반도체 발광 소자.
  3. 제1항에 있어서,
    상기 n형 GaN계 반도체층 또는 상기 p형 GaN계 반도체층에 전류를 공급하는 금속 전극을 구비하고, 상기 Ga-도핑된 MgZZn1-ZO (0z<1) 전극막은 상기 n형 GaN계 반도체층 또는 p형 GaN계 반도체층과 상기 금속 전극과의 사이에 형성되어 있는 것을 특징으로 하는 반도체 발광 소자
  4. 제3항에 있어서,
    상기 MgZZn1-ZO (0z<1) 전극막에서의 Ga 도핑량은 캐리어 농도가 1×1O19cm-3이상, 5×1O21cm-3이하인 것을 특징으로 하는 반도체 발광 소자.
  5. 제1항에 있어서,
    상기 n형 GaN계 반도체층 또는 상기 p형 GaN계 반도체층에 전류를 공급하는 금속 전극을 구비하고, 상기 금속 전극과 상기 Ga-도핑된 MgZZn1-ZO (0z<1) 전극막과는 인접하고, 상기 금속 전극 및 상기 Ga-도핑된 MgZZn1-ZO (0z<1) 전극막은 상기 금속 전극이 상기 n형 GaN계 반도체층 또는 상기 p형 GaN계 반도체층의 면에 접하도록 형성되어 있는 것을 특징으로 하는 반도체 발광 소자.
  6. 제5항에 있어서,
    상기 MgZZn1-ZO (0z<1) 전극막에서의 Ga 도핑량은 캐리어 농도가 1×1O19cm-3이상, 5×1O21cm-3이하인 것을 특징으로 하는 반도체 발광 소자.
  7. n형 GaN계 반도체층과 p형 GaN계 반도체층 사이에 끼워진 GaN계 반도체로 이루어지는 발광층을 포함하는 반도체 발광 소자로서, B-도핑된 MgZZn1-ZO (0z<1) 전극막을 구비하는 것을 특징으로 하는 반도체 발광 소자.
  8. 제7항에 있어서,
    상기 MgZZn1-ZO (0z<1) 전극막에서의 B 도핑량은 캐리어 농도가 1×1O19cm-3이상, 5×1O21cm-3이하인 것을 특징으로 하는 반도체 발광 소자.
  9. 제7항에 있어서,
    상기 n형 GaN계 반도체층 또는 상기 p형 GaN계 반도체층에 전류를 공급하는 금속 전극을 구비하고, 상기 B-도핑된 MgZZn1-ZO (0z<1) 전극막은 상기 n형 GaN계 반도체층 또는 p형 GaN계 반도체층과 상기 금속 전극과의 사이에 형성되어 있는 것을 특징으로 하는 반도체 발광 소자.
  10. 제9항에 있어서,
    상기 MgZZn1-ZO (0z<1) 전극막에서의 B 도핑량은 캐리어 농도가 1×1O19cm-3이상, 5×1O21cm-3이하인 것을 특징으로 하는 반도체 발광 소자.
  11. 제7항에 있어서,
    상기 n형 GaN계 반도체층 또는 상기 p형 GaN계 반도체층에 전류를 공급하는금속 전극을 구비하고, 상기 금속 전극과 상기 B-도핑된 MgZZn1-ZO (0z<1) 전극막과는 인접하고, 또한 상기 금속 전극 및 상기 B-도핑된 MgZZn1-ZO (0z<1) 전극막은 상기 금속 전극이 상기 n형 GaN계 반도체층 또는 p형 GaN계 반도체층의 면에 접하도록 형성되어 있는 것을 특징으로 하는 반도체 발광 소자.
  12. 제11항에 있어서,
    상기 MgZZn1-ZO (0z<1) 전극막에서의 B 도핑량은 캐리어 농도가 1×1O19cm-3이상, 5×1O21cm-3이하인 것을 특징으로 하는 반도체 발광 소자.
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