KR101749154B1 - 발광 다이오드 칩 및 이의 제조방법 - Google Patents
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Abstract
발광 다이오드 칩 및 이의 제조방법이 제공된다. 본 발명의 일 실시예에 따라 구현되는 발광 다이오드 칩은 기판, 상기 기판상에 형성된 제 1 반도체층, 상기 제 1 반도체층 상에 형성된 활성층, 상기 활성층 상에 형성된 제 2 반도체층, 상기 제 2 반도체층 상에 형성된 투명전극층, 상기 투명전극 상의 적어도 일부에 형성된 제 1 전극, 상기 제 1 반도체층과 전기적으로 접속된 제 2 전극 및 적어도 상기 제 1 전극을 감싸도록 상기 투명전극 상에 배치된 은 나노와이어 네트워크층을 포함한다. 이에 의하면, 높은 광 출력을 가짐으로써 광 효율이 향상될 수 있고, 전류 밀집 효과로 인해 발광 다이오드 칩의 면적 대비 높은 광 추출 효율을 달성할 수 있다. 나아가 저저항, 고투과 특성으로 인하여 광 효율을 극대화시킬 수 있다.
Description
본 발명은 발광 다이오드 칩에 관한 것이며, 더욱 상세하게는 저저항/고투과의 특성을 가지며 광효율이 향상된 발광 다이오드 칩과 이에 대한 제조방법, 및 발광 다이오드 패키지에 관한 것이다
반도체 발광 다이오드 칩은 자외선, 청색, 및 녹색 영역을 포괄하는 발광 영역을 가진다. 특히 질화갈륨(GaN)계 반도체 발광소자는 그 응용 분야에 있어서 청색/녹색 LED(Light Emitting Diode)의 광소자, MESFET(Metal Semiconductor Field Effect Transistor) 또는 HEMT (Hetero junction Field Effect Transistors) 등의 고속 스위칭이나 고출력 소자인 전자소자에 응용되고 있다.
한편, 발광 다이오드 칩은 크게 래터럴(Lateral) 타입과 버티컬(Vertical) 타입으로 구분될 수 있다. 래터럴(Lateral) 타입은 사파이어 기판 또는 실리콘 기판 상에 n-GaN 물질로 형성되는 n형의 제 1 층과, 상기 제 1 층 상에 순차적으로 형성되는 다중 양자우물층(MQW: Multiple Quantum Well), P-gaN 물질로 형성되는 p형의 제 2 층, P 전극의 본딩을 위한 본딩 메탈층 및 P 전극을 포함한다. 또한 상기 제 1 층의 타측 상에 N 전극의 본딩을 위한 본딩 메탈층 및 N 전극이 순차적으로 형성되는 구조를 가진다. 버티컬(Vertical) 타입의 발광 다이오드 칩은 상술한 래터럴(Lateral) 타입의 발광 다이오드 칩과 동일하게 n-GaN 물질로 형성되는 n형의 제 1 층과, 다중 양자우물층과, p-GaN 물질로 형성되는 p형의 제 2 클래드층이 사파이어 기판 또는 실리콘(SiC) 기판 상에 순차적으로 형성된다. 상기 래터럴(Lateral) 타입과 상이하게 P 전극과 N 전극이 수직 구조로 형성되게 된다.
고효율/고출력을 갖는 질화갈륨계 발광 다이오드 칩을 제작하기 위하여는 전술한 래터럴 구조의 발광다이오 칩이 가장 널리 사용되며 이에 대한 광범위한 연구가 진행되고 있다. 특히 이러한 구조에서 이슈는 p형의 GaN에 접촉시키는 물질에 대한 투명전극으로서의 활용도이며, 이러한 투명전극에 대한 전류 퍼짐(Current spreading)효과, 낮은 접촉저항, 높은 광 투과도가 특히 중요하게 다루어지고 있다.
선행기술에서는 ITO, Ni/Au 등의 물질을 투명전극의 재료로 사용하여 저저항/고투과도 특성을 가지는 발광 다이오드칩을 제조한 바 있다. 그러나 이러한 ITO 및 Ni/Au를 투명전극의 재료로 사용한 발광 다이오드칩은 전류 밀집(current crowding) 효과로 인한 광 효율이 감소되는 문제점이 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로, 광 효율이 우수한 발광 다이오드 칩을 제공하는데 목적이 있다.
또한, 본 발명은 전류 퍼짐 효과로 인한 면적 대비 높은 광 추출 효율을 가지는 발광 다이오드 칩을 제공하는데 다른 목적이 있다.
또한, 본 발명은 저저항/고투과 특성을 가지는 발광 다이오드 칩을 제공하는데 또 다른 목적이 있다.
본 발명에 따른 발광 다이오드 칩은 기판, 상기 기판상에 형성된 제 1 반도체층, 상기 제 1 반도체층 상에 형성된 활성층, 상기 활성층 상에 형성된 제 2 반도체층, 상기 제 2 반도체층 상에 형성된 투명전극층, 상기 투명전극 상의 적어도 일부에 형성된 제 1 전극, 상기 제 1 반도체층과 전기적으로 접속된 제 2 전극 및 적어도 상기 제 1 전극을 감싸도록 상기 투명전극 상에 배치된 은 나노와이어 네트워크층을 포함한다.
또한 본 발명의 실시예에 의하면 상기 투명전극층은 제 2 반도체 상면 일부분에 형성되며, 상기 은 나노와이어 네트워크층은 투명전극층이 형성되지 않은 상기 제 2 반도체 상면의 적어도 일부를 포함하여 배치될 수 있다.
또한, 상기 은 나노와이어 네트워크층의 평균 두께는 40 ~ 100 nm일 수 있다.
또한, 상기 은 나노와이어는 직경이 10 ~ 100 nm이고, 길이가 1 ~ 10 ㎛일 수 있다..
또한, 상기 은 나노와이어의 평량은 100 ~ 1000 gsm일 수 있다.
또한, 상기 발광 다이오드 칩은 전류 퍼짐 길이가 3V 전압에서 150 ㎛ 이상일 수 있다.
또한, 상기 발광 다이오드 칩은 광투과율이 90% 이상일 수 있다.
또한, 본 발명은 기판 상에 제 1 반도체층을 형성하는 1단계, 상기 제 1 반도체층 상에 활성층을 형성하는 2단계, 상기 활성층 상에 제 2 반도체층을 형성하는 3단계, 상기 제 2 반도체층 상에 투명전극을 형성하는 4단계, 상기 투명전극 상의 일측면에 상기 제 2 반도체층에 전기적으로 접속되는 제 1 전극을 형성하는 5단계, 은 나노와이어 분산액을 상기 투명전극상에 형성하는 제 6단계 및 상기 제 1 반도체층에 전기적으로 접속되는 제 2 전극을 형성하는 7단계를 포함하는 발광 다이오드 칩의 제조방법을 제공한다.
또한, 상기 6단계는 은 나노와이어 분산액을 스핀 코팅법을 이용하여 투명전극 상에 코팅시킬 수 있다.
또한, 상기 스핀 코팅법은 650 ~ 950 rpm의 스핀 속도를 가질 수 있다.
또한, 상기 분산액은 은 나노와이어를 2 ~ 20 중량%로 포함할 수 있다.
또한, 상기 6단계에서, 상기 은 나노와이어 네트워크가 상기 투명전극 및 제 1 전극을 둘러싸도록 도포될 수 있다.
또한, 본 발명은 상술한 발광 다이오드칩을 포함하는 발광 다이오드 패키지을 제공한다.
본 발명에 따른 발광 다이오드 칩은 높은 광 출력을 가짐으로써 광 효율이 향상될 수 있고, 전류 밀집 효과로 인해 발광 다이오드 칩의 면적 대비 높은 광 추출 효율을 달성할 수 있다. 나아가 저저항, 고투과 특성으로 인하여 광 효율을 극대화시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 질화갈륨계 발광 다이오드 칩의 사시도이다.
도 2는 도 1에 도시된 본 발명의 일 실시예에 따른 질화갈륨계 발광 다이오드 칩의 I-I' 단면도이다.
도 3은 본 발명의 실시예 및 비교예에 따른 발광 다이오드의 파장에 따른 투광투과율을 나타낸 그래프이다.
도 4는 본 발명의 실시예 및 비교예에 따른 발광 다이오드의 광 추출 효율을 나타낸 그래프이다.
도 5는 본 발명의 실시예 및 비교예에 따른 발광 다이오드 발광 피크를 나타낸 그래프이다.
도 6은 본 발명의 실시예 및 비교예에 따른 발광 다이오드의 광 세기를 나타낸 그래프이다.
도 7은 본 발명의 일 실시예에 따른 은나노와이어 네트워크층을 구비한 발광 다이오드 칩의 측면 SEM 사진이다.
도 8은 본 발명의 일 실시예에 따른 은나노와어이 네트워크층의 정면 SEM 사진이다.
도 2는 도 1에 도시된 본 발명의 일 실시예에 따른 질화갈륨계 발광 다이오드 칩의 I-I' 단면도이다.
도 3은 본 발명의 실시예 및 비교예에 따른 발광 다이오드의 파장에 따른 투광투과율을 나타낸 그래프이다.
도 4는 본 발명의 실시예 및 비교예에 따른 발광 다이오드의 광 추출 효율을 나타낸 그래프이다.
도 5는 본 발명의 실시예 및 비교예에 따른 발광 다이오드 발광 피크를 나타낸 그래프이다.
도 6은 본 발명의 실시예 및 비교예에 따른 발광 다이오드의 광 세기를 나타낸 그래프이다.
도 7은 본 발명의 일 실시예에 따른 은나노와이어 네트워크층을 구비한 발광 다이오드 칩의 측면 SEM 사진이다.
도 8은 본 발명의 일 실시예에 따른 은나노와어이 네트워크층의 정면 SEM 사진이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 부가한다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드 칩(100)을 나타내는 사시도이 고 도 2는 도 1에 도시된 발광 다이오드 칩(100)의 I-I' 단면도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 발광 다이오드 칩(100)은 기판(110), 도핑되지 않은 반도체층(120), 제 1 반도체층(130), 활성층(140), 제 2 반도체층(150), 투명전극(160), 제 1 전극(170), 은 나노와이어 네트워크층(180) 및 제 2 전극(190)을 포함한다.
상기 기판(110)은 사파이어(Al2O3), 실리콘카바이트(SiC), 아연산화물(ZnO), 실리콘(Si), 또는 갈륨비소(GaAs) 등과같은 물질을 이용하여 형성될 수 있다. 일 예에 따라 기판(110) 위에 형성되는 반도체층이 GaN계 반도체 물질로 형성되는 경우, GaN계 반도체 물질의 결정과 결정구조가 동일하면서 격자정합을 이루는 상업적인 기판이 존재하지 않기 때문에, 격자 정합을 고려하여 사파이어 기판(Sapphire Substrate)이 기판(110)으로 사용될 수 있다. 이러한 사파이어 기판은 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체일 수 있으며, 목적하는 반도체층의 물성에 만족하도록 격자 상구 및 격자간 거리가 고려될 수 있다. 또한, 이러한 사파이어 기판은 GaN계 반도체 물질의 성장이 상대적으로 용이하며 고온에서 안정하기 때문에, 청색 또는 녹색 의 사파이어 기판이 사용될 수 있다.
상기 기판 상면에는 도핑되지 않은 반도체층(120)이 형성된다. 이러한 도핑되지 않은 반도체층(120)은 예를 들어, 1100℃의 성장온도에서 기판(110) 상에 NH3와 트리메탈갈륨(TMGa)을 공급함으로써 형성시킬 수 있다.
또한, 상기 기판(110)과 반도체층 사이의 격자 상수 차이를 줄이기 위하여 상기 기판(110)과 도핑되지 않은 반도체층(120) 사이에 버퍼층(115)이 형성될 수 있다. 이러한 버퍼층(115)은 일 예로 저온 GaN나 AlN를 이용하여 형성시킬 수 있다.
다음, 상기 도핑되지 않은 반도체층(120) 상면에는 제 1 반도체층(130)이 형성된다. 일 실시예에 따른 제 1 반도체층(130)은 GaN계 반도체 물질로 형성될 수 있다. 대표적인 GaN계 반도체 물질의 예로써 GaN, AlGaN, InGaN, AlInGaN 등이 사용될 수 있고, 제 1 반도체층(240)의 도핑에 사용되는 불순물로는 Si가 이용될 수 있다.
이러한 제 1 반도체층(130)은 상술한 반도체 물질을 유기금속 화학기상증착법(Metal Organic Chemical VaporDeposition: MOCVD), 분자빔 에피성장법(Molecular Beam Epitaxy: MBE), 또는 하이드라이드 기상증착법(Hydride Vapor Phase Epitaxy: HVPE)과 같은 증착공정을 사용하여 기판(110) 상에 성장시킴으로써 형성시킬 수 있다.
다음, 상기 제 1 반도체층(130) 상면에는 활성층(140)이 형성된다. 상기 활성층(140)은 빛을 발광하기 위한 층으로서, 통상 InGaN층을 우물로 하고, AlGaN층을 장벽층(Barrier Layer)으로 하여 성장시켜 다중양자우물구조(MQW)를 형성함으로써 이루어진다. 청색 발광다이오드에서는 InGaN/GaN 등의 다중 양자 우물 구조, 자외선 발광다이오드에서는 GaN/AlGaN, InAlGaN/InAlGaN, 및 InGaN/AlGaN 등의 다중 양자 우물 구조가 사용되고 있다. 이러한 활성층(140)의 효율 향상과 관련하여, In 또는 Al의 조성비율을 변화시킴으로써 빛의 파장을 조절하거나, 활성층(140) 내의 양자 우물의 깊이, 활성층(140)의 수, 두께 등을 변화시킴으로써 발광 다이오드 칩(100)의 내부 양자 효율을 향상시킬 수 있다. 이러한 활성층(140)은 상술한 제 1 반도체층(130)과 같이 유기금속 화학기상 증착법, 분자빔 에피 성장법 또는 하이드라이드 기상 증착법과 같은 증착 공정을 사용하여 형성시킬 수 있다.
상기 제 2 반도체층(150)은 상기 활성층(140) 상면에 형성된다. 일 실시예에 있어서 상기 제 2 반도체층(150)은 GaN계 반도체 물질로 형성될 수 있고 다른 예로써 상술한 바와 같이 GaN, AlGaN, InGaN, AlInGaN 등이 사용될 수 있다. 또한 상기 제 2 반도체층(150)의 도핑에 사용되는 불순물로는 Mg가 이용될 수 있으며 상술한 반도체 물질을 유기금속 화학기상 증착법, 분자빔 에피 성장법 또는 하이드라이드 기상증착법과 같은 증착공정을 사용하여 활성층(140) 상에 성장시킴으로써 형성된다.
상기 ITO 투명전극(160)은 상기 제 2 반도체층(150) 및 후술할 제 1 전극(170) 사이에 개재되어 전류 확산을 유도하여 발광 효율을 증대시키는 역할을 수행한다. 이때 상기 ITO 투명전극(160)은 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition: MOCVD), 액상에피텍셜법(liquid phase epitaxy), 수소액상성장(hydride vapor phase epitaxy), 분자빔 에피텍셜법(Molecuar Beam Epitaxy: MBE) 및 MOVPE(Metal Organic Vapor Phase Epitaxy) 중 선택된 어느 하나에 의해 성장될 수 있으며 바람직하게는 금속유기화학기상증착법(MOCVD)에 의해 형성될 수 있다.
상기 ITO 투명전극(160) 상의 일측면에 상기 제 2 반도체층(150)과 전기적으로 접속되는 제 1 전극(170)이 형성된다. 상기 제 1 전극(170)은 제 2 반도체층(150)과 전기적으로 접속되도록 개구부(미도시)를 가질 수 있다. 이러한 제 1 전극(170)은 제 2 반도체층(150)과 오믹 접합을 이룰 수 있는 물질이라면 어느 것이나 가능할 것이다. 즉, p형 전극은 Ni, Cr, W, Rh, In, Au, Sn, Zr, Ta,Al, Ti 및 이들의 화합물로 구성된 군에서 선택된 어느 하나를 포함할 수 있다. 예를 들어, 제 1 전극(170)은 Cr/Au 또는 Ti/Au로 형성될 수 있다. 이러한 제 1 전극(170)은 일반적으로 전자빔 증발법과 같은 증착방법이나 스퍼터링 등의 공정에 의해 형성될 수 있다.
또한, 상기 제 1 전극(170)은 상기 제 2 반도체층(150)의 노출된 표면 상에 형성될 수 있다. 또한, 상기 ITO(Indium-Tin-Oxide) 투명전극(160)의 노출된 표면 상에 형성되어 상기 ITO 투명전극(160)을 통해 제 1 전극(170) 및 제 2 반도체층(150)을 서로 전기적으로 연결시킬 수도 있다.
다음, 본 발명에 따른 발광 다이오드 칩(100)은 상기 ITO 투명전극(160) 상에ITO 투명전극(160)과 적어도 일면이 접하도록 은 나노와이어 네트워크층(180)이 형성된다. 이때 상기 은 나노와이어 네트워크층(180)은 전류 확산 효과를 향상시키기 위해 상기 제 1 전극(170)를 둘러싸도록 형성될 수 있다.
상기 은 나노와이어 네트워크층(180)을 구성하는 은 나노와이어는 직경이 10 ~ 100 nm 일 수 있다. 만일 직경이 10 nm 미만일 경우 전류 퍼짐(Current spreading)효과가 저하되어 전류를 확산시키는 효율이 떨어질 수 있고, 직경이 100nm 초과할 경우 은 나노와이어가 견디지 못하고 끊어지는 현상이 발생하여 전류 흐름에 악영향을 끼칠 수 있다.
또한 상기 은 나노와이어 네트워크층(180)을 구성하는 은 나노와이어의 길이는 1 ~ 10 ㎛ 인 것을 사용할 수 있다. 만일 길이가 1 ㎛ 미만일 경우 전류 퍼짐(Current spreading)효과가 저하되어 전류를 확산시키는 효율이 떨어질 수 있고 길이가 10 ?m를 초과할 경우 네트워크 형태의 은 나노와이어를 구현하기 어려운 문제점이 있을 수 있다.
또한 상기 은 나노와이어 네트워크층(180)의 평균 두께는 40 ~ 100 nm 일 수 있고, 보다 바람직하게는 60 ~ 80 nm 일 수 있다. 만일 은 나노와이어 네트워크층(180)의 두께가 40 nm 미만일 경우 전류 확산 효과에 대한 효율이 떨어질 수 있고, 두께가 100nm를 초과할 경우 투명전극 층에서의 광 투과율이 감소하는 문제점이 있을 수 있다.
또한 상기 은 나노와이어 네트워크층(180)을 구성하는 은 나노와이어의 평량은 100 ~ 1000 gsm일 수 있다. 만일 평량이 100 gsm 미만일 경우 ITO 투명전극(160) 상에 전체적으로 균일하게 도포되지 못하는 문제점이 있을 수 있고, 1000 gsm을 초과할 경우 은 나노와이어가 제 2 반도체층(150)에 형성된 ITO 투명전극층의 면적을 넘어 필요 이상의 면적까지 도포되어 누설 전류가 발생하는 문제점이 있을 수 있다.
또한 상기 은 나노와이어 네트워크층(180)을 포함하는 발광 다이오드 칩의 전류 퍼짐 길이는 3V의 전압이 인가된 상태에서 150 ㎛ 이상을 나타낼 수 있다. 만일 상기 전류 퍼짐 길이가 150 ㎛ 미만이라면 전류가 밀집되어 광 효율이 저하되는 문제점이 있다.
이와 같이 본 발명에 따른 발광 다이오드 칩(100)은 은 나노와이어가 네트워크층 형태로 상기 투명전극(160)상에 형성됨으로 인해, 15 Ω/sq 이하의 매우 낮은 면저항과 전체 가시광선 영역에서의 광투과율이 90% 이상을 나타낼 수 있으며, 전류밀집(current crowding) 현상을 효과적으로 방지할 수 있다. 후술할 실시예를 통해 이에 대하여 보다 상세히 설명하기로 한다.
다음, 제 1 반도체층(130) 상의 일면에 제 2 전극(190)이 형성된다. 상기 제 2 전극(190)은 제 1 반도체층(130)과 전기적으로 접속되도록 개구부(미도시)를 가질 수 있다. 이러한 제 2 전극(190)은 오믹 접합을 이룰 수 있는 물질이라면 어느 것이나 사용이 가능할 수 있다. 일 예로, Ni, Cr, W, Rh, In, Au, Sn, Zr, Ta, Al, 및 Ti로 이루어진 군으로부터 선택되는 적어도 하나를 사용할 수 있고, 단일층 또는 복수층으로 형성될 수 있으며, 특히 Ti/Au의 1 층(191)과 또는 Ti/Al의 2 층(193) 형태로 형성될 수 있다. 이러한 제 2 전극(190)은 전자빔 증발법과 같은 증착방법 또는 스퍼터링 등의 공정에 의해 형성될 수 있다.
이하에서는 본 발명의 일 실시예에 따른 발광 다이오드 칩(100)의 제조방법에 대하여 서술하기로 한다.
본 발명에 따른 발광 다이오드 칩의 제조방법은 기판 상에 제 1 반도체층을 형성하는 1단계, 상기 제 1 반도체층 상에 활성층을 형성하는 2단계, 상기 활성층 상에 제 2 반도체층을 형성하는 3단계, 상기 제 2 반도체층 상에 투명전극을 형성하는 4단계, 상기 투명전극 상의 일측면에 상기 제 2 반도체층에 전기적으로 접속되는 제 1 전극을 형성하는 5단계, 은 나노와이어 분산액을 상기 투명전극상에 형성하는 제 6단계 및 상기 제 2 반도체층에 전기적으로 접속되는 제 2 전극을 형성하는 7단계를 포함하여 수행될 수 있다.
보다 구체적으로 상기 제 1단계는 기판(110)상에 제 1 반도체층(130)을 형성하는 단계이다. 상기 기판(110)은 소정의 광투과도를 가지고 n형 질화갈륨계 반도체층의 성장을 용이하게 할 수 있는 재질이라면 어느 것이나 사용 가능하다. 예를 들어, 투광성 기판은 사파이어 기판, ZnO 기판, GaN 기판, SiC 기판, LiAl2O3 기판 등일 수 있으며, 바람직하게는 사파이어 기판일 수 있다.
제 1 반도체층(130)은 GaN 또는 AlxGa(1-x)N(0≤x≤1)을 포함할 수 있고, 유기금속 화학기상증착법(Metal Organic Chemical VaporDeposition: MOCVD), 분자빔 에피성장법(Molecular Beam Epitaxy: MBE), 또는 하이드라이드 기상증착법(Hydride Vapor Phase Epitaxy: HVPE)과 같은 증착공정을 사용하여 기판(110) 상에 성장시킴으로써 형성시킬 수 있다.
이러한 제 1단계에는 도핑되지 않은 반도체층(120)을 형성하는 단계가 포함될 수 있다. 또한 상기 도핑되지 않은 반도체층(120)과 기판(110) 사이에는 버퍼층(115)이 형성되어 반도체층과 기판(110) 사이에 격자 상수를 줄일 수 있다.
다음, 제 2단계는 상기 제 1 반도체층(130) 상에 활성층(140)을 형성하는 단계이다. 상기 활성층(140)은 상기 제 1 반도체층(130)과 동종의 결정구조를 갖는 물질로 형성할 수 있다. 예를 들어, 활성층(140)도 질화갈륨계 물질로 형성될 수 있다.
이러한 활성층(140)은 단일 양자 우물(Single Quantum Well) 구조 또는 다중 양자 우물(Multi Quantum Well)구조일 수 있다. 일 예에 따라 상기 활성층(140)이 다중 양자 우물 구조일 경우, 양자장벽층(quantum barrier layer)과 양자우물층(quantum well layer)이 교대로 적층될 수 있다. 양자장벽층은 양자우물층의 밴드갭보다 높은 밴드갭을 가지며 이를 통하여 양자우물층에서의 양자구속효과는 유효하게 발현될 수 있다. 또한 상기 양자우물층 또는 양자장벽층의 형성은 밴드갭 엔지니어링에 의해 수행된다. 예를 들어, 상기 양자우물층은 GaN 혹은 InGaN층을 포함할 수 있다. 또한 다중 양자 우물 구조 내의 양자장벽층들은 상대적으로 더 두꺼운 장벽층, 밴드갭이 더 넓은 장벽층 또는 p형 불순물이 도핑된 장벽층을 포함할 수 있다. 이러한, 활성층 안의 양자장벽층과 양자우물층의 In 조성 및 층 반복 횟수는 목적으로 하는 발광 파장에 따라 임의로 설정할 수 있다.
이러한 활성층(140)은 상술한 제 1 반도체층(130)과 같이 유기금속 화학기상 증착법, 분자빔 에피 성장법 또는 하이드라이드 기상 증착법과 같은 증착 공정을 사용하여 형성시킬 수 있다.
다음, 제 3단계는 상기 활성층(140)에 상측 일면에 제 2 반도체층(150)을 형성하는 단계이다. 일 실시예에 있어서 상기 제 2 반도체층(150)은 GaN계 반도체 물질로 형성될 수 있고 다른 예로써 상술한 바와 같이 GaN, AlGaN, InGaN, AlInGaN 등이 사용될 수 있다. 또한 상제 제 2 반도체층(150)의 도핑에 사용되는 불순물로는 Mg가 이용될 수 있으며 상술한 반도체 물질을 유기금속 화학기상 증착법, 분자빔 에피 성장법 또는 하이드라이드 기상증착법과 같은 증착공정을 사용하여 활성층(140) 상에 성장시킴으로써 형성된다.
다음, 제 4단계는 상기 제 2 반도체층(150) 상면에 ITO 투명전극(160)을 형성하는 단계이다. 상기 ITO 투명전극(160)은 상기 제 2 반도체층(150) 및 후술되는 제 1 전극(170) 사이에 개재되어 전류 확산을 유도하여 발광효율을 증대시키는 역할을 수행한다.
이때, 상기 ITO 투명 전극(160)은 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition: MOCVD), 액상 에피텍셜법(liquid phase epitaxy), 수소액상성장(hydride vapor phase epitaxy), 분자빔 에피텍셜법(Molecuar Beam Epitaxy: MBE) 및 MOVPE(Metal Organic Vapor Phase Epitaxy) 중 선택된 어느 하나에 의해 성장될 수 있으며 바람직하게는 금속유기화학 기상 증착법(MOCVD)에 의해 형성될 수 있다.
다음, 제 5단계는 ITO 투명전극(160) 상의 일 측면에 상기 제 2 반도체층(150)과 전기적으로 접속되는 제 1 전극(170)을 형성하는 단계이다. 상기 제 1 전극(170)은 p형 질화갈륨계 반도체층과 오믹 접합을 이룰 수 있는 물질이라면 어느 것이나 가능할 것이다. 예를 들어, 제 1 전극(170)은 Ni, Cr, W, Rh, In, Au, Sn, Zr, Ta,Al, Ti 및 이들의 화합물로 구성된 군에서 선택된 어느 하나를 포함할 수 있다. 또한 상기 제 1 전극(170)은 Cr/Au 또는 Ti/Au로 형성될 수 있으며, 상기 제 1 전극(170)은 상기 제 2 반도체층(150)의 노출된 표면 상에 형성될 수 있다. 또한, 상기 ITO투명전극(160) 상의 노출된 표면 상에 형성되어 상기 ITO 투명전극(160)을 통해 제 1 전극(170) 및 제 2 반도체층(150)이 서로 전기적으로 연결될 수도 있다.
다음, 제 6단계는 상기 ITO 투명전극(160) 상에 ITO 투명전극(160)과 적어도 일면이 접하도록 은 나노와이어 네트워크층(180)을 형성하는 단계이다.
구체적으로 먼저 은 나노와이어를 분산액 총 중량에 대하여 2 ~ 20 중량% 및 용매 80 ~ 98%로 포함한 분산액을 제조한다. 만일 은 나노와이어 분색액 총 중량에 대하여 은 나노와이어의 중량%가 2 % 미만일 경우 ITO 투명전극층에 도포되는 은 나노와이어가 ITO 투명전극층 전체 면적에 제대로 흡착되지 못하는 문제점이 있을 수 있고, 20 % 를 초과할 경우 은 나노와이어의 밀도가 높아 패터닝 공정 상의 문제점이 발생될 수 있다.
이후 상기 분산액을 ITO 투명전극(160)과 적어도 일면이 접하도록 코팅한다. 공지의 코팅 방법을 사용할 수 있으나, 바람직하게는 스핀 코팅으로 코팅할 수 있다. 이때 스핀 속도는 650 ~ 950 rpm 범위를 가질 수 있으며, 바람직하게는 750 ~ 850 rpm의 범위를 가질 수 있다. 만일 스핀 속도가 650 rpm 미만일 경우 ITO 투명전극층 상에 은 나노와이어가 균일하게 도포되지 못함으로써 부분적으로 밀도 차가 크게 발생하는 문제점이 있을 수 있고, 950 rpm을 초과하는 경우 은 나노와이어 분산액이 과도하게 제거됨으로써 밀도가 낮아지는 문제점이 있을 수 있다.
상기와 코팅된 은 나노와이어 네트워크층(180)은 평균 두께가 40 ~ 100 nm일 수 있다. 만일 은 나노와이어 네트워크층(180)의 두께가 40 nm 미만일 경우 전류 확산 효과에 대한 효율이 떨어질 수 있고, 두께가 100 nm를 초과할 경우 투명전극 층에서의 광투과율이 크게 감소하는 문제점이 있을 수 있다.
추가적으로 상기 은 나노와이어 네트워크층(180)은 전류 확산 효과를 향상시키기 위해 상기 제 1 전극(170)를 둘러싸도록 형성될 수 있다.
다음 7단계는 제 1 반도체층(130)과 전기적으로 접속되는 제 2 전극(190)을 형성하는 단계이다. 본 발명의 일 예에 따라 상기 제 1 전극(190)은 제 1 반도체층(130)의 노출된 표면 상에 위치할 수 있고, 발광 다이오드는 제 1 반도체층(130)의 일부가 드러나도록 하는 개구부를 가질 수 있으며, 이 개구부에 제 1 반도체층(130)과 전기적으로 연결되는 제 1 전극(190)이 위치할 수 있다.
이러한 제 1 전극(190)은 제 1 반도체층과 오믹 접합을 이룰 수 있는 물질이라면 어느 것이나 사용이 가능할 수 있다. 일예로, Ni, Cr, W, Rh, In, Au, Sn, Zr, Ta, Al, 및 Ti로 이루어진 군으로부터 선택되는 적어도 하나를 사용할 수 있으며, Ti/Au 또는 Ti/Al 형태 단일층 또는 복수의 층으로 형성될 수 있다.
이하에서는 실시예를 통하여 본 발명을 더욱 구체적으로 설명하기로 한다. 다만 하기 실시예가 본 발명의 범위를 제한하는 것은 아니며, 이는 본 발명의 이해를 돕기 위한 것으로 해석되어야 할 것이다.
<실시예 1>
먼저, MOCVD 장비를 활용하여 3㎛ 두께의 사파이어 기판 상에 2.5 ㎛ 두께의 un-doped GaN, 3㎛ 두께의 n-GaN, 100 nm 두께의 GaN/InGaN multiple quantum well, 200 nm p-GaN, ITO 전극(100nm) 층을 차례로 성장시킨 래터럴(Lateral) 타입의 발광 다이오드칩에 은 나노와이어 분산액을 은 나노와이어(캠브리오스사) 20 중량% 와 Di water 80 중량%를 혼합하여 제조하였다.
이후, ITO 투명전극 면적에 해당하는 위치에 은 나노와이어 도포를 위하여 포토리소그래피 공정을 이용하여 상기 분산액을 ITO 투명전극 상에 600 rpm의 스핀 속도로 스핀 코팅하였다.
상기 투명전극에 은 나노와이어 분산액을 도포 후 리프트-오프 공정을 통해 포토레지스트를 제거함으로써, 은 나노와이어층이 ITO 투명전극 상에 정확히 코팅된 은 나노와이어층을 포함한 발광 다이오드칩을 얻었다.
<실시예 2 내지 8>
실시예 1과 동일하게 실시하여 제조하되, 하기 표 1과 같이 스핀 속도를 변경하여 하기 표 1 과 같은 은 나노와이어층을 포함한 발광 다이오드칩을 얻었다.
<비교예>
실시예 1과 동일하게 실시하여 제조하되, 하기 표 1과 같이 은 나노와이어 분산액을 코팅하지 않고, ITO 전극의 두께를 300 nm 변경하여 발광 다이오드 칩을 제조하였다.
<실험예 1>
실시예 및 비교예를 통해 제조된 발광 다이오드 칩에 대해 하기 물성을 측정하여 하기 표 1에 나타내었다.
1. 두께 측정
도 8 및 도 9 에서와 같이, 주사전자현미경(SEM)과 투과전자현미경(TEM)을 통한 실제 발광 다이오드 칩의 수직 단면 관측을 수행함으로써 은 나노와이어 네트워크층에 대한 두께를 측정하여 하기 표 1에 나타내었다.
2. 면 저항 측정
사파이어 기판 상에 ITO 투명전극을 증착하고 은 나노와이어 코팅 후, four-point probe 시스템 장비를 활용하여 투명전극 층에 대한 면저항을 측정하여 하기 표 1에 나타내었다.
3. 광 투과율 측정
발광 다이오드 칩에 수직으로 광원을 입사시켜 투과되는 광을 UV-VIS spectrometer을 이용하여 추출하여 하기 표 1에 나타내었다.
<실험예 2>
실시예 및 비교예를 통해 제조된 발광 다이오드 칩에 제 1 전극(ITO: 100 nm)과 제 2 전극(은: 80 nm)을 형성하고 하기 물성을 측정하여 표 1에 나타내었다.
1. 전류 퍼짐 길이 측정
전류 퍼짐 길이는 측정 된 발광 다이오드 칩의 I-V 데이터를 활용하여
다음과 같은 수학식을 통해 산출한 값으로, 여기서 ls 값이 바로 전류 퍼짐 길이이며 최종적으로 구동 전압에 따른 전류 퍼짐 길이를 추출하였다.
<실험예 3>
실시예 3과 비교예 1을 통해 제조된 발광 다이오드 칩에 제 1 전극 및 제 2전극을 형성하고, 하기와 같은 물성을 측정하였다.
1. 광 투과율 측정
발광 다이오드 칩에 수직으로 광원을 입사시켜 투과되는 광을 UV-VIS spectrometer을 이용하여 측정하고 이를 도 4에 나타내었다.
2. 광 효율 측정
발광 다이오드 칩에 도금된 프로브 팁을 사용하여 물리적으로 접촉시킨 후, 전류를 주입하여 광 출력을 측정하고 이를 도 5에 나타내었다.
3. 전자 발광 피크 측정
발광 다이오드 칩의 소자 면적을 100, 200, 300, 400, 600, 800, 그리고 1200 ㎛으로 구분하고, 이에 대한 전자발광 스펨트럼을 측정하여 이를 도 6에 나타내고 100mA에서의 피크 값을 측정하고 이를 도 7에 나타내었다.
4. 전류 퍼짐 길이 측정
발광 다이오드 칩에 3V, 3.2V, 3.4V, 3.6V, 3.8V 그리고 4.0V의 전압을 인가하였을 때 이에 대한 전류 퍼짐 길이를 측정하고 이를 도 3에 나타내었다.
| 구분 | 구성 | 스핀속도 (rpm) |
AgNW두께 (nm) |
면저항 (%, at 450nm) |
광투과율 (%) |
전류 퍼짐 길이 (㎛) |
| 실시예 1 | ITO(100nm) /AgNWs |
600 | 83 | 10.5 | 88.1 | 98 |
| 실시예 2 | 700 | 74.6 | 10.8 | 92.3 | 121 | |
| 실시예 3 | 800 | 69.5 | 11 | 96.5 | 163 | |
| 실시예 4 | 900 | 65.1 | 12.7 | 94.1 | 143 | |
| 실시예 5 | 1000 | 57.8 | 14.1 | 92.8 | 113 | |
| 실시예 6 | 2000 | 40.3 | 22.5 | 95.2 | 102 | |
| 실시예 7 | 3000 | 34 | 26.8 | 96.3 | 93 | |
| 실시예 8 | 5000 | 23.7 | 31.8 | 96.8 | 76 | |
| 비교예 1 | ITO(300nm) | - | - | 12.7 | 85.0 | 62 |
상기 표 1에서 알 수 있듯이, 스핀 속도가 본원 발명의 수치 범위 이내로 포함된 실시예 2 내지 4의 경우 스핀 속도가 본원 발명의 수치 범위 밖의 값을 가지는 실시예 1, 실시예 5 내지 8 및 비교예 1과 비교하여 전류 퍼짐 길이가 현저 큰 값을 가짐을 알 수 있다.
이러한 전류 퍼짐 길이는 은 나노와이어층의 두께와 은 나노와이어층과 투명 전극과 면 저항과 및 광 투과율에 영향을 받으며, 특히 상기 은 나노와이어층의 두께와 상기 면 저항은 트레이드 오프(trade off) 관계에 높여 있으므로, 본원 발명은 이러한 스핀 속도에 따른 전류 퍼짐 길이의 영향을 인지하고 최적의 수치 범위를 설계하였다.
실험예 2에서는 최적의 스핀 속도 800 rpm을 가지는 실시예 3과 비교예 1을 비교하여 도 3 내지 도 7에 나타내었다. 이하 도면에 도시된 (A)는 실시예 3에서 제조된 발광 다이오드 칩을, (B)는 비교예 1에서 제조된 발광 다이오드 칩을 나타낸다.
도 3을 참조하면, 실시예 3에서 제조된 발광 다이오드 칩은 비교예 1에서 제조된 발광 다이오드 칩 대비 약 3.8V를 제외한 전 구간에서 상대적으로 큰 전류 퍼짐 길이를 나타낸다. 즉 실시예 3의 경우, 향상된 전류 퍼짐 효과로 인해 면적 대비 높은 광 추출 효율을 기대할 수 있다.
이러한 광 추출 효율에 대하여 도 4를 참조하면, 실시예 3에서 제조된 발광 다이오드 칩은 비교예 1에서 제조된 발광 다이오드 칩 대비 약 400 nm의 파장대 및 650 nm 이상의 파장대 일부를 제외하고 전 파장대에서 향상된 광 투과율을 나타낸다. 특히 400 nm 파장대에서는 은 나노와이어층 자체에 대한 광 투과율(C) 보다 오히려 높은 광 투과율을 나타냄을 알 수 있다.
도 5를 참조하면, 실시예 3에서 제조된 발광 다이오드 칩은 비교예 1에서 제조된 발광 다이오드 칩과 비교하여 실험된 범위 전반에 걸쳐 향상된 광 추출 효율을 나타냄을 알 수 있다.
또한 도 6 및 도 7을 참조하면, 실시예 3을 적용하여 제조 된 발광 다이오드와 비교예 1을 기반으로 한 발광 다이오드 칩 각 소자 면적에서의 electro- luminescence 피크 데이터 및 spectra 그래프를 알 수 있다. 도 6 및 도 7에서 뚜렷하게 보이는 바와 같이, 실시예 3 기반 발광 다이오드가 비교예 1 기반 발광 다이오드에 비해 현저히 향상된 광출력을 보임을 알 수 있다.
이와 같이 본원 발명은 은 나노와이어층을 최적의 조건으로 스핀 코팅하여 저저항 고투과 특성을 가짐과 동시에 전류 퍼짐 효과로 인한 면적 대비 높은 광 추출 효율을 나타내는 발광 다이오드 칩을 제공할 수 있다.
이상에서 본 발명의 일 실시예에 대하여 설명하였으나, 본 발명의 사상은 본 명세서에 제시되는 실시 예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서, 구성요소의 부가, 변경, 삭제, 추가 등에 의해서 다른 실시 예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상범위 내에 든다고 할 것이다.
110: 기판 115: 버퍼층
120: 도핑되지 않은 반도체층 130: 제 1 반도체층
140: 활성층 150: 제 2 반도체층
160: 투명 전극 170: 제 1 전극
180: 은 나노 네트워크층 190: 제 2 전극
120: 도핑되지 않은 반도체층 130: 제 1 반도체층
140: 활성층 150: 제 2 반도체층
160: 투명 전극 170: 제 1 전극
180: 은 나노 네트워크층 190: 제 2 전극
Claims (10)
- 기판;
상기 기판상에 형성된 제 1 반도체층;
상기 제 1 반도체층 상에 형성된 활성층;
상기 활성층 상에 형성된 제 2 반도체층;
상기 제 2 반도체층 상에 형성된 투명전극층;
상기 투명전극 상의 적어도 일부에 형성된 제 1 전극;
상기 제 1 반도체층과 전기적으로 접속된 제 2 전극; 및
적어도 상기 제 1 전극을 감싸도록 상기 투명전극 상에 배치된 은 나노와이어 네트워크층; 을 포함하고,
상기 투명전극층은 제2 반도체층 상면 일부분에 형성되며, 상기 은 나노와이어 네트워크층은 투명전극층이 형성되지 않은 상기 제 2 반도체층 상면의 적어도 일부를 포함하여 배치되고,
상기 은 나노와이어는 직경이 10 ~ 100 nm, 길이가 1 ~ 10 ㎛, 평량은 100 ~ 1000 gsm이며,
상기 은 나노와이어 네트워크층의 평균 두께는 65.1 ~ 74.6 nm이고,
전류 퍼짐 길이가 3V 전압에서 150 ㎛ 이상이고, 면저항이 12.7 Ω/sq 이하이며, 광투과율이 92.3% 이상인 발광 다이오드 칩.
- 삭제
- 삭제
- 삭제
- 기판 상에 제 1 반도체층을 형성하는 1단계;
상기 제 1 반도체층 상에 활성층을 형성하는 2단계;
상기 활성층 상에 제 2 반도체층을 형성하는 3단계;
상기 제 2 반도체층 상에 투명전극층을 형성하는 4단계;
상기 투명전극층 상의 일측면에 상기 제 2 반도체층에 전기적으로 접속되는 제1 전극을 형성하는 5단계;
직경이 10 ~ 100 nm, 길이가 1 ~ 10 ㎛, 평량이 100 ~ 1000 gsm인 은 나노와이어를 포함하는 은 나노와이어 분산액을 700 ~ 900 rpm의 스핀 속도로 수행되는 스핀 코팅을 이용하여 상기 투명전극층 상에 코팅시켜 평균 두께가 65.1 ~ 74.6 nm인 은 나노와이어 네트워크층을 형성하는 6 단계; 및
상기 제 1 반도체층에 전기적으로 접속되는 제 2 전극을 형성하는 7단계; 를 포함하고,
상기 투명전극층은 제2 반도체층 상면 일부분에 형성되며, 상기 은 나노와이어 네트워크층은 투명전극층이 형성되지 않은 상기 제 2 반도체층 상면의 적어도 일부를 포함하여 배치되는,
전류 퍼짐 길이가 3V 전압에서 150 ㎛ 이상이고, 면저항이 12.7 Ω/sq 이하이며, 광투과율이 92.3% 이상인 발광 다이오드 칩의 제조방법.
- 삭제
- 삭제
- 제 5 항에 있어서,
상기 분산액은 은 나노와이어를 2 ~ 20 중량%로 포함하는 발광 다이오드 칩의 제조방법. - 제 5 항에 있어서,
상기 6단계에서, 상기 은 나노와이어 네트워크가 상기 투명전극 및 제 1 전극을 둘러싸도록 도포하는 발광 다이오드 칩의 제조방법. - 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160111617A KR101749154B1 (ko) | 2016-08-31 | 2016-08-31 | 발광 다이오드 칩 및 이의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020160111617A KR101749154B1 (ko) | 2016-08-31 | 2016-08-31 | 발광 다이오드 칩 및 이의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101749154B1 true KR101749154B1 (ko) | 2017-06-20 |
Family
ID=59281217
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| KR1020160111617A KR101749154B1 (ko) | 2016-08-31 | 2016-08-31 | 발광 다이오드 칩 및 이의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101749154B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019067841A (ja) * | 2017-09-29 | 2019-04-25 | 日機装株式会社 | 半導体発光素子及び発光装置 |
| WO2023005203A1 (zh) * | 2021-07-28 | 2023-02-02 | 厦门士兰明镓化合物半导体有限公司 | 垂直结构led芯片及其制造方法 |
| WO2023072409A1 (en) * | 2021-10-29 | 2023-05-04 | Ams-Osram International Gmbh | Optoelectronic device with nanowire electrode |
-
2016
- 2016-08-31 KR KR1020160111617A patent/KR101749154B1/ko active IP Right Grant
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