JP7350903B2 - Ｔｆｔ回路基板 - Google Patents

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Description

本発明は酸化物半導体を用いた薄膜トランジスタおよびそれを用いた表示装置に関する。
酸化物半導体を用いた薄膜トランジスタ（ＴＦＴ）はリーク電流を小さくすることが出来るので、これを表示装置に使用した場合、間欠駆動を可能にするとともに、消費電力を低減することが出来る。
一方、酸化物半導体は水分等の影響を受けて特性が変化するので、バリア層を形成して水分等が酸化物半導体に到達することを防止する必要がある。酸化アルミニウムはバリア層としては優れた特性を有しており、かつ透明であるので、光学分野、電子機器分野に用いることが出来る。
ＡｌＯは製造条件によって特性が変化する。特許文献１には、ＡｌＯの屈折率が高いほど緻密な膜となっていることが記載されている。
なお、本明細書におけるＡＢ(例：ＳｉＯ)、ＣＤＥＦ(例：ＩＧＺＯ＝ＩｎＧａＺｎＯ)等の表記はそれぞれＡ及びＢ，Ｃ、Ｄ、Ｅ及びＦを構成元素とする化合物であることを示すものであって、Ａ，ＢあるいはＣ，Ｄ，Ｅ，Ｆがそれぞれ等しい組成比であることを意味するのではない。それぞれに基本となる組成比が存在するが、一般には製造条件等によりその基本組成から乖離することが多い。
J. Vac. Sci. Technol. A 12(2), Mar/Apr 1994
ＴＦＴの保護膜としては、酸化シリコン（ＳｉＯ）膜、窒化シリコン（ＳｉＮ）膜、有機パッシベーション膜等の積層膜が用いられる。ＴＦＴに酸化物半導体を用いた場合、酸化物半導体は水分や水素によって特性に影響が出るので、水分や水素に対するブロック特性に優れるＡｌＯをブロック膜として使用すると効果的である。
一方、ＴＦＴのソースあるいはドレインと信号線あるいは画素電極等とを接続するには保護膜あるいは絶縁膜にスルーホールを形成する必要がある。ＡｌＯとＳｉＯあるいはＳｉＮ等とは、エッチング条件が異なるので、スルーホールを複数の工程で形成する必要がある。
スルーホールを複数の工程で形成すると、スルーホールの深さの制御が難しくなり、接続されるべき酸化物半導体で形成されたドレインあるいはソースを打ち抜いてしまう場合が生ずる。そうすると、ＴＦＴの動作が不可能になる。また、接続されるべき電極、例えばゲート電極、ドレイン電極、ソース電極等が、Ａｌ合金をキャップメタルで積層した構成であり、キャップメタルで接続を予定しているような場合、オーバーエッチングによってキャップ金属を打ち抜いてしまう場合がある。このような場合、接続部における接触抵抗が不安定になる。
本発明は、酸化物半導体を用いたＴＦＴを、ＡｌＯによるバリア膜によって保護する構成において、スルーホールの形成における、オーバーエッチングによって、ドレイン、ゲート、ソースが破壊される、あるいは動作が不安定になること防止する構成を実現することである。
本発明は上記問題を克服するものであり、具体的な手段は次のとおりである。
（１）酸化物半導体によるＴＦＴを有するＴＦＴ回路基板であって、前記ＴＦＴは、酸化物半導体を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上にゲート電極が形成され、前記酸化物半導体の前記ゲート電極で覆われた部分と前記ゲート電極で覆われていない部分は、第１層間絶縁膜で覆われ、前記第１層間絶縁膜は第１の膜で覆われ、前記第１の膜は、第１のＡｌＯ膜で覆われていることを特徴とするＴＦＴ回路基板。
（２）前記ゲート絶縁膜は前記酸化物半導体の前記ゲート電極に対向する側の一部に形成されていることを特徴とする（１）に記載のＴＦＴ回路基板。
（３）前記ＴＦＴの前記酸化物半導体が前記ゲート電極で覆われていない第１の部分はドレインとなっており、第２の部分はソースとなっており、前記ドレイン及び前記ソースを覆う、前記第１層間絶縁膜、前記第１の膜、前記ＡｌＯには、前記ソースおよび前記ドレインの各々と接続するスルーホールが形成され、前記各々のスルーホールを介して前記ドレインはドレイン配線と接続し、前記ソースはソース配線と接続していることを特徴とする（２）に記載のＴＦＴ回路基板。
（４）酸化物半導体によるＴＦＴを有するＴＦＴ回路基板であって、前記ＴＦＴは、ゲート電極の上にゲート絶縁膜が形成され、その上に酸化物半導体が形成され、前記酸化物半導体の一方にドレイン電極が接続し、前記酸化物半導体の他方にソース電極が接続した構成であり、前記酸化物半導体、前記ドレイン電極、前記ソース電極を覆って第１層間絶縁膜が形成され、その上に第１の膜が形成され、その上に第１のＡｌＯが形成されていることを特徴とするＴＦＴ回路基板。
（５）前記ドレイン電極または前記ソース電極を覆う、前記第１層間絶縁膜、前記第１の膜、前記ＡｌＯには、前記ソース電極および前記ドレイン電極の各々と接続するスルーホールが形成され、前記各々のスルーホールを介して前記ドレイン電極はドレイン配線と接続し、前記ソース電極はソース配線と接続していることを特徴とする（４）に記載のＴＦＴ回路基板。
液晶表示装置の平面図である。 実施例１のＴＦＴの断面図である。 ゲート電極、ドレイン電極、ソース電極の断面図である。 本発明によるスルーホールの形成プロセスを示す断面図である。 本発明を使用しない場合のスルーホールの形成プロセスを示す断面図である。 本発明におけるゲート電極、ドレイン電極、ソース電極における接続のためのスルーホールの形成プロセスを示す断面図である。 比較例におけるゲート電極、ドレイン電極、ソース電極における接続のためのスルーホールの形成プロセスを示す断面図である。 本発明を使用しない場合のＴＦＴの断面図である。 ガラス基板に下地膜を形成した状態を示す断面図である。 酸化物半導体をパターニングした状態を示す断面図である。 ゲート絶縁膜およびゲート電極を形成した状態を示す断面図である。 第１層間絶縁膜、硬化膜、ＡｌＯによるバリア膜を形成した状態を示す断面図である。 第１層間絶縁膜、硬化膜、バリア膜にスルーホールを形成した状態を示す断面図である。 実施例１の他の形態を示す断面図である。 実施例２のＴＦＴの断面図である。 本発明を使用しない場合のＴＦＴの断面図である。 ガラス基板に下地膜を形成した状態を示す断面図である。 下地膜の上にゲート電極を形成した状態を示す断面図である。 ゲート絶縁膜を形成した状態を示す断面図である。 ゲート絶縁膜の上に酸化物半導体をパターニングした状態を示す断面図である。 酸化物半導体の上にドレイン電極とソース電極を形成した状態を示す断面図である。 ＴＦＴを覆って、第３層間絶縁膜、硬化膜、ＡｌＯによるバリア膜を形成した状態を示す断面図である。 本発明での、第３層間絶縁膜、硬化膜、ＡｌＯによるバリア膜にスルーホールを形成した状態を示す断面図である。 実施例２の他の形態を示す断面図である。 酸化物半導体によるトップゲート型ＴＦＴとＰｏｌｙ－ＳｉによるＴＦＴを併用したＴＦＴ回路基板の断面図である。 酸化物半導体によるボトムゲート型ＴＦＴとＰｏｌｙ－ＳｉによるＴＦＴを併用したＴＦＴ回路基板の断面図である。 酸化物半導体によるボトムゲート型ＴＦＴを用いたＴＦＴ回路基板を有する液晶表示装置の断面図である。 酸化物半導体によるボトムゲート型ＴＦＴを用いたＴＦＴ回路基板を有する有機ＥＬ表示装置の断面図である。
以下、実施例によって本発明の内容を詳細に説明する。
ＴＦＴは液晶表示装置や有機ＥＬ表示装置等の表示装置に多用されている。図１は液晶表示装置の平面図である。図１において、ＴＦＴ基板１００と対向基板２００がＴＦＴ基板１００の周辺においてシール材３０によって接着し、内部に液晶が挟持されている。シール材３０の内側が表示領域１０となっている。表示領域１０において、走査線１１が横方向に延在して縦方向に配列し、映像信号線１２が縦方向に延在して横方向に配列している。走査線１１と映像信号線１２で囲まれた領域が画素１３となっている。ＴＦＴ基板１００が対向基板２００と対向していない領域である端子部には、ドライバＩＣ４０が載置され、フレキシブル配線基板５０が接続している。
シール材３０の下には走査線駆動回路２０がＴＦＴを用いて形成されている。また、各画素にはスイッチングのためのＴＦＴが形成されている。このように、液晶表示装置には非常に多くのＴＦＴが形成されている。本発明は、このＴＦＴを、酸化物半導体を用いて形成した構成に適用する。
なお、多くのＴＦＴの一部を、酸化物半導体を用いて形成してもよい。また、走査線駆動回路に限らず、他の回路もＴＦＴによって構成することが出来るが、これらのＴＦＴに酸化物半導体を使用した場合にも適用することが出来る。図１は、液晶表示装置を例にとったものであるが、有機ＥＬ表示装置の場合も、各画素、および、駆動回路を、酸化物半導体を用いて形成することが出来、本発明を適用することが出来る。
図２は本発明による酸化物半導体を用いたＴＦＴ付近の構成を示す断面図である。図２において、ガラスで形成されたＴＦＴ基板１００に下地膜１０１が形成され、その上に酸化物半導体１０２が形成さている。下地膜１０１は、ＳｉＮ膜およびＳｉＯ膜の複数膜で形成される場合が多い。酸化物半導体には、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＺｎＯＮ（Ｚｉｎｃ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｏｘｉｄｅ）等があるが、この明細書では、ＩＧＺＯを例にとって述べる。
酸化物半導体１０２の上にゲート絶縁膜１０３が形成され、その上にゲート電極１０４が形成されている。ゲート絶縁膜１０３はＳｉＯで形成され、酸化物半導体１０２とゲート電極１０４との間のみに形成されている。ゲート電極１０４は電気抵抗を小さくするために、Ａｌ合金を用い、さらに、ベースメタルおよびキャップメタルでサンドイッチされた構成となっている。
図３はゲート電極１０４の断面図である。図３において、Ａｌ合金６１、例えばＡｌＳｉがＴｉで形成されたベースメタル６０およびＴｉで形成されたキャップメタル６２でサンドイッチされている。ベースメタル６０及びキャップメタル６２は、ＡｌＳｉからのヒロックを防止、スルーホールにおける他の配線とのコンタクト抵抗を安定させる等のためである。なお、Ａｌ合金６１としては、ＡｌＣｕ等の他のＡｌ合金でもよい。また、ベースメタル６０、キャップメタル６２は、Ｃｒ、Ｍｏ、Ｗ等の高融点金属の合金を使用することもできる。図３において、Ａｌ合金６１の厚さｔ２は例えば３００ｎｍであり、ベースメタル６０の厚さｔ１は例えば５０ｎｍであり、キャップメタル６２の厚さは、例えば５０ｎｍである。
図２に戻り、ＴＦＴを覆ってＳｉＯによる第１層間絶縁膜１０５が形成される。第１層間絶縁膜１０５は、酸化物半導体１０２との作用によって、酸化物半導体１０２に導電性を付与する。これによって、酸化物半導体１０２には、第１層間絶縁膜１０５と接触する部分において、ドレインとソースが形成される。第１層間絶縁膜１０５の厚さは１００乃至５００ｎｍである。なお、ゲート絶縁膜１０３を構成するＳｉＯと第１層間絶縁膜１０５を構成するＳｉＯは異なる性質を持っている。
第１層間絶縁膜１０５を覆って、本発明の特徴である硬化膜１０６が形成されている。硬化膜１０６は、ＡｌＯ膜１０７をドライエッチングするときのエッチングストッパとなる。硬化膜１０６の厚さは例えば１０乃至１００ｎｍである。硬化膜１０６は、例えば、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）を原料とするＳｉＯ、４００℃以上の高温ＣＶＤで形成された高密度ＳｉＯ、あるいは、４００℃以上の高温ＣＶＤで形成された高密度ＳｉＮ、ＩＴＯ、ＩＧＺＯ、ＴｉＮ、ＴｉＯ、ａ－Ｓｉ(非晶質シリコン)、ＳｉＣ、ａ－Ｃ（非晶質炭素）、ＳｉＣ、ＣＮ等を用いることが出来る。
硬化膜１０６を覆ってバリア層であるＡｌＯ膜１０７が形成されている。ＡｌＯ膜１０７は酸化物半導体１０２を、上側から侵入してくる水分あるいは水素から保護する。ＡｌＯ膜１０７の厚さは例えば１０乃至１００ｎｍであり、スパッタリングまたはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成される。
その後、ＴＦＴのドレインとドレイン配線、ソースとソース配線、あるいはゲート電極とゲート配線との接続を可能にするためにドライエッチングによって、ＡｌＯ膜１０７、硬化膜１０６、第１層間絶縁膜１０５にスルーホールを形成する。このスルーホール形成は２段階のドライエッチングで行われるが、これについては後述する。
その後、ＡｌＯ膜１０７を覆って有機材料で形成された平坦化膜１０８を形成する。平坦化膜１０８はポリイミド、アクリル等の感光性樹脂で形成されるので、レジストを用いずにスルーホールを形成することが出来る。図２では、図を複雑化しないために、平坦化膜１０８のスルーホールとＡｌＯ膜１０７等に形成されているスルーホールは連続して描いているが、実際には、スルーホール形成プロセスも、スルーホールの径も異なる。なお、平坦化膜１０８は、有機材料のみでなく、ＳｉＯ、ＳｉＮ等の無機材料で形成される場合もある。
本明細書では、ＴＦＴのゲート電極１０４と接続するスルーホールをゲートスルーホール１０９、ドレインと接続するスルーホールをドレインスルーホール１１１、ソースと接続するスルーホールをソーススルーホール１１３と称する。ゲートスルーホール１０９にゲート配線１１０を接続し、ドレインスルーホール１１１にドレイン配線１１２を接続し、ソーススルーホール１１３にソース配線１１４を接続する。
図４は、本発明によるドレインスルーホール１１１を形成するプロセスを示す断面図である。図４において、スルーホールを形成する領域を残して、ＡｌＯ膜１０７をレジスト７０で覆う。まず、ＡｌＯ膜１０７を塩素（Ｃｌ２）系のドライエッチングによってエッチングする。塩素（Ｃｌ２）系のドライエッチングは硬化膜１０６をエッチングしないので、硬化膜１０６においてエッチングは止まり、ＡｌＯ膜１０７のみがエッチングされる。これを点線７１で示す。その後、フッ素系ガスを用いたドライエッチングによって、硬化膜１０６および第１層間絶縁膜１０５をエッチングしてスルーホールを形成する。これを点線７２で示す。ソーススルーホール１１３も同様である。
また、硬化膜１０６のエッチングをウェットエッチングにより行い、しかる後に上記の方法で第１層間絶縁膜１０５をエッチングすることもできる。この場合硬化膜１０６にはＩＴＯ、ＩＧＺＯ等を用いることもできる。
なお、本実施例ではゲート絶縁膜１０３が酸化物半導体１０２を覆わず、ドレインスルーホール１１１及びソーススルーホール１１３の部分には介在していないが、ゲート絶縁膜１０３が酸化物半導体１０２を覆う構成でも適用可能である。その場合はスルーホール開口時にドレイン及びソースの部分のみゲート絶縁膜１０３分のエッチング処理を追加することが必要である。
図５は、本発明を使用しない場合、すなわち、硬化膜１０６が無い場合のドレインスルーホール１１１を形成する場合のプロセスを示す断面図である。図５において、まず、塩素系のガスを用いたドライエッチングによってＡｌＯ膜１０７をエッチングしてスルーホールを形成する。しかし、塩素系のドライエッチングはＡｌＯ膜１０７と第1層間絶縁膜１０５の選択比が低いため、第１層間絶縁膜１０５を形成するＳｉＯは塩素ガス系のガスを用いたドライエッチングによっても若干エッチングされるので、スルーホールは、ＡｌＯ膜１０７のみにとどまらず、第１層間絶縁膜１０５の一部にも形成されてしまう。この様子を図５の点線７１で示す。しかし、塩素系のドライエッチングは、もともとは第１層間絶縁膜１０５をエッチングすることは想定していないので、第1層間絶縁膜１０５がどの程度エッチングされるかは予測することが出来ない。
このような状態で、フッ素系ガスを用いたドライエッチングによって第1層間絶縁膜１０５をドライエッチングすると、このエッチングによって、ドレインを構成する酸化物半導体１０２もエッチングされてしまう。この様子を点線７２で示す。図５では、さらに、下地膜１０１の一部もエッチングされていることを示している。したがって、スルーホール１１１を形成してもＴＦＴのドレインと導通が取れないことになる。ソーススルーホール１１３についても同様である。
図６はゲートスルーホール１０９の形成工程を示す断面図である。ゲート電極１０４は図３に示すように３層構造になっている。つまり、Ｔｉで形成されたべ―スメタル６０の上にＡｌ合金６１が形成され、その上にＴｉで形成されたキャップメタル６２が形成されている。ゲート配線１１０とは、キャップメタル６２で接続することが想定されている。
ゲート電極１０４を覆う絶縁膜はドレインあるいはソースを覆う膜と同様である。したがって、スルーホール形成プロセスも図４で説明したのと同様である。図６において、スルーホールを形成する領域を残して、ＡｌＯ膜１０７をレジスト７０で覆う。まずＡｌＯ膜１０７をＣｌ２系のドライエッチングによってエッチングする。Ｃｌ２系のドライエッチングは硬化膜１０６をエッチングしないので、硬化膜１０６においてエッチングは止まり、ＡｌＯ層１０７のみがエッチングされる。この様子を点線７１で示す。その後、フッ素系ガスを用いたドライエッチングによって、硬化膜１０６および第１層間絶縁膜１０５をエッチングしてスルーホールを形成する。この様子を点線７２で示す。
図７は、本発明を使用しない場合、すなわち、硬化膜１０６が無い場合のドレインスルーホール１１１を形成する場合のプロセスを示す断面図である。図５において、まず、塩素系のガスを用いたドライエッチングによってＡｌＯ膜１０７をエッチングしてスルーホールを形成する。しかし、塩素系のドライエッチングはＡｌＯ膜１０７と第1層間絶縁膜１０５の選択比が低いため、第１層間絶縁膜１０５を形成するＳｉＯは塩素ガス系のガスを用いたドライエッチングによっても若干エッチングされるので、スルーホールは、ＡｌＯ膜１０７のみとどまらず、第１層間絶縁膜１０５の一部にもスルーホールを形成してしまう。この様子を図７の点線７１で示す。しかし、塩素系のドライエッチングは、もともとは第１層間絶縁膜１０５をエッチングすることは想定していないので、第1層間絶縁膜１０５がどの程度エッチングされるかは予測することが出来ない。
このような状態で、フッ素系ガスを用いたドライエッチングによって第1層間絶縁膜１０５をドライエッチングすると、このエッチングによって、キャップメタル６２もエッチングされてしまい、Ａｌ合金６１の一部もエッチングされる。この様子を点線７２で示す。このような形状のゲートスルーホール１０９においてゲート配線１１０を接続すると、ゲート配線１１０はＡｌ合金６１と直接接続することになり、スルーホール１１１における接触抵抗が不安定になる。このような現象を回避するために、キャップメタル６２を厚くすると、プロセス負荷が増大する。
図８は、本発明を使用しない場合、すなわち、ＡｌＯ膜１０７の下に硬化膜１０６が存在しない場合のＴＦＴ付近の断面図を示す比較例である。図８に示すように、ドレインでは、スルーホール１１１が酸化物半導体を打ち抜いて下地膜１０１にまで形成されているので、ドレイン配線１１２を形成しても、ドレイン配線１１２とＴＦＴを接続することが出来ない。ソーススルーホール１１３においても同様な現象が生じ、ソース配線１１４とＴＦＴの接続が出来なくなる。
一方、図８のゲート電極１０４においては、スルーホール１０９はキャップメタル６２を打ち抜いてＡｌ合金６１にまで形成されているので、ゲート配線１１０は主としてＡｌ合金６１と接続することになる。したがって、スルーホール１０９における接続抵抗が安定しないという現象を生ずる。
これに対して、図２に示す本発明においては、ＡｌＯ膜１０７の下にエッチングストッパとなる硬化膜１０６を形成するので、ドライエッチングにおけるエッチング範囲を正確に制御することが可能になる。これによって、ＴＦＴの動作を安定させることが出来る。
図９乃至図１３は、本発明におけるＴＦＴの形成工程を示す断面図である。図９において、ガラスで形成されたＴＦＴ基板１００の上に下地膜１０１をＣＶＤによって形成する。下地膜はＳｉＯ、ＳｉＮ等による複数膜である場合が多いがＣＶＤによって連続して形成することが出来る。下地膜１０１はガラス基板１００からの不純物をブロックするものである。
図１０は、下地膜１０１の上に酸化物半導体１０２をスパッタリングによって形成し、これをパターニングして島状にした状態を示す断面図である。酸化物半導体１０２は先に説明したように、種々の材料を使用することが出来るが、本明細書ではＩＧＺＯを使用している。
酸化物半導体１０２を覆ってＳｉＯによってゲート絶縁膜１０３を形成し、その上にゲート電極１０４を形成する。そして、図１１に示すように、ドライエッチングによって、ゲート電極１０４およびゲート絶縁膜１０３を同時にパターニングする。ゲート絶縁膜１０３は、ゲート電極１０４が形成されている部分にのみ形成されている。
その後、図１２に示すように、酸化物半導体１０２、ゲート電極１０４等を覆ってＳｉＯによる第1層間絶縁膜１０５を形成し、その上に硬化膜１０６を形成し、その上にバリア層であるＡｌＯ膜１０７を形成する。第1層間絶縁膜１０５を構成するＳｉＯはゲート絶縁膜１０３を構成するＳｉＯとは異なった性質をもち、酸化物半導体１０２と反応して酸化物半導体１０２に導電性を付与する。これによって、ゲート絶縁膜１０３に覆われていない酸化物半導体１０２の部分にドレインおよびソースを形成することが出来る。
その後、図１３に示すように、ゲートスルーホール１０９、ドレインスルーホール１１１、ソーススルーホール１１３を形成する。まず、塩素系のドライエッチングによってＡｌＯ膜１０７にスルーホールを形成する。硬化膜１０６が塩素系のドライエッチングに対するエッチングストッパになる。その後、フッ素系のドライエッチングによって、硬化膜１０６および第１層間絶縁膜１０５をエッチングしてスルーホールを形成する。ドレインスルーホール１１１、ソーススルーホール１１３、ゲートスルーホール１０９は同時に形成される。
本発明の特徴である硬化膜１０６は、先に述べたように、ＴＥＯＳによるＳｉＯ、高温ＣＶＤで形成された高密度のＳｉＯあるいは高密度のＳｉＮ等で形成されるが、塩素系のドライエッチングではエッチングされず、フッ素系のドライエッチングによってエッチングされる性質であることが必要である。つまり、ＡｌＯ膜１０７のエッチング条件ではエッチングされず、第1層間絶縁膜１０５を構成するＳｉＯのエッチング条件によってエッチングされる性質である必要がある。
その後、有機膜等によって平坦化膜を形成し、有機膜にスルーホールを形成し、ゲート配線、ドレイン配線、ソース配線等を形成して、図２に示すような構成とする。このように、本発明によれば、ＡｌＯ膜１０７の下に硬化膜１０６を形成することによって、スルーホールの深さ方向を正確に制御することが出来るので、特性の安定した、酸化物半導体を用いたＴＦＴを形成することが出来る。
図１４は、本実施例の他の形態を示すＴＦＴ付近の断面図である。図１４が図２と異なる点は、第1層間絶縁膜１０５と酸化物半導体１０２との間に第２ＡｌＯ膜１２０が形成されている点である。第２ＡｌＯ膜１２０はバリア層としての役割を有する第１ＡｌＯ膜１０７よりも薄く、厚さは５乃至２０ｎｍである。第1層間絶縁膜１０５と酸化物半導体１０２との相互作用によって、酸化物半導体１０２に導電性を付与して、ドレインおよびソースを形成するが、この構成では、ドレインおよびソースの抵抗が経時的に上昇する場合がある。このような現象は、第1層間絶縁膜１０５と酸化物半導体１０２の間に薄く第２ＡｌＯ膜１２０を形成することによって防止することが出来る。
ドレインスルーホール１１１、ソーススルーホール１１３、ゲートスルーホール１０９等の形成方法は、図４、図６等で説明したのと同様である。フッ素系のドライエッチングによる第1層間絶縁膜１０５と第２ＡｌＯ膜１２０の選択比は高くないので、薄く形成された第２ＡｌＯ膜１２０は、フッ素系または塩素系のドライエッチングによってエッチングされるため、図１４に示すように、各スルーホールを安定して形成することが出来る。
図１５は本発明の実施例２を示すＴＦＴの断面図である。図１５はボトムゲートタイプのＴＦＴに対して本発明を適用した場合である。図１５において、ガラスで形成されたＴＦＴ基板１００の上に下地膜１０１が形成されている。下地膜１０１は実施例１で説明したのと同様である。下地膜１０１の上にゲート電極１０４が形成されている。ゲート電極１０４は図３に示すように３層構造となっている。ゲート電極１０４を覆ってゲート絶縁膜１０３がＳｉＯによって形成される。
ゲート絶縁膜１０３の上に酸化物半導体１０２が形成され、ＴＦＴが形成される。酸化物半導体１０２の一方にドレイン電極１１５が形成され、他方にソース電極１１６が形成される。ドレイン電極１１５、ソース電極１１６は図３に示すように、ベースメタル６０、Ａｌ合金６１、キャップメタル６２の３層構造となっている。電気抵抗を下げるためである。
酸化物半導体１０２、ドレイン電極１１５、ソース電極１１６等を覆って第３層間絶縁膜１０５１が形成される。第３層間絶縁膜１０５１はＳｉＯで形成されるが、図２における第1層間絶縁膜１０５と異なり、酸化物半導体１０２と反応して酸化物半導体１０２に導電性を付与するものではない。ただし、厚さは、実施例１における第1層間絶縁膜１０５と同様、１００ｎｍ乃至５００ｎｍである。
第３層間絶縁膜１０５１を覆って本発明の特徴である硬化膜１０６が形成される。硬化膜１０６の厚さは実施例１と同様１０乃至１００ｎｍである。硬化膜１０６を覆ってバリア層となるＡｌＯ膜１０７を１０乃至１００ｎｍの厚さで形成する。その後、ソース電極１１６とソース配線１１４との接続のために、バリア層としてのＡｌＯ膜１０７、硬化膜１０６、第３層間絶縁膜１０５１にスルーホール１１３を形成する。図１５では、ソーススルーホール１１３のみ記載されているが、ドレインスルーホールの場合も同様である。
本発明では、図６に示すように、ＡｌＯ膜１０７をエッチングする塩素系のドライエッチングは硬化膜１０６で止まる。その後、フッ素系のドライエッチングによって硬化膜１０６と第３層間絶縁膜１０５１をエッチングするので、スルーホール１１３の深さ方向を正確に制御することが出来るため、図１５に示すように、ソース電極１１６とソース配線１１４を安定して接続することが出来る。その後、有機膜等で平坦化膜１０８を形成し、平坦化膜１０８にスルーホールを形成して、ソース配線１１４とソース電極１１６を接続することは実施例１と同様である。
図１６は、本発明を使用しない場合のＴＦＴ付近の断面図である。図１６は、図１５と異なり、バリア層としてのＡｌＯ膜１０７と第３層間絶縁膜１０５１の間には硬化膜１０６は存在していない。そうすると、図７に示すように、スルーホール１１３の深さ方向の制御が難しくなり、スルーホールはキャップメタル６２を突き抜けてＡｌ合金６１に達する。そうすると、ソース配線１１４はソース電極１１６のＡｌ合金６１と直接接触することになり、スルーホールにおける接触抵抗が不安定になる。
これに対して、本発明は、ＡｌＯ膜１０７をエッチングする塩素系のドライエッチングを硬化膜１０６によってストップすることによって、スルーホール１１３の深さ方向の寸法を正確に制御することが出来るので、スルーホール１１３における接触抵抗を安定化させることが出来る。これによって安定して、酸化物半導体１０２を用いたボトムゲートタイプのＴＦＴを実現することが出来る。
図１７乃至図２３は本発明による、図１５に示すボトムゲートタイプのＴＦＴを形成するプロセスを示す断面図である。図１７はガラスで形成されたＴＦＴ基板１００に下地膜１０１を形成した図である。図１８は、ゲート電極１０４を成膜し、パターニングした状態を示す。図１９は、ゲート電極１０４を覆ってゲート絶縁膜１０３となるＳｉＯを形成した状態を示す。
図２０はゲート絶縁膜１０３の上に酸化物半導体１０２を形成し、パターニングした状態を示している。図２１は、酸化物半導体１０２の一方にドレイン電極１１５を形成し、他方にソース電極１１６を形成した状態を示している。ドレイン電極１１５、ソース電極１１６は図３に示すように、３層構造になっている。
図２２は、酸化物半導体１０２、ドレイン電極１１５、ソース電極１１６を覆って、第３層間絶縁膜１０５１、硬化膜１０６、バリア層としてのＡｌＯ膜１０７を形成した状態を示している。図２３は、ソース電極１１６側において、ＡｌＯ膜１０７、硬化膜１０６、第３層間絶縁膜１０５１に対してスルーホール１１３を形成した状態を示している。図６で説明したように、本発明においては、硬化膜１０６を形成したことによって、スルーホール１１３の深さを正確に制御することが出来るので、スルーホール１１３における電気的接触を安定して確保することが出来る。ドレイン電極側も同様である。
図２４は、実施例２の他の形態を示す断面図である。図２４が図１５と異なる点は、第３層間絶縁膜１０５１とソース電極１１６との間に第２ＡｌＯ膜１２０が形成されていることである。第２ＡｌＯ膜１２０を形成する理由は、実施例１で述べたのと同様である。また、実施例１で説明したのと同様に、第２ＡｌＯ膜１２０が存在していても、エッチングプロセスの負荷が増すことは無い。したがって、図２４の構成においても、本発明の効果を得ることが出来る。
酸化物半導体を用いたＴＦＴは、リーク電流は小さいが、Ｐｏｌｙ－Ｓｉ（多結晶シリコン）を用いたＴＦＴに比べて移動度が小さい。そこで、酸化物半導体を用いたＴＦＴを画素におけるスイッチングＴＦＴとして用い、Ｐｏｌｙ－Ｓｉを用いたＴＦＴを駆動回路として用いると効率的である。
図２５は、Ｐｏｌｙ－ＳｉによるＴＦＴと酸化物半導体を用いたトップゲート型ＴＦＴの両方を形成した場合の断面図である。図２５において、ガラスで形成されたＴＦＴ基板１００の上に下地膜１０１が形成されている。下地膜の上にＰｏｌｙ－Ｓｉ１５０が形成され、パターニングされている。Ｐｏｌｙ－Ｓｉ１５０は、まず、ａ-ＳｉをＣＶＤによって形成し、これをエキシマレーザによってＰｏｌｙ-Ｓｉに変換したものである。なお本実施例ではＰｏｌｙ－Ｓｉに変換しているが、ａ-Ｓｉのままでも差支えない。
図２５では一方がｐ型ＴＦＴ、他方がｎ型ＴＦＴとなっている。Ｐｏｌｙ－Ｓｉ１５０を覆ってゲート絶縁膜１３０が形成され、その上にゲート電極１０４１が形成される。ゲート電極１０４１をマスクとしてイオンインプランテーションを行い、ドレイン１５０１およびソース１５０２に導電性を付与する。図２５におけるｎ型ＴＦＴでは、レジストを利用して、イオンインプランテーションによってＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）１５０３が形成されている。図２５において、ゲート電極１０４１の下がチャンネルとなっている。
図２５において、Ｐｏｌｙ－ＳｉによるＴＦＴを覆って平坦化膜としての第４層間絶縁膜１４０が形成されている。第４層間絶縁膜１４０はアクリル等の有機材料でもよいし、ＳｉＮ、ＳｉＯ等の無機材料でもよい。第４層間絶縁膜１４０の上にＴＦＴを形成するための酸化物半導体１０２がパターニングされている。図２５における酸化物半導体１０２を用いたＴＦＴは図２で説明したのと同様な構成である。
図２５において、Ｐｏｌｙ－Ｓｉ１５０を用いたＴＦＴのドレイン１５０１あるいはソース１５０２への接続のためのスルーホールの形成は、通常のＰｏｌｙ－Ｓｉ型ＴＦＴにおけるプロセスを用いることが出来る。このように、本発明を用いることによって、トップゲート型の酸化物半導体１０２を用いたＴＦＴと、Ｐｏｌｙ－Ｓｉ１５０を用いたＴＦＴとの、いわゆるハイブリッド型の回路基板を安定して形成することが出来る。
図２６は、Ｐｏｌｙ－ＳｉによるＴＦＴと酸化物半導体を用いたボトムゲート型ＴＦＴの両方を形成した場合の断面図である。図２６において、Ｐｏｌｙ－Ｓｉを用いたＴＦＴの構成は、実施例３の図２５で説明したのと同様である。
図２６において、第４層間絶縁膜１４０の上にゲート電極１０４が形成され、その上にゲート絶縁膜１０３が形成され、その上に酸化物半導体１０２が形成されている。図２６における酸化物半導体１０２を用いたボトムゲート型ＴＦＴの構成は、図１５で説明した本発明によるボトムゲート型ＴＦＴと同じである。したがって、図２６に示す本発明によって、Ｐｏｌｙ－Ｓｉ１５０を用いたＴＦＴと酸化物半導体１０２を用いたボトムゲート型のＴＦＴとの、いわゆるハイブリッド型回路基板を安定して形成することが出来る。
図２７は、本発明による酸化物半導体１０２を用いたボトムゲート型ＴＦＴを液晶表示装置に適用した場合の例を示す断面図である。図２７はＩＰＳ方式の液晶表示装置である。図２７において、ＴＦＴの上に形成された、平坦化膜までは図１５で説明した構成と同じである。すなわち、ＴＦＴのドレイン側において、バリア膜としてのＡｌＯ膜１０７の下に硬化膜１０６が形成され、その下に第３層間絶縁膜１０５１が形成されている。スルーホールは硬化膜１０６の存在によって安定して形成することが出来る。
図２７において、平坦化膜１０８は感光性樹脂であるから、レジストを用いずにスルーホールを形成することが出来る。平坦化膜１０８の上に平面状に透明電極、例えばＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）によってコモン電極１６０を形成する。コモン電極１６０を覆ってＳｉＮによって容量絶縁膜１６１を形成し、その上に画素電極１６２をＩＴＯによって櫛歯状に形成する。画素電極１６２および容量電極１６１を覆って配向膜１６３を形成する。
図２７において、液晶層３００を挟んで対向基板２００が配置し、対向基板２００の内側にはカラーフィルタ２０１とブラックマトリクス２０２が形成され、その上をオーバーコート膜２０３が覆っている。オーバーコート膜２０３を覆って配向膜１６３が形成されている。図２７において、画素電極１６２とコモン電極１６０の間に電圧が印加されると、図の矢印のような電気力線が発生し、液晶分子３０１を回転させて液晶層３００の光透過率を変化させ、画像を形成する。
図２７に示すように、本発明によれば、画素におけるＴＦＴとして酸化物半導体を用いたＴＦＴを形成することができるので、リーク電流が少なく、画質が優れ、また、消費電力の小さな液晶表示装置を実現することが出来る。図２７は、ＴＦＴはボトムゲートタイプの酸化物半導体ＴＦＴであるが、図２に示したようなトップゲート型の酸化物半導体ＴＦＴを用いることも出来る。さらには、実施例３、実施例４に記載のように、Ｐｏｌｙ－Ｓｉを用いたＴＦＴも併用したハイブリッド型ＴＦＴ回路基板を用いることも出来る。また、図２７はＩＰＳ方式の液晶表示装置であるが、本発明は、ＩＰＳ方式の液晶表示装置以外の方式の液晶表示装置にも使用することが出来る。
図２８は、本発明による酸化物半導体を用いたボトムゲート型ＴＦＴを有機ＥＬ表示装置に適用した例を示す断面図である。図２８において、ＴＦＴに形成された、平坦化膜１０８までは図１５で説明した構成と同じである。すなわち、ＴＦＴのドレイン側において、バリア膜としてのＡｌＯ膜１０７の下に硬化膜１０６が形成され、その下に第３層間絶縁膜１０５１が形成されている。スルーホールは硬化膜１０６の存在によって安定して形成することが出来る。
図２８において、平坦化膜１０８は感光性樹脂であるから、レジストを用いずにスルーホールを形成することが出来る。平坦化膜１０８の上に平面状に例えばＡｌ合金によって反射膜４００を形成する。反射膜４００はソーススルーホール１１３に延在してＴＦＴのソース電極１１６と接続する。
図２８において、反射膜４００の上にアノード４０１となる透明導電膜を例えばＩＴＯによって形成し、その上に有機ＥＬ膜４０２を形成する。有機ＥＬ膜４０２は、一般には複数の有機膜で形成される。有機ＥＬ膜４０２の上にカソード４０３となる透明電極を例えば、ＩＴＯ等によって形成する。カソード４０３は各画素共通に形成される。図２８におけるバンク４０４は、薄膜である有機ＥＬ層４０２、カソード４０３等の段切れを防止するものであり、かつ、各画素を互いに隔離するものである。その後、カソード４０３を覆って保護膜４０５をＳｉＮ等によって形成する。その後、保護膜４０５を覆って偏光板４０７を、接着材４０６を介して接着する。偏光板４０７は反射防止のためである。
本発明によれば、酸化物半導体１０２を用いたＴＦＴを安定して製造することができるので、リーク電流が少なく、画質が優れ、また、消費電力の少ない有機ＥＬ表示装置を実現することが出来る。図２８は、ＴＦＴはボトムゲートタイプの酸化物半導体ＴＦＴであるが、図２に示したようなトップゲート型の酸化物半導体を用いることも出来る。さらには、実施例３、実施例４に記載のように、Ｐｏｌｙ－Ｓｉを用いたＴＦＴも併用したハイブリッド型ＴＦＴ回路基板を用いることも出来る。
１０…表示領域、 １１…走査線、 １２…映像信号線、 １３…画素、 ２０…走査線駆動回路、 ３０…シール材、 ４０…ドライバＩＣ、 ５０…フレキシブル配線基板、 ６０…ベースメタル、 ６１…Ａｌ合金、 ６２…キャップメタル、 ７０…レジスト、 ７１…塩素系ドライエッチングの範囲、 ７２…フッ素系のドライエッチングの範囲、 １００…ＴＦＴ基板、 １０１…下地膜、 １０２…酸化物半導体、 １０３…ゲート絶縁膜、 １０４…ゲート電極、 １０５…第１層間絶縁膜、 １０６…硬化膜、 １０７…第１ＡｌＯ膜（バリア膜）、 １０８…第２層間絶縁膜、 １０９…ゲートスルーホール、 １１０…ゲート配線、 １１１…ドレインスルーホール、 １１２…ドレイン配線、 １１３…ソーススルーホール、 １１４…ソース配線、 １１５…ドレイン電極、 １１６…ソース電極、 １２０…第２ＡｌＯ膜、 １３０…ゲート絶縁膜、 １４０…第４層間絶縁膜、 １５０…Ｐｏｌｙ－Ｓｉ、 １６０…コモン電極、 １６１…容量絶縁膜、 １６２…画素電極、 １６３…配向膜、 ２００…対向基板、 ２０１…カラーフィルタ、 ２０２…ブラックマトリクス、 ２０３…オーバーコート膜、 ３００…液晶層、 ３０１…液晶分子、 ４００…反射板、 ４０１…カソード、 ４０２…有機ＥＬ層、 ４０３…アノード、 ４０４…バンク、 ４０５…保護膜、 ４０６…粘着材、 ４０７…偏光板、 １０４１…ゲート電極、 １０５１…第３層間絶縁膜、 １５０１…ドレイン、 １５０２…ソース、 １５０３…ＬＤＤ

Claims (3)

  1. 酸化物半導体によるＴＦＴを有するＴＦＴ回路基板であって、
    前記ＴＦＴは、酸化物半導体を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上にゲート電極が形成され、
    前記酸化物半導体の前記ゲート電極で覆われた部分と前記ゲート電極で覆われていない部分は層間絶縁膜で覆われ、前記層間絶縁膜は硬化膜で覆われ、前記硬化膜は第１のＡｌＯ膜で覆われており、
    前記層間絶縁膜と前記硬化膜と前記第１のＡｌＯ膜とを貫通してスルーホールが形成され、
    ソース配線又はドレイン配線は前記スルーホールを介して前記酸化物半導体層のソース又はドレインと接続し、
    前記層間絶縁膜の厚さは１００乃至５００ｎｍであり、前記硬化膜の厚さは１０乃至１００ｎｍであり、第１のＡｌＯ膜の厚さは１０乃至１００ｎｍであることを特徴とするＴＦＴ回路基板。
  2. 前記ゲート絶縁膜は前記酸化物半導体の前記ゲート電極に対向する側の一部に形成されていることを特徴とする請求項１に記載のＴＦＴ回路基板。
  3. 前記層間絶縁膜と前記酸化物半導体あるいは前記ゲート電極の間には第２のＡｌＯ膜が形成されていることを特徴とする請求項１に記載のＴＦＴ回路基板。
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