JP2013211544A - 半導体装置及び半導体装置の作製方法、並びに酸化膜の作製方法 - Google Patents

半導体装置及び半導体装置の作製方法、並びに酸化膜の作製方法 Download PDF

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Abstract

【課題】酸素欠損が低減された酸化物半導体膜を用いた半導体装置を提供する。また、良好な電気特性を有し、高性能な半導体装置を提供する。また、当該半導体装置の作製方法を提供する。また、酸素欠損が低減された酸化物半導体膜の作製方法を提供する。
【解決手段】酸化物半導体膜と、酸化物半導体膜に接して設けられたゲート絶縁膜と、ゲート絶縁膜を介して、酸化物半導体膜と重畳して設けられたゲート電極と、を少なくとも有し、酸化物半導体膜は、電子スピン共鳴法によって計測されるｇ（ｇ値）が１．９３付近の信号のピークから算出されたスピン密度が９．３×１０１６ｓｐｉｎｓ／ｃｍ３未満であり、キャリア密度が１×１０１５／ｃｍ３未満の半導体装置である。当該酸化物半導体膜は、スパッタリング法を用いて形成する際に、基板側にバイアス電力を供給し、自己バイアス電圧を制御しながら形成した後、加熱処理を行うことで形成できる。
【選択図】図１

Description

半導体装置及び半導体装置の作製方法、並びに酸化膜の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、例えば、トランジスタなどの半導体素子、半導体素子を含む半導体回路、表示装置などの電気光学装置、及び電子機器は全て半導体装置である。
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコン又は多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導体とよぶことにする。
例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）のうち少なくとも１元素を含む酸化物半導体をトランジスタに用いる技術が開示されている（特許文献１及び特許文献２参照）。
また、スパッタリング法を用いて、酸化亜鉛を主成分とする酸化物半導体を形成する際、酸素を含有したガスを供給しながら、基板側にバイアス電力を供給して形成する技術が開示されている（特許文献３参照）。
特開２００６−１６５５２８号公報 特開２００７−１２３８６１号公報 特開２００８−１０８９８５号公報
酸化物半導体を用いたトランジスタにおいて、酸化物半導体膜に含まれる水素（水、水素イオン又は水酸化イオンなどを含む。）や酸素欠損は、トランジスタの電気特性の不良に繋がる。例えば、膜中に水素及び酸素欠損が含まれている酸化物半導体を用いたトランジスタは、しきい値電圧がマイナス方向に変動しやすく、ノーマリーオン特性となりやすい。なぜなら、酸化物半導体は、膜中に含まれる水素及び酸素欠損に起因して電荷が生じ、低抵抗化するためである。そして、酸化物半導体膜中の酸素欠損は低減することが難しい。例えば、酸化物半導体膜中の酸素欠損は酸化物半導体膜の形成時、又は酸化物半導体膜のエッチング工程時において、容易に生じてしまう。
また、表示装置又は半導体記憶装置など様々な半導体装置において、当該半導体装置に含まれるトランジスタの電気特性が向上することで当該半導体装置の性能も向上する。例えば、より精細な表示装置を作製するためには、トランジスタの電界効果移動度の増大や、トランジスタのリーク電流の低減などを実現することが重要である。
そこで、本発明の一態様は、酸素欠損が低減された酸化物半導体膜を用いた半導体装置及び当該半導体装置の作製方法を提供することを課題の一とする。また、本発明の一態様は、良好な電気特性を有し、高性能な半導体装置及び当該半導体装置の作製方法を提供することを課題の一とする。
また、本発明の一態様として、膜中の酸素含有量が増大された酸化膜（酸化物半導体膜又は酸化絶縁膜）の作製方法を提供することを含む。具体的には、膜中の酸素含有量が増大し、酸素欠損が低減された酸化物半導体膜の作製方法を提供することを含む。そして、膜中の酸素含有量が増大した酸化絶縁膜の作製方法を提供することを含む。なお、本発明の一態様は、上記課題のうち少なくとも一を解決するものである。
酸化物半導体膜と接する膜において、膜中の酸素含有量が多く、酸素の一部を放出することができる膜とすることで、当該膜から酸素を酸化物半導体膜に供給することができ、酸化物半導体膜の酸素欠損を低減することができる。それゆえ、例えば、酸化物半導体膜に接する酸化絶縁膜に含まれる酸素含有量を増加させることは重要である。
本発明の一態様は、チャネル形成領域を含む半導体膜に、酸素欠損及びキャリア密度が低減した酸化物半導体膜を用いる半導体装置である。なお、本明細書において、酸素欠損が低減した酸化物半導体膜とは、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）によって、酸素欠損に起因する信号が低減している酸化物半導体膜をいう。具体的には、電子スピン共鳴法によって計測されるｇ（ｇ値）が１．９３付近の信号のピークから算出されたスピン密度が９．３×１０１６ｓｐｉｎｓ／ｃｍ３未満である酸化物半導体膜である。
なお、電子スピン共鳴法において、ｇ（ｇ値）＝１．９３付近に現れる対称性を有する信号は、酸素欠損に起因する信号である。また、電子スピン共鳴法において、測定した酸化物半導体膜の組成によっても、酸素欠損に起因する信号のｇ（ｇ値）は変動する。例えば、測定する酸化物半導体膜をＩｎ−Ｇａ−Ｚｎ系酸化物とする場合、ＩｎとＧａとＺｎとの組成が同じ原子数比である場合、当該Ｉｎ−Ｇａ−Ｚｎ系酸化物の酸素欠損に起因する信号はｇ（ｇ値）＝１．９３に現れるが、Ｉｎの組成がＧａとＺｎとの組成に比べて多い場合、酸素欠損に起因する信号が現れるｇ（ｇ値）は１．９３よりも小さい値となる傾向がある。また、本明細書において、キャリア密度が低減した酸化物半導体膜とは、キャリア密度が１×１０１５／ｃｍ３未満である酸化物半導体膜をいう。
酸素欠損及びキャリア密度が低減した酸化物半導体膜を形成するためには、酸化物半導体膜に酸素欠損が生成しないように酸化物半導体膜を形成し、その後、電荷を生じさせる水素などを除去する。
ここで、酸素欠損が生成しないように酸化物半導体膜を形成するためには、当該酸化物半導体膜に酸素が取り込まれるように形成する。具体的に、酸素雰囲気下で、基板側にバイアス電力を供給しながらスパッタリング法を用いて酸化物半導体膜を形成する。その後、加熱処理を行って不純物を除去すると好ましい。スパッタリング法で酸化物半導体膜を形成する際に、基板側にバイアス電力を供給することで、スパッタリング装置の処理室内で発生した酸素プラズマと基板との間に自己バイアス電圧が発生する。例えば、当該酸素プラズマ中の酸素イオンが、基板側に移動しやすくなるようにバイアス電力を供給する。すなわち、基板側が発生した酸素プラズマの電位に対して負電位となるようにバイアス電力を供給することが好ましい。例えば、基板側にバイアス電力としてＲＦ電力を供給して自己バイアス電圧を発生させると、基板側は酸素プラズマに対して負電位となるため、当該酸素プラズマ中の酸素イオン（代表的にはＯ＋やＯ２ ＋など）が基板側に移動しやすくなり、酸素イオンを取り込みながら酸化物半導体膜が形成される。また、当該自己バイアス電圧を制御することで、取り込まれる酸素イオンの量は変化させることができる。当該自己バイアス電圧を増大するにつれて、形成される酸化物半導体膜に取り込まれる酸素イオンは多くなり、酸素欠損がより低減された酸化物半導体膜を形成できる。
具体的には、スパッタリングガスとして酸素を反応室に供給し、酸化膜（酸化物半導体膜又は酸化絶縁膜）のターゲットに電力を供給して、酸素プラズマを発生させ、基板などの被形成物側にバイアス電力を供給し、酸素プラズマ及び被形成物の間に発生する自己バイアス電圧を４００Ｖ以上に制御して当該酸化膜を形成する。
そして、酸化膜（酸化物半導体膜又は酸化絶縁膜）を形成した後には、加熱処理を行い、形成した膜から不純物（例えば、水素など）を除去することが好ましい。例えば、当該加熱処理は、減圧下、窒素雰囲気下、酸素雰囲気下、又は希ガス雰囲気下、且つ３００℃以上７００℃以下で行うことができる。加熱処理を行うことで、形成した酸化膜に含まれる水素を除去することができる。
そこで、本発明の一態様は、酸化物半導体膜と、酸化物半導体膜に接して設けられたゲート絶縁膜と、ゲート絶縁膜を介して、酸化物半導体膜と重畳して設けられたゲート電極と、を少なくとも有し、酸化物半導体膜は、電子スピン共鳴法によって計測されるｇ（ｇ値）が１．９３付近の信号のピークから算出されたスピン密度が９．３×１０１６ｓｐｉｎｓ／ｃｍ３未満であり、キャリア密度が１×１０１５／ｃｍ３未満であることを特徴とする半導体装置である。また、上記においてソース電極およびドレイン電極は、酸化物半導体膜に接して設けられている。
上記したように、特許文献３には、酸素を含有したガスを供給しながら、基板側にバイアス電力を供給してスパッタリング法を用いて酸化物半導体膜を形成する技術に関する記載がされている。しかしながら、特許文献３は、酸化物半導体膜の熱的安定性を高くし、トランジスタの作製工程中の加熱処理などによって酸化物半導体膜が低抵抗化することを防ぐことに主眼をおいており、本発明の一態様のように、酸素欠損を生成させないように自己バイアス電圧を制御して酸化物半導体膜を形成する記載、及び酸素欠損に起因する欠陥密度並びにキャリア密度に関する記載は見られない。
例えば、自己バイアス電圧を４００Ｖ以上に制御して酸化物半導体膜を形成した後、加熱処理によって水素を除去する。このようにすることで、電子スピン共鳴法で計測されるｇ（ｇ値）が１．９３付近の信号のピークから算出されたスピン密度が９．３×１０１６ｓｐｉｎｓ／ｃｍ３未満、キャリア密度が１×１０１５／ｃｍ３未満の酸化物半導体膜を形成することができる。従って、オフ電流が低減されたトランジスタを作製することができる。
また、本発明の一態様であるトランジスタは、トップゲート構造に限らず、ボトムゲート構造、又はデュアルゲート構造など様々な構造のトランジスタを含む。そこで、本発明の一態様は、ゲート電極が、ゲート絶縁膜の上面に接して設けられている、又は、ゲート絶縁膜の下面に接して設けられている半導体装置である。
上記において、オン電流や電界効果移動度を向上させるためには、ソース電極及びドレイン電極との接触抵抗を低減することが有効である。本発明の一態様は、チャネル形成領域及び低抵抗領域を含む酸化物半導体膜を用いたトランジスタである。なお、低抵抗領域はドーパントを注入することで形成することができる。
そこで、本発明の一態様は、第１の領域と、第１の領域を挟んで設けられ、第１の領域よりも低抵抗である一対の第２の領域と、を含む酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜を介して第１の領域と重畳して設けられたゲート電極と、一対の第２の領域に接して設けられたソース電極及びドレイン電極と、を有し、第１の領域は、電子スピン共鳴法によって計測されるｇ（ｇ値）が１．９３付近の信号のピークから算出されたスピン密度が９．３×１０１６ｓｐｉｎｓ／ｃｍ３未満であり、キャリア密度が１×１０１５／ｃｍ３未満であることを特徴とする半導体装置である。
また、低抵抗領域において、ソース電極及びドレイン電極と接する領域が最も低抵抗となるように、抵抗率が異なる領域を設けることが好ましい。抵抗率が異なる領域を設けるためには、当該低抵抗領域にドーパント濃度差を設けることで実施できる。このようにすることで、トランジスタに含まれる酸化物半導体膜に加わる電界を段階的にすることができ、ドレイン領域近傍の電界集中によってトランジスタが破壊されることを抑制することができる。
そこで、本発明の一態様は、第１の領域と、第１の領域を挟んで設けられ、第１の領域よりも低抵抗である一対の第２の領域と、第１の領域及び第２の領域を挟んで設けられ、第２の領域よりも低抵抗である一対の第３の領域と、を含む酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜を介して第１の領域と重畳して設けられたゲート電極と、一対の第２の領域と重畳し、ゲート電極の側面に接して設けられたサイドウォール絶縁膜と、一対の第３の領域に接して設けられたソース電極及びドレイン電極と、を有し、第１の領域は、電子スピン共鳴法によって計測されるｇ（ｇ値）が１．９３付近の信号のピークから算出されたスピン密度が９．３×１０１６ｓｐｉｎｓ／ｃｍ３未満であり、キャリア密度が１×１０１５／ｃｍ３未満であることを特徴とする半導体装置である。
上記において、本発明の一態様であるトランジスタは、酸化物半導体膜として、２以上の金属元素を有する金属酸化物膜を用いることができる。また、酸化物半導体の中で、インジウムを含む酸化物半導体はキャリア移動度が高いことから、２以上金属元素を有する金属酸化物において、インジウムの組成が他の金属元素の組成より大きいほどキャリア移動度は高くなる。そこで、インジウムを含む酸化物半導体を用いることが好ましく、特に、インジウムと亜鉛の双方を含み、インジウムのほうが大きい組成を有する酸化物半導体を用いることが好ましい。このようにすることで、高いオン電流及び高い電界効果移動度を有するトランジスタを作製することができる。なお、酸化物半導体膜としては、２以上金属元素を有する金属酸化物膜の代わりに、インジウムを含む酸化物膜を用いることもできる。
本発明の一態様より、酸素欠損が低減された酸化物半導体膜を用いた半導体装置を提供することができる。また、良好な電気特性を有し、高性能な半導体装置を提供することができる。
また、本発明の一態様より、膜中の酸素含有量が増大された酸化膜（酸化物半導体膜又は酸化絶縁膜）の作製方法を提供できる。具体的には、膜中の酸素含有量が増大し、酸素欠損が低減された酸化物半導体膜の作製方法を提供できる。また、膜中の酸素含有量が増大した酸化絶縁膜の作製方法を提供できる。
トランジスタ一例を説明する上面図及び断面図。 スパッタリング装置を説明する断面図。 トランジスタの作製方法を説明する断面図。 トランジスタの作製方法を説明する断面図。 トランジスタの作製方法を説明する断面図。 トランジスタ一例を説明する上面図及び断面図。 トランジスタの作製方法を説明する断面図。 トランジスタの作製方法を説明する断面図。 トランジスタ一例を説明する上面図及び断面図。 トランジスタの作製方法を説明する断面図。 トランジスタの作製方法を説明する断面図。 トランジスタの作製方法を説明する断面図。 トランジスタ一例を説明する上面図及び断面図。 トランジスタの作製方法を説明する断面図。 トランジスタの作製方法を説明する断面図。 トランジスタ一例を説明する上面図及び断面図。 トランジスタの作製方法を説明する断面図。 半導体記憶装置の一例を説明する断面図、上面図及び回路図。 半導体記憶装置の一例を説明する回路図。 トランジスタを用いた半導体記憶装置の一例の回路図、時間と容量電位の関係を示した図。 半導体記憶装置の一例を説明する回路図。 ＣＰＵの具体例を示すブロック図及びその一部の回路図。 アクティブマトリクス型表示装置を説明する図及び回路図。 電子機器の外観図。 酸化物半導体膜形成時のバイアス電力と自己バイアス電圧の関係を示した図。 酸化物半導体膜形成時のバイアス電力とキャリア密度の関係を示した図。 酸化物半導体膜を電子スピン共鳴法で測定した結果を示した図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、以下に説明する実施の形態及び実施例において、同一部分又は同様の機能を有する部分には、同一の符号又は同一のハッチパターンを異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。
「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
本明細書において、フォトリソグラフィ工程を行った後にエッチング工程を行う場合は、フォトリソグラフィ工程で形成したマスクはエッチング工程後に除去するものとする。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置について、図面を用いて説明する。以下、当該半導体装置をトランジスタとして説明する。
〈トランジスタの構成例〉
図１（Ａ）及び図１（Ｂ）に、トランジスタ１００の上面図及び断面図を示す。図１（Ａ）はトランジスタ１００の上面図であり、図１（Ｂ）は、図１（Ａ）の一点鎖線Ａ−Ｂ間の断面図である。なお、図１（Ａ）では、明瞭化のため、トランジスタ１００の構成要素の一部（例えば、基板１０１、下地絶縁膜１０３、及びゲート絶縁膜１１３など）を省略している。
図１（Ａ）及び図１（Ｂ）より、トランジスタ１００は、基板１０１上に下地絶縁膜１０３が設けられており、下地絶縁膜１０３上に酸化物半導体膜１０５が設けられており、酸化物半導体膜１０５上にゲート絶縁膜１１３が設けられており、ゲート絶縁膜１１３上にゲート電極１１７が設けられており、下地絶縁膜１０３、酸化物半導体膜１０５、ゲート絶縁膜１１３、及びゲート電極１１７上に絶縁性を有する金属酸化膜１２１が設けられており、絶縁性を有する金属酸化膜１２１上に層間絶縁膜１２３が設けられており、絶縁性を有する金属酸化膜１２１及び層間絶縁膜１２３に形成された開口１２５ａ、１２５ｂを介して、酸化物半導体膜１０５に接するソース電極１２７ａ及びドレイン電極１２７ｂが設けられている。なお、下地絶縁膜１０３及び層間絶縁膜１２３は、設けなくてもよい。
ゲート電極１１７は、ゲート絶縁膜１１３を介して、酸化物半導体膜１０５と重畳して設けられている。つまり、トランジスタ１００は、ゲート電極１１７はゲート絶縁膜１１３の上面と接して設けられている（酸化物半導体膜１０５の上方に設けられている）ことから、トップゲート構造のトランジスタである。また、トランジスタ１００において、ソース電極１２７ａ及びドレイン電極１２７ｂは、酸化物半導体膜１０５の上面と接している。
ゲート電極１１７はゲート配線としても機能する。ソース電極１２７ａはソース配線としても機能する。ドレイン電極１２７ｂはドレイン配線としても機能する。
酸化物半導体膜１０５は、少なくともチャネル形成領域を含む。酸化物半導体膜１０５は、非晶質酸化物半導体膜、又は単結晶、多結晶（ポリクリスタルともいう。）、微結晶などの結晶性を有する酸化物半導体膜である。
酸化物半導体膜１０５として、２以上の金属元素を有する金属酸化物を用いることができる。また、酸化物半導体の中で、インジウムを含む酸化物半導体はキャリア移動度が高いことから、２以上金属元素を有する金属酸化物において、インジウムの組成が他の金属元素の組成より大きいとキャリア移動度は高くなる。そこで、インジウムを含む酸化物半導体を用いることが好ましく、特に、インジウムと亜鉛の双方を含み、インジウムのほうが大きい組成を有する酸化物半導体を用いることが好ましい。このようにすることで、高いオン電流及び高い電界効果移動度を有し、良好な電気特性を有するトランジスタを作製することができる。なお、酸化物半導体膜としては、２以上金属元素を有する金属酸化物の代わりに、インジウムを含む酸化物を用いることもできる。
酸化物半導体を用いたトランジスタにおいて、酸化物半導体膜に含まれる水素（水、水素イオン又は水酸化イオンなどを含む。）及び酸素欠損は電荷を生じるため、酸化物半導体膜のキャリア密度が増大し、酸化物半導体膜を低抵抗化させる。それゆえ、水素及び酸素欠損を含む酸化物半導体膜を有するトランジスタは、しきい値電圧がマイナス方向に変動しやすく、ノーマリーオン特性となりやすい。
酸化物半導体膜１０５は、酸素欠損及びキャリア密度を低減した酸化物半導体膜である。詳細には、酸化物半導体膜１０５は、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）によって、酸素欠損に起因する信号を有していない（酸素欠損に起因するスピン密度の検出下限以下である、ということ）酸化物半導体膜であり、キャリア密度を低減した酸化物半導体膜である。酸化物半導体膜に酸素欠損があると、電子スピン共鳴法にて、ｇ（ｇ値）＝１．９３付近に対称性を有する信号が現れる。
電子スピン共鳴法は、マイクロ波照射下で磁場を掃引し、分裂した準位のエネルギー差と、照射しているマイクロ波のエネルギーが等しくなったときに生じる共鳴吸収を観測することで、不対電子を有する欠陥などの量を測定することができる。本明細書において、対称性を有する信号とは、電子スピン共鳴法による測定を行った結果得られる信号である。例えば、薄膜において、ｇ値を中心とした点対称な信号である。また、電子スピン共鳴法による測定を行った結果得られる信号を積分変換した吸収曲線は、１つのピークとして表すことができ、ｇ値は当該ピークの頂点となる。また、当該ピークの積分値は、不対電子を有する欠陥の総量に相当する。よって、当該ピークの積分値と、あらかじめ欠陥の総量が定量されている標準試料とを比較し、試料の体積で除することで測定した試料のスピン密度を算出することができる。
酸化物半導体膜１０５は、電子スピン共鳴法によって計測されるｇ（ｇ値）が１．９３付近の信号のピークから算出されたスピン密度が９．３×１０１６ｓｐｉｎｓ／ｃｍ３未満であり、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下であり、さらに好ましくは検出下限以下であり、キャリア密度が１×１０１５／ｃｍ３未満である。なお、キャリア密度は、ホール効果測定又はＣＶ測定などによって計測できる。
また、酸化物半導体膜１０５は、膜中に含まれる水素が低減されており、酸化物半導体膜１０５の水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。なお、当該水素濃度はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される数値である。
従って、トランジスタ１００は、良好な電気特性を有するトランジスタである。具体的には、オフ電流が低減され、しきい値電圧のマイナス方向への変動が抑制され、オン電流及び電界効果移動度が増大したトランジスタである。
〈酸化物半導体膜の作製方法〉
ここで、酸化物半導体膜１０５に適用できる、酸素欠損及びキャリア密度を低減した酸化物半導体膜の作製方法について説明する。
酸素欠損及びキャリア密度を低減した酸化物半導体膜を形成するには、当該酸化物半導体膜に酸素欠損が生成しないように形成し、その後、電荷を生じさせる水素などを除去する。換言すると、当該酸化物半導体膜に酸素が取り込まれるように形成し、その後、電荷を生じさせる水素などを除去する。酸素が取り込まれるように酸化物半導体膜を形成することから、形成された酸化物半導体膜には酸素が過剰に含まれている。このように形成することで、化学量論的組成より多くの酸素を含む酸化物半導体膜を形成できる。そこで、酸素欠損及びキャリア密度を低減した酸化物半導体膜は、化学量論的組成より多くの酸素を含む酸化物半導体膜と言い換えることができる。
具体的には、酸素雰囲気下で、基板側にバイアス電力を供給しながらスパッタリング法を用いて酸化物半導体膜を形成し、その後加熱処理をする。
まず、上記作製方法を実施できるスパッタリング装置について説明する。当該スパッタリング装置における処理室の断面図を図２に示す。
図２（Ａ）に示したスパッタリング装置は、２極型スパッタリング装置であり、図２（Ｂ）に示したスパッタリング装置は、マグネトロンスパッタリング装置である。なお、図２は、スパッタリング装置の一構成例であり、スパッタリング装置の構成はこれに限定されない。例えば、図２（Ａ）及び図２（Ｂ）に示したスパッタリング装置の電極は２極に限らず、３極又は４極の構成であってもよい。
図２（Ａ）に示したスパッタリング装置は、処理室２０１を有する。処理室２０１は、アルミニウム又はステンレスなど剛性のある材料で形成されており、処理室２０１の内部を真空排気できるように構成されている。
処理室２０１には、排気手段２０２が設けられている。排気手段２０２は、処理室２０１内を真空排気する機能と、スパッタリングガスが導入された処理室２０１内を所定の圧力に調整且つ一定に保持する機能と、を備えている。排気手段２０２は、バタフライバルブ、ストップバルブ、クライオポンプ、ターボ分子ポンプ及びドライポンプなどで構成されている。
処理室２０１には、ガス供給手段２０４が設けられている。ガス供給手段２０４は、処理室２０１内にプラズマを発生させるためのスパッタリングガスを供給する。なお、図示しないが、処理室２０１とガス供給手段２０４との間にはスパッタリングガスの流量を制御できるマスフローコントローラなどが設けられているものとする。
処理室２０１には、電極２０３と、電極２０３に対向する基板支持台２０５が備えられている。電極２０３と基板支持台２０５は一定の距離をおいて略平行に配置されている。
電極２０３には、ターゲット２０７を設置することができる。基板支持台２０５には基板１０１を設置することができ、基板１０１を加熱できるヒータが設けられている。当該ヒータはヒータコントローラ（図示せず）に接続されており、温度制御することができる。なお、基板支持台２０５は、導電性の材料で形成されており、電極として機能する。
電極２０３は、電力供給手段として電源２１１が接続されており、基板支持台２０５は電力供給手段として電源２１５が接続されている。また、電極２０３及び処理室壁２１７は接地されている。
電源２１１は、直流（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ：ＤＣ）電源、交流（Ａｌｔｅｒｎａｔｉｎｇ Ｃｕｒｒｅｎｔ：ＡＣ）電源又は高周波（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ：ＲＦ）電源を適用でき、電極２０３にＤＣ電力、ＡＣ電力又はＲＦ電力を加えることができる。また、電源２１５もＤＣ電源、ＡＣ電源又はＲＦ電源を適用でき、基板支持台２０５にＤＣ電力、ＡＣ電力又はＲＦ電力を供給することができる。なお、図示しないが、電源２１１と電極２０３の間、及び、電源２１５と基板支持台２０５の間には、マッチングボックスが設けられていてもよい。
図２（Ｂ）のスパッタリング装置は、図２（Ａ）のスパッタリング装置の構成に加えてマグネット２１９が設けられた構成である。マグネット２１９は、ターゲット２０７上に磁界が発生することでターゲット２０７から叩きだされる二次電子でスパッタリングガスのイオン化を促進させることができれば、どのように設置してもよい。
次に、図２（Ａ）及び図２（Ｂ）に示したスパッタリング装置を用いて、酸素欠損及びキャリア密度を低減した酸化物半導体膜を形成する具体的な手順を説明する。
ターゲット２０７は、上記列挙した、酸化物半導体膜１０５に適用できる材料のターゲットを用いる。ここでは、インジウムを含む酸化物半導体ターゲットとする。
基板支持台２０５に基板１０１を設置し、排気手段２０２で処理室２０１内を真空排気する。そして、スパッタリングガスの酸素をガス供給手段２０４から処理室２０１に供給して、排気手段２０２で処理室２０１内の圧力（真空度）を所望の圧力となるように制御する。なお、酸素に加え、希ガスを混合させてスパッタリングガスとしてもよいが、酸化物半導体膜中により酸素を供給しやすくするため、酸素分圧は高いほうが好ましい。
電源２１１を用いて電極２０３にＤＣ電力、ＡＣ電力又はＲＦ電力を供給して、放電を起こし、処理室２０１に酸素プラズマを発生させる。なお、酸素プラズマが生成するように処理室２０１の圧力および電圧を適宜制御する。
このとき、電源２１５を用いて基板支持台２０５にＤＣ電力、ＡＣ電力又はＲＦ電力を供給し、基板１０１側にバイアス電力を供給して、酸素プラズマと基板１０１の間に自己バイアス電圧を発生させる。例えば、当該酸素プラズマ中の酸素イオンが、基板１０１側に移動しやすくなるようにバイアス電力を供給する。すなわち、基板１０１側が発生した酸素プラズマの電位に対して負電位となるようにバイアス電力を供給することが好ましい。
例えば、基板１０１側にバイアス電力としてＲＦ電力を供給して自己バイアス電圧を発生させると、基板１０１側は発生した酸素プラズマの電位に対して負電位となるため、酸素プラズマ中に含まれる酸素イオン（代表的にはＯ＋やＯ２ ＋など）は基板１０１に移動しやすくなる。つまり、酸素プラズマ中に存在する酸素イオンによってターゲット２０７から叩き出された原子が基板１０１に堆積する際に、基板１０１に酸素イオンも移動してくることを利用して、酸素イオンを取り込ませながら酸化物半導体膜を形成する。このように、酸素イオンを取り込ませながら酸化物半導体膜を形成することで、酸化物半導体膜の形成時に生成する酸素欠損を低減させることができる。
また、自己バイアス電圧を制御することで、取り込まれる酸素イオンの量を変化させることができる。例えば、自己バイアス電圧を増大させると、形成される酸化物半導体膜に取り込まれる酸素イオンを多くすることができ、基板１０１側に供給するバイアス電力を高くすることで自己バイアス電圧を増大させることができる。具体的には、自己バイアス電圧を４００Ｖ以上にして酸化物半導体膜を形成することが好ましい。
また、上記のように酸素雰囲気で形成すると、例えば、基板１０１に加える温度を３００℃以上としても、形成される膜中からＺｎの放出が抑えられる。
また、処理室２０１内の残留水分を除去しつつ水素及び水分が除去された高純度なスパッタリングガス（ここでは酸素）を導入し、上記ターゲットを用いて基板１０１上に酸化物半導体膜を形成する。処理室２０１内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室２０１は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、処理室２０１で形成した酸化物半導体膜に含まれる不純物の濃度を低減できる。
そして、形成した酸化物半導体膜を加熱処理する。例えば、３００℃以上７００℃以下、又は基板の歪み点未満とする。当該加熱処理は減圧下、窒素雰囲気下、酸素雰囲気下、又は希ガス雰囲気下などで行うことができる。当該加熱処理によって、形成した酸化物半導体膜に含まれる水素を除去することができる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。また、本発明の一態様であるトランジスタの作製方法における加熱処理には、ここで列挙した加熱処理装置を適宜用いることができる。
なお、加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、酸化物半導体膜を加熱した後、同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体膜を高純度化、及びｉ型（真性）化又は実質的にｉ型化することができる。
上記した方法により、膜中に含まれる水素及び酸素欠損が低減された酸化物半導体膜を形成することができる。換言すると、高純度且つ高抵抗な酸化物半導体膜を形成することができる。具体的には、電子スピン共鳴法によって計測されるｇ（ｇ値）が１．９３付近の信号のピークから算出されたスピン密度が９．３×１０１６ｓｐｉｎｓ／ｃｍ３未満であり、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下であり、さらに好ましくは検出下限以下であり、キャリア密度が１×１０１５／ｃｍ３未満である酸化物半導体膜を形成することができる。
〈トランジスタの作製方法〉
次に、トランジスタ１００の作製方法について、図面を用いて説明する。
まず、基板１０１を準備し、基板１０１上に下地絶縁膜１０３を形成し、下地絶縁膜１０３上に酸化物半導体膜１５４を形成する（図３（Ａ）参照）。
基板１０１に大きな制限はないが、絶縁表面を有することが好ましく、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが好ましい。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板などの電子工業用に使われる各種ガラス基板を用いることができる。なお、基板としては、熱膨張係数が２５×１０−７／℃以上５０×１０−７／℃以下（好ましくは、３０×１０−７／℃以上４０×１０−７／℃以下）であり、歪み点が６５０℃以上７５０℃以下（好ましくは、７００℃以上７４０℃以下）である基板を用いることが好ましい。
第５世代（１０００ｍｍ×１２００ｍｍ又は１３００ｍｍ×１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板の縮みによって、微細な加工が困難になる場合がある。そのため、前述したような大型ガラス基板を基板として用いる場合、縮みの少ないものを用いることが好ましい。例えば、基板として、好ましくは４５０℃、好ましくは５００℃の温度で１時間加熱処理を行った後の縮み量が２０ｐｐｍ以下、好ましくは１０ｐｐｍ以下、さらに好ましくは５ｐｐｍ以下である大型ガラス基板を用いればよい。
また、基板１０１として、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもできる。これらの基板上に半導体素子が設けられたものを用いてもよい。
また、基板１０１として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上にトランジスタ１００を直接作製してもよいし、他の作製基板にトランジスタ１００を作製し、その後、剥離し、可撓性基板に転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタ１００との間に剥離層を設けるとよい。可撓性基板としては、ポリイミド又はポリエステルなどの有機樹脂で形成された基板がある。
本実施の形態において、基板１０１はガラス基板を用いる。
下地絶縁膜１０３は、基板１０１からの水素、水分などの不純物元素が酸化物半導体膜１０５に拡散することを抑制する絶縁膜である。また、下地絶縁膜１０３は、トランジスタ１００の作製工程で、加熱することによって、酸素の一部を酸化物半導体膜に供給し、酸化物半導体膜中の酸素欠損を修復できる効果を有することが好ましい。従って、下地絶縁膜１０３は、酸素を含む絶縁膜が好ましい。
例えば、下地絶縁膜１０３は、酸化シリコン、酸化ガリウム、若しくは酸化アルミニウムなどの酸化絶縁膜、又は酸化窒化シリコン、酸化窒化アルミニウムなどの酸化窒化絶縁膜、若しくは窒化酸化シリコンなどの窒化酸化絶縁膜から選ばれた一の絶縁膜、又は複数が積層された絶縁膜とすることができる。なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものをいい、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。
下地絶縁膜１０３は、上記列挙した材料を用いて、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、又はパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成することができる。
また、トランジスタ１００の作製工程で、加熱することによって、下地絶縁膜１０３の酸素の一部を酸化物半導体膜に供給するためには、下地絶縁膜１０３は加熱することによって酸素の一部を放出する絶縁膜であることが好ましい。具体的には、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算した酸素の放出量が１．０×１０１８ｃｍ−３以上、好ましくは３．０×１０２０ｃｍ−３以上である、絶縁膜であることが好ましい。
以下、酸素の放出量をＴＤＳ分析で酸素原子に換算して定量する方法について説明する。
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照できる。なお、上記した酸素の放出量の数値は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ｃｍ−２の水素原子を含むシリコンウェハを用いて測定した数値である。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の放出量の２倍となる。
加熱することによって酸素の一部を放出する絶縁膜は、化学量論的組成より多くの酸素を含む絶縁膜があり、例えば、酸素が過剰に含まれている酸化窒化シリコン、又は酸素が過剰に含まれている酸化シリコン（ＳｉＯＸ（ｘ＞２））膜がある。酸素が過剰に含まれている酸化シリコン（ＳｉＯＸ（ｘ＞２））膜とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
化学量論的組成より多くの酸素を含む絶縁膜は、例えば、上記列挙した材料及び作製方法を用いて形成した絶縁膜に、イオンインプランテーション法又はイオンドーピング法を用いて酸素イオンを注入することで形成することができる。
また、下地絶縁膜１０３は、基板側にバイアス電力を供給しながら行うスパッタリング法で形成してもよい。当該スパッタリング法を用いることで、下地絶縁膜１０３として、化学量論的組成より多くの酸素を含む絶縁膜を形成できる。以下に、その作製方法の詳細を記す。
〈酸化物絶縁膜の作製方法〉
下地絶縁膜１０３として、絶縁性を有する酸化物材料を用いた酸化膜（以下、酸化物絶縁膜と記す。）を形成する場合、当該酸化物材料としては、酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム若しくは酸化アルミニウムなどの酸化物、又は酸化窒化シリコン、若しくは酸化窒化アルミニウムなどの酸化窒化物、又は窒化酸化シリコンなどの窒化酸化物を用いることができる。
上記したスパッタリング法を用いた酸化物半導体膜の作製方法において、ターゲット２０７を酸化物半導体のターゲットから上記列挙した絶縁性を有する酸化物材料のターゲットに変更すればよい。
具体的なターゲット２０７としては、上記酸化物材料のターゲット又はシリコンターゲットなどのような非酸化物ターゲットを用いることができる。なお、形成する酸化絶縁膜中に酸素を含有しやすくするためには、酸化物ターゲットを用いることが好ましい。
基板１０１を基板支持台２０５に設置する工程、処理室２０１内を真空排気する工程、スパッタリングガスの酸素をガス供給手段２０４から処理室２０１に供給し、処理室２０１内の圧力を制御する工程は、上記した酸化物半導体膜の作製方法と同じであり、上記を参照できる。
その後、電源２１１を用いて電極２０３に電力を供給し、処理室２０１に酸素プラズマを発生させ、酸化絶縁膜を形成する工程は、上記した酸化物半導体膜の作製方法と同じであり、上記を参照できる。
また、このとき、電源２１５を用いて基板支持台２０５にＤＣ電力、ＡＣ電力又はＲＦ電力を供給し、基板１０１側にバイアス電力を供給して、酸素プラズマと基板１０１の間に自己バイアス電圧を発生させる。例えば、当該酸素プラズマ中の酸素イオンが、基板１０１側に移動しやすくなるようにバイアス電力を供給する。すなわち、基板１０１側が発生した酸素プラズマの電位に対して負電位となるようにバイアス電力を供給することが好ましい。
例えば、基板１０１側にバイアス電力としてＲＦ電力を供給して自己バイアス電圧を発生させると、基板１０１側は発生した酸素プラズマの電位に対して負電位となるため、酸素プラズマ中に含まれる酸素イオン（代表的にはＯ＋やＯ２ ＋など）は基板１０１に移動しやすくなる。つまり、酸素プラズマ中に存在する酸素イオンによってターゲット２０７から叩き出された原子が基板１０１に堆積する際に、基板１０１に酸素イオンも移動してくることを利用して、酸素イオンを取り込ませながら酸化絶縁膜を形成する。このように、酸素イオンを取り込ませながら酸化絶縁膜を形成することで、膜中の酸素含有量が増大した下地絶縁膜１０３を形成することができる。
また、自己バイアス電圧を制御することで、酸化絶縁膜中に取り込まれる酸素イオンの量を変化させることができる。例えば、自己バイアス電圧を増大させると、形成される酸化絶縁膜に取り込まれる酸素イオンを多くすることができ、自己バイアス電圧を増大させるためには基板１０１側に供給するバイアス電力を高くする。具体的には、自己バイアス電圧を４００Ｖ以上にして酸化絶縁膜を形成することが好ましい。
また、処理室２０１内の残留水分を除去しつつ水素及び水分が除去された高純度なスパッタリングガス（ここでは酸素）を導入することが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室２０１は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、処理室２０１で形成した酸化絶縁膜に含まれる不純物の濃度を低減できる。
上記方法を用いて形成した酸化絶縁膜は、当該酸化絶縁膜中には酸素が過剰に含まれているといえ、化学量論的組成よりも多くの酸素を含む。
また、下地絶縁膜１０３に含まれる水素は、トランジスタ１００の作製工程中に酸化物半導体膜１０５に拡散し、酸化物半導体膜１０５を低抵抗化させ、トランジスタ１００の電気特性を不良にすることがある。そこで、下地絶縁膜１０３は、水素が低減されていることが好ましい。
下地絶縁膜１０３に含まれる水素、水分を除去するため、酸素イオンを注入する前に、減圧下、窒素雰囲気下、酸素雰囲気下、又は希ガス雰囲気下などで、３００℃以上７００℃以下、又は基板の歪み点未満とした加熱処理を行うことが好ましい。
また、下地絶縁膜１０３の厚さは、５ｎｍ以上３０００ｎｍ以下とすればよく、ここでは３００ｎｍ形成するものとする。
本実施の形態では、下地絶縁膜１０３は、化学量論的組成より多くの酸素を含む絶縁膜、具体的には、酸素が過剰に含まれている酸化窒化シリコン膜を用いる。
なお、下地絶縁膜１０３は設けなくてもよく、基板１０１に直接、酸化物半導体膜を形成してもよい。例えば、基板１０１に可撓性基板を用いた場合、可撓性基板に下地絶縁膜１０３を形成した上に酸化物半導体膜を形成してもよく、可撓性基板に直接、酸化物半導体膜を形成してもよい。
酸化物半導体膜１５４に用いる酸化物半導体としては、２以上の金属元素を有する金属酸化物が挙げられる。例えば、少なくともインジウムを含む酸化物半導体が好ましい。又は、少なくともインジウム（Ｉｎ）及び亜鉛（Ｚｎ）を含む酸化物半導体であって、当該酸化物半導体の組成が、亜鉛よりインジウムのほうが大きいものが好ましい。そして、トランジスタの電気特性のばらつきを低減させるために、当該酸化物半導体にスタビライザーとして、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、及びジルコニウム（Ｚｒ）から選ばれる１以上の元素を有することが好ましい。
なお、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
具体的には、２種類の金属を含む酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、３種類の金属を含む酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、４種類の金属を含む酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物などを用いることができる。なお、２以上の金属元素を有する金属酸化物の代わりに、酸化インジウムを用いることができる。
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、組成は、亜鉛よりインジウムのほうが大きいことが好ましい。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物を用いることができる。また、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成において近傍の酸化物を用いることができる。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物としては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、又はＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物、若しくはその組成の近傍の酸化物を用いることができる。
また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより電界効果移動度を上げることができる。
例えば、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）、又はＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
また、下地絶縁膜１０３と酸化物半導体膜１５４とを大気に解放せずに連続的に形成することが好ましい。下地絶縁膜１０３と酸化物半導体膜１５４とを大気に曝露せずに連続して形成すると、下地絶縁膜１０３表面に水素や水分などの不純物が吸着することを防止することができる。
本実施の形態では、酸化物半導体膜１５４としてＩＧＺＯ膜を２０ｎｍ形成する。
下地絶縁膜１０３上に上記した作製方法で酸化物半導体膜を形成すると、当該酸化物半導体膜は下地絶縁膜１０３に接した状態で加熱処理が行われることになる。この場合、下地絶縁膜１０３に含まれる酸素の一部が当該加熱処理によって脱離し当該酸化物半導体膜に供給されることで、当該酸化物半導体膜と下地絶縁膜１０３との界面準位密度を低減でき、上記した作製方法で形成した酸化物半導体膜中の酸素欠損を修復することができる。
当該加熱処理は、酸化物半導体膜１５４を所望の形状に加工する前に行うことが好ましい。このようにすることで、下地絶縁膜１０３に含まれる酸素が当該加熱処理によって外部に放出されることを防止できるため好ましい。
上記した作製方法で酸化物半導体膜を形成した後、フォトリソグラフィ工程及びエッチング工程により酸化物半導体膜１０５に加工する（図３（Ｂ）参照）。また、酸化物半導体膜１０５を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。以降の作製工程において行うフォトリソグラフィ工程の代わりに、インクジェット法などでレジストマスクを形成することができる。
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
なお、酸化物半導体膜は、所望の形状に加工してもよいし、形状を加工せず、膜状のままでもよい。また、酸化物半導体膜を素子ごとに分離する絶縁膜からなる素子分離領域を設けてもよい。
次に、下地絶縁膜１０３及び酸化物半導体膜１０５上に、ゲート絶縁膜１１３に加工される絶縁膜１５６を形成し、絶縁膜１５６上にゲート電極１１７に加工される導電膜１５７を形成する（図３（Ｃ）参照）。
ゲート絶縁膜１１３は、下地絶縁膜１０３と同様の構成及び方法で形成できる。ゲート絶縁膜１１３に、加熱することによって酸素の一部を放出する絶縁膜を適用することで、トランジスタ１００の作製工程の加熱処理によって、放出する酸素を酸化物半導体膜に供給することができ、酸化物半導体膜中（特にチャネル形成領域）の酸素欠損を修復することができる。このようにすることで、良好な電気特性を有するトランジスタ１００の作製することができる。
さらに、ゲート絶縁膜１１３には、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることができる。このような材料を用いることでゲートリーク電流を低減できる。
絶縁膜１５６は、５ｎｍ以上２００ｎｍ以下とする。また、オン電流及び電界効果移動度を向上させるために、ゲート絶縁膜１１３に加工される絶縁膜１５６は薄く形成することが好ましい。例えば、５ｎｍ以上２０ｎｍ以下とすることが好ましく、５ｎｍ以上１０ｎｍ以下とすることがさらに好ましい。
また、μ波（周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できる。例えば、シランガスと一酸化窒素とを原料ガスとして高密度プラズマＣＶＤ法により、酸化窒化シリコン膜を形成してもよい。なお、原料ガスの他に希釈ガスとしてアルゴン又は窒素を用いてもよい。
ここでは絶縁膜１５６として、プラズマＣＶＤ法で形成した酸化窒化シリコン膜に、イオンインプランテーション法又はイオンドーピング法を用いて酸素イオンを注入して酸素が過剰に含まれている酸化窒化シリコン膜を形成する。なお、本実施の形態では酸素が過剰に含まれている酸化窒化シリコン膜を２０ｎｍ形成する。
また、絶縁膜１５６は、下地絶縁膜１０３と同様の方法を用いることで、酸素が過剰に含まれている酸化窒化シリコン膜を形成することができる。
また、絶縁膜１５６に含まれる水素は、トランジスタ１００の作製工程中に酸化物半導体膜に拡散し、酸化物半導体膜を低抵抗化させ、トランジスタ１００の電気特性を不良にすることがある。そこで、絶縁膜１５６は、水素が低減されていることが好ましい。そこで、下地絶縁膜１０３と同様に、絶縁膜１５６として形成した酸化窒化シリコン膜を脱水素化又は脱水化するための加熱処理を行ってもよい。当該加熱処理は、減圧下、窒素雰囲気下、酸素雰囲気下、又は希ガス雰囲気下などで、３００℃以上７００℃以下、又は基板１０１の歪み点未満で行えばよい。なお、当該加熱処理によって、絶縁膜１５６から放出される酸素の一部が酸化物半導体膜１０５に供給される。これにより、酸化物半導体膜１０５に含まれる酸素欠損を低減させることができ、良好な電気特性を有し、高性能な半導体装置を作製することができる。
ゲート電極１１７に適用可能な材料は、例えば、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム、クロム等の金属材料、又はこれらを含む合金材料で形成されている。また、ゲート電極１１７としては、導電性の金属酸化物材料を用いて形成されていてもよい。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３−ＺｎＯ）、又は、これらの金属酸化物材料にシリコン、又は酸化シリコンを含有させたもので形成されていてもよい。また、ゲート電極１１７としては、導電性の金属窒化物材料を用いて形成されていてもよい。
また、ゲート電極１１７は、上記の材料を用いた単層構造、又は積層構造で形成することができる。例えば、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化スズ又は酸化亜鉛を含む透明導電材料で形成されていてもよい。
また、ゲート電極１１７とゲート絶縁膜１１３との間に、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（窒化インジウム膜、窒化亜鉛膜、窒化タンタル膜、窒化タングステン膜など）を設けることが好ましい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタ１００の電気特性において、しきい値電圧をプラスにすることができ、トランジスタ１００を所謂ノーマリーオフのトランジスタとすることができる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜１０５より高い窒素濃度、具体的には、窒素原子を７原子％以上のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
また、導電膜１５７は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法、又は真空蒸着法によって形成することができる。本実施の形態では、絶縁膜１５６上に、導電膜１５７としてスパッタリング法で窒化タンタル膜を３０ｎｍ形成し、当該窒化タンタル膜上にタングステン膜を２００ｎｍ形成する。
次に、フォトリソグラフィ工程及びエッチング工程により、導電膜１５７を加工してゲート電極１１７を形成し、絶縁膜１５６を加工してゲート絶縁膜１１３を形成する（図３（Ｄ）参照）。ここでのエッチング工程は、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
次に、下地絶縁膜１０３、酸化物半導体膜１０５、ゲート絶縁膜１１３及びゲート電極１１７を覆って絶縁性を有する金属酸化膜１２１を形成し、絶縁性を有する金属酸化膜１２１上に層間絶縁膜１２３を形成する（図４（Ａ）参照）。
絶縁性を有する金属酸化膜１２１は、ゲート絶縁膜１１３とは異なる種類の無機絶縁膜で形成されていることが好ましく、特に緻密性の高い無機絶縁膜で形成されていることが好ましい。緻密性の高い無機絶縁膜として、例えば、スパッタリング法により形成された酸化アルミニウム膜が挙げられる。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、外気中の水分などの不純物が酸化物半導体膜１０５に侵入すること抑制する効果を得ることができる。また、トランジスタ１００の構成要素に含まれる酸素がトランジスタ１００の外部に放出されることを防止する効果を得ることができる。従って、絶縁性を有する金属酸化膜１２１は、トランジスタ１００の作製工程中及び作製後において、水分などの酸化物半導体膜１０５（特にチャネル形成領域）への混入を防止するバリア膜として、さらに酸化物半導体膜１０５を構成する主成分材料である酸素の放出を防止するバリア膜として機能するため、良好な電気特性を有するトランジスタ１００を作製することができる。なお、膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。
ここでは、絶縁性を有する金属酸化膜１２１として、スパッタリング法により酸化アルミニウム膜を形成する。また、絶縁性を有する金属酸化膜１２１は、５ｎｍ以上２００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とするとよく、ここでは、酸化アルミニウム膜を２０ｎｍ形成する。
層間絶縁膜１２３は、下地絶縁膜１０３で説明した材料及び方法で形成できる。本実施の形態では、プラズマＣＶＤ法で形成した酸化窒化シリコン膜を４００ｎｍ形成する。
少なくとも絶縁性を有する金属酸化膜１２１を形成した後に、加熱処理を行うことが好ましい。当該加熱処理は、下地絶縁膜１０３上に酸化物半導体膜１５４を形成した後に行う加熱処理と同様にして行うことができる。当該加熱処理によって、下地絶縁膜１０３及びゲート絶縁膜１１３に含まれる酸素の一部が、下地絶縁膜１０３と酸化物半導体膜１０５（特にチャネル形成領域）の界面、ゲート絶縁膜１１３と酸化物半導体膜１０５（特にチャネル形成領域）の界面、及び酸化物半導体膜１０５に供給され、それぞれの界面準位密度を低減し、酸化物半導体膜１０５中の酸素欠損を修復することができる。
また、絶縁性を有する金属酸化膜１２１は、下地絶縁膜１０３及びゲート絶縁膜１１３に含まれる酸素が外部に放出されることを防止する効果を有するため、効率よく且つ十分に界面準位密度を低減することができ、酸素欠損を修復するができる。それゆえ、トランジスタ１００は、トランジスタの動作などに起因して、下地絶縁膜１０３及びゲート絶縁膜１１３と酸化物半導体膜１０５との界面にキャリアが捕獲されることを抑制されており、信頼性に優れたトランジスタである。また、酸化物半導体膜１０５は、酸素欠損に起因した電子が低減されており、絶縁性を有する金属酸化膜１２１は、外気の水素、水分などの不純物が外部から侵入することを防止する効果も有することから、トランジスタ１００は信頼性に優れたトランジスタである。なお、層間絶縁膜１２３を形成した後に当該加熱処理を行うことで、層間絶縁膜１２３に含まれる水素や水分は除去できる。
次に、絶縁性を有する金属酸化膜１２１及び層間絶縁膜１２３に、フォトリソグラフィ工程及びエッチング工程を行って、酸化物半導体膜１０５に達する開口１２５ａ、１２５ｂを形成する（図４（Ｂ）参照）。当該開口１２５ａ、１２５ｂに、導電膜を形成し、フォトリソグラフィ工程及びエッチング工程によって、ソース電極１２７ａ及びドレイン電極１２７ｂを形成する（図１（Ｂ）参照）。
ソース電極１２７ａ及びドレイン電極１２７ｂは、ゲート電極１１７で説明した材料及び方法で形成することができる。この他に、ソース電極１２７ａ及びドレイン電極１２７ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム、クロムを成分とする金属窒化物材料（窒化チタン、窒化モリブデン、窒化タングステン）用いてもよい。また、アルミニウム、銅などの金属材料の下側若しくは上側の一方、又は双方にチタン、モリブデン、タングステンなどの高融点金属材料、又は当該高融点金属材料の金属窒化物材料（窒化チタン、窒化モリブデン、窒化タングステン）が設けられた積層構造としてもよい。本実施の形態では、チタン、アルミニウム及びチタンを順に積層させて、ソース電極１２７ａ及びドレイン電極１２７ｂを形成する。
また、トランジスタ起因の表面凹凸を低減するために層間絶縁膜１２３上に平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂などの有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
また、絶縁膜１５６及び導電膜１５７をゲート絶縁膜１１３及びゲート電極１１７に加工する工程において、導電膜１５７だけを加工し、絶縁膜１５６に開口を設けることで、絶縁膜１５６がゲート絶縁膜であるトランジスタを作製できる（図５参照）。なお、導電膜１５７だけを加工するには、絶縁膜１５６と導電膜１５７のエッチング選択比が大きいエッチング条件で加工すればよい。
以上より、酸素雰囲気下で基板側にバイアス電力を供給して、自己バイアス電圧を制御しながらスパッタリング法で酸化物半導体膜を形成し、加熱処理をすることで、膜中に過剰な酸素を含み、膜中の水素及び酸素欠損を低減された酸化物半導体膜を形成することができる。当該酸化物半導体膜を用いて作製したトランジスタは、酸化物半導体膜中に含まれる水素及び酸素欠損に起因する電荷が低減されているため、少なくとも、しきい値電圧のマイナス方向への変動が抑制され、オフ電流が低減されたトランジスタである。そして、本発明の一態様より、良好な電気特性を有し、高性能な半導体装置を提供することができる。
なお、本実施の形態に記載の構成、方法などは、他の実施の形態及び実施例に記載の構成、方法などと適宜、組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、先の実施の形態で説明した半導体装置とは構造が一部異なる半導体装置について説明する。なお、本実施の形態においても半導体装置をトランジスタとして説明する。また、本実施の形態は、先の実施の形態で用いた図面（符号及びハッチングを含む。）及び説明を適宜用い、重複する説明は省略することがある。
本実施の形態で説明するトランジスタは、先の実施の形態で説明したトランジスタにおいて、酸化物半導体膜にチャネル形成領域として機能する第１の領域と、第１の領域よりも低抵抗であり、ソース領域及びドレイン領域として機能する一対の第２の領域とを有する。第１の領域及び一対の第２の領域は、ゲート電極をマスクとして用いてドーパントを注入することにより、自己整合的に形成することができる。
〈トランジスタの構成例〉
図６（Ａ）及び図６（Ｂ）に、トランジスタ２００の上面図及び断面図を示す。図６（Ａ）は、トランジスタ２００の上面図であり、図６（Ｂ）は、図６（Ａ）の一点鎖線Ａ−Ｂ間の断面図である。なお、図６（Ａ）では、明瞭化のため、トランジスタ２００の構成要素の一部（例えば、基板１０１、下地絶縁膜１０３、及びゲート絶縁膜１１３など）を省略している。
図６（Ａ）及び図６（Ｂ）より、トランジスタ２００は、基板１０１上に下地絶縁膜１０３が設けられており、下地絶縁膜１０３上に酸化物半導体膜１０６が設けられており、酸化物半導体膜１０６上にゲート絶縁膜１１３が設けられており、ゲート絶縁膜１１３上にゲート電極１１７が設けられており、下地絶縁膜１０３、酸化物半導体膜１０６、ゲート絶縁膜１１３、及びゲート電極１１７上に絶縁性を有する金属酸化膜１２１が設けられており、絶縁性を有する金属酸化膜１２１上に層間絶縁膜１２３が設けられており、絶縁性を有する金属酸化膜１２１及び層間絶縁膜１２３に形成された開口１２５ａ、１２５ｂを介して、酸化物半導体膜１０６に接するソース電極１２７ａ及びドレイン電極１２７ｂが設けられている。なお、下地絶縁膜１０３及び層間絶縁膜１２３は、設けなくてもよい。
酸化物半導体膜１０６は、第１の領域１０７と、第１の領域１０７を介して対向する一対の第２の領域１０９ａ、１０９ｂと、を有する。酸化物半導体膜１０６において、第１の領域１０７はドーパントを含まない領域であり、一対の第２の領域１０９ａ、１０９ｂはドーパントを含む領域である。そして、一対の第２の領域１０９ａ、１０９ｂの抵抗は、第１の領域１０７の抵抗よりも低い。
一対の第２の領域１０９ａ、１０９ｂに含まれるドーパント濃度は、５×１０１８／ｃｍ３以上１×１０２２／ｃｍ３以下であることが好ましい。
ゲート電極１１７は、ゲート絶縁膜１１３を介して、酸化物半導体膜１０６の第１の領域１０７と対向して設けられている。ソース電極１２７ａおよびドレイン電極１２７ｂは、一対の第２の領域１０９ａ、１０９ｂの上面に接して設けられている。従って、ゲート絶縁膜１１３を介してゲート電極１１７と重畳する第１の領域１０７は、チャネル形成領域として機能し、一対の第２の領域１０９ａ、１０９ｂは、ソース領域及びドレイン領域として機能する。
酸化物半導体膜１０６において、チャネル形成領域として機能する第１の領域１０７は、膜中に含まれる水素及び酸素欠損が低減された、高純度且つ高抵抗な酸化物半導体膜である。具体的には、第１の領域１０７は、電子スピン共鳴法によって計測されるｇ（ｇ値）が１．９３付近の信号のピークから算出されたスピン密度が９．３×１０１６ｓｐｉｎｓ／ｃｍ３未満であり、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下であり、さらに好ましくは検出下限以下であり、キャリア密度が１×１０１５／ｃｍ３未満である。
また、第１の領域１０７の水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。なお、当該水素濃度はＳＩＭＳで測定される数値である。
トランジスタ２００は、トランジスタ１００と同様にトップゲート構造のトランジスタである。トランジスタ２００において、酸化物半導体膜１０６に適用できる材料をはじめ、基板１０１、下地絶縁膜１０３、ゲート絶縁膜１１３、ゲート電極１１７、絶縁性を有する金属酸化膜１２１、層間絶縁膜１２３、ソース電極１２７ａ及びドレイン電極１２７ｂの詳細は、実施の形態１での説明と同様である。
また、酸化物半導体を用いたトランジスタにおいては、チャネル長が短くすることでしきい値電圧の変動など電気特性劣化が現れる場合がある。そこで、トランジスタ２００のように、一対の第２の領域１０９ａ、１０９ｂが第１の領域１０７の両端に設けられることで、酸化物半導体膜１０６のソース領域及びドレイン領域間に加わる電界、特にドレイン領域近傍における電界集中を緩和することができるため、当該電気特性劣化を抑制できる。また、電界集中を緩和できるため、当該電界集中によってトランジスタが破壊されることを抑制することができる。
さらに、一対の第２の領域１０９ａ、１０９ｂは抵抗が低減されているため、ソース電極１２７ａ及びドレイン電極１２７ｂとの接触抵抗は低減されている。
上記より、トランジスタ２００は、良好な電気特性を有し、電気特性劣化を抑制されたトランジスタである。具体的には、オフ電流が低減され、オン電流及び電界効果移動度が増大したトランジスタである。さらに、トランジスタ２００は、しきい値電圧のマイナス方向への変動が抑制され、且つ耐圧が向上したトランジスタである。
〈トランジスタの作製方法〉
次に、トランジスタ２００の作製方法について、図面を用いて説明する。
基板１０１を準備する工程からゲート絶縁膜１１３及びゲート電極１１７を形成する工程までは、トランジスタ１００の作製方法と同様にして行うことができる（図３（Ａ）乃至図３（Ｄ）参照）。
次に、ゲート電極１１７をマスクにしてドーパント１５９を酸化物半導体膜１０５に注入し、第１の領域１０７、及び、第１の領域１０７より低抵抗であり、ドーパント１５９を含む一対の第２の領域１０９ａ、１０９ｂを有する酸化物半導体膜１０６を形成する（図７（Ａ）参照）。ドーパント１５９としてはホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジウム、スズ、アンチモン、ヘリウム、ネオン、アルゴン、クリプトン及びキセノンから選ばれた一種以上の元素を用いればよい。なお、注入する方法は、イオンインプランテーション法又はイオンドーピング法で行えばよい。また、酸化物半導体膜１０５を低抵抗化するドーパントを含む雰囲気でのプラズマ処理又は加熱処理を行うことで、当該ドーパントを酸化物半導体膜１０５に注入してもよい。好ましくはイオンインプランテーション法を用いる。
ドーパント１５９の注入は、加速電圧、ドーズ量などの注入条件を適宜設定して行う。例えば、ドーパント１５９としてリンを用いて、イオンインプランテーション法でリンイオンの注入を行う場合、加速電圧３０ｋＶ、ドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよく、具体的にはドーズ量を１×１０１５ｉｏｎｓ／ｃｍ２とすればよい。
なお、イオンインプランテーション法にて酸化物半導体膜１０５にドーパント１５９を注入した後、加熱処理を行ってもよい。当該加熱処理は、酸素雰囲気下、窒素雰囲気下、減圧下、又は大気（超乾燥エア）下において、３００℃以上７００℃以下、又は温度３００℃以上基板歪み点未満で行う。例えば、酸素雰囲気下において、３００℃以上４５０℃以下で１時間行うことが好ましい。
酸化物半導体膜１０６のドーパント１５９を含む領域が非晶質である場合、ドーパント１５９の注入以降のトランジスタ２００の作製工程の加熱処理において、第１の領域１０７に含まれる水素がドーパント１５９を含む領域に拡散しやすくなる。これにより、第１の領域１０７の水素が減少し、第１の領域１０７は高純度化され、ドーパント１５９を含む領域はさらに低抵抗化する。
また、酸化物半導体膜１０５が結晶性を有する酸化物半導体膜の場合、ドーパント１５９の注入によって、一部非晶質化することがある。その際は、当該非晶質化した領域が結晶化する温度で加熱処理を行うことで、当該非晶質化した領域の結晶性を回復させることができる。
次に、下地絶縁膜１０３、酸化物半導体膜１０６、ゲート絶縁膜１１３及びゲート電極１１７を覆って絶縁性を有する金属酸化膜１２１を形成する。そして、絶縁性を有する金属酸化膜１２１上に層間絶縁膜１２３を形成する（図７（Ｂ）参照）。なお、絶縁性を有する金属酸化膜１２１及び層間絶縁膜１２３の形成は、トランジスタ１００の作製方法と同様にして行うことができる。
トランジスタ２００の作製方法においてもトランジスタ１００の作製方法と同様に、少なくとも絶縁性を有する金属酸化膜１２１を形成した後に、加熱処理を行うことが好ましい。当該加熱処理によって、下地絶縁膜１０３及びゲート絶縁膜１１３に含まれる酸素の一部が、下地絶縁膜１０３と酸化物半導体膜１０６（特に第１の領域１０７）の界面、ゲート絶縁膜１１３と酸化物半導体膜１０６（特に第１の領域１０７）の界面、及び酸化物半導体膜１０６に供給され、それぞれの界面準位密度を低減し、酸化物半導体膜１０６中の酸素欠損を修復することができる。
また、絶縁性を有する金属酸化膜１２１は、下地絶縁膜１０３及びゲート絶縁膜１１３に含まれる酸素が外部に放出されることを防止する効果を有するため、効率よく且つ十分に当該界面準位密度を低減することができ、酸素欠損を修復するができる。それゆえ、トランジスタ２００は、トランジスタの動作などに起因して、下地絶縁膜１０３及びゲート絶縁膜１１３と酸化物半導体膜１０６との界面にキャリアが捕獲されることを抑制されており、信頼性に優れたトランジスタである。また、酸化物半導体膜１０６は、酸素欠損に起因した電子が低減されており、絶縁性を有する金属酸化膜１２１は、外気の水素、水分などの不純物が外部から侵入することを防止する効果も有することから、トランジスタ２００は信頼性に優れたトランジスタである。なお、層間絶縁膜１２３を形成した後に当該加熱処理を行うことで、層間絶縁膜１２３に含まれる水素や水分は除去される。
次に、先の実施の形態と同様に、絶縁性を有する金属酸化膜１２１及び層間絶縁膜１２３に、酸化物半導体膜１０６の一対の第２の領域１０９ａ、１０９ｂに達する開口１２５ａ、１２５ｂを形成する（図７（Ｃ）参照）。先の実施の形態と同様に、当該開口１２５ａ、１２５ｂにソース電極１２７ａ及びドレイン電極１２７ｂを形成する（図６（Ｂ）参照）。
また、トランジスタ１００と同様に、トランジスタ起因の表面凹凸を低減するために層間絶縁膜１２３上に平坦化絶縁膜を形成してもよい。
また、上記作製方法において、酸化物半導体膜１０５にドーパント１５９を注入する際、酸化物半導体膜１０５に直接注入している。そこで、絶縁膜１５６をゲート絶縁膜１１３のように加工せず、絶縁膜１５６が酸化物半導体膜１０５を覆った状態とし、絶縁膜１５６を通過させて酸化物半導体膜１０５にドーパント１５９を注入することで酸化物半導体膜１０６を形成してもよい（図８（Ａ）参照）。そして、絶縁膜１５６をゲート絶縁膜として用いてもよい（図８（Ｂ）参照）。なお、絶縁膜１５６を通過させてドーパント１５９を酸化物半導体膜１０５に注入した後、第１の領域１０７のみと重畳するように絶縁膜１５６を加工し、トランジスタ２００を作製してもよい（図６（Ｂ）参照）。
以上より、本発明の一態様より、良好な電気特性を有し、高性能な半導体装置を提供することができる。
なお、本実施の形態に記載の構成、方法などは、他の実施の形態及び実施例に記載の構成、方法などと適宜、組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、先の実施の形態で説明した半導体装置とは構造が一部異なる半導体装置について説明する。なお、本実施の形態においても半導体装置をトランジスタとして説明する。また、本実施の形態は、先の実施の形態で用いた図面（符号及びハッチングを含む。）及び説明を適宜用い、重複する説明は省略することがある。
本実施の形態で説明するトランジスタは、先の実施の形態で説明したトランジスタにおいて、酸化物半導体膜に第１の領域と、第１の領域よりも低抵抗である一対の第２の領域と、一対の第２の領域よりも低抵抗である一対の第３の領域を有する。第１の領域、一対の第２の領域及び一対の第３の領域は、ドーパントを注入する際、ゲート電極及びゲート電極の側面に接して設けられたサイドウォール絶縁膜によって自己整合的に形成される。
〈トランジスタの構成例〉
図９（Ａ）及び図９（Ｂ）に、トランジスタ３００の上面図及び断面図を示す。図９（Ａ）は、トランジスタ３００の上面図であり、図９（Ｂ）は、図９（Ａ）の一点鎖線Ａ−Ｂ間の断面図である。なお、図９（Ａ）では、明瞭化のため、トランジスタ３００の構成要素の一部（例えば、基板１０１、下地絶縁膜１０３、及びゲート絶縁膜１１３など）を省略している。
図９（Ａ）及び図９（Ｂ）より、トランジスタ３００は、基板１０１上に下地絶縁膜１０３が設けられており、下地絶縁膜１０３上に酸化物半導体膜１３０が設けられており、酸化物半導体膜１３０上にゲート絶縁膜１１３が設けられており、ゲート絶縁膜１１３上にゲート電極１１７が設けられており、ゲート電極１１７及びゲート絶縁膜１１３に接してサイドウォール絶縁膜１１９が設けられており、下地絶縁膜１０３、酸化物半導体膜１３０、ゲート絶縁膜１１３、サイドウォール絶縁膜１１９及びゲート電極１１７上に絶縁性を有する金属酸化膜１２１が設けられており、絶縁性を有する金属酸化膜１２１上に層間絶縁膜１２３が設けられており、絶縁性を有する金属酸化膜１２１及び層間絶縁膜１２３に形成された開口１２５ａ、１２５ｂを介して、酸化物半導体膜１３０に接するソース電極１２７ａ及びドレイン電極１２７ｂが設けられている。なお、下地絶縁膜１０３及び層間絶縁膜１２３は、設けなくてもよい。
酸化物半導体膜１３０は、第１の領域１３２と、第１の領域１３２を介して対向する一対の第２の領域１３４ａ、１３４ｂと、第１の領域１３２及び第２の領域１３４ａ、１３４ｂを介して対向する一対の第３の領域１３６ａ、１３６ｂを有する。酸化物半導体膜１３０において、第１の領域１３２はドーパントを含まない領域であり、一対の第２の領域１３４ａ、１３４ｂ及び一対の第３の領域１３６ａ、１３６ｂはドーパントを含む領域である。なお、トランジスタ３００の第１の領域１３２は、トランジスタ２００の第１の領域１０７と同様である。
一対の第２の領域１３４ａ、１３４ｂの抵抗は、第１の領域１３２の抵抗よりも低く、一対の第３の領域１３６ａ、１３６ｂの抵抗は、一対の第２の領域１３４ａ、１３４ｂよりも低い。そして、一対の第２の領域１３４ａ、１３４ｂ及び一対の第３の領域１３６ａ、１３６ｂに含まれるドーパント濃度は、５×１０１８／ｃｍ３以上１×１０２２／ｃｍ３以下であることが好ましい。
ゲート電極１１７は、ゲート絶縁膜１１３を介して、酸化物半導体膜１３０の第１の領域１３２と対向して設けられている。従って、ゲート絶縁膜１１３を介してゲート電極１１７と重畳する第１の領域１３２は、チャネル形成領域として機能する。
一対の第２の領域１３４ａ、１３４ｂ及び一対の第３の領域１３６ａ、１３６ｂにおいて、ソース電極１２７ａ及びドレイン電極１２７ｂと接する領域が最も低抵抗となるように、抵抗率が異なる領域を設けられている。それゆえ、ソース電極１２７ａおよびドレイン電極１２７ｂは、一対の第３の領域１３６ａ、１３６ｂの上面に接している。従って、一対の第３の領域１３６ａ、１３６ｂは、ソース領域及びドレイン領域として機能する。
酸化物半導体膜１３０において、チャネル形成領域として機能する第１の領域１３２は、膜中に含まれる水素及び酸素欠損が低減された、高純度且つ高抵抗な酸化物半導体膜である。具体的には、第１の領域１３２は、電子スピン共鳴法によって計測されるｇ（ｇ値）が１．９３付近の信号のピークから算出されたスピン密度が９．３×１０１６ｓｐｉｎｓ／ｃｍ３未満であり、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下であり、さらに好ましくは検出下限以下であり、キャリア密度が１×１０１５／ｃｍ３未満である。
また、第１の領域１３２の水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。なお、当該水素濃度はＳＩＭＳで測定される数値である。
また、酸化物半導体膜１３０においてドーパント濃度差が設けられているため、第１の領域１３２、一対の第２の領域１３４ａ、１３４ｂ及び一対の第３の領域１３６ａ、１３６ｂは、抵抗率が段階的に変化している。このようにすることで、トランジスタ３００に含まれる酸化物半導体膜１３０（特に、第１の領域１３２）に加わるドレイン領域からの電界を段階的にすることができ、ドレイン領域近傍の電界集中を緩和することができるため、当該電界集中よって、しきい値電圧の変動やトランジスタの破壊などを抑制することができる。
一対の第２の領域１３４ａ、１３４ｂ及び一対の第３の領域１３６ａ、１３６ｂのように、抵抗率を段階的に変化させるほうが、トランジスタ２００のように低抵抗な領域を一対設けた場合よりも、酸化物半導体膜１３０（特に、第１の領域１３２）に加わる電界を効果的に緩和させることができる。
さらに、一対の第３の領域１３６ａ、１３６ｂは抵抗が低減されているため、ソース電極１２７ａ及びドレイン電極１２７ｂとの接触抵抗は低減されている。
上記より、トランジスタ３００は、良好な電気特性を有し、電気特性劣化を抑制されたトランジスタである。具体的には、オフ電流が低減され、オン電流及び電界効果移動度が増大したトランジスタである。さらに、トランジスタ３００は、しきい値電圧のマイナス方向への変動が抑制され、且つ耐圧が向上したトランジスタである。
〈トランジスタの作製方法〉
次に、トランジスタ３００の作製方法について、図面を用いて説明する。
基板１０１を準備する工程から絶縁膜１５６及びゲート電極１１７に加工される導電膜１５７を形成する工程までは、トランジスタ１００の作製方法と同様にして行うことができる（図３（Ａ）乃至図３（Ｃ）参照）。
次に、導電膜１５７にフォトリソグラフィ工程及びエッチング工程を行って、ゲート電極１１７を形成する。後にサイドウォール絶縁膜１１９を形成することから、ゲート電極１１７のテーパ角は、ゲート電極１１７の底面（絶縁膜１５６の表面）に対して概略直角とすることが好ましい。それには、ＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：反応性イオンエッチング）法などの異方性エッチングにより加工することが好ましい。
次に、ゲート電極１１７をマスクにしてドーパント１５９を酸化物半導体膜１０５に注入し、第１の領域１３２と、第１の領域１３２より低抵抗であって且つドーパント１５９を含む一対の領域１０８ａ、１０８ｂとを形成する（図１０（Ａ）参照）。なお、ドーパント１５９に適用できる元素及び注入方法は実施の形態２と同様である。また、実施の形態２と同様にドーパント１５９を注入した後、加熱処理を行ってもよい。
次に、サイドウォール絶縁膜１１９を形成するために、絶縁膜１５６及びゲート電極１１７上に絶縁膜１６１を形成する（図１０（Ｂ）参照）。
絶縁膜１６１をＲＩＥ法などの異方性エッチングによって加工し、ゲート電極１１７の側面に接するサイドウォール絶縁膜１１９を自己整合的に形成する（図１０（Ｃ）参照）。ここで、窒化絶縁膜（例えば、窒化シリコン膜又は窒化アルミニウム膜）で形成することが好ましい。なぜなら、絶縁膜１５６と絶縁膜１６１の材料が異なっていることで、エッチング選択比を得ることができ、サイドウォール絶縁膜１１９に加工する際の終点を容易に検出しやすくなるからである。さらに、絶縁膜１５６は、サイドウォール絶縁膜１１９を形成する際のエッチングストッパーの役割を果たし、一対の領域１０８ａ、１０８ｂが削られてしまうことを防ぐ。なお、絶縁膜１６１は、下地絶縁膜１０３や絶縁膜１５６に適用可能な方法で形成できる。
次に、ゲート電極１１７及びサイドウォール絶縁膜１１９をマスクとして用いて、絶縁膜１５６をＲＩＥ法などの異方性エッチングにより加工することで、ゲート絶縁膜１１３を形成する（図１０（Ｄ）参照）。ゲート絶縁膜１１３を形成することで、一対の領域１０８ａ、１０８ｂの一部が露出する。
次に、ゲート電極１１７及びサイドウォール絶縁膜１１９をマスクとして用いて、ドーパント１５９を一対の領域１０８ａ、１０８ｂに注入し、一対の第２の領域１３４ａ、１３４ｂ及び一対の第３の領域１３６ａ、１３６ｂを形成する（図１１（Ａ）参照）。この工程により、第１の領域１３２、一対の第２の領域１３４ａ、１３４ｂ及び一対の第３の領域１３６ａ、１３６ｂを有する酸化物半導体膜１３０が形成される。なお、ドーパント１５９に適用できる元素及び注入方法は実施の形態２と同様である。また、実施の形態２と同様にドーパント１５９を注入した後、加熱処理を行ってもよい。
次に、下地絶縁膜１０３、酸化物半導体膜１３０、ゲート絶縁膜１１３及びゲート電極１１７を覆って絶縁性を有する金属酸化膜１２１を形成する（図１１（Ｂ）参照）。そして、絶縁性を有する金属酸化膜１２１上に層間絶縁膜１２３を形成する（図１１（Ｃ）参照）。なお、絶縁性を有する金属酸化膜１２１及び層間絶縁膜１２３の形成は、トランジスタ１００の作製方法と同様にして行うことができる。
トランジスタ３００の作製方法においてもトランジスタ１００の作製方法と同様に、少なくとも絶縁性を有する金属酸化膜１２１を形成した後に、加熱処理を行うことが好ましい。当該加熱処理によって、下地絶縁膜１０３及びゲート絶縁膜１１３に含まれる酸素の一部が、下地絶縁膜１０３と酸化物半導体膜１３０（特に第１の領域１３２）の界面、ゲート絶縁膜１１３と酸化物半導体膜１３０（特に第１の領域１３２）の界面、及び、酸化物半導体膜１３０に供給され、それぞれの界面準位密度を低減し、酸化物半導体膜１３０中の酸素欠損を修復することができる。
また、絶縁性を有する金属酸化膜１２１は、下地絶縁膜１０３及びゲート絶縁膜１１３に含まれる酸素が外部に放出されることを防止する効果を有するため、効率よく且つ十分に界面準位密度を低減することができ、酸素欠損を修復するができる。それゆえ、トランジスタ３００は、トランジスタの動作などに起因して、下地絶縁膜１０３及びゲート絶縁膜１１３と酸化物半導体膜１３０との界面にキャリアが捕獲されることを抑制されており、信頼性に優れたトランジスタである。また、酸化物半導体膜１３０は、酸素欠損に起因した電子が低減されており、絶縁性を有する金属酸化膜１２１は、外気の水素、水分などの不純物が外部から侵入することを防止する効果も有することから、トランジスタ３００は信頼性に優れたトランジスタである。なお、層間絶縁膜１２３を形成した後に当該加熱処理を行うことで、層間絶縁膜１２３に含まれる水素や水分は除去される。
次に、先の実施の形態と同様に、絶縁性を有する金属酸化膜１２１及び層間絶縁膜１２３に、酸化物半導体膜１３０の一対の第３の領域１３６ａ、１３６ｂに達する開口１２５ａ、１２５ｂを形成する（図１１（Ｄ）参照）。先の実施の形態と同様に、当該開口１２５ａ、１２５ｂに、ソース電極１２７ａ及びドレイン電極１２７ｂを形成する（図９（Ｂ）参照）。
また、トランジスタ１００と同様に、トランジスタ起因の表面凹凸を低減するために層間絶縁膜１２３上に平坦化絶縁膜を形成してもよい。
また、上記作製方法において、酸化物半導体膜１０５にドーパント１５９を注入する際、絶縁膜１５６を通過させて酸化物半導体膜１０５に注入している（図１０（Ａ）参照）。この工程を行う前に、絶縁膜１５６をゲート絶縁膜１１３に加工し、酸化物半導体膜１０５が露出した状態で、酸化物半導体膜１０５にドーパント１５９を注入することで一対の領域１０８ａ、１０８ｂを形成してもよい（図１２（Ａ）参照）。そして、一対の領域１０８ａ、１０８ｂ、ゲート絶縁膜１１３及びゲート電極１１７を覆うように絶縁膜１６１を形成し、ＲＩＥのような異方性エッチングでサイドウォール絶縁膜１１９を形成してもよい（図１２（Ｂ）参照）。このようにして形成したサイドウォール絶縁膜１１９を用いたトランジスタの断面図を図１２（Ｃ）に示す。
以上より、本発明の一態様より、良好な電気特性を有し、高性能な半導体装置を提供することができる。
なお、本実施の形態に記載の構成、方法などは、他の実施の形態及び実施例に記載の構成、方法などと適宜、組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、先の実施の形態で説明したトランジスタとは作製方法が一部異なるトランジスタについて説明する。従って、本実施の形態は、先の実施の形態で用いた図面（符号及びハッチングを含む。）及び説明を適宜用い、重複する説明は省略することがある。
〈トランジスタの構成例〉
図１３（Ａ）及び図１３（Ｂ）に、トランジスタ４００の上面図及び断面図を示す。図１３（Ａ）はトランジスタ４００の上面図であり、図１３（Ｂ）は、図１３（Ａ）の一点鎖線Ａ−Ｂ間の断面図である。なお、図１３（Ａ）では、明瞭化のため、トランジスタ４００の構成要素の一部（例えば、基板１０１、下地絶縁膜１０３、及びゲート絶縁膜１１３など）を省略している。
図１３（Ａ）及び図１３（Ｂ）より、トランジスタ４００は、基板１０１上に下地絶縁膜１０３が設けられており、下地絶縁膜１０３上にソース電極１２７ａ及びドレイン電極１２７ｂが設けられており、ソース電極１２７ａ及びドレイン電極１２７ｂの一部に接する酸化物半導体膜１３０が下地絶縁膜１０３上に設けられており、酸化物半導体膜１３０上にゲート絶縁膜１１３が設けられており、ゲート絶縁膜１１３上にゲート電極１１７が設けられており、ゲート絶縁膜１１３及びゲート電極１１７に接してサイドウォール絶縁膜１１９が設けられており、下地絶縁膜１０３、酸化物半導体膜１３０、ゲート絶縁膜１１３、ゲート電極１１７及びサイドウォール絶縁膜１１９上に絶縁性を有する金属酸化膜１２１が設けられており、絶縁性を有する金属酸化膜１２１上に層間絶縁膜１２３が設けられており、絶縁性を有する金属酸化膜１２１及び層間絶縁膜１２３に形成された開口１２５ａ、１２５ｂを介して、ソース電極１２７ａ及びドレイン電極１２７ｂに接するソース配線３２７ａ及びドレイン配線３２７ｂが設けられている。なお、下地絶縁膜１０３及び層間絶縁膜１２３は、設けなくてもよい。
トランジスタ４００における、基板１０１、下地絶縁膜１０３、酸化物半導体膜１３０、ゲート絶縁膜１１３、ゲート電極１１７、サイドウォール絶縁膜１１９、絶縁性を有する金属酸化膜１２１、層間絶縁膜１２３、ソース電極１２７ａ及びドレイン電極１２７ｂの詳細は、トランジスタ３００と同様である。
ソース配線３２７ａ及びドレイン配線３２７ｂは、ソース電極１２７ａ及びドレイン電極１２７ｂの引き回し配線として設けられており、ソース電極１２７ａ及びドレイン電極１２７ｂと電気的に接続されている。
〈トランジスタの作製方法〉
次に、トランジスタ４００の作製方法について、図面を用いて説明する。
まず、基板１０１を準備し、基板１０１上に下地絶縁膜１０３を形成し、下地絶縁膜１０３上にソース電極１２７ａ及びドレイン電極１２７ｂを形成する（図１４（Ａ）参照）。
基板１０１は実施の形態１に記載した種類の中から選択し、下地絶縁膜１０３は実施の形態１で説明した材料及び方法を用いて形成することができる。
ソース電極１２７ａ及びドレイン電極１２７ｂは、実施の形態１で説明した材料及び方法を適宜用いて形成する。
以降の工程は、トランジスタ３００の作製方法と同様である。酸化物半導体膜１０５を形成し（図１４（Ｂ）参照）、絶縁膜１５６及びゲート電極１１７を形成した後、ゲート電極１１７をマスクとして用いて、ドーパント１５９を酸化物半導体膜１０５に注入して、第１の領域１３２及び一対の領域１０８ａ、１０８ｂを形成し（図１４（Ｃ）参照）、絶縁膜１５６を加工してゲート絶縁膜１１３を形成し、サイドウォール絶縁膜１１９を形成し（図１４（Ｄ）参照）、ゲート電極１１７及びサイドウォール絶縁膜１１９をマスクとしてドーパント１５９を一対の領域１０８ａ、１０８ｂに注入して、第１の領域１３２、一対の第２の領域１３４ａ、１３４ｂ及び一対の第３の領域１３６ａ、１３６ｂを有する酸化物半導体膜１３０を形成し（図１５（Ａ）参照）、絶縁性を有する金属酸化膜１２１を形成し（図１５（Ｂ）参照）、層間絶縁膜１２３を形成し、開口１２５ａ、開口１２５ｂを形成し（図１５（Ｃ）参照）、開口１２５ａ、開口１２５ｂにソース配線３２７ａ及びドレイン配線３２７ｂを形成することでトランジスタ４００を作製することができる（図１３（Ｂ）参照）。
また、実施の形態１と同様に適宜、加熱処理を行うことができる。例えば、酸化物半導体膜１０５に加工した後や、少なくとも絶縁性を有する金属酸化膜１２１を形成した後に加熱処理を行うことが好ましい。当該加熱処理を行うことで、酸化物半導体膜の脱水素化又は脱水化が生じ、酸化物半導体膜中の酸素欠損を修復できるため、良好な電気特性を有するトランジスタ４００を作製することができる。
以上より、本発明の一態様より、良好な電気特性を有し、高性能な半導体装置を提供することができる。
なお、本実施の形態に記載の構成、方法などは、他の実施の形態及び実施例に記載の構成、方法などと適宜、組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、先の実施の形態で説明したトランジスタとは構造が一部異なるトランジスタについて説明する。なお、本実施の形態においても、先の実施の形態で用いた図面（符号及びハッチングを含む。）及び説明を適宜用い、重複する説明は省略することがある。
〈トランジスタの構成例〉
図１６（Ａ）及び図１６（Ｂ）に、トランジスタ５００の上面図及び断面図を示す。図１６（Ａ）はトランジスタ５００の上面図であり、図１６（Ｂ）は、図１６（Ａ）の一点鎖線Ｃ−Ｄ間の断面図である。なお、図１６（Ａ）では、明瞭化のため、トランジスタ５００の構成要素の一部（例えば、基板５０１及びゲート絶縁膜５０５など）を省略している。
図１６（Ａ）及び図１６（Ｂ）より、トランジスタ５００は、基板５０１上にゲート電極５０３が設けられており、基板５０１及びゲート電極５０３上にゲート絶縁膜５０５が設けられており、ゲート絶縁膜５０５上に酸化物半導体膜５０７が設けられており、ゲート絶縁膜５０５及び酸化物半導体膜５０７上にソース電極５０９ａ及びドレイン電極５０９ｂが設けられており、酸化物半導体膜５０７、ソース電極５０９ａ及びドレイン電極５０９ｂ上に保護絶縁膜５１１が設けられており、保護絶縁膜５１１上に層間絶縁膜５１３が設けられている。なお、基板５０１及びゲート電極５０３の間に下地絶縁膜を設けてもよい。
酸化物半導体膜５０７は、ゲート絶縁膜５０５を介してゲート電極５０３と重畳して設けられている。酸化物半導体膜５０７において、ゲート電極５０３と重畳している領域がチャネル形成領域となる。従って、ゲート電極５０３はゲート絶縁膜５０５の下面と接する（ゲート電極５０３はゲート絶縁膜５０５より下方に設けられている）ことから、トランジスタ５００はボトムゲート構造のトランジスタである。また、トランジスタ５００において、ソース電極５０９ａ及びドレイン電極５０９ｂは、酸化物半導体膜５０７の一部を覆うようにして設けられている。
また、ゲート電極５０３はゲート配線としても機能する。ソース電極５０９ａはソース配線としても機能する。ドレイン電極５０９ｂはドレイン配線としても機能する。
トランジスタ５００において、基板５０１の詳細は先の実施の形態で説明したトランジスタの基板１０１の詳細と同様である。ゲート電極５０３の詳細はゲート電極１１７の詳細と同様である。ゲート絶縁膜５０５の詳細はゲート絶縁膜１１３及び絶縁膜１５６の詳細と同様である。酸化物半導体膜５０７の詳細は酸化物半導体膜１０５と同様である。ソース電極５０９ａ及びドレイン電極５０９ｂの詳細はソース電極１２７ａ及びドレイン電極１２７ｂと同様である。
保護絶縁膜５１１は、加熱することによって、酸素の一部を酸化物半導体膜に供給し、酸化物半導体膜中の酸素欠損を修復できる効果を有する絶縁膜であることが好ましく、従って、酸素を含む絶縁膜が好ましい。
例えば、酸化シリコン、酸化ガリウム、若しくは酸化アルミニウムなどの酸化絶縁膜、又は酸化窒化シリコン、酸化窒化アルミニウムなどの酸化窒化絶縁膜、若しくは窒化酸化シリコンなどの窒化酸化絶縁膜から選ばれた一の絶縁膜、又は複数が積層された絶縁膜とすることができる。トランジスタ５００の作製工程で、加熱することによって酸素の一部を放出する絶縁膜を用いることが好ましい。なかでも、シリコンを有する酸化絶縁膜、酸化窒化絶縁膜又は窒化酸化絶縁膜とすることが好ましい。また、保護絶縁膜５１１は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、又はＰＬＤ法などで形成できる。
層間絶縁膜５１３の詳細は、先の実施の形態で説明したトランジスタの層間絶縁膜１２３と同様である。
〈トランジスタの作製方法〉
次に、トランジスタ５００の作製方法について、図面を用いて説明する。
まず、基板５０１を準備し、基板５０１上にゲート電極５０３を形成する。本実施の形態では、スパッタリング法を用いて基板５０１上に３０ｎｍの窒化タンタル膜及び２００ｎｍのタングステン膜を順に積層形成した後、フォトリソグラフィ工程及びエッチング工程を行って、ゲート電極５０３を形成する。
次に、ゲート電極５０３上にゲート絶縁膜５０５を形成する（図１７（Ａ）参照）。本実施の形態では、ゲート絶縁膜５０５として、加熱することによって酸素の一部を放出する絶縁膜、具体的には、酸素が過剰に含まれている酸化窒化シリコン膜を５０ｎｍ形成する。このようにすることで、先の実施の形態で説明したトランジスタと同様に、トランジスタの作製工程の加熱処理によって、放出する酸素を酸化物半導体膜に供給することができ、酸化物半導体膜中（特にチャネル形成領域）の酸素欠損を修復することができる。従って、良好な電気特性を有するトランジスタ５００の作製することができる。
次に、ゲート絶縁膜５０５上に酸化物半導体膜５０６を形成する（図１７（Ｂ）参照）。酸化物半導体膜５０６は、先の実施の形態で説明した酸化物半導体膜１５４と同様に、基板側にバイアス電力を加えながらスパッタリング法を行って形成する。本実施の形態では、酸化物半導体膜５０６としてＩＧＺＯ膜を２０ｎｍ形成する。
その後、酸化物半導体膜５０６にフォトリソグラフィ工程及びエッチング工程を行って酸化物半導体膜５０７を形成する（図１７（Ｃ）参照）。
次に、ゲート絶縁膜５０５及び酸化物半導体膜５０７の一部の上にソース電極５０９ａ及びドレイン電極５０９ｂを形成する（図１７（Ｄ）参照）。本実施の形態では、先の実施の形態で説明したソース電極１２７ａ及びドレイン電極１２７ｂと同様に、チタン、アルミニウム及びチタンを順に積層させて、ソース電極５０９ａ及びドレイン電極５０９ｂを形成する。
次に、酸化物半導体膜５０７の一部及びソース電極５０９ａ及びドレイン電極５０９ｂ上に保護絶縁膜５１１を形成する。保護絶縁膜５１１は上記列挙した材料から選択して形成すればよい。本実施の形態では、酸化窒化シリコン膜を３０ｎｍ形成する。
次に、保護絶縁膜５１１上に層間絶縁膜５１３を形成する（図１６（Ｂ）参照）。本実施の形態では、酸化窒化シリコン膜を３７０ｎｍ形成する。
トランジスタ５００の作製方法において、少なくとも保護絶縁膜５１１を形成した後に加熱処理を行うことが好ましい。当該加熱処理は、酸素雰囲気下、窒素雰囲気下、減圧下、又は大気（超乾燥エア）下において、２００℃以上７００℃以下、又は２００℃以上基板歪み点未満で行う。
また、トランジスタ５００の作製方法において、保護絶縁膜５１１及び層間絶縁膜５１３は、ソース電極５０９ａ及びドレイン電極５０９ｂを形成した後に、酸化物半導体膜５０７中の水素を除去するための加熱処理、及び酸素プラズマ処理を順に行って酸素イオンを酸化物半導体膜５０７に注入した後に形成してもよい。酸化物半導体膜５０７に酸素イオンを注入する方法は、酸素プラズマ処理の代わりに、イオンインプランテーション法、イオンドーピング法、酸素雰囲気下での加熱処理を用いてもよい。そして、トランジスタ５００の作製方法において、保護絶縁膜５１１を形成し、層間絶縁膜５１３を形成する前に上記したいずれかの方法を用いて酸素イオンを酸化物半導体膜５０７に注入してもよい。
以上の工程により、トランジスタ５００を作製することができる。
なお、ソース電極５０９ａ及びドレイン電極５０９ｂを形成する前に、チャネル保護膜を形成することで、チャネルストップ型のトランジスタを作製することができる。チャネル保護膜は、酸化物半導体膜５０７に接することから、ゲート絶縁膜５０５及び保護絶縁膜５１１と同じように酸化絶縁膜で形成することが好ましい。
以上より、ボトムゲート構造のトランジスタにおいても、水素及び酸素欠損に起因する電荷が低減された酸化物半導体膜を用いて作製することができる。つまり、ボトムゲート構造のトランジスタにおいても、しきい値電圧のマイナス方向への変動が抑制され、オフ電流が低減されたトランジスタを作製できる。従って、本発明の一態様により、良好な電気特性を有し、高性能な半導体装置を提供することができる。
（実施の形態６）
酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば、結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
先の実施の形態で説明したトランジスタに用いる酸化物半導体膜を、ＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜表面の平坦性を高めることによって、非晶質酸化物半導体膜を用いたトランジスタより電界効果移動度が高いトランジスタを得ることができる。酸化物半導体膜表面の平坦性を高めるためには、平坦な表面上に酸化物半導体膜を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が０．１５ｎｍ以下、好ましくは０．１ｎｍ以下の表面上に形成することが好ましい。
例えば、トランジスタ１００乃至トランジスタ４００において、酸化物半導体膜１５４を形成する前に、下地絶縁膜１０３表面の平均面粗さ（Ｒａ）が上記範囲となるように研磨処理（例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法）、ドライエッチング処理、又はプラズマ処理を行うことが好ましい。トランジスタ５００においては、ゲート絶縁膜５０５表面の平均面粗さが上記範囲となるように研磨処理、ドライエッチング処理、又はプラズマ処理をすることが好ましい。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、下地絶縁膜１０３の表面又はゲート絶縁膜５０５の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、下地絶縁膜１０３の表面又はゲート絶縁膜５０５の表面の凹凸状態に合わせて適宜設定すればよい。
なお、Ｒａとは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
ＣＡＡＣ−ＯＳ膜を得る方法としては、例えば３つ挙げられる。１つ目は、成膜温度を２００℃以上５００℃以下として酸化物半導体膜を形成する方法である。２つ目は、膜厚が薄い酸化物半導体膜を形成した後、２００℃以上７００℃以下の加熱処理を行う方法である。なお、３つ目の方法は、一度、薄い膜厚で酸化物半導体膜を形成した後、２００℃以上７００℃以下の加熱処理を行い、その上に酸化物半導体膜を形成してＣＡＡＣ−ＯＳ膜を形成させる方法である。図２に示したスパッタリング装置には基板支持台２０５にヒータが設けられていることから、上記方法でＣＡＡＣ−ＯＳ膜を形成することができる。そして、基板側にバイアス電力を供給して自己バイアス電圧を制御しながら、上記方法で酸化物半導体膜を形成した後、加熱処理することで、膜中に含まれる水素及び酸素欠損が低減されたＣＡＡＣ−ＯＳ膜を形成することができる。
例えば、トランジスタ１００乃至トランジスタ４００の作製方法において、酸化物半導体膜を本実施の形態で説明した方法を用いて形成することで、膜中に含まれる水素及び酸素欠損が低減されたＣＡＡＣ−ＯＳ膜を有するトランジスタ１００乃至トランジスタ４００を作製することができる。また、トランジスタ５００の作製方法において、酸化物半導体膜５０６を本実施の形態で説明した方法を用いて形成することで、膜中に含まれる水素及び酸素欠損が低減されたＣＡＡＣ−ＯＳ膜を有するトランジスタ５００を作製することができる。
以上より、良好な電気特性を有し、信頼性に優れたトランジスタを作製することができる。
なお、本実施の形態に記載の構成、方法などは、他の実施の形態及び実施例に記載の構成、方法などと適宜、組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、本発明の一態様である半導体装置について説明する。なお、本実施の形態で説明する半導体装置の一例は、記憶素子（メモリセル）であり、先の実施の形態で用いた符号を適宜用いて説明する。
当該半導体装置は、単結晶半導体基板に作製された第１のトランジスタと、絶縁膜を介して第１のトランジスタの上方に、半導体膜を用いて作製された第２のトランジスタ及び容量素子と、を有する。
また、積層する、第１のトランジスタ及び第２のトランジスタの半導体材料、及び構造は、同一でもよいし異なっていてもよい。ここでは、当該半導体装置の回路に好適な材料及び構造のトランジスタをそれぞれ用いる例について説明する。
当該第２のトランジスタとしては、先の実施の形態で説明した、いずれかのトランジスタを用いることができる。なお、当該第２のトランジスタとして用いるトランジスタの構造に応じて、第１のトランジスタ及び容量の積層関係、並びに接続関係を適宜変更する。本実施の形態では、第２のトランジスタにトランジスタ４００を用いる例について説明する。
図１８は、半導体装置の構成例である。図１８（Ａ）には、当該半導体装置の断面を、図１８（Ｂ）には、当該半導体装置の平面を、それぞれ示す。なお、図１８（Ａ）は、図１８（Ｂ）のＥ１−Ｅ２及びＦ１−Ｆ２における断面に相当する。なお、図１８（Ｂ）では、明瞭化のため、半導体装置の構成要素の一部（例えば、基板６０１、絶縁膜６１９、絶縁膜６２３、絶縁膜６２５、下地絶縁膜１０３、ゲート絶縁膜１１３、サイドウォール絶縁膜１１９など）を省略している。なお、図１８に記載したＯＳとは、当該半導体装置に含まれるトランジスタに、先の実施の形態で説明したいずれかのトランジスタを適用できること示す。
また、図１８（Ｃ）には、当該半導体装置の回路図の一例を示す。図１８（Ａ）及び図１８（Ｂ）に示した半導体装置に好適な材料及び構造として、下部に第１の半導体材料を用いたトランジスタ６００を有し、上部に第２の半導体材料を用いたトランジスタ４００及び容量素子６５０を有する。本実施の形態において、第１の半導体材料は酸化物半導体以外の半導体材料であり、第２の半導体材料は酸化物半導体である。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、又はガリウムヒ素などを用いることができ、単結晶半導体を用いるのが好ましい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。他に、酸化物半導体以外の半導体材料として有機半導体材料などを用いてもよい。酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
図１８における半導体装置の作製方法を図１８（Ａ）乃至図１８（Ｃ）を用いて説明する。
トランジスタ６００は、半導体材料（例えば、シリコンなど）を含む基板６０１に設けられたチャネル形成領域６０７と、チャネル形成領域６０７を挟むように設けられた不純物領域６０２ａ、６０２ｂと、不純物領域６０２ａ、６０２ｂに接する金属間化合物領域６０３ａ、６０３ｂと、チャネル形成領域６０７上に設けられたゲート絶縁膜６０５と、ゲート絶縁膜６０５上に設けられたゲート電極６１７とを有する。
半導体材料を含む基板６０１は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体膜が設けられた構成の基板をいうが、本明細書などにおいては、絶縁表面上にシリコン以外の材料からなる半導体膜が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体膜は、シリコン半導体膜に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁膜を介して半導体膜が設けられた構成のものが含まれるものとする。
ＳＯＩ基板の作製方法としては、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作る方法、水素イオン照射により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開する方法や、絶縁表面上に結晶成長により単結晶半導体膜を形成する方法等を用いることができる。
例えば、単結晶半導体基板の一つの面からイオンを添加して、単結晶半導体基板の一つの面から一定の深さに脆弱化層を形成し、単結晶半導体基板の一つの面上、又は素子基板上のどちらか一方に絶縁膜を形成する。単結晶半導体基板と素子基板を、絶縁膜を挟んで重ね合わせた状態で、脆弱化層に亀裂を生じさせ、単結晶半導体基板を脆弱化層で分離する熱処理を行い、単結晶半導体基板より半導体膜として単結晶半導体膜を素子基板上に形成する。上記方法を用いて作製されたＳＯＩ基板も好適に用いることができる。
基板６０１上にはトランジスタ６００を囲むように素子分離絶縁膜６０６が設けられている（図１８（Ｂ）参照）。なお、高集積化を実現するためには、トランジスタ６００にサイドウォール絶縁膜を設けない構造とすることが望ましい。一方で、トランジスタ６００の電気特性を重視する場合には、ゲート電極６１７の側面にサイドウォール絶縁膜を設け、不純物濃度が異なる領域を含む不純物領域を設けてもよい。
単結晶半導体基板を用いたトランジスタ６００は、高速動作が可能である。このため、トランジスタ６００を読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ６００を覆うように絶縁膜を複数層形成する。トランジスタ４００及び容量素子６５０の形成前の処理として、複数層の絶縁膜にＣＭＰ処理を施して、平坦化した絶縁膜６１９、絶縁膜６２３、絶縁膜６２５を形成し、さらに、トランジスタ４００の下地絶縁膜として機能する下地絶縁膜１０３を形成し、同時にゲート電極６１７の上面を露出させる。
絶縁膜６１９、絶縁膜６２３、絶縁膜６２５は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁膜６１９、絶縁膜６２３、絶縁膜６２５は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
また、絶縁膜６１９、絶縁膜６２３、絶縁膜６２５には、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂などの有機材料を用いることができる。上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。絶縁膜６１９、絶縁膜６２３、絶縁膜６２５に有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって形成してもよい。
なお、絶縁膜６２５には窒化シリコン膜を用いて、窒素雰囲気下で４５０℃以上６５０℃以下の加熱処理を行うことが好ましい。このようにすることで、当該窒化シリコン膜に含まれる水素をトランジスタ６００に供給することができ、トランジスタ６００の半導体材料を水素化することができる。また、絶縁膜６２５に窒化シリコン膜を用いることで、トランジスタ４００及び容量素子６５０の作製工程中に、トランジスタ６００や絶縁膜６１９、絶縁膜６２３に含まれる水素が侵入することを抑制できる。
本実施の形態では、絶縁膜６１９としてＣＶＤ法により膜厚５０ｎｍの酸化窒化シリコン膜を形成し、絶縁膜６２３としてスパッタリング法により膜厚５５０ｎｍの酸化シリコン膜を形成、絶縁膜６２５としてＣＶＤ法により膜厚５０ｎｍの窒化シリコン膜を形成する。
絶縁膜６２５上にトランジスタ４００及び容量素子６５０を作製する。トランジスタ４００は先の実施の形態での説明を参照して作製することができる（図１３乃至図１５参照）。
また、本実施の形態の半導体装置は、トランジスタ４００の作製工程を利用して容量素子６５０を作製するため、容量素子６５０をトランジスタ４００と同一平面上に形成することができる。従って、別途、容量素子６５０を作製する工程を省くことができるため、半導体装置の生産性を向上させることや、作製コストを低減することができる。
容量素子６５０は、一方の電極としてトランジスタ４００のソース電極１２７ａを用いており、誘電体としてトランジスタ４００のゲート絶縁膜１１３を用いており、他方の電極としてトランジスタ４００のゲート電極１１７を用いている。なお、トランジスタ４００のサイドウォール絶縁膜１１９を自己整合的に形成する場合、容量素子６５０の当該他方の電極にも、トランジスタ４００のサイドウォール絶縁膜１１９と同様の絶縁膜が形成される。
トランジスタ４００は、チャネル長方向にチャネル形成領域として機能する第１の領域１３２を挟んで、第１の領域１３２より低抵抗領域である一対の第２の領域１３４ａ、１３４ｂ及び一対の第３の領域１３６ａ、１３６ｂを有する酸化物半導体膜１３０を有することにより、トランジスタ４００はオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
また、一対の第２の領域１３４ａ、１３４ｂ及び一対の第３の領域１３６ａ、１３６ｂは、第１の領域１３２（チャネル形成領域）に加わる電界を緩和させることができる。一対の第３の領域１３６ａ、１３６ｂはソース領域、及びドレイン領域として機能する。酸化物半導体膜１３０の中で、一対の第３領域１３６ａ、１３６ｂが最も低抵抗であり、ソース電極１２７ａ及びドレイン電極１２７ｂとの接触抵抗を低減することができる。従って、トランジスタ４００はオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
さらに、トランジスタ４００及び容量素子６５０には、絶縁性を有する金属酸化膜１２１が設けられており、絶縁性を有する金属酸化膜１２１は外気に含まれる水素、水分などの不純物を通過させない機能を有することから、トランジスタ４００及び容量素子６５０の信頼性が良好である。従って、本実施の形態に示す半導体装置は信頼性が良好な半導体装置である。
また、配線６２７は、トランジスタ４００のソース配線３２７ａ及びドレイン配線３２７ｂと同様にして形成すればよい。例えば、絶縁性を有する金属酸化膜１２１及び層間絶縁膜１２３にドレイン電極１２７ｂに達する開口を形成し、当該開口に配線６２７をトランジスタ４００のソース配線３２７ａ及びドレイン配線３２７ｂと同様の方法で形成する。
以上より、トランジスタ６００、トランジスタ４００及び容量素子６５０を有する半導体装置を作製することできる。トランジスタ４００は、高純度化し、酸素欠損が修復された酸化物半導体膜１３０を有するトランジスタである。よって、トランジスタ４００は、電気特性の変動が抑制されたトランジスタである。
なお、容量素子６５０では、ゲート絶縁膜１１３により、絶縁性を十分に確保されている。例えば、さらに十分な容量を確保するために、容量素子６５０は、ゲート絶縁膜１１３を薄くすることが好ましい。さらに、本実施の形態に示した半導体装置において、容量が不要の場合は、容量素子６５０を設けない構成の半導体装置とすることも可能である。
図１８（Ｃ）には、上記半導体装置をメモリセルとして用いる場合の回路図の一例を示す。図１８（Ｃ）において、トランジスタ４００のソース電極又はドレイン電極の一方は、容量素子６５０の電極の一方、及び、トランジスタ６００のゲート電極と電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ。）は、トランジスタ６００のソース電極と電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ。）は、トランジスタ６００のドレイン電極と電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ：第１の信号線とも呼ぶ。）は、トランジスタ４００のソース電極又はドレイン電極の他方と電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２の信号線とも呼ぶ。）は、トランジスタ４００のゲート電極と電気的に接続されている。そして、第５の配線（５ｔｈ Ｌｉｎｅ：ワード線とも呼ぶ。）は、容量素子６５０の電極の他方と電気的に接続されている。
酸化物半導体を用いたトランジスタ４００は、オフ電流が極めて小さいという特徴を有しているため、トランジスタ４００をオフ状態とすることで、トランジスタ４００のソース電極又はドレイン電極の一方と、容量素子６５０の電極の一方と、トランジスタ６００のゲート電極とが電気的に接続されたノード（以下、ノードＦＧ）の電位を極めて長時間にわたって保持することが可能である。そして、容量素子６５０を有することにより、ノードＦＧに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
半導体装置に情報を記憶させる場合（書き込み）は、まず、第４の配線の電位を、トランジスタ４００がオン状態となる電位にして、トランジスタ４００をオン状態とする。これにより、第３の配線の電位が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。ここでは、異なる二つの電位レベルを与える電荷（以下、ロー（Ｌｏｗ）レベル電荷、ハイ（Ｈｉｇｈ）レベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ４００がオフ状態となる電位にして、トランジスタ４００をオフ状態とすることにより、ノードＦＧが浮遊状態となるため、ノードＦＧには所定の電荷が保持されたままの状態となる。以上のように、ノードＦＧに所定量の電荷を蓄積及び保持させることで、メモリセルに情報を記憶させることができる。
トランジスタ４００のオフ電流は極めて小さいため、ノードＦＧに供給された電荷は長時間にわたって保持される。したがって、リフレッシュ動作が不要となるか、又は、リフレッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
記憶された情報を読み出す場合（読み出し）は、第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電荷量に応じて、トランジスタ６００は異なる状態をとる。一般に、トランジスタ６００をｎチャネル型とすると、ノードＦＧにＨｉｇｈレベル電荷が保持されている場合のトランジスタ６００の見かけのしきい値Ｖｔｈ＿Ｈは、ノードＦＧにＬｏｗレベル電荷が保持されている場合のトランジスタ６００の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ６００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに保持された電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ６００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ６００は「オフ状態」のままである。このため、第５の配線の電位を制御して、トランジスタ６００のオン状態又はオフ状態を読み出す（第２の配線の電位を読み出す）ことで、記憶された情報を読み出すことができる。
また、記憶させた情報を書き換える場合においては、上記の書き込みによって所定量の電荷を保持したノードＦＧに、新たな電位を供給することで、ノードＦＧに新たな情報に係る電荷を保持させる。具体的には、第４の配線の電位を、トランジスタ４００がオン状態となる電位にして、トランジスタ４００をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。その後、第４の配線の電位をトランジスタ４００がオフ状態となる電位にして、トランジスタ４００をオフ状態とすることにより、ノードＦＧには、新たな情報に係る電荷が保持された状態となる。すなわち、ノードＦＧに第１の書き込みによって所定量の電荷が保持された状態で、第１の書き込みと同様の動作（第２の書き込み）を行うことで、記憶させた情報を上書きすることが可能である。
本実施の形態で示すトランジスタ４００は、高純度化され、酸素欠損が修復された酸化物半導体膜１３０を用いることで、トランジスタ４００のオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、電力の供給がない場合であっても、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
以上より、先の実施の形態で説明したいずれかのトランジスタを用いることで高性能な半導体装置を提供することができる。
なお、本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、実施の形態７で説明した半導体装置の応用例について、図１９を用いて説明する。
図１９（Ａ）及び図１９（Ｂ）は、図１８（Ａ）乃至図１８（Ｃ）に示した記憶素子（以下、メモリセル６６０とも記載する。）を複数用いて形成される半導体装置の回路図である。図１９（Ａ）は、メモリセル６６０が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図１９（Ｂ）は、メモリセル６６０が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
図１９（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル６６０を有する。図１９（Ａ）では、ソース線ＳＬ及びビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬ及びビット線ＢＬを複数本有する構成としてもよい。
各メモリセル６６０において、トランジスタ６００のゲート電極と、トランジスタ４００のソース電極又はドレイン電極の一方と、容量素子６５０の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ４００のソース電極又はドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ４００のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子６５０の電極の他方は電気的に接続されている。
また、メモリセル６６０が有するトランジスタ６００のソース電極は、隣接するメモリセル６６０のトランジスタ６００のドレイン電極と電気的に接続され、メモリセル６６０が有するトランジスタ６００のドレイン電極は、隣接するメモリセル６６０のトランジスタ６００のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル６６０が有するトランジスタ６００のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル６６０が有するトランジスタ６００のソース電極は、ソース線と電気的に接続される。
図１９（Ａ）に示す半導体装置では、行ごとの書き込み動作及び読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ４００がオン状態となる電位を与え、書き込みを行う行のトランジスタ４００をオン状態にする。これにより、指定した行のトランジスタ６００のゲート電極に第１の信号線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ６００のゲート電極に与えられた電荷によらず、トランジスタ６００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ６００をオン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ６００のゲート電極が有する電荷によって、トランジスタ６００のオン状態又はオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ６００は、読み出しを行う行を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ６００の状態（オン状態又はオフ状態）によって決定される。読み出しを行う行のトランジスタ６００のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
図１９（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信号線Ｓ２、及びワード線ＷＬをそれぞれ複数本有し、複数のメモリセル６６０を有する。各トランジスタ６００のゲート電極と、トランジスタ４００のソース電極又はドレイン電極の一方と、容量素子６５０の電極の一方とは、電気的に接続されている。また、ソース線ＳＬとトランジスタ６００のソース電極とは、電気的に接続され、ビット線ＢＬとトランジスタ６００のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ４００のソース電極又はドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ４００のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子６５０の電極の他方は電気的に接続されている。
図１９（Ｂ）に示す半導体装置では、行ごとの書き込み動作及び読み出し動作を行う。書き込み動作は、上述の図１９（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ６００のゲート電極に与えられた電荷によらず、トランジスタ６００がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ６００をオフ状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ６００のゲート電極が有する電荷によって、トランジスタ６００のオン状態又はオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ６００の状態（オン状態又はオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ６００のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
上記においては、各メモリセル６６０に保持させる情報量を１ビットとしたが、本実施の形態に示す記憶装置の構成はこれに限られない。トランジスタ６００のゲート電極に与える電位を３以上用意して、各メモリセル６６０が保持する情報量を増加させてもよい。例えば、トランジスタ６００のゲート電極にあたえる電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させることができる。
なお、本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態９）
本実施の形態では、先の実施の形態のいずれかで説明したトランジスタを適用した半導体装置について図２０を用いて説明する。なお、本実施の形態においても、半導体装置の一例として記憶素子（メモリセル）を示し、先の実施の形態に示した構成と異なる構成の記憶素子について説明する。
本実施の形態で説明する記憶素子の回路図を図２０（Ａ）に示す。
図２０（Ａ）に示したメモリセルは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する。
キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図２０（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
先の実施の形態のいずれかで説明したトランジスタは、高純度化され、酸素欠損が修復された酸化物半導体膜を用いたトランジスタであり、電気特性の変動が抑制され、オフ電流が十分に低減されている。そのため、トランジスタＴｒに先の実施の形態のいずれかで説明したトランジスタを適用することで保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュ期間を長くとることが可能となるため、消費電力を低減することができる。例えば、オフ電流が１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となった酸化物半導体膜を用いたトランジスタで本実施の形態で説明するメモリセルを構成すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。
また、先の実施の形態のいずれかで説明したトランジスタは、オン電流及び電界効果移動度が高いことから高速動作、高速応答が可能なメモリセルを作製することができる。
以上より、先の実施の形態で説明したいずれかのトランジスタを用いることで高性能な半導体装置を提供することができる。
なお、本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態１０）
本実施の形態では、先の実施の形態のいずれかで説明したトランジスタを適用した半導体装置について、図２１を参照して説明する。
図２１（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図２１（Ａ）に示すメモリセルアレイ１１２０は、複数のメモリセル１１３０がマトリクス状に配列された構成を有している。また、メモリセルアレイ１１２０は、ｍ本の第１の配線、及びｎ本の第２の配線を有する。なお、本実施の形態においては、第１の配線をワード線ＷＬとよび、第２の配線をビット線ＢＬとよぶ。
メモリセル１１３０は、トランジスタ１１３１と、容量素子１１３２と、から構成されている。トランジスタ１１３１のゲート電極は、第１の配線（ワード線ＷＬ）と接続されている。また、トランジスタ１１３１のソース電極又はドレイン電極の一方は、第２の配線（ビット線ＢＬ）と接続されており、トランジスタ１１３１のソース電極又はドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ１１３１には、先の実施の形態に示すいずれかのトランジスタが適用される。
先の実施の形態のいずれかで説明したトランジスタは、高純度化され、酸素欠損が修復された酸化物半導体膜を用いたトランジスタであり、電気特性の変動が抑制され、オフ電流が十分に低減されている。このようなトランジスタを用いることにより、いわゆるＤＲＡＭとして認識されている図２１（Ａ）に示す半導体装置を実質的な不揮発性メモリとして使用することが可能になる。
図２１（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図２１（Ｂ）に示すメモリセルアレイ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ１１４０は、第１の配線（ワード線ＷＬ）、第２の配線（ビット線ＢＬ）及び第３の配線（反転ビット線ＢＬＢ）、電源電位線ＶＤＤ、及び接地電位線ＶＳＳを有する。
メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５、及び第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２のトランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジスタ１１５３と第４のトランジスタ１１５４のうち、一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ１１５４）であり、他方はｐチャネル型トランジスタ（ここでは、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第４のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトランジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている。
第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５４、第６のトランジスタ１１５６は、ｎチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第３のトランジスタ１１５３と第５のトランジスタ１１５５は、ｐチャネル型のトランジスタであり、酸化物半導体以外の材料（例えば、単結晶シリコンなど）をチャネル形成領域に用いる。
そして、先の実施の形態のいずれかで説明したトランジスタは、オン電流及び電界効果移動度が高いことから高速動作、高速応答が可能な半導体装置を作製することができる。
以上より、先の実施の形態で説明したいずれかのトランジスタを用いることで高性能な半導体装置を提供することができる。
本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態１１）
先の実施の形態のいずれかで説明したトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図２２（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図２２（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭ Ｉ／Ｆ１１８９は、別チップに設けても良い。勿論、図２２（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
Ｂｕｓ Ｉ／Ｆ１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
図２２（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、先の実施の形態に記載されている記憶素子を用いることができる。
図２２（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、論理（値）を反転させる論理素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。論理（値）を反転させる論理素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図２２（Ｂ）又は図２２（Ｃ）に示すように、記憶素子群と、電源電位Ｖｄｄ又は電源電位Ｖｓｓの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図２２（Ｂ）及び図２２（Ｃ）の回路の説明を行う。
図２２（Ｂ）及び図２２（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。
図２２（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、先の実施の形態に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位Ｖｄｄが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位Ｖｓｓの電位が与えられている。
図２２（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図２２（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していても良い。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
また、図２２（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位Ｖｄｄの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位Ｖｓｓの供給が制御されていても良い。
また、図２２（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位Ｖｓｓが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位Ｖｓｓの供給を制御することができる。
記憶素子群と、電源電位Ｖｄｄ又は電源電位Ｖｓｓの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態１２）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置するトランジスタを作製する例について以下に説明する。
画素部に配置するトランジスタは、先の実施の形態のいずれかで説明したトランジスタの作製方法に従って形成する。また、先の実施の形態のいずれかで説明したトランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成することができる。
先の実施の形態のいずれかで説明したトランジスタは、高純度化され、酸素欠損が修復された酸化物半導体膜を用いたトランジスタであり、電気特性の変動が抑制され、オフ電流が十分に低減されている。また、当該トランジスタは、オン電流及び電界効果移動度が高い。そのため、画素部や駆動回路に先の実施の形態のいずれかで説明したトランジスタを用いることにより、高性能で高信頼性な表示装置を提供することができる。
アクティブマトリクス型表示装置の一例を図２３（Ａ）に示す。表示装置の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、及び第２の走査線駆動回路７０３から延伸して配置されている。なお、走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
図２３（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
また、画素部の回路構成の一例を図２３（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素構造を示す。
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にトランジスタが接続されている。各トランジスタは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立して制御する構成を有している。
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース配線又はドレイン配線７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は、先の実施の形態のいずれかで説明したトランジスタを適宜用いることができる。これにより、高性能な液晶表示パネルを提供することができる。
トランジスタ７１６と電気的に接続する第１の画素電極と、トランジスタ７１７と電気的に接続する第２の画素電極の形状は異なっており、スリットによって分離されている。Ｖ字型に広がる第１の画素電極の外側を囲むように第２の画素電極が形成されている。第１の画素電極と第２の画素電極に印加する電圧のタイミングを、トランジスタ７１６及びトランジスタ７１７により異ならせることで、液晶の配向を制御している。トランジスタ７１６はゲート配線７１２と接続し、トランジスタ７１７はゲート配線７１３と接続している。ゲート配線７１２とゲート配線７１３は異なるゲート信号を与えることで、トランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせることができる。
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極又は第２の画素電極と電気的に接続する容量電極とで保持容量を形成する。
第１の画素電極と液晶層と対向電極が重なり合うことで、第１の液晶素子７１８が形成されている。また、第２の画素電極と液晶層と対向電極が重なり合うことで、第２の液晶素子７１９が形成されている。また、一画素に第１の液晶素子７１８と第２の液晶素子７１９が設けられたマルチドメイン構造である。
なお、図２３（Ｂ）に示す画素構成は、これに限定されない。例えば、図２３（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
また、画素部の回路構成の一例を図２３（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子及び正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子及び正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図２３（Ｃ）は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体膜を用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４及び容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極が走査線７２６に接続され、第１電極（ソース電極及びドレイン電極の一方）が信号線７２５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ７２２のゲート電極に接続されている。駆動用トランジスタ７２２は、ゲート電極が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ７２１及び駆動用トランジスタ７２２は先の実施の形態のいずれかで説明したトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ素子を用いた表示パネルを提供することができる。
なお、発光素子７２４の第２電極（共通電極７２８）には低電源電位が設定されている。なお、低電源電位とは、電源線７２７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていてもよい。この高電源電位と低電源電位との電位差を発光素子７２４に印加して、発光素子７２４に電流を流して発光素子７２４を発光させるため、高電源電位と低電源電位との電位差が発光素子７２４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用して省略することも可能である。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ７２２のゲート電極には、駆動用トランジスタ７２２が十分なオン状態又はオフ状態の二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ７２２は線形領域で動作させる。駆動用トランジスタ７２２は線形領域で動作させるため、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極にかける。なお、信号線７２５には、電源線電圧と駆動用トランジスタ７２２のＶｔｈとの和である電圧以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図２３（Ｃ）と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極に発光素子７２４の順方向電圧と、駆動用トランジスタ７２２のＶｔｈとの和である電圧以上の電圧をかける。発光素子７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ７２２が飽和領域で動作するようなビデオ信号を入力することで、発光素子７２４に電流を流すことができる。駆動用トランジスタ７２２を飽和領域で動作させるため、電源線７２７の電位は、駆動用トランジスタ７２２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図２３（Ｃ）に示す画素構成は、これに限定されない。例えば、図２３（Ｃ）に示す画素に新たにスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態１３）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例について説明する。
図２４（Ａ）は、携帯型の情報端末の一例であり、本体１００１、筐体１００２、表示部１００３ａ、１００３ｂなどによって構成されている。表示部１００３ｂはタッチパネルとなっており、表示部１００３ｂに表示されるキーボードボタン１００４を触れることで画面操作や、文字入力を行うことができる。勿論、表示部１００３ａをタッチパネルとして構成してもよい。先の実施の形態のいずれかで説明したトランジスタをスイッチング素子に用いて作製した液晶パネルや有機発光パネルを表示部に適用することにより、高性能な携帯型の情報端末を作製できる。例えば、低消費電力且つ高信頼性な携帯型の情報端末を作製できる。
図２４（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図２４（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
図２４（Ｂ）は、携帯音楽プレイヤーの一例であり、本体１０２１には表示部１０２３と、耳に装着するための固定部１０２２と、スピーカー、操作ボタン１０２４、外部メモリスロット１０２５等が設けられている。先の実施の形態のいずれかで説明したトランジスタをスイッチング素子に用いて作製した液晶パネルや有機発光パネルを表示部に適用することにより、高性能な携帯音楽プレイヤーを作製できる。例えば、低消費電力且つ高信頼性な携帯音楽プレイヤーを作製できる。
さらに、図２４（Ｂ）に示す携帯音楽プレイヤーにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。
図２４（Ｃ）は、携帯電話の一例であり、筐体１０３０及び筐体１０３１の二つの筐体で構成されている。筐体１０３１には、表示パネル１０３２、スピーカー１０３３、マイクロフォン１０３４、ポインティングデバイス１０３６、カメラ用レンズ１０３７、外部接続端子１０３８などを備えている。また、筐体１０３０には、携帯型情報端末の充電を行う太陽電池セル１０４０、外部メモリスロット１０４１などを備えている。また、アンテナは筐体１０３１内部に内蔵されている。先の実施の形態のいずれかで説明したトランジスタをスイッチング素子に用いて作製した液晶パネルや有機発光パネルを表示パネルに適用することにより、高性能な携帯電話を作製できる。例えば、低消費電力且つ高信頼性な携帯電話を作製できる。
また、表示パネル１０３２はタッチパネルを備えており、図２４（Ｃ）には映像表示されている複数の操作キー１０３５を点線で示している。なお、太陽電池セル１０４０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル１０３２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル１０３２と同一面上にカメラ用レンズ１０３７を備えているため、テレビ電話が可能である。スピーカー１０３３及びマイクロフォン１０３４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体１０３０と筐体１０３１は、スライドし、図２４（Ｃ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子１０３８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット１０４１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図２４（Ｄ）は、テレビジョン装置の一例であり、筐体１０５１に表示部１０５３が組み込まれている。当該テレビジョン装置は、表示部１０５３により、映像を表示することが可能である。また、ここでは、ＣＰＵを内蔵したスタンド１０５５により筐体１０５１を支持した構成を示している。先の実施の形態のいずれかで説明したトランジスタをスイッチング素子に用いて作製した液晶パネルや有機発光パネルを表示部に適用することにより、高性能なテレビジョン装置を作製できる。例えば、低消費電力且つ高信頼性なテレビジョン装置を作製できる。
テレビジョン装置の操作は、筐体１０５１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置は、外部接続端子１０５４や、記憶媒体再生録画部１０５２、外部メモリスロットを備えている。外部接続端子１０５４は、ＵＳＢケーブルなどの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能である。記憶媒体再生録画部１０５２では、ディスク状の記録媒体を挿入し、記録媒体に記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリスロットに差し込まれた外部メモリ１０５６にデータ保存されている画像や映像などを表示部１０５３に映し出すことも可能である。
また、先の実施の形態で示した記憶装置を外部メモリ１０５６やＣＰＵに適用することにより、消費電力が十分に低減された信頼性の高いテレビジョン装置とすることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
本実施例では、本発明の一態様である半導体装置に適用できる酸化物半導体膜の物性について説明する。
まず、物性の評価を行った試料の作製方法について説明する。当該作製方法は、基板側にバイアス電力を加えながらスパッタリング法で酸化物半導体膜を形成する工程と、形成した酸化物半導体膜を加熱処理する工程を有する。なお、本実施例では、マグネトロンスパッタリング装置を用いたので、当該作製方法は図２（Ｂ）を適宜参照して説明する。
本実施例で形成する酸化物半導体膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２であるＩｎ−Ｇａ−Ｚｎ系酸化物とした。そこで、ターゲット２０７を原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとした。
基板支持台２０５に基板（石英基板）を設置し、ガス供給手段２０４より処理室２０１に酸素ガスを供給し、処理室２０１の圧力を０．４Ｐａに調整した。処理室２０１に供給した酸素ガスは３０ｓｃｃｍとした。
次いで、電源２１１によってＲＦ電力を電極２０３に加えて、処理室２０１内に酸素プラズマを発生させ、基板支持台２０５に設置した基板にターゲット２０７の酸化物半導体膜を堆積させた。このとき、電源２１５によってＲＦ電力を、基板支持台２０５（基板側）にバイアス電力を供給して酸化物半導体膜を１００ｎｍ形成した。つまり、自己バイアス電圧（Ｖｄｃ）を制御しながら、基板に酸化物半導体膜を１００ｎｍ形成した。なお、酸化物半導体膜を形成する際、基板温度は室温とし、電極２０３に加えたＲＦ電力は２００Ｗとした。
また、本実施例では、スパッタリング法で酸化物半導体膜を形成する際に、基板側に加えるバイアス電力を、０Ｗ、１００Ｗ、２００Ｗの３条件とした。比較例である、バイアス電力を０Ｗとして作製される試料を試料Ａとし、バイアス電力を１００Ｗとして作製される試料を試料Ｂとし、バイアス電力を２００Ｗとして作製される試料を試料Ｃとした。
次いで、形成した酸化物半導体膜を加熱処理し、物性を評価する試料を作製した。当該加熱処理は酸素雰囲気下又は窒素雰囲気下で１時間行い、加熱処理の温度は６５０℃とした。
なお、基板側に加えるＲＦ電力（バイアス電力）と基板側に印加される自己バイアス電圧との間には図２５に示した関係を有する。それゆえ、バイアス電力を１００Ｗとした試料Ｂは、概ね２９０Ｖの自己バイアス電圧が印加された試料といえ、バイアス電力を２００Ｗとした試料Ｃは、概ね４４０Ｖの自己バイアス電圧が印加された試料といえる。なお、自己バイアス電圧は、基板の電位と接地電位との電位差を測定した。
次いで、酸素雰囲気下又は窒素雰囲気下で６５０℃の加熱処理をした試料Ａ、試料Ｂ、及び試料Ｃについて、ホール効果測定によってキャリア密度測定を行った。キャリア密度測定の結果を図２６に示す。図２６において、横軸は基板側に印加された自己バイアス電圧（Ｖｄｃ）［Ｖ］を示し、縦軸は測定したキャリア密度［ｃｍ−３］を示す。
図２６より、比較例であり、自己バイアス電圧が０Ｖである試料Ａのキャリア密度は、４．６×１０１６ｃｍ−３であった。一方、概ね２９０Ｖの自己バイアス電圧が印加された試料Ｂのキャリア密度は、８．５×１０１５ｃｍ−３であった。概ね４４０Ｖの自己バイアス電圧が印加された試料Ｃのキャリア密度は、２．９×１０１４ｃｍ−３であった。
また、図２６に示した試料Ｂ及び試料Ｃの結果より、試料Ｂの条件から試料Ｃの条件にすることでキャリア密度が直線的に低下するとすれば、自己バイアス電圧を４００Ｖ以上に制御して酸化物半導体膜を形成し、加熱処理を行うことでキャリア密度を１×１０１５ｃｍ−３未満とすることができるといえる。換言すると、基板側に供給するバイアス電力を２００Ｗ以上（図２５参照）として酸化物半導体膜を形成し、加熱処理を行うことでキャリア密度を１×１０１５ｃｍ−３未満とすることができるといえる。
次に、試料Ａ、試料Ｂ、及び試料Ｃの同様の作製工程を用い、加熱処理の温度を６５０℃から４５０℃に変更して作製した試料を試料Ｄ、試料Ｅ、及び試料Ｆを作製した。つまり、試料Ｄは自己バイアス電圧を０Ｖとして作製した試料であり、試料Ｅは自己バイアス電圧を概ね２９０Ｖとして作製した試料であり、試料Ｆは自己バイアス電圧を概ね４４０Ｖとして作製した試料である。
試料Ａ乃至試料Ｆについて、電子スピン共鳴法を用いて酸素欠損に起因する信号のスピン密度を測定した。測定した結果を図２７に示す。図２７において、横軸はｇ値を示し、縦軸に当該信号の強度を示している。
図２７（Ａ）は、４５０℃で加熱処理をした試料Ｄ、試料Ｅ、及び試料Ｆの結果であり、図２７（Ｂ）は、６５０℃で加熱処理をした試料Ａ、試料Ｂ、及び試料Ｃの結果である。図２７（Ａ）より、基板側にバイアス電力を加えない（０Ｗ）試料Ｄでは、ｇ（ｇ値）＝１．９３付近に対称性を有する信号が観察された。当該信号は酸化物半導体膜の酸素欠損に起因する信号である。当該信号を積分変換した吸収曲線におけるピークの積分値と、あらかじめ欠陥の総量が定量されている標準試料とを比較することで、当該信号におけるスピン密度を算出した。当該スピン密度は９．３×１０１６ｓｐｉｎｓ／ｃｍ３であった。
なお、本実施例では、試料Ａ乃至試料Ｆの酸化物半導体膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２であるＩｎ−Ｇａ−Ｚｎ系酸化物としているため、当該酸化物半導体膜におけるＩｎの組成は、ＧａとＺｎとの組成に比べて多い。それゆえ、試料Ａ乃至試料Ｆの酸化物半導体膜の酸素欠損に起因する信号のｇ（ｇ値）は１．９３よりも小さい値となっている。
例えば、試料Ａ乃至試料Ｆの酸化物半導体膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１であるＩｎ−Ｇａ−Ｚｎ系酸化物を用いた場合、酸素欠損に起因する信号のｇ（ｇ値）は、１．９３の位置に現れると考察できる。
一方、基板側に１００Ｗのバイアス電力を加えた（概ね２９０ＶのＶｄｃが印加された）試料Ｅ、及び基板側に２００Ｗのバイアス電力を加えた（概ね４４０ＶのＶｄｃが印加された）試料Ｆには、ｇ（ｇ値）＝１．９３付近に対称性を有する信号は観察されなかった。従って、基板側にバイアス電力を供給し酸素プラズマ中で基板側に印加される自己バイアス電圧を制御しながら、酸化物半導体膜を形成することで、酸素を取り込みながら酸化物半導体膜を形成することができ、酸素欠損が低減された酸化物半導体膜を形成できると確認できた。
また、図２７（Ｂ）より、６５０℃で加熱処理をした試料Ａ、試料Ｂ、及び試料Ｃには、ｇ（ｇ値）＝１．９３付近に対称性を有する信号が観察されなかった。つまり、試料Ａ、試料Ｂ、及び試料Ｃにおいて、当該信号のスピン密度は検出下限以下であった。
以上より、酸素雰囲気下でスパッタリング法により酸化物半導体膜を形成する際、基板側に印加される自己バイアス電圧を制御して形成した後、加熱処理を行うことで、酸素欠損が低減された酸化物半導体膜を形成することができる。このようにすることで、例えば、電子スピン共鳴法によって計測されるｇ（ｇ値）が１．９３付近の信号のピークから算出されたスピン密度が９．３×１０１６ｓｐｉｎｓ／ｃｍ３未満であり、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下であり、さらに好ましくは検出下限以下であって、且つキャリア密度が１×１０１５／ｃｍ３未満である酸化物半導体膜を形成することができる。そして、この方法で形成した酸化物半導体膜を用いることで、高性能な半導体装置を作製することができる。

Claims (20)

  1. 酸化物半導体膜と、
    前記酸化物半導体膜に接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を介して、前記酸化物半導体膜と重畳して設けられたゲート電極と、を少なくとも有し、
    前記酸化物半導体膜は、電子スピン共鳴法によって計測されるｇ（ｇ値）が１．９３付近の信号のピークから算出されたスピン密度が９．３×１０１６ｓｐｉｎｓ／ｃｍ３未満であり、キャリア密度が１×１０１５／ｃｍ３未満であることを特徴とする半導体装置。
  2. 請求項１において、
    前記酸化物半導体膜に接して設けられたソース電極及びドレイン電極と、を有することを特徴とする半導体装置。
  3. 請求項１又は請求項２において、
    前記ゲート電極は、前記ゲート絶縁膜の上面に接して設けられていることを特徴とする半導体装置。
  4. 請求項１又は請求項２において、
    前記ゲート電極は、前記ゲート絶縁膜の下面に接して設けられていることを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一おいて、
    前記酸化物半導体膜は、２以上の金属元素を有する金属酸化物膜であることを特徴とする半導体装置。
  6. 請求項１乃至請求項４のいずれか一において、
    前記酸化物半導体膜は、インジウムを含む酸化物膜であることを特徴とする半導体装置。
  7. 第１の領域と、前記第１の領域を挟んで設けられ、前記第１の領域よりも低抵抗である一対の第２の領域と、を含む酸化物半導体膜と、
    前記酸化物半導体膜上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記第１の領域に重畳して設けられたゲート電極と、
    一対の前記第２の領域に接して設けられたソース電極及びドレイン電極と、を有し、
    前記第１の領域は、電子スピン共鳴法によって計測されるｇ（ｇ値）が１．９３付近の信号のピークから算出されたスピン密度が９．３×１０１６ｓｐｉｎｓ／ｃｍ３未満であり、キャリア密度が１×１０１５／ｃｍ３未満であることを特徴とする半導体装置。
  8. 第１の領域と、前記第１の領域を挟んで設けられ、前記第１の領域よりも低抵抗である一対の第２の領域と、前記第１の領域及び前記第２の領域を挟んで設けられ、前記第２の領域よりも低抵抗である一対の第３の領域と、を含む酸化物半導体膜と、
    前記酸化物半導体膜上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記第１の領域に重畳して設けられたゲート電極と、
    一対の前記第２の領域と重畳し、前記ゲート電極の側面に接して設けられたサイドウォール絶縁膜と、
    一対の前記第３の領域に接して設けられたソース電極及びドレイン電極と、を有し、
    前記第１の領域は、電子スピン共鳴法によって計測されるｇ（ｇ値）が１．９３付近の信号のピークから算出されたスピン密度が９．３×１０１６ｓｐｉｎｓ／ｃｍ３未満であり、キャリア密度が１×１０１５／ｃｍ３未満であることを特徴とする半導体装置。
  9. 請求項７又は請求項８において、
    前記酸化物半導体膜は、２以上の金属元素を有する金属酸化物膜であることを特徴とする半導体装置。
  10. 請求項７又は請求項８において、
    前記酸化物半導体膜は、インジウムを含む酸化物膜であることを特徴とする半導体装置。
  11. ゲート電極と、酸化物半導体膜と、前記ゲート電極及び前記酸化物半導体膜に接するゲート絶縁膜と、前記酸化物半導体膜に接するソース電極及びドレイン電極と、を形成し、
    前記酸化物半導体膜及び前記ゲート絶縁膜の一方又は双方は、スパッタリング法で形成するにあたって、スパッタリングガスとして酸素を反応室に供給し、ターゲットに電力を印加し、
    自己バイアス電圧を制御することで前記酸素を含ませて形成することを特徴とする半導体装置の作製方法。
  12. ゲート電極と、酸化物半導体膜と、前記ゲート電極及び前記酸化物半導体膜に接するゲート絶縁膜と、前記酸化物半導体膜に接するソース電極及びドレイン電極と、を形成し、
    前記酸化物半導体膜及び前記ゲート絶縁膜の一方又は双方は、被形成物にスパッタリング法で形成するにあたって、スパッタリングガスとして酸素を反応室に供給し、ターゲットに電力を印加して酸素プラズマを発生させ、
    前記被形成物側にバイアス電力を印加し、前記被形成物及び前記酸素プラズマの間に発生する自己バイアス電圧を４００Ｖ以上に制御して形成することを特徴とする半導体装置の作製方法。
  13. 請求項１１又は請求項１２において、
    前記酸化物半導体膜を形成した後、又は、前記ゲート絶縁膜を形成した後に加熱処理を行い、
    前記加熱処理は、減圧下、窒素雰囲気下、酸素雰囲気下、又は希ガス雰囲気下において、３００℃以上７００℃以下の温度で行うことを特徴とする半導体装置の作製方法。
  14. 請求項１１乃至請求項１３のいずれか一において、
    前記酸化物半導体膜は、２以上の金属元素を有する金属酸化物膜、又はインジウムを含む酸化物膜であることを特徴とする半導体装置の作製方法。
  15. 請求項１１乃至請求項１４のいずれか一において、
    前記ゲート電極は、前記ゲート絶縁膜の上面に接して形成することを特徴とする半導体装置の作製方法。
  16. 請求項１１乃至請求項１４のいずれか一において、
    前記ゲート電極は、前記ゲート絶縁膜の下面に接して形成することを特徴とする半導体装置の作製方法。
  17. 被形成物にスパッタリング法を用いた酸化膜の作製方法であって、
    スパッタリングガスとして酸素を反応室に供給し、ターゲットに電力を印加して酸素プラズマを発生させ、
    前記被形成物側にバイアス電力を印加し、前記酸素プラズマ及び前記被形成物の間に発生する自己バイアス電圧を４００Ｖ以上に制御して前記酸化膜を形成することを特徴とする酸化膜の作製方法。
  18. 請求項１７において、
    前記酸化膜を形成した後に加熱処理を行い、
    前記加熱処理は、減圧下、窒素雰囲気下、酸素雰囲気下、又は希ガス雰囲気下、且つ３００℃以上７００℃以下で行うことを特徴とする酸化膜の作製方法。
  19. 請求項１７または請求項１８において、
    前記酸化膜は、２以上の金属元素を有する金属酸化物膜、又はインジウムを含む酸化物膜であることを特徴とする酸化膜の作製方法。
  20. 請求項１７または請求項１８において、
    前記酸化膜は、酸化絶縁膜であることを特徴とする酸化膜の作製方法。
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