JP2015122343A - 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置 Download PDF

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Abstract

【課題】電荷トラップ層の電気的特性を向上できるようにした不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置の製造方法は、半導体基板に接するようにトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に電荷をトラップするトラップ層および電荷の通過をブロックするブロック層を備える電荷トラップ層を形成する工程と、前記電荷トラップ層に接するように制御電極を形成する工程と、前記制御電極を異方性エッチングし当該制御電極の側壁を露出させる工程と、前記制御電極の露出側壁面に付着するように堆積物を堆積させる工程と、前記堆積物をマスクとして前記電荷トラップ層を異方性エッチングすることで、前記制御電極のゲート長方向の側壁下端から当該ゲート長方向に張り出して側壁を露出させるように前記電荷トラップ層を形成する工程と、を備える
【選択図】図１

Description

本発明の実施形態は、不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置は様々な機器に搭載されている。不揮発性半導体記憶装置は、メモリセルを備える。近年、半導体素子の微細化、半導体記憶装置の高集積化の進展に伴い、これらの記憶素子を構成する各種トランジスタのゲートは、半導体基板上にトンネル絶縁膜を介して、電荷をトラップするトラップ層および電荷の通過をブロックするブロック層を含む電荷トラップ層、制御電極を積層したセル構造が検討されている。しかし、電荷トラップ層は、酸化処理に曝されると、電気的特性が悪化することが懸念されている。
特許第５３３６８７７号公報（特開２０１０−１９２５７９号公報）
電荷トラップ層の電気的特性の悪化を抑制できるようにした不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供する。
実施形態に係る不揮発性半導体記憶装置の製造方法は、半導体基板に接するようにトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に電荷をトラップするトラップ層および電荷の通過をブロックするブロック層を備える電荷トラップ層を形成する工程と、前記電荷トラップ層に接するように制御電極を形成する工程と、前記制御電極を異方性エッチングし当該制御電極の側壁を露出させる工程と、前記制御電極の露出側壁面に付着するように堆積物を堆積させる工程と、前記堆積物をマスクとして前記電荷トラップ層を異方性エッチングすることで、前記制御電極のゲート長方向の下端側壁から当該ゲート長方向の側方に張り出して側壁を露出させるように前記電荷トラップ層を形成する工程と、を備える。
実施形態に係る不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に接するように形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成され電荷をトラップするトラップ層及び電荷の通過をブロックするブロック層が積層された電荷トラップ層と、前記電荷トラップ層に接するように形成された制御電極と、を備えたトランジスタを具備し、前記トランジスタの電荷トラップ層は、その側壁が前記制御電極のゲート長方向の側壁下端から当該ゲート長方向の側方に張り出して形成されている。
第１実施形態における不揮発性半導体記憶装置の構造を模式的に示す縦断側面図の一例である。 （Ａ）〜（Ｃ）は第１実施形態の不揮発性半導体記憶装置の一製造段階における構造を模式的に示す縦断側面図の一例である（その１〜その３）。 （Ａ）〜（Ｃ）は第１実施形態の不揮発性半導体記憶装置の一製造段階における構造を模式的に示す縦断側面図の一例である（その４〜その６）。 （Ａ）〜（Ｂ）は第１実施形態の不揮発性半導体記憶装置の一製造段階における構造を模式的に示す縦断側面図の一例である（その７〜その８）。 第１実施形態におけるゲートの側端からの距離と堆積物の厚さとの間の関係図である。 第１実施形態の比較対象例を模式的に示す縦断側面図の一例である。 （Ａ）〜（Ｂ）は第１実施形態の不揮発性半導体記憶装置の一製造段階における構造を模式的に示す縦断側面図の一例である（その９〜その１０）。 第２実施形態における不揮発性半導体記憶装置の電気的構成を概略的に示す回路図の一例である。 第２実施形態の不揮発性半導体記憶装置のメモリセル領域における構成を概略的に示す平面図の一例である。 第２実施形態の不揮発性半導体記憶装置のメモリセル領域における構造を模式的に示す縦断側面図の一例である（図９の１０Ａ−１０Ａ線に沿って示す縦断側面図）。 第２実施形態の不揮発性半導体記憶装置のメモリセル領域における構造を模式的に示す縦断側面図の一例である（図９の１０Ｂ−１０Ｂ線に沿って示す縦断側面図）。 第２実施形態の不揮発性半導体記憶装置の一製造段階における構造を模式的に示す縦断側面図の一例である（その１）。 第２実施形態の不揮発性半導体記憶装置の一製造段階における構造を模式的に示す縦断側面図の一例である（その２）。 第２実施形態の不揮発性半導体記憶装置の一製造段階における構造を模式的に示す縦断側面図の一例である（その３）。 第２実施形態の不揮発性半導体記憶装置の一製造段階における構造を模式的に示す縦断側面図の一例である（その４）。
以下、不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置の幾つかの実施形態について図面を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致するわけではない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。また、説明の都合上、実施形態の説明における上下左右や高低、溝の深浅などの方向は、後述する半導体基板の裏面側を基準とした相対的な位置関係である。
（第１実施形態）
図１〜図７は第１実施形態を示す。この第１実施形態では、１つのセルトランジスタ記憶素子（トランジスタ相当）に着目し、当該トランジスタの特徴を原理的に説明する。図１に示すように、このトランジスタ１は、トンネル絶縁膜２と、ポリシリコン膜３と、電荷トラップ層４と、制御電極５と、キャップ膜６とを、例えば半導体基板（例えばｐ型のシリコン基板）７上に積層して構成されている。またトランジスタ１は、これらの積層構造の両脇の半導体基板７の表層に拡散層８を設けて構成されている。
トンネル絶縁膜２は、半導体基板７の上面上に接して形成される。また、ポリシリコン膜３は、トンネル絶縁膜２の上面上に接して形成されている。このポリシリコン膜３は、ｎ型（例えばリン）又は／及びｐ型（例えばボロン）の不純物がドープされたシリコンが多結晶化して構成されている。
電荷トラップ層４は、ポリシリコン膜３の上面上に接して形成されている。電荷トラップ層４は、例えばシリコン窒化物（ＳｉＮ）によるＩＦＤ膜、ハフニウム添加シリコン酸化膜（ＨｆＳｉＯｘ）、シリコン酸化（ＳｉＯ２）膜、ハフニウム添加シリコン酸化膜（ＨｆＳｉＯｘ）の積層構造により形成され、所謂高誘電率膜（Ｈｉｇｈ−Ｋ膜）を含む積層膜により構成される。なお、この積層構造は、この積層構造例に限られるものではなく、例えば他材料の高誘電率膜（Ｈｉｇｈ−Ｋ膜）を介在して構成しても良いし、上記のうち何れか少なくとも一層を当該酸化膜に入れ替えて構成しても良い。
この電荷トラップ層４は、実質的に電荷をトラップするトラップ層４ａと、このトラップ層４ａの上面上に接触して形成された電荷の通過をブロックするブロック層４ｂと、を備えた構成として機能的に置き換えることができる。このため、図面には、これらのトラップ層４ａとブロック層４ｂとを分離して示している。
制御電極５は、この電荷トラップ層４の上面上に接して形成されている。この制御電極５は、例えば窒化タングステン（ＷＮ）などのバリアメタル、及び、例えばタングステン（Ｗ）による金属膜との積層構造などにより形成されている。キャップ膜６は制御電極５の上面上に接触して形成されている。このキャップ膜６は、例えばシリコン酸化膜により形成されている。
制御電極５のＹ方向（ゲート長方向）の両側壁５ａは、下から上に向けて幅が狭くなる順テーパ面に形成されている。そして、電荷トラップ層４は、制御電極５の側壁５ａの下端５ａａから当該ゲート長のＹ方向の側方に張り出して形成され、電荷トラップ層４は、その側壁がほぼ垂直に形成されている。制御電極５の断面の側壁長（側壁面積）は電荷トラップ層４の断面の張出長（上面の張出面積）より長くなっている。これらの積層構造２〜５のゲート長方向の両脇に形成された拡散層８はソース／ドレインを構成する。
この場合、制御電極５と半導体基板７との間に電界が印加され、電荷が当該電荷トラップ層４中に達すると、電荷トラップ層４は電子（電荷）をチャージトラップし、例えば電子が制御電極５側に通過する事象を極力ブロックする。したがって、電荷トラップ層４はトラップ層４ａを含むと共に、電子の通過をブロックするブロック層４ｂを含む層となる。
このような構造によれば、電荷トラップ層４は、制御電極５の側壁５ａの下端５ａａよりもゲート長側方に張り出して形成されているため、制御電極５と電荷トラップ層４との側壁面が面一に形成されている構造に比較して、電荷トラップ層４の容積を増すことができ、たとえ酸化処理に長時間曝されるようなプロセスが採用されたとしても電荷トラップ層４に対する酸化処理の悪影響を極力抑制でき、電気的特性を保持できる。
以下、図２（Ａ）〜図７（Ｂ）を参照しながら前述した構造の製造方法の一例を説明する。本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、各工程は実用的に可能であれば必要に応じて入れ替えても良い。
まず、半導体基板７として例えば単結晶のｐ型シリコン基板を用意する。この半導体基板７上に、図２（Ａ）〜図２（Ｃ）に示すように、トンネル絶縁膜２、不純物が導入されたシリコン膜３、電荷トラップ層４を互いに接するように順次形成する。また、図３（Ａ）に示すように、電荷トラップ層４の上面上に接するように制御電極５を形成する。
トンネル絶縁膜２は、半導体基板７の表面を熱酸化することで形成できる。また、ポリシリコン膜３、電荷トラップ層４、制御電極５、及び、キャップ膜６は、前述した材料を用いる場合にはそれぞれＣＶＤ（Chemical Vapor Deposition）法等を用いて形成できる。シリコン膜３は後に多結晶化されポリシリコン膜として形成される。
図３（Ｂ）に示すように、キャップ膜６上にレジストＲを塗布し、リソグラフィ法を用いてレジストＲをパターニングする。ここで、所謂側壁転写法などのパターン形成方法を用いてより微細化したマスクパターンを形成することもできる。そして、このレジストＲのマスクパターンをマスクとしてＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）法により異方性条件のドライエッチング処理を施す。これによりキャップ膜６をパターニングできる。
レジストを除去し、図４（Ａ）に示すように、キャップ膜６をマスクとしてＲＩＥ法により制御電極５をエッチング処理する。このエッチング処理は、当該制御電極５の側壁５ａが順テーパ面となるように処理条件を調整して行うことができる。
その後、ＲＩＥ装置のチャンバー（図示せず）内に堆積物９の生成用反応ガスを導入し、制御電極５の側壁５ａに沿うと共に電荷トラップ層４の一部上面上に堆積物９を堆積させる。このときの堆積条件は、三塩化ボロンＢＣｌ３＝１００［ｓｃｃｍ］に、メタンＣＨ４＝３０［ｓｃｃｍ］だけ添加した混合ガスを用いて行うことができる。
このときの他の条件は、圧力７［ｍＴｏｒｒ］、ＲＦパワー１０００［Ｗ］、ＲＦバイアスパワー１００［Ｗ］としている。また、ＲＦバイアスパワーは、パルス印加されるが、このときのパルス周波数を２００ ［Ｈｚ］とし、パルス周期Ｔ［ｓ］のうちバイアスパワーが印加される時間Ｔ＿ｏｎ［ｓ］の割合（デューティサイクル＝Ｔ＿ｏｎ／Ｔ×１００［％］）を３０［％］とすることができる。堆積物９の厚さを厚くするときにはこのデューティサイクルを低くすると良く、堆積物９の厚さを薄くするときにはデューティサイクルを高くすると良い。
図５中の「Ｓ１」は制御電極５の側壁５ａの下端５ａａ（パターン際）からの距離を横軸とし、堆積物９の厚さを縦軸として堆積物９の厚さの一例を示している。図５中の「Ｓ１」に示すように、堆積物９は、制御電極５の側壁５ａの下端５ａａ（パターン際）が最も厚く、際から側方（Ｘ）に離れるにしたがい薄くなる。
比較例として、一般的なガス条件を用いた場合の堆積物９ａの厚さを図５中の「Ｓ２」に示している。図５中の「Ｓ２」は、塩化シリコン（ＳｉＣｌ４）と酸素（Ｏ２）ガスを用いた場合を示している。図５中の「Ｓ２」に示したように、制御電極５の側壁５ａの下端５ａａの近隣部分には堆積物９ａがほとんど形成されることはない。図６に堆積物９ａの堆積結果を模式的に示す。
本実施形態では、図４（Ｂ）に示すように、電荷トラップ層４の上面よりも制御電極５の側壁５ａに付着しやすい条件を用いて堆積物９を堆積させている。すると、制御電極５の側壁５ａに対する堆積物９の付着部分を電荷トラップ層４に対する堆積物９の付着部分よりも広くすることができる。このとき、例えば制御電極５の側壁５ａの全面を覆いつつ当該制御電極５の側壁５ａの下端５ａａから側方に離間するに従い堆積物９を薄く残留させることができる。
そして、図７（Ａ）に示すように、堆積物９を堆積させたまま、電荷トラップ層４をターゲットとしてＲＩＥによる異方性エッチング処理を施す。この工程における電荷トラップ層４のエッチング条件は、例えば三塩化ボロン（ＢＣｌ３）＝１００［ｓｃｃｍ］に、アルゴン（Ａｒ）＝１００［ｓｃｃｍ］を添加した混合ガスを用い、ＲＦパワー１０００［Ｗ］、ＲＦバイアスパワー１００［Ｗ］とすることができる。
すると、堆積物９が厚く付着している部分（すなわち側壁５ａの下端５ａａ近辺：パターン際）では、堆積物９がマスクとなり電荷トラップ層４のエッチングが進行しないのに対し、制御電極５のパターンから離れている部分では堆積物９が薄いため、堆積物９がエッチング処理された後に電荷トラップ層４のエッチング処理が進行する。すると、堆積物９は薄い部分のみ異方性エッチング処理が進行することになり、堆積物９が厚い部分の電荷トラップ層４を残留させることができる。
なお、この図７（Ａ）では、説明を理解し易くするため、堆積物９の記載を残してあるが、異方性エッチング処理が施されると、この堆積物９はほぼ除去されることになる。したがって、図７（Ｂ）に示すように、制御電極５の側壁５ａの下端５ａａから側方に所定距離まで電荷トラップ層４を残留させることができる。
そして、図１に示すように、シリコン膜３をＲＩＥ法により異方性エッチング処理する。シリコン膜３の異方性エッチング処理はＨＢｒガスを用いて行うことができる。このとき、例えば酸化膜に対してシリコンのエッチング選択比を高くする条件を用いることで、トンネル絶縁膜２をストッパとしてシリコン膜３を異方性エッチング処理でき、当該トンネル絶縁膜２の上面又は中間位置にて異方性エッチング処理をストップさせることができる。
これにより、堆積物９を用いることで制御電極５のゲート長方向のボトム寸法よりも電荷トラップ層４のＹ方向のトップ寸法を長く形成できる。電荷トラップ層４が制御電極５の側壁から側方に張り出す距離、電荷トラップ層４の側端部の段差形状などは、堆積物９の堆積時間（デューティ比）、各種ガス流量、などによって調整できる。その後、セルフアラインにより不純物をイオン注入し熱処理することで拡散層８を形成する。
電荷トラップ層４の側壁が制御電極ＣＧの側壁と面一に形成されているときには、その後に酸化条件下に曝されると、電荷トラップ層４の側壁が劣化し、トランジスタ１の諸特性が劣化する虞がある。しかし、本実施形態では、電荷トラップ層４が制御電極５の側壁より側方に張り出して形成されている。このため、たとえ後に不純物の活性化処理などの熱処理プロセスを設けることで当該電荷トラップ層４が酸化条件下に曝されたとしても、酸化処理によって劣化する部分は張出部分である。したがって、電荷トラップ層４の特にゲート長方向中央付近は酸化処理の悪影響を受けない。これにより、トランジスタ１の特性劣化を防止できる。
本実施形態の製造方法によれば、制御電極５の側壁５ａの少なくとも一部または全部を堆積物９によりマスクした後、電荷トラップ層４をエッチング処理しているため、制御電極５の側壁下端５ａａから側方に離間した部分の電荷トラップ層４を選択的に異方性エッチング処理できる。これにより、後に熱処理プロセスなどを設けても酸化処理の悪影響を電荷トラップ層４の側端部分のみの最小限にとどめることができ、電荷トラップ層４の特にゲート長方向中央付近において酸化処理の悪影響を抑制できる。これにより、トランジスタ１の特性劣化を防止できる。
（第２実施形態）
図８〜図１５は第２実施形態を示す。この第２実施形態では、ＮＡＮＤ型フラッシュメモリ装置に適用した形態を示す。
図８は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成を概略的に示すブロック図の一例である。図８に示すように、ＮＡＮＤ型フラッシュメモリ装置１１は、多数のメモリセルをマトリクス状に配設したメモリセルアレイＡｒを有する。
メモリセル領域Ｍ内のメモリセルアレイＡｒには、セルユニットＵＣが複数配設されている。セルユニットＵＣには、ビット線ＢＬ側に１又は複数の選択トランジスタＳＴＤが、ソース線ＳＬ側に１又は複数の選択トランジスタＳＴＳが設けられる。
これら選択トランジスタＳＴＤ−ＳＴＳ間にはｍ個（ｍ＝２ｋ、例えばｍ＝６４）のセルトランジスタＭＴが直列接続されている。なお、選択トランジスタＳＴＤ又はＳＴＳとセルトランジスタＭＴとの間には、それぞれダミートランジスタが設けられる場合もある。
Ｘ方向に配列された複数のセルユニットＵＣは１ブロックを構成し、これらの１ブロックの複数のセルユニットＵＣがＹ方向（ゲート長方向に相当）に配列されることによってメモリセルアレイＡｒを構成する。尚、説明を簡略化するため、図８には２つのブロックを示している。
ワード線ＷＬは、Ｘ方向に配列された複数のセルユニットＵＣのセルトランジスタＭＴの制御電極ＣＧ（ゲートＭＧ：図１０Ａ参照）を連結する。選択ゲート線ＳＧＬＳは、Ｘ方向に配列された複数のセルユニットＵＣの選択トランジスタＳＴＳの制御電極ＣＧ（選択ゲートＳＧＳ）を連結する。選択ゲート線ＳＧＬＤは、Ｘ方向に配列された複数のセルユニットＵＣの選択トランジスタＳＴＤの制御電極ＣＧ（選択ゲートＳＧＤ）を連結する。
ビット線ＢＬは、Ｙ方向に配列された複数のセルユニットＵＣの選択トランジスタＳＴＤの脇の拡散層にビット線コンタクトＣＢを介して電気的に接続されている。ソース線ＳＬは、Ｘ方向に配列された複数のセルユニットＵＣの選択トランジスタＳＴＳの脇の拡散層にソース線コンタクトＣＳを介して電気的に接続されている。
図９は、メモリセル領域内の一部ブロックのレイアウトパターンを模式的に示す平面図の一例である。半導体基板１２は例えばシリコン基板を用いて構成され、図９中のＹ方向に沿って、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域Ｓｂが構成されている。各セルユニットＵＣの素子領域Ｓａは、素子分離領域Ｓｂにより図９中のＸ方向に互いに分離されている。これにより、素子領域ＳａがそれぞれＹ方向に延伸すると共に互いにＸ方向に分離して構成されている。
これらの素子領域Ｓａは、互いにＸ方向に等幅およびＸ方向に等間隔で形成されている。ビット線コンタクトＣＢは、各セルユニットＵＣの素子領域Ｓａに接触するように形成されている。また、ソース線コンタクトＣＳは、各セルユニットＵＣの素子領域Ｓａに接触するように形成されている。
図８及び図９に示すように、ビット線ＢＬはそれぞれＹ方向に延伸しＸ方向に離間して構成されている。これらのビット線ＢＬは、互いにＸ方向に等幅およびＸ方向に等間隔で形成されている。他方、ソース線ＳＬは、複数のセルユニットＵＣのソース線コンタクトＣＳ上に渡りＸ方向に沿って形成されている。
以下、本実施形態における選択トランジスタとセルトランジスタの一例の断面構造を説明する。図１０Ａは、図９のワード線方向（Ｘ方向：チャネル幅方向）の１０Ａ−１０Ａ線に沿って模式的に示す断面図の一例である。図１０Ｂは、図９のビット線方向（Ｙ方向：チャネル長方向）の１０Ｂ−１０Ｂ線に沿って模式的に示す断面図の一例である。
図１０Ａにおいて、半導体基板１２には例えばＰ型の単結晶シリコン基板を用いている。半導体基板１２の上部には素子分離溝１３が形成されている。この素子分離溝１３は、Ｘ方向に離間してＹ方向に沿って複数形成されている。これらの素子分離溝１３は、素子領域ＳａをＸ方向に分離している。この素子分離溝１３内には素子分離膜１４が埋込まれ、これによりＳＴＩ構造の素子分離領域Ｓｂが構成されている。
素子分離領域Ｓｂにより分離された素子領域Ｓａ上には、トンネル絶縁膜１５が形成されている。このトンネル絶縁膜１５上にはゲートＭＧが形成されている。このゲートＭＧは、ポリシリコン膜１６と、電荷トラップ層１７と、制御電極ＣＧと、を備え、この制御電極ＣＧの上面上に接するようにキャップ膜１８が形成される。キャップ膜１８の上面上にはハードマスク１９が形成されている。
これらのトンネル絶縁膜１５、ポリシリコン膜１６、電荷トラップ層１７、制御電極ＣＧ、及び、キャップ膜１８の各構成は、それぞれ、前述実施形態のトンネル絶縁膜２、電荷トラップ層４、制御電極５、及び、キャップ膜６に対応する構成である。すなわち、電荷トラップ層１７は、トラップ層１７ａ及びブロック層１７ｂに分けることができる。
ポリシリコン膜１６がトンネル絶縁膜１５の上面上に接触して形成され、電荷トラップ層１７のトラップ層１７ａがポリシリコン膜１６の上面上に接触して形成されている。また、ブロック層１７ｂはトラップ層１７ａの上面上及び側壁に沿うと共に素子分離膜１４の上面上をＸ方向に渡って構成されている。
図１０Ｂに示すように、このセルトランジスタＭＴのゲートＭＧはＹ方向に並設されている。また、これらのゲートＭＧの一方の脇に離間して、選択トランジスタＳＴＤの選択ゲートＳＧＤが配置されている。また、前記のゲートＭＧの他方の脇に離間して選択トランジスタＳＴＳの選択ゲートＳＧＳが配置されている。
各ゲートＭＧ間、およびゲートＭＧ−ＳＧＤ間、ＭＧ−ＳＧＳ間は、電極分離用の溝（符号なし）により互いに電気的に分離されている。この溝内には、互いのゲートＭＧ間の干渉を極力抑制するため空隙が設けられる。また、この溝内には、例えばＴＥＯＳ（tetraethyl orthosilicate）を用いたシリコン酸化膜を含む層間絶縁膜２１（図１０Ｂ参照）が形成される場合もある。
これらのゲートＭＧ、ＳＧＤ、ＳＧＳ上には保護膜２０を介して層間絶縁膜２１が形成されている。選択ゲートＳＧＤ、ＳＧＳの各積層構造は、セルトランジスタＭＴのゲートＭＧとほぼ同様の積層構造である。保護膜２０は、選択ゲートＳＧＤ、ＳＧＳの側壁およびゲートＭＧの側壁に沿って形成され各ゲートＳＧＤ、ＳＧＳ、ＭＧの側壁を保護する。
層間絶縁膜２１上には、シリコン酸化膜２２及びシリコン窒化膜２３が順に積層されており、このシリコン窒化膜２３上に層間絶縁膜２４が積層されている。層間絶縁膜２４は例えばシリコン酸化膜により形成される。
各ゲートＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間、ＳＧＳ−ＭＧ間の半導体基板１２の表層には拡散層１２ａが形成されている。この拡散層１２ａは、リン（Ｐ）又は／及び砒素（Ａｓ）などのＮ型不純物、及びボロン（Ｂ）などのＰ型不純物がイオン注入された後、アニール処理により活性化され構成された不純物導入層である。
図１０Ｂに示すように、ビット線コンタクトＣＢは、選択ゲートＳＧＤ−ＳＧＤ間に配置され、ソース線コンタクトＣＳは、選択ゲートＳＧＳ−ＳＧＳ間に配置されている。
ビット線コンタクトＣＢは、選択ゲートＳＧＤ−ＳＧＤ間に埋め込まれた層間絶縁膜２４、シリコン窒化膜２３及びシリコン酸化膜２２を貫通して半導体基板１２の上面上に接触して構成されている。層間絶縁膜２４上にはビット線ＢＬが構成されている。
このビット線ＢＬは、ビット線コンタクトＣＢの上面上に接触して構成されている。また、ソース線コンタクトＣＳは、選択ゲートＳＧＳ−ＳＧＳ間に埋め込まれた層間絶縁膜２４、シリコン窒化膜２３及びシリコン酸化膜２２を貫通して半導体基板の上面上に接触して構成されている。
選択ゲートＳＧＤの制御電極ＣＧは、そのビット線コンタクトＣＢ側の側壁が傾斜面に形成され、選択ゲートＳＧＳの制御電極ＣＧは、そのソース線コンタクトＣＳ側の側壁が傾斜面に形成されている。
選択ゲートＳＧＤ−ＳＧＤの側壁下端間の間隔Ｄ１、選択ゲートＳＧＳ−ＳＧＳの側壁下端間の間隔Ｄ２は、セルトランジスタＭＴのゲートＭＧの幅より広く形成されている。また、ゲートＭＧ間の間隔Ｄ３は、各ゲートＭＧの幅Ｄ４より狭く形成されている。また、選択ゲートＳＧＤとゲートＭＧとの間隔Ｄ５は、ゲートＭＧの幅Ｄ４よりも広く、さらにゲートＳＧＤ−ＭＧ間の間隔Ｄ３よりも広く形成されている。
また、隣接するブロックの選択ゲートＳＧＤ−ＳＧＤ間の間隔Ｄ１は、ゲートＳＧＤ−ＭＧ間の間隔Ｄ５より広く形成されている。また、隣接するブロックの選択ゲートＳＧＤ−ＳＧＤ間の間隔Ｄ１は、概ね選択ゲートＳＧＤの幅Ｄ６とほぼ同一に形成されている。
また、隣接するブロックの選択ゲートＳＧＤ−ＳＧＤ間において、シリコン膜１６および電荷トラップ層１７は、そのトップが制御電極ＣＧのボトムの側端からＹ方向に張り出している。この張出幅をＷ１とする。
他方、ゲートＳＧＤ−ＭＧ間において、シリコン膜１６および電荷トラップ層１７は、そのトップが制御電極ＣＧのボトムの側端からＹ方向に張り出している。この張出幅をＷ２とする。すると、張出幅Ｗ１と張出幅Ｗ２の関係はＷ１＞Ｗ２となっている。
また、ゲートＭＧ−ＭＧ間においては、シリコン膜１６および電荷トラップ層１７が制御電極ＣＧのボトムの側端からＹ方向に張り出していてもいなくても良い。仮に張り出しているときに、この張出幅をＷ３とすると、ゲートＭＧ−ＭＧ間の間隔Ｄ３が、ゲートＳＧＤ−ＭＧ間の間隔Ｄ５に比較して狭いときには、張出幅Ｗ３は張出幅Ｗ２よりも小さい。なお、本実施形態では、図１０Ｂに示すように、シリコン膜１６および電荷トラップ層１７がゲートＭＧ−ＭＧ間では張り出していない例を示している。
以下、本実施形態に係る製造方法の一例を説明する。なお、下記では本実施形態の特徴部分を中心に説明するが、下記に示す各工程間に実用的に必要な工程又は一般的な工程であれば追加しても良いし、各工程は実用的に可能であれば入れ替えて行っても良い。
図１１に示す断面構造に至る製造工程については概略的に示す。まず、例えばＰ型の単結晶シリコン基板を半導体基板１２として用意する。この後、半導体基板１２の表面にトンネル絶縁膜１５として例えばシリコン酸化膜を熱酸化法により形成する。
トンネル絶縁膜１５は、セルトランジスタＭＴのゲート絶縁膜として形成される。トンネル絶縁膜１５の上面上に接触するようにシリコン膜１６を例えばＣＶＤ法を用いて形成する。このシリコン膜１６は成膜当初はアモルファス状態で形成されるが、後の熱処理でポリシリコン化される。
シリコン膜１６の上面上に電荷トラップ層１７の下層部分（例えばトラップ層１７ａ）をＣＶＤ法により形成する。そして、この下層部分上にレジスト（図示せず）を塗布して当該レジストをリソグラフィ法によりパターニングすることでマスクパターンを形成し、このマスクパターンをマスクとしてトラップ層１７ａ、シリコン膜１６、トンネル絶縁膜１５、半導体基板７の上部に素子分離溝１３を形成し、ラインアンドスペースパターンを形成する。
素子分離溝１３内にＣＶＤ法又は塗布法などを用いて素子分離膜１４を埋込み、当該素子分離膜１４の上部を平坦化処理、エッチバック処理などを行うことでトラップ層１７ａの一部又は全部の上面を露出させる。そして、電荷トラップ層１７の下層部分（例えばトラップ層１７ａ）の上面及び上側面及び素子分離膜１４の上面に沿って電荷トラップ層１７の上層部分（例えばブロック層１７ｂ）をＬＰ−ＣＶＤ法などを用いて形成する。
その後、電荷トラップ層１７の上面上にバリアメタルを介してタングステン（Ｗ）などの低抵抗化金属層を積層することで制御電極ＣＧを形成する。さらに、ＣＶＤ法によりキャップ膜１８、ハードマスク１９を順に積層する。
図１１にこのときの図９の１０Ｂ−１０Ｂ線に沿うＹ方向断面を示す。この時点のＹ方向断面は、半導体基板１２上にトンネル絶縁膜１５、シリコン膜１６、電荷トラップ層１７、制御電極ＣＧ、キャップ膜１８及びハードマスク１９が順に積層された状態となっている。
図１２に示すように、ハードマスク１９の上面上にレジスト（図示せず）をパターニングし、当該レジストパターンをマスクとしてハードマスク１９、キャップ膜１８をＲＩＥ法により異方性エッチング処理し、レジストを除去した後、さらに制御電極ＣＧをＲＩＥ法により異方性エッチング処理する。このとき電荷トラップ層１７の上面上でエッチング処理を一旦ストップする。このとき、選択ゲートＳＧＤ、ＳＧＳの制御電極ＣＧの側壁ＣＧａを傾斜面となるように処理される。
そして、ゲートＳＧＤ、ＳＧＳ、ＭＧの各制御電極ＣＧの側壁ＣＧａに沿って第１実施形態にて説明した堆積物９を堆積すると共に、制御電極ＣＧの側壁ＣＧａの下端脇を一部覆うように当該堆積物９を堆積させる。このとき、この堆積物９は、制御電極ＣＧの脇の電荷トラップ層１７の上面の一部に堆積するものの、各ゲートＳＧＤ−ＭＧ間、ＭＧ−ＭＧ間、ＭＧ−ＳＧＳ間の中央付近には堆積しない。ここで、特に、ゲート間の間隔が特に狭い領域（例えば、ゲートＭＧ−ＭＧ間）には反応ガスが入り込みにくくなるため、図１３に示すように、堆積物９は堆積し難くなる。
したがって、堆積物９は、選択ゲートＳＧＤ−ＳＧＤ間の制御電極ＣＧの側壁ＣＧａに張出して付着しやすくなるものの、ゲートＭＧ−ＭＧ間の制御電極ＣＧの側壁ＣＧａには付着しにくくなる。図１３では、ゲートＭＧ−ＭＧ間の制御電極ＣＧの側壁ＣＧａには便宜上、堆積物９は記載していないが、わずかながら付着する場合もある。
このとき、隣り合う選択ゲートＳＧＤ−ＳＧＤ間はその制御電極ＣＧの下側端間の間隔Ｄ１が、選択ゲートＳＧＤ−ＭＧ間の制御電極ＣＧの下側端間の間隔Ｄ５に比較して広い。このため、電荷トラップ層１７の上面の制御電極ＣＧの下側端から側方の付着幅は、選択ゲートＳＧＤ−ＳＧＤ間では第１幅Ｗ１１であるのに対し、ゲートＳＧＤ−ＭＧ間では第２幅Ｗ１２（＜Ｗ１１）となる。
続いて、ＲＩＥ法により電荷トラップ層１７およびシリコン膜１６を順次異方性エッチングする。このとき、堆積物９がマスクとなるため、堆積物９によって覆われた部分の電荷トラップ層１７についてはエッチング処理が進まないものの、堆積物９により覆われていない部分について電荷トラップ層１７のエッチング処理が先に進む。
この電荷トラップ層１７をエッチング処理すると、堆積物９も同時にエッチング処理され除去される。そして、この堆積物９の除去後、表面に露出した電荷トラップ層１７がエッチング処理に曝されることになる。トンネル絶縁膜１５の上面上まで電荷トラップ層１７の異方性エッチング処理を行うと、図１４に示すように、電荷トラップ層１７は制御電極ＣＧの側壁ＣＧａの下端からＹ方向側方に離間した部分まで残留し、各ゲートＳＧＤ−ＳＧＤ間、ＳＧＤ−ＭＧ間、ＭＧ−ＭＧ間、ＳＧＳ−ＭＧ間、ＳＧＳ−ＳＧＳ間の中央部分にて分断される。その後、エッチング条件を変更してシリコン膜１６をエッチング処理するが、堆積物９はこれらのエッチング処理によりほぼ全て除去される。
図１３に示す製造段階において、ゲートＳＧＤ−ＳＧＤ間における堆積物９の付着幅Ｗ１１が、ゲートＳＧＤ−ＭＧ間における堆積物９の付着幅Ｗ１２に比較して広い。このため、電荷トラップ層１７およびシリコン膜１６が異方性エッチング処理されると、当該電荷トラップ層１７およびシリコン膜１６は、ゲートＳＧＤ−ＳＧＤ間で張り出す張出幅Ｗ１がゲートＳＧＤ−ＭＧ間で張り出す張出幅Ｗ２に比較して大きくなる。
続いて、各ゲートＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間、ＳＧＳ−ＭＧ間、及び、ビット線コンタクトＣＢの形成予定領域下、ソース線コンタクトＣＳの形成予定領域下、に、ｎ型不純物（例えばリン（Ｐ）、砒素（Ａｓ））、ｐ型不純物（例えばボロン（Ｂ））を選択的にイオン注入し、それぞれの領域の不純物プロファイルが所望のプロファイルとなるようにする。
このとき、特にゲートＭＧ−ＭＧ間、ＳＧＤ−ＳＧＤ間、ＭＧ−ＳＧＤ間に対し、イオン注入エネルギー、基板表面に対する傾きなどを変更し各種の不純物を打ち分ける。このとき、特に電界の集中しやすい選択ゲートＳＧＤ，ＳＧＳの側壁下端部下の領域に向けて半導体基板１２と同一導電型の不純物（例えばｐ型不純物）を斜め注入する。これは、半導体基板１２の深さ方向及びＹ方向に濃度勾配をつけて不純物をイオン注入するためである。
この場合、このイオン注入プロセスの前段階において、電荷トラップ層１７及びシリコン膜１６が制御電極ＣＧの側壁ＣＧａより側方に張り出して形成されている。このため、半導体基板１２内に濃度勾配をつけて不純物をイオン注入するときには、この電荷トラップ層１７及びシリコン膜１６の張出部２５の段差（図１４参照）を利用して濃度勾配を適切に調整できるようになり、所望の不純物プロファイルに保つことができるようになる。
その後、図１０Ｂに示すように、選択ゲートＳＧＤ,ＳＧＳ及びゲートＭＧの側壁を保護するための保護膜２０を例えばシリコン酸化膜により形成し、各ゲートＳＧＤ−ＭＧ間，ＳＧＳ−ＭＧ間，ＭＧ−ＭＧ間に空隙を設けるように、プラズマＣＶＤ法により層間絶縁膜２１を堆積する。これにより、各ゲートＳＧＤ−ＭＧ間，ＳＧＳ−ＭＧ間，ＭＧ−ＭＧ間に空隙を設けることができる。
層間絶縁膜２１の上にライナー膜としてシリコン酸化膜２２、シリコン窒化膜２３を順次形成した後、再度層間絶縁膜２４をＣＶＤ法により堆積し、これらの絶縁膜２２〜２４にコンタクトホールを形成し、コンタクトホール内にビット線コンタクトＣＢ、ソース線コンタクトＣＳを形成する。その後、ソース線ＳＬ、ビット線ＢＬなど上層配線を形成する。
本実施形態の製造方法によれば、たとえ近年の素子の微細化の影響により、ゲートの幅方向高さ方向に各要素（例えばシリコン膜１６、電荷トラップ層１７）の幅や厚みが縮小化されフラットセル化されたとしても、シリコン膜１６及び電荷トラップ層１７が制御電極ＣＧのボトムの側壁ＣＧａより側方に張り出して形成されているため、当該シリコン膜１６及び電荷トラップ層１７の容積を増すことができる。したがって、特に酸化処理などの過酷な条件下に曝され、たとえシリコン膜１６及び電荷トラップ層１７の側端が部分的に劣化したとしても、中央部分は劣化することなく残留するため、素子の劣化を抑制できる。
電荷トラップ層１７及びポリシリコン膜１６を異方性エッチング処理する前に、堆積物９を制御電極ＣＧの側壁ＣＧａに沿って堆積させているため、電荷トラップ層１７及びシリコン膜１６を制御電極ＣＧの側壁ＣＧａから側方に張り出して形成できる。これにより、この電荷トラップ層１７及びシリコン膜１６の張出部２５の段差を利用して、不純物の濃度勾配を適切に調整することができるようになり、半導体基板１２中の不純物プロファイルを所望のプロファイルに保つことができる。
（その他）
以上のように述べた各実施形態又は変形例の構成の上位概念、中位概念、下位概念、または、各実施形態又は変形例の構成の一部又は全部を組み合わせることで構成可能な概念の一例は、特許請求の範囲欄に挙げた表現の他にも、例えば以下の態様のように表現できる。
［態様１］
半導体基板に接するようにトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に電荷をトラップするトラップ層および電荷の通過をブロックするブロック層を備える電荷トラップ層を形成する工程と、
前記電荷トラップ層に接するように制御電極を形成する工程と、
前記制御電極を異方性エッチングし当該制御電極の側壁を露出させる工程と、
前記電荷トラップ層への付着面積よりも広く前記制御電極の露出側壁面に付着するように堆積物を堆積させる工程と、
前記堆積物をマスクとして前記電荷トラップ層を異方性エッチングすることで、前記制御電極のゲート長方向の側壁下端から当該ゲート長方向の側方に張り出して側壁を露出させるように前記電荷トラップ層を形成する工程と、を備える。
［態様２］
半導体基板に接するようにトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に電荷をトラップするトラップ層および電荷の通過をブロックするブロック層を備える電荷トラップ層を形成する工程と、
前記電荷トラップ層に接するように制御電極を形成する工程と、
前記制御電極を異方性エッチングし当該制御電極の側壁を露出させる工程と、
前記制御電極の露出側壁面に付着するように堆積物を堆積させる工程と、
前記堆積物をマスクとして前記電荷トラップ層を異方性エッチングすることで、前記制御電極のゲート長方向の側壁下端から当該ゲート長方向の側方に張り出して側壁を露出させるように前記電荷トラップ層を形成する工程と、
前記電荷トラップ層の側壁下端下の領域に向けて半導体基板と同一導電型の不純物を斜め注入する工程と、を備える。
［態様３］
半導体基板と、
前記半導体基板に接するように形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に電荷をトラップするトラップ層および電荷の通過をブロックするブロック層を備える電荷トラップ層と、
前記電荷トラップ層に接するように形成された制御電極と、を備えたトランジスタを具備し、
前記トランジスタの電荷トラップ層は、その側壁が前記制御電極のゲート長方向の側壁下端から当該ゲート長方向の側方に張り出して形成され、
前記制御電極はその側壁面が下側から上側に向けてゲート長方向の幅が狭くなる順テーパ面に形成されている。
［態様４］
半導体基板と、
前記半導体基板に接するように形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に電荷をトラップするトラップ層および電荷の通過をブロックするブロック層を備える電荷トラップ層と、
前記電荷トラップ層に接するように形成された制御電極と、を備えた選択トランジスタを具備し、
前記選択トランジスタの電荷トラップ層は、その側壁が前記制御電極のゲート長方向の側壁下端から当該ゲート長方向の側方に張り出して形成されている。
［態様５］
半導体基板と、
前記半導体基板に接するように形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に電荷をトラップするトラップ層および電荷の通過をブロックするブロック層を備える電荷トラップ層を形成する工程と、
前記電荷トラップ層に接するように形成された制御電極と、を備えたセルトランジスタを具備し、
前記セルトランジスタの電荷トラップ層は、その側壁が前記制御電極のゲート長方向の側壁下端から当該ゲート長方向の側方に張り出して形成されている。
［態様６］
半導体基板と、
前記半導体基板に接するように形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に電荷をトラップするトラップ層および電荷の通過をブロックするブロック層を備える電荷トラップ層と、
前記電荷トラップ層に接するように形成された制御電極と、をそれぞれ備えた第１〜第３トランジスタであり、互いに隣接する前記制御電極間がそれぞれ第１間隔となる第１及び第２トランジスタ、及び、前記第２トランジスタと互いに隣接する前記制御電極間がそれぞれ第１間隔より狭い第２間隔となる第３トランジスタとを備え、
前記第２トランジスタの電荷トラップ層は、その第１トランジスタ側の側壁が前記制御電極のゲート長方向の側壁下端から当該ゲート長方向の側方に第１距離だけ張り出して形成されると共に、その第３トランジスタ側の側壁が前記制御電極のゲート長方向の側壁下端から当該ゲート長方向の側方に前記第１幅より短い第２幅だけ張り出して形成されている。
本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、１は不揮発性半導体記憶装置、１１はＮＡＮＤ型のフラッシュメモリ装置（不揮発性半導体記憶装置）、７、１２は半導体基板、２、１５はトンネル絶縁膜、４、１７は電荷トラップ層、４ａ、１７ａはトラップ層、４ｂ、１７ｂはブロック層、５、ＣＧは制御電極、９は堆積物を示す。

Claims (6)

  1. 半導体基板に接するようにトンネル絶縁膜を形成する工程と、
    前記トンネル絶縁膜上に電荷をトラップするトラップ層および電荷の通過をブロックするブロック層を備える電荷トラップ層を形成する工程と、
    前記電荷トラップ層に接するように制御電極を形成する工程と、
    前記制御電極を異方性エッチングし当該制御電極の側壁を露出させる工程と、
    前記制御電極の露出側壁面に付着するように堆積物を堆積させる工程と、
    前記堆積物をマスクとして前記電荷トラップ層を異方性エッチングすることで、前記制御電極のゲート長方向の側壁下端から当該ゲート長方向に張り出して側壁を露出させるように前記電荷トラップ層を形成する工程と、を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
  2. 前記堆積物を堆積させる工程では、少なくとも三塩化ボロン（ＢＣｌ３）及びメタン（ＣＨ４）の混合ガスを用いてボロン（Ｂ）含有堆積物を堆積させることを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
  3. 前記堆積物を堆積させる工程では、ＲＦバイアスパワーのデューティサイクルを１０〜１００％の範囲の何れかに設定しパルス的に印加してエッチング処理することを特徴とする請求項１または２記載の不揮発性半導体記憶装置の製造方法。
  4. 前記堆積物を堆積させる工程と、前記堆積物をマスクとして前記電荷トラップ層を異方性エッチングする工程とを同一チャンバー内で実施することを特徴とする請求項１ないし３の何れか一項に記載の不揮発性半導体記憶装置の製造方法。
  5. 半導体基板と、
    前記半導体基板に接するように形成されたトンネル絶縁膜と、
    前記トンネル絶縁膜上に形成され電荷をトラップするトラップ層及び電荷の通過をブロックするブロック層が積層された電荷トラップ層と、
    前記電荷トラップ層に接するように形成された制御電極と、を備えたトランジスタを具備し、
    前記トランジスタの電荷トラップ層は、その側壁が前記制御電極のゲート長方向の側壁下端から当該ゲート長方向の側方に張り出して形成されていることを特徴とする不揮発性半導体記憶装置。
  6. 半導体基板と、
    ゲート長方向に第１幅を備えた複数の選択トランジスタと、
    前記選択トランジスタのゲート長方向に離間して配置され前記ゲート長方向に前記第１幅よりも短い第２幅を有するセルトランジスタと、を具備するＮＡＮＤセルユニットを備え、
    前記複数の選択トランジスタおよび前記セルトランジスタは、それぞれ、
    前記半導体基板に接するように形成されたトンネル絶縁膜と、
    前記トンネル絶縁膜に接するように形成され電荷をトラップするトラップ層及び電荷の通過をブロックするブロック層が積層された電荷トラップ層と、
    前記電荷トラップ層に接するように形成された制御電極と、を備え、
    前記複数の選択トランジスタおよび前記セルトランジスタの電荷トラップ層は、それぞれ、その側壁が前記制御電極のゲート長方向の側壁下端から当該ゲート長方向に張り出して形成されていることを特徴とする不揮発性半導体記憶装置。
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