KR101942421B1 - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다. 본 기술에 따른 비휘발성 메모리 장치는, 기판으로부터 수직으로 돌출된 채널층; 상기 채널층을 따라 교대로 적층된 복수의 정공 공급층 및 복수의 게이트 전극; 상기 채널층과 상기 게이트 전극 사이에 개재되는 메모리막; 및 상기 정공 공급층과 상기 게이트 전극 사이에 개재되는 절연막을 포함할 수 있다. 본 기술에 따르면, 메모리 셀들 사이에 정공 공급층을 형성하여 메모리 셀의 소거 동작 시에 메모리 셀에 정공을 충분히 공급함으로써 GIDL 전류를 이용하지 않고도 소거 동작을 원활하게 수행할 수 있으며, 기록/소거 반복에 따른 특성 열화를 방지할 수 있다.
Description
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 기판으로부터 수직 방향으로 복수의 메모리 셀이 적층되는 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래시 메모리(Flash Memory) 등이 널리 이용되고 있다.
특히, 최근 반도체 기판 상에 단층으로 메모리 셀을 형성하는 2차원 구조의 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 반도체 기판으로부터 수직 방향으로 돌출된 채널층을 따라 복수의 메모리 셀을 형성하는 3차원 구조의 비휘발성 메모리 장치가 제안되었다.
그런데 종래의 3차원 구조의 비휘발성 메모리 장치는 일반적으로 도핑되지 않은 폴리실리콘으로 채널층을 형성하고, n형 도핑을 통해 소스(Source) 및 드레인(Drain) 영역을 형성하게 된다. 이에 따라 메모리 셀에 정공(Hole)을 충분히 공급해 줄 수 있는 정공 공급원이 구비되지 않아 메모리 셀의 소거(Erase) 동작이 원활하게 수행되지 않는 문제가 있다.
한편, 이 문제를 해결하기 위해 GIDL(Gate Induced Drain Leakage) 전류를 이용한 메모리 셀의 소거 방법이 제안된 바 있으나, 이를 통해서도 메모리 셀의 소거를 위한 정공을 충분히 공급하기는 어렵다. 또한, GIDL 전류를 이용하는 경우 기록/소거 반복(Program/Erase Cycling)에 따라 소자의 특성이 열화되는 문제가 따르게 된다.
본 발명의 일 실시예는, 메모리 셀들 사이에 정공 공급층을 형성하여 메모리 셀의 소거 동작 시에 메모리 셀에 정공을 충분히 공급함으로써 GIDL 전류를 이용하지 않고도 소거 동작을 원활하게 수행할 수 있으며, 기록/소거 반복에 따른 특성 열화를 방지할 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판으로부터 수직으로 돌출된 채널층; 상기 채널층을 따라 교대로 적층된 복수의 정공 공급층 및 복수의 게이트 전극; 상기 채널층과 상기 게이트 전극 사이에 개재되는 메모리막; 및 상기 정공 공급층과 상기 게이트 전극 사이에 개재되는 절연막을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 복수의 정공 공급층 및 복수의 희생층을 교대로 적층하는 단계; 상기 정공 공급층 및 상기 희생층을 선택적으로 식각하여 상기 기판을 노출시키는 채널홀을 형성하는 단계; 상기 채널홀 내에 채널층을 형성하는 단계; 상기 채널홀 양측의 상기 정공 공급층 일부 및 상기 희생층을 관통하는 슬릿홀을 형성하는 단계; 상기 슬릿홀에 의해 노출된 상기 희생층을 제거하는 단계; 및 상기 희생층이 제거된 공간에 메모리막 및 게이트 전극을 순차적으로 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 메모리 셀들 사이에 정공 공급층을 형성하여 메모리 셀의 소거 동작 시에 메모리 셀에 정공을 충분히 공급함으로써 GIDL 전류를 이용하지 않고도 소거 동작을 원활하게 수행할 수 있으며, 기록/소거 반복에 따른 특성 열화를 방지할 수 있다.
도 1a 내지 도 1e는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2d는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3g는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2d는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3g는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1e는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 1e는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 나타내는 단면도이고, 도 1a 내지 도 1d는 도 1e의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 단면도이다.
도 1a를 참조하면, 기판(100) 상에 층간 절연막(120)을 형성한다. 기판(100)은 단결정 실리콘과 같은 반도체 기판일 수 있으며, 소정의 하부 구조물(미도시됨)을 포함할 수 있다. 또한, 층간 절연막(120)은 산화막 또는 질화막 계열의 물질로 형성할 수 있다.
이어서, 층간 절연막(120) 상에 복수의 정공 공급층(125) 및 복수의 희생층(130)을 교대로 적층한다. 이하에서는 설명의 편의를 위하여 복수의 정공 공급층(125) 및 복수의 희생층(130)이 교대로 적층된 구조물을 적층 구조물이라 하기로 한다. 이때, 적층 구조물의 최하부 및 최상부에는 정공 공급층(125)이 배치되도록 할 수 있다.
여기서, 정공 공급층(125)은 메모리 셀의 소거(Erase) 동작 시에 메모리 셀에 정공(Hole)을 충분히 공급해주기 위한 것으로서 p형 반도체, 예컨대 p+ 폴리실리콘으로 형성할 수 있다. 또한, 희생층(130)은 후속 공정에서 제거되어 후술하는 게이트 전극이 형성될 공간을 제공하는 몰드(Mold) 역할을 하는 층으로서 정공 공급층(125)과 식각 선택비를 갖는 물질, 예컨대 실리콘 산화막(SiO2)과 같은 산화막 계열의 물질로 형성할 수 있다. 한편, 본 단면도에는 4개의 희생층(130)이 도시되어 있으나, 이는 예시에 불과하며 그 이상 또는 그 이하로도 형성할 수 있다.
도 1b를 참조하면, 적층 구조물 및 층간 절연막(120)을 선택적으로 식각하여 기판(100)을 노출시키는 채널홀(H1)을 형성한다. 채널홀(H1)은 평면상에서 볼 때 원 또는 타원 모양을 가질 수 있으며, 복수개가 매트릭스(Matrix) 형태로 배열될 수 있다.
이어서, 채널홀(H1) 내에 채널층(140)을 형성한다. 채널층(140)은 반도체 물질, 예컨대 폴리실리콘으로 형성할 수 있다. 한편, 본 실시예에서는 채널층(140)이 채널홀(H1)을 완전히 매립하는 두께로 형성될 수 있으나 본 발명이 이에 한정되지 않으며, 다른 실시예에서는 채널층(140)이 채널홀(H1)을 완전히 매립하지 않는 얇은 두께로 형성될 수도 있다.
도 1c를 참조하면, 적층 구조물의 최하부에 위치하는 정공 공급층(125)을 제외한 나머지 정공 공급층(125) 및 희생층(130)을 선택적으로 식각하여 채널홀(H1) 양측의 정공 공급층(125) 및 희생층(130)을 분리시키는 슬릿홀(T)을 형성한다. 슬릿홀(T)은 본 단면과 교차하는 방향으로 연장되는 슬릿(Slit) 형태로 복수개가 평행하게 배열될 수 있으며, 잔류하는 정공 공급층(125)을 정공 공급층 패턴(125A)이라 한다.
한편, 층간 절연막(120)을 희생층(130)과 식각 선택비를 갖는 물질, 예컨대 질화막 계열의 물질로 형성한 경우, 적층 구조물의 최하부에 위치하는 정공 공급층(125)까지 식각하여 슬릿홀(T)에 의해 모든 정공 공급층(125)이 분리되도록 하여도 무방하다.
이어서, 슬릿홀(T)에 의해 노출된 희생층(130)을 제거한다. 이때, 희생층(130)을 제거하기 위해 정공 공급층 패턴(125A)과의 식각 선택비를 이용한 습식 식각 공정을 수행할 수 있으며, 적층 구조물의 최하부에 위치하는 정공 공급층(125)은 층간 절연막(120)이 식각되는 것을 방지한다.
도 1d를 참조하면, 슬릿홀(T)을 통해 희생층(130)이 제거된 공간 내벽을 따라 메모리막(145)을 형성한다.
여기서, 메모리막(145)은 터널 절연막, 전하 트랩막 및 전하 차단막을 순차적으로 증착하여 형성할 수 있다. 이때, 터널 절연막은 전하 터널링을 위한 것으로서 예컨대 산화막으로 이루어질 수 있고, 전하 트랩막은 전하를 트랩시켜 데이터를 저장하기 위한 것으로서 예컨대 질화막으로 이루어질 수 있으며, 전하 차단막은 전하 트랩막 내의 전하가 외부로 이동하는 것을 차단하기 위한 것으로서 예컨대 산화막으로 이루어질 수 있다. 즉, 메모리막(145)은 ONO(Oxide-Nitride-Oxide)의 삼중막 구조를 가질 수 있다.
이어서, 희생층(130)이 제거된 공간을 매립하도록 메모리막(145) 상에 게이트 전극용 도전막(150)을 형성한다. 게이트 전극용 도전막(150)은 도전물질, 예컨대 화학적 기상 증착(Chemical Vapor Deposition; CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 방식으로 콘포멀(Conformal)하게 증착 가능한 금속 또는 금속 질화물을 포함할 수 있다.
도 1e를 참조하면, 슬릿홀(T) 내의 메모리막(145) 및 게이트 전극용 도전막(150)을 식각하여 메모리막(145) 및 게이트 전극용 도전막(150)을 슬릿홀(T)을 중심으로 분리시킨다. 본 공정 결과, 정공 공급층 패턴(125A) 사이에 게이트 전극(150A)이 형성되며, 잔류하는 메모리막(145)을 메모리막 패턴(145A)이라 한다.
한편, 본 실시예에서는 채널층(140)과 게이트 전극(150A) 사이 및 정공 공급층 패턴(125A)과 게이트 전극(150A) 사이에 메모리막 패턴(145A)이 개재될 수 있으나 본 발명이 이에 한정되지 않으며, 정공 공급층 패턴(125A)과 게이트 전극(150A) 사이에는 메모리막 패턴(145A)이 아닌 다른 절연막, 예컨대 산화막 또는 질화막과 같은 단일막이 개재되어도 무방하다.
이상에서 설명한 제조 방법에 의하여, 도 1e에 도시된 것과 같은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치가 제조될 수 있다.
도 1e를 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는, 기판(100)으로부터 수직으로 돌출된 채널층(140), 채널층(140)을 따라 교대로 적층된 복수의 정공 공급층 패턴(125A) 및 복수의 게이트 전극(150A), 채널층(140)과 게이트 전극(150A) 사이에 개재되는 메모리막 패턴(145A), 및 정공 공급층 패턴(125A)과 게이트 전극(150A) 사이에 개재되는 절연막을 포함할 수 있다.
여기서, 정공 공급층 패턴(125A)은 메모리 셀의 소거 동작에 필요한 정공을 충분히 공급해주기 위한 것으로서 p형 반도체, 예컨대 p+ 폴리실리콘을 포함할 수 있다.
도 2a 내지 도 2d는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다. 먼저, 제1 실시예와 동일하게 도 1a의 공정을 수행한 후, 도 2a 내지 도 2d의 공정을 수행한다.
도 2a를 참조하면, 복수의 정공 공급층(125) 및 복수의 희생층(130)이 교대로 적층된 구조물 및 층간 절연막(120)을 선택적으로 식각하여 기판(100)을 노출시키는 채널홀(H1)을 형성한다. 채널홀(H1)은 평면상에서 볼 때 원 또는 타원 모양을 가질 수 있으며, 복수개가 매트릭스 형태로 배열될 수 있다.
이어서, 채널홀(H1) 측벽에 보호막(135)을 형성한 후, 채널홀(H1) 내에 채널층(140)을 형성한다. 채널층(140)은 반도체 물질, 예컨대 폴리실리콘으로 형성할 수 있다.
여기서, 보호막(135)은 희생층(130)을 제거하는 후속 공정에서 채널층(140)이 식각되는 것을 방지하는 역할을 하며, 산화막 또는 질화막 계열의 물질로 형성할 수 있다. 특히, 보호막(135)의 두께를 조절함으로써 정공의 터널링(Tunneling)이 가능하도록 하거나, 또는 정공 공급층(125)과 채널층(140)을 완전히 절연시킬 수 있다.
도 2b를 참조하면, 적층 구조물의 최하부에 위치한 정공 공급층(125)을 제외한 나머지 정공 공급층(125) 및 희생층(130)을 선택적으로 식각하여 채널홀(H1) 양측의 정공 공급층(125) 및 희생층(130)을 분리시키는 슬릿홀(T)을 형성한다. 슬릿홀(T)은 본 단면과 교차하는 방향으로 연장되는 슬릿 형태로 복수개가 평행하게 배열될 수 있으며, 잔류하는 정공 공급층(125)을 정공 공급층 패턴(125A)이라 한다.
이어서, 슬릿홀(T)에 의해 노출된 희생층(130)을 제거한다. 이때, 희생층(130)을 제거하기 위해 정공 공급층 패턴(125A)과의 식각 선택비를 이용한 습식 식각 공정을 수행할 수 있다.
도 2c를 참조하면, 슬릿홀(T)을 통해 희생층(130)이 제거된 공간 내벽을 따라 메모리막(145)을 형성한다. 메모리막(145)은 터널 절연막, 전하 트랩막 및 전하 차단막을 순차적으로 증착하여 형성할 수 있으며, ONO(Oxide-Nitride-Oxide)의 삼중막 구조를 가질 수 있다. 한편, 보호막(135)이 터널 절연막의 역할을 수행할 수 있으며, 이러한 경우 터널 절연막의 증착 과정은 생략될 수 있다.
이어서, 희생층(130)이 제거된 공간을 매립하도록 메모리막(145) 상에 게이트 전극용 도전막(150)을 형성한다. 게이트 전극용 도전막(150)은 도전물질, 예컨대 화학적 기상 증착(CVD) 또는 원자층 증착(ALD) 방식으로 콘포멀하게 증착 가능한 금속 또는 금속 질화물을 포함할 수 있다.
도 2d를 참조하면, 슬릿홀(T) 내의 메모리막(145) 및 게이트 전극용 도전막(150)을 식각하여 메모리막(145) 및 게이트 전극용 도전막(150)을 슬릿홀(T)을 중심으로 분리시킨다. 본 공정 결과, 정공 공급층 패턴(125A) 사이에 게이트 전극(150A)이 형성되며, 잔류하는 메모리막(145)을 메모리막 패턴(145A)이라 한다.
이상의 제2 실시예에서는 채널층(140) 측면을 둘러싸는 보호막(135)을 형성한다는 점에서 제1 실시예와 차이가 있다.
도 3a 내지 도 3g는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 본 실시예를 설명함에 있어서, 전술한 제1 또는 제2 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다.
도 3a를 참조하면, 기판(100) 상에 제1 패스 게이트 전극층(105)을 형성한다. 기판(100)은 단결정 실리콘과 같은 반도체 기판일 수 있으며, 제1 패스 게이트 전극층(105)은 도전물질, 예컨대 도핑된 폴리실리콘 또는 금속 등으로 형성할 수 있다.
이어서, 제1 패스 게이트 전극층(105)을 선택적으로 식각하여 홈을 형성한 후, 이 홈 내에 희생막 패턴(110)을 형성한다.
여기서, 희생막 패턴(110)은 후속 공정에서 제거되어 후술하는 서브 채널홀이 형성될 공간을 제공하며, 후술하는 제2 패스 게이트 전극층, 층간 절연막, 정공 공급층, 희생층 및 제1 패스 게이트 전극층(105)과 식각 선택비를 갖는 물질로 형성할 수 있다. 또한, 희생막 패턴(110)은 평면상에서 볼 때 매트릭스 형태로 배열되며, 본 단면 방향의 장축과 본 단면과 교차하는 방향의 단축을 갖는 섬(Island) 모양을 가질 수 있다.
이어서, 제1 패스 게이트 전극층(105) 및 희생막 패턴(110) 상에 제2 패스 게이트 전극층(115)을 형성한다. 제2 패스 게이트 전극층(115)은 도전물질, 예컨대 도핑된 폴리실리콘 또는 금속 등으로 형성할 수 있다. 한편, 제1 및 제2 패스 게이트 전극층(105, 115)은 패스 트랜지스터의 게이트 전극으로서 희생막 패턴(110)을 둘러싸는 형태를 가질 수 있다.
도 3b를 참조하면, 제2 패스 게이트 전극층(115) 상에 층간 절연막(120)을 형성한 후, 층간 절연막(120) 상에 복수의 정공 공급층(125) 및 복수의 희생층(130)을 교대로 적층한다. 층간 절연막(120)은 산화막 또는 질화막 계열의 물질로 형성할 수 있다.
여기서, 정공 공급층(125)은 메모리 셀의 소거 동작 시에 메모리 셀에 정공을 충분히 공급해주기 위한 것으로서 p형 반도체, 예컨대 p+ 폴리실리콘으로 형성할 수 있다. 또한, 희생층(130)은 후속 공정에서 제거되어 후술하는 게이트 전극이 형성될 공간을 제공하는 층으로서 정공 공급층(125)과 식각 선택비를 갖는 물질, 예컨대 산화막 계열의 물질로 형성할 수 있다.
도 3c를 참조하면, 적층 구조물, 층간 절연막(120) 및 제2 패스 게이트 전극층(115)을 선택적으로 식각하여 희생막 패턴(110)을 노출시키는 한 쌍의 채널홀(H1)을 형성한다. 채널홀(H1)은 후술하는 채널층을 형성하기 위한 공간으로서 희생막 패턴(110)마다 한 쌍씩 배치되도록 할 수 있다.
이어서, 한 쌍의 채널홀(H1)에 의해 노출된 희생막 패턴(110)을 제거한다. 이때, 희생막 패턴(110)을 제거하기 위해 제1 및 제2 패스 게이트 전극층(105, 115), 층간 절연막(120) 및 적층 구조물과의 식각 선택비를 이용한 습식 식각 공정을 수행할 수 있다. 본 공정 결과, 희생막 패턴(110)이 제거된 공간에 한 쌍의 채널홀(H1)을 연결시키는 서브 채널홀(H2)이 형성된다.
도 3d를 참조하면, 한 쌍의 채널홀(H1) 및 서브 채널홀(H2) 내벽을 따라 보호막(135)을 형성한다. 이때, 채널홀(H1) 내벽에 형성된 보호막(135)은 희생층(130)을 제거하는 후속 공정에서 후술하는 채널층(140)이 식각되는 것을 방지하는 역할을 하며, 서브 채널홀(H2) 내벽에 형성된 보호막(135)은 패스 트랜지스터의 게이트 절연막 역할을 한다.
이어서, 한 쌍의 채널홀(H1) 및 서브 채널홀(H2) 내에 채널층(140)을 형성한다. 채널층(140)은 메모리 셀 또는 선택 트랜지스터의 채널로 이용되는 메인 채널층과 패스 트랜지스터의 채널로 이용되는 서브 채널층으로 구분될 수 있으며, 예컨대 폴리실리콘과 같은 반도체 물질로 형성할 수 있다.
도 3e를 참조하면, 적층 구조물의 최하부에 위치한 정공 공급층(125)을 제외한 나머지 정공 공급층(125) 및 희생층(130)을 선택적으로 식각하여 채널홀(H1) 양측의 정공 공급층(125) 및 희생층(130)을 분리시키는 슬릿홀(T)을 형성한다. 슬릿홀(T)은 본 단면과 교차하는 방향으로 연장되는 슬릿(Slit) 형태로 복수개가 평행하게 배열될 수 있으며, 잔류하는 정공 공급층(125)을 정공 공급층 패턴(125A)이라 한다.
이어서, 슬릿홀(T)에 의해 노출된 희생층(130)을 제거한다. 이때, 희생층(130)을 제거하기 위해 정공 공급층 패턴(125A)과의 식각 선택비를 이용한 습식 식각 공정을 수행할 수 있다.
도 3f를 참조하면, 슬릿홀(T)을 통해 희생층(130)이 제거된 공간 내벽을 따라 메모리막(145)을 형성한다. 메모리막(145)은 터널 절연막, 전하 트랩막 및 전하 차단막을 순차적으로 증착하여 형성할 수 있으며, ONO(Oxide-Nitride-Oxide)의 삼중막 구조를 가질 수 있다. 한편, 보호막(135)이 터널 절연막의 역할을 수행할 수 있으며, 이러한 경우 터널 절연막의 증착 과정은 생략될 수 있다.
이어서, 희생층(130)이 제거된 공간을 매립하도록 메모리막(145) 상에 게이트 전극용 도전막(150)을 형성한다. 게이트 전극용 도전막(150)은 도전물질, 예컨대 화학적 기상 증착(CVD) 또는 원자층 증착(ALD) 방식으로 콘포멀하게 증착 가능한 금속 또는 금속 질화물을 포함할 수 있다.
도 3g를 참조하면, 슬릿홀(T) 내의 메모리막(145) 및 게이트 전극용 도전막(150)을 식각하여 메모리막(145) 및 게이트 전극용 도전막(150)을 슬릿홀(T)을 중심으로 분리시킨다. 본 공정 결과, 정공 공급층 패턴(125A) 사이에 게이트 전극(150A)이 형성되며, 잔류하는 메모리막(145)을 메모리막 패턴(145A)이라 한다.
이상의 제3 실시예에서는 층간 절연막(120) 하부에 제1 및 제2 패스 게이트 전극층(105, 115)으로 이루어지는 패스 게이트 전극을 형성하며, 이 패스 게이트 전극은 메인 채널층 한 쌍을 서로 연결시키는 서브 채널층을 갖는다는 점에서 제2 실시예와 차이가 있다.
이상에서 설명한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 메모리 셀들 사이에 정공 공급층을 형성함으로써 메모리 셀의 소거 동작 시에 메모리 셀에 정공을 충분히 공급해줄 수 있다. 이에 따라 GIDL(Gate Induced Drain Leakage) 전류를 이용하지 않고도 소거 동작을 원활하게 수행할 수 있으며, 기록/소거 반복(Program/Erase Cycling)에 따른 특성 열화를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 기판 105 : 제1 패스 게이트 전극층
110 : 희생막 패턴 115 : 제2 패스 게이트 전극층
120 : 층간 절연막 125A : 정공 공급층 패턴
130 : 희생층 135 : 보호막
140 : 채널층 145A : 메모리막 패턴
150A : 게이트 전극 H1 : 채널홀
H2 : 서브 채널홀 T : 슬릿홀
110 : 희생막 패턴 115 : 제2 패스 게이트 전극층
120 : 층간 절연막 125A : 정공 공급층 패턴
130 : 희생층 135 : 보호막
140 : 채널층 145A : 메모리막 패턴
150A : 게이트 전극 H1 : 채널홀
H2 : 서브 채널홀 T : 슬릿홀
Claims (10)
- 기판으로부터 수직으로 돌출된 채널층;
상기 채널층을 따라 교대로 적층된 복수의 전도성 P형 반도체 층 및 복수의 게이트 전극;
상기 채널층과 상기 게이트 전극 사이에 개재되는 메모리막; 및
상기 전도성 P형 반도체 층과 상기 게이트 전극 사이에 개재되는 절연막을 포함하는
비휘발성 메모리 장치.
- 삭제
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 채널층 측면을 둘러싸는 보호막을 더 포함하는
비휘발성 메모리 장치.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 채널층 한 쌍을 서로 연결시키는 서브 채널층; 및
상기 서브 채널층에 게이트 절연막을 개재하여 접하는 패스 게이트 전극을 더 포함하는
비휘발성 메모리 장치.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제4 항에 있어서,
상기 패스 게이트 전극은, 상기 서브 채널층 상부의 도전층을 포함하는
비휘발성 메모리 장치.
- 기판 상에 층간 절연막을 형성하는 단계;
상기 층간 절연막 상에 복수의 전도성 P형 반도체 층 및 복수의 희생층을 교대로 적층하는 단계;
상기 전도성 P형 반도체 층 및 상기 희생층을 선택적으로 식각하여 상기 기판을 노출시키는 채널홀을 형성하는 단계;
상기 채널홀 내에 채널층을 형성하는 단계;
상기 채널홀 양측의 상기 전도성 P형 반도체 층 일부 및 상기 희생층을 관통하는 슬릿홀을 형성하는 단계;
상기 슬릿홀에 의해 노출된 상기 희생층을 제거하는 단계; 및
상기 희생층이 제거된 공간에 메모리막 및 게이트 전극을 순차적으로 형성하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법. - 삭제
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제6 항에 있어서,
상기 채널층 형성 단계 전에,
상기 채널홀 측벽에 보호막을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제6 항에 있어서,
상기 층간 절연막 형성 단계 전에,
상기 기판 상에 패스 게이트 전극을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제9 항에 있어서,
상기 채널홀 형성 단계 후에,
상기 패스 게이트 전극 내부에 상기 채널홀 한 쌍을 서로 연결시키는 서브 채널홀을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
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