KR101760662B1 - 비휘발성 메모리 장치의 제조 방법 - Google Patents
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Abstract
비휘발성 메모리 장치의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 제1 방향으로 연장된 복수의 트렌치에 의해 활성 영역이 정의되고, 제1 영역과 제2 영역을 포함하는 기판을 제공하고, 제1 절연 물질로 복수의 트렌치를 매립하고, 제1 영역의 제1 절연 물질을 제거하여 제1 영역에 제1 리세스를 형성하고, 희생 물질로 제1 리세스를 매립하고, 희생 물질을 일부 제거하여 제1 리세스의 상부를 노출시키고, 제1 리세스의 상부에 제2 절연 물질을 형성하고, 제1 리세스의 하부에 잔존하는 희생 물질을 제거하여 제1 리세스 하부에 에어 갭을 형성하는 것을 포함한다.
Description
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 집적 회로 장치는 전원 공급이 차단될지라도 저장된 데이터를 유지할 수 있다. 따라서, 비휘발성 메모리 집적 회로 장치는 디지털 카메라, 휴대폰, PDA, MP3 플레이어 등의 정보 통신 장치에 널리 사용된다.
그런데, 정보 통신 장치의 다기능화 및 고기능화에 따라 비휘발성 반도체 집적 회로 장치의 대용량화 및 고집적화가 필수적으로 요구되고 있다. 이에 따라, 비휘발성 반도체 집적 회로 장치를 구성하는 메모리 셀 크기의 축소가 급속히 진행되고 있다. 메모리 셀 크기의 축소에 따라 비트 라인 방향으로 커플링이 증가할 수 있다. 이에 따라, 셀의 산포가 증가하여 메모리 셀의 판독이 어려워지는 현상이 발생할 수 있다.
본 발명이 해결하려는 과제는 신뢰성이 향상된 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 해결하려는 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 제1 방향으로 연장된 복수의 트렌치에 의해 활성 영역이 정의되고, 제1 영역과 제2 영역을 포함하는 기판을 제공하고, 제1 절연 물질로 상기 복수의 트렌치를 매립하고, 상기 제1 영역의 상기 제1 절연 물질을 제거하여 상기 제1 영역에 제1 리세스를 형성하고, 희생 물질로 상기 제1 리세스를 매립하고, 상기 희생 물질을 일부 제거하여 상기 제1 리세스의 상부를 노출시키고, 상기 제1 리세스의 상부에 제2 절연 물질을 형성하고, 상기 제1 리세스의 하부에 잔존하는 상기 희생 물질을 제거하여 상기 제1 리세스 하부에 에어 갭을 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 제1 방향으로 연장된 복수의 트렌치에 의해 활성 영역이 정의되고, 제1 영역과 제2 영역을 포함하는 기판을 제공하고, 희생 물질로 상기 각 트렌치의 적어도 일부를 매립하고, 상기 제2 영역의 상기 희생 물질을 제거하여 상기 제2 영역에 제2 리세스를 형성하고, 제1 절연 물질로 상기 제2 리세스를 매립하고, 상기 제1 영역의 상기 희생 물질을 일부 제거하여 상기 제1 영역에 제1 리세스의 상부를 노출시키고, 상기 제1 리세스의 상부에 제2 절연 물질을 형성하고, 상기 제1 리세스의 하부에 잔존하는 상기 희생 물질을 제거하여 상기 제1 리세스의 하부에 에어 갭을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 실시예들에 따라 제조된 트랜지스터 구조가 적용되는 NAND형 비휘발성 반도체 집적 회로 장치의 블록도이다.
도 2는 도 1의 셀 어레이 영역의 회로도이다.
도 3은 도 1의 셀 어레이 영역의 레이아웃도이다.
도 4는 본 발명의 일 실시예에 따라 제조된 비휘발성 메모리 장치의 단면도로써, 도 3의 I-I' 및 II-II'을 따라 절단한 단면도이다.
도 5는 본 발명의 일 실시예에 따라 제조된 비휘발성 메모리 장치의 단면도로써, 도 3의 III-III'을 따라 절단한 단면도이다.
도 6 내지 도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 13 내지 도 20은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 2는 도 1의 셀 어레이 영역의 회로도이다.
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도 4는 본 발명의 일 실시예에 따라 제조된 비휘발성 메모리 장치의 단면도로써, 도 3의 I-I' 및 II-II'을 따라 절단한 단면도이다.
도 5는 본 발명의 일 실시예에 따라 제조된 비휘발성 메모리 장치의 단면도로써, 도 3의 III-III'을 따라 절단한 단면도이다.
도 6 내지 도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 13 내지 도 20은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 12를 참조하여 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 방법 및 그에 의해 제조된 비휘발성 메모리 장치를 설명한다.
먼저, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따라 제조된 비휘발성 메모리 장치를 설명한다. 도 1은 본 발명의 실시예들에 따라 제조된 트랜지스터 구조가 적용되는 NAND형 비휘발성 반도체 집적 회로 장치의 블록도이고, 도 2는 도 1의 셀 어레이 영역의 회로도이고, 도 3은 도 1의 셀 어레이 영역의 레이아웃도이다.
도 1 내지 도 3을 참조하면, NAND형 비휘발성 반도체 집적 회로 장치의 셀 어레이 영역(A)에는 다수의 셀 블록(BLK0~BLKl-1)이 반복하여 배열될 수 있다. 각 셀 블록(BLK0~BLKl-1)마다 다수의 활성 영역(AR)이 배열되고, 활성 영역(AR)과 수직하게 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 공통 소오스 라인(CSL)이 배열될 수 있다. 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 다수의 워드 라인(WL0~WLm-1) 배열될 수 있다. 그리고, 다수의 비트 라인(BL0~BLn-1)이 다수의 워드 라인(WL0~WLm-1)과 교차하도록 배열될 수 있다.
비트 라인(BL0~BLn-1)과 워드 라인(WL0~WLm-1)이 교차하는 영역에는 각각 메모리 셀 트랜지스터들(MC)이 정의되고, 비트 라인(BL0~BLn-1)과 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 교차하는 영역에는 각각 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)가 정의될 수 있다. 스트링 선택 트랜지스터(SST), 다수의 메모리 셀 트랜지스터들(MC) 및 접지 선택 트랜지스터(GST)가 직렬로 연결되어 하나의 스트링(S)을 구성할 수 있다. 비트 라인(BL)별로 각 셀 블록(BLK0~BLKl-1)마다 형성된 스트링이 병렬로 연결될 수 있다. 즉, 각 스트링(S)의 스트링 선택 트랜지스터(SST)의 드레인은 비트 라인(BL)과 연결될 수 있다. 접지 선택 트랜지스터(GST)의 소오스는 공통 소오스 라인(CSL)에 연결될 수 있다.
주변 회로 영역(B)의 상, 하부에는 페이지 버퍼(P/B)가 좌우측에는 행 디코더(R/D) 등이 배열될 수 있다.
도 4는 및 도 5는 본 발명의 일 실시예에 따라 제조된 비휘발성 메모리 장치의 단면도들로, 도 4는 도 3의 I-I'선 및 II-II'선을 따라 절단한 단면도이고, 도 5는 도 3의 III-III'선을 따라 절단한 단면도이다.
도 3 내지 도 5를 참조하면, 기판(100)은 복수의 트렌치(105)에 의해 활성 영역(AR)이 정의될 수 있다. 나아가, 기판(100)은 셀 어레이 영역과 주변회로 영역이 정의될 수 있고, 셀 어레이 영역 내에는 다수의 활성 영역(AR)이 반복하여 배열될 수 있다. 여기서, 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, InP 등에서 선택된 어느 하나 이상의 반도체 재료로 이루어질 수 있는데 이에 한정되는 것은 아니다. 또한, SOI 기판을 사용할 수도 있다. 또한, 기판(100)에는 셀 어레이 영역과 주변 회로 영역에 형성되는 트랜지스터들의 특성이 최적화되도록 하기 위한 다수의 웰(미도시)이 형성되어 있을 수 있다. 예를 들어, 셀 어레이 영역에는 포켓형 p웰이 형성되고 주변 회로 영역에는 n 웰 및 p웰이 각각 형성되어 있을 수 있다.
셀 어레이 영역 상에는 다수의 게이트 구조가 형성될 수 있다. 여기서, 게이트 구조는 메모리 셀 트랜지스터(MC)의 게이트에 해당될 수 있다. 한편, 셀 어레이 영역 상에는 메모리 셀 트랜지스터(MC)이외에 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)가 형성될 수 있다. 한편, 주변 회로 영역 상에는 구동 트랜지스터(미도시)가 형성될 수 있다. 각 게이트 구조는 순차로 적층된 제1 유전막(120), 전하 저장 플로팅 패턴(130), 제2 유전막(180) 및 도전 라인(190)이 형성될 수 있다.
도 4에 도시된 바와 같이, 기판(100)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있으며, 제1 영역(I)에는 메모리 셀 트랜지스터(MC)가 배치되고, 제2 영역(II)에는 스트링 선택 트랜지스터(SST)가 배치될 수 있다. 나아가, 제2 영역(II)에는 스트링 선택 트랜지스터(SST) 외에 접지 선택 트랜지스터(GST)가 배치될 수도 있다.
기판(100) 상에는 제1 유전막(120) 및 전하 저장 플로팅 패턴(130)이 순차적으로 적층되되, 제1 유전막(120) 및 전하 저장 플로팅 패턴(130)은 활성 영역(AR)과 실질적으로 동일한 패턴으로 형성될 수 있다. 제1 유전막(120)은 전자의 터널링에 적합한 물질과 두께로 이루어질 수 있다. 예를 들어, 제1 유전막(120)은 SiO2, HfxOy, AlxOy, ZrxOy, TaxOy, HfxSi1 - xOy, HfxSi1-xOyNz 등을 적어도 하나 이상 이용하여 형성한 단일막 또는 복합막일 수 있으나, 이에 한정되는 것은 아니다.
전하 저장 플로팅 패턴(130)은 제1 유전막(120)을 터널링한 전자들이 저장되는 영역일 수 있다. 형성하고자 하는 비휘발성 반도체 집적 회로가 플로팅 게이트형인 경우에는 전하 저장 플로팅 패턴(130)은 불순물이 도우프된 폴리실리콘으로 이루어질 수 있다. 한편, 형성하고자 하는 비휘발성 반도체 집적 회로가 MONOS(Metal Oxide Nitride Oxide Semiconductor) 또는 SONOS(Silicon Oxide Nitride Oxide Semiconductor)와 같이 플로팅 트랩형인 경우에는 전하 저장 플로팅 패턴(130)은 전자의 트랩이 가능한 물질, 예컨대 SiN, BN, SiBN 등으로 이루어질 수 있다. 플로팅 트랩형인 경우에 전하 저장 플로팅 패턴(130)은 비도전성을 띄며, 도면에 도시되어 있는 것보다 낮게 형성될 수 있다. 나아가, 전하 저장 플로팅 패턴(130)의 양 측벽에는 스페이서(135)가 형성될 수 있다.
제2 유전막(180)은 게이트간 절연막으로 전하 저장 플로팅 패턴(130)에 저장된 전하가 도전 라인(190)으로 이동하는 것을 차단할 수 있다. 제2 유전막(180)은 SiO2, ONO, HfxOy, AlxOy, ZrxOy, TaxOy, HfxSi1 - xOy, HfxSi1 - xOyNz 등을 적어도 하나 이상 이용하여 형성된 단일막 또는 복합막일 수 있으나, 이에 한정되는 것은 아니다. 나아가, 제2 유전막(180)은 제2 소자 분리막(162) 및 전하 저장 플로팅 패턴(130) 상에 형성될 수 있으며, 제2 유전막(180) 상에는 도전 라인(190)이 형성될 수 있다.
도전 라인(190)은 워드 라인을 구성할 수 있다. 도면으로 구체적으로 도시하지는 않았으나, 도전 라인(190)은 단일막 또는 둘 이상의 물질층을 포함하는 복합막일 수 있다. 예를 들어, 도전 라인(190)은 하부 도전 라인과 상부 도전 라인이 차례대로 적층될 수 있으며, 상부 도전 라인과 하부 도전 라인의 적층 구조는 금속막/금속장벽막, 금속막/불순물이 도우프된 다결정 실리콘막, 금속실리사이드막/금속실리사이드막, 금속실리사이드막/불순물이 도우프된 다결정 실리콘막 구조 중에서 선택된 어느 한 구조로 이루어질 수 있다. 이 중에서 하부 도전 라인보다 상부 도전 라인이 저저항의 물질로 이루어진 적층 구조일 경우, 보다 효과적으로 본 발명에 적용될 수 있다.
금속으로는 W, Ni, Co, Ru-Ta, Ni-Ti, Ti-Al-N, Zr, Hf, Ti, Ta, Mo, Ta-Pt, Ta-Ti, W-Ti 등이 사용될 수 있으나, 이에 한정되는 것은 아니다. 금속 장벽 물질로는 WN, TiN, TaN, TaCN, MoN 등이 사용될 수 있으나, 이에 한정되는 것은 아니다. 또한, 금속 실리사이드로는 WSix, CoSix, NiSix 등이 사용될 수 있으나, 이에 한정되는 것은 아니다.
각 트렌치(105)의 내부에는 에어 갭(air gap; 110)이 형성되며, 에어 갭(110) 상에는 전하 저장 플로팅 패턴(130) 및 측벽 스페이서(135)를 포함하는 게이트 구조가 배치될 수 있다. 더욱 구체적으로, 각 트렌치(105)의 하부는 제1 절연 물질(141)이 매립되고, 인접하는 전하 저장 플로팅 패턴(130) 사이의 공간은 제2 절연 물질(160)이 매립되되, 제1 절연 물질(141)과 제2 절연 물질(160) 사이에 에어 갭(110)이 형성될 수 있다. 이 때, 에어 갭(110)은 전하 저장 플로팅 패턴(130)의 하부에 형성되되, 각 트렌치(105) 내부에 정의될 수 있다. 다시 말하면, 에어 갭(110)은 전하 저장 플로팅 패턴(130)의 하부에, 그리고 인접하는 활성 영역(AR) 사이에, 배치될 수 있다.
도 5는 비트 라인(BL0~BLn-1)의 연장 방향을 따라 절단한 단면도로서, 도면에 도시된 바와 같이, 에어 갭(110)은 소자 분리 영역을 따라 형성될 수 있다. 다시 말하면, 소자 분리 영역을 정의 하기 위한 트랜치(105) 내에 에어 갭(110)이 형성되므로, 소자 분리 영역의 일부 영역에 에어 갭(110)이 배치될 수 있다.
다음으로, 도 6 내지 도 12를 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명한다. 도 6 내지 도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다. 상술한 도면들과 실질적으로 동일한 구성요소에 대한 구체적인 설명은 생략하거나 간략화한다.
먼저, 도 6을 참조하여, 제1 방향으로 연장된 복수의 트렌치(105)에 의해 활성 영역이 정의되고, 제1 영역(I)과 제2 영역(II)이 정의된 기판(100)을 제공한다. 이 때, 기판(100)의 활성 영역 상에는 제1 유전막(120)과 전하 저장 플로팅 패턴(130)이 순차로 적층될 수 있다.
더욱 구체적으로, 예를 들어, 기판(100)의 활성 영역 상에 제1 유전막 패턴 형성용 물질을 예를 들어, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정에 의해 기판(100) 상에 적층하여 제1 유전막 패턴 형성용 층(미도시)을 형성할 수 있다. 이때, 제1 유전막 패턴 형성용 물질은 예를 들어, HfxSi1 - xOy일 수 있으나, 이에 한정되는 것은 아니다.
이어서, 전하 저장 플로팅 패턴 형성용 물질을 예를 들어, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정에 의해 제1 유전막 패턴 형성용 층 상에 적층하여 전하 저장 플로팅 패턴 형성용 층(미도시)을 형성할 수 있다. 이때, 전하 저장 플로팅 패턴 형성용 물질은 예를 들어, 폴리 실리콘일 수 있으나, 이에 한정되는 것은 아니다.
이어서, 제1 유전막 패턴 형성용 층 및 전하 저장 플로팅 패턴 형성용 층을 사진 식각 공정을 이용하여 패터닝할 수 있다. 이 때, 활성 영역을 정의하는 복수의 트렌치(105)를 형성할 수 있다. 즉, 복수의 트렌치(105)를 형성하는 것은, 기판(100) 상에 유전 물질층 및 플로팅 물질층을 순차로 적층하고, 플로팅 물질층, 유전 물질층 및 기판을 순차로 패터닝하는 것을 포함할 수 있다. 이에 따라, 활성 영역(AR) 상에 전하 저장 플로팅 패턴(130) 및 제1 유전 물질층(120)을 형성할 수 있다.
이어서, 도 7을 참조하여, 제1 절연 물질(140)로 복수의 트렌치(105)를 매립하고, 제1 영역(I)의 제1 절연 물질(140)을 제거하여 제1 영역(I)에 제1 리세스(107)를 형성한다.
더욱 구체적으로, 제1 절연 물질(140)이 복수의 트렌치(105) 내부를 매립하도록 예를 들어, CVD 공정을 수행할 수 있다. 이 때, 제1 절연 물질(140)은 예를 들어, 산화막 또는 질화막일 수 있다.
이어서, 제1 영역(I)의 제1 절연 물질(140)을 선택적으로 제거할 수 있다. 다시 말하면, 제1 영역(I)의 각 트렌치(105) 내의 제1 절연 물질(140)을 적어도 일부 제거하되, 제2 영역(II)의 각 트렌치(105) 내의 제1 절연 물질(140)을 잔존시킬 수 있다. 나아가, 도면에 도시된 바와 같이, 제1 절연 물질(140) 상에 제1 영역(I)은 오픈하고 제2 영역(II)을 차단하는 식각 마스크(310)를 형성하여, 식각 마스크(310)를 마스크로 제1 영역(I)의 각 트렌치(105) 내의 제1 절연 물질(140)을 적어도 일부 제거할 수 있다.
이에 따라, 제1 영역(I)의 각 트렌치(105)의 하부는 제1 절연 물질(140)이 형성되고, 각 트렌치(105)의 상부에는 제1 리세스(107)가 정의될 수 있다. 이 때, 제1 리세스(107)의 상부는 유전 물질층(120) 및 전하 저장 플로팅 패턴(130)을 노출시키고, 제1 리세스(107)의 하부는 기판(100)의 활성 영역(AR)의 적어도 일부를 노출시킬 수 있다.
이어서, 도 8을 참조하여, 희생 물질(150)로 제1 리세스를 매립한다.
희생 물질(150)은 예를 들어, CVD 공정을 이용하여 형성할 수 있다. 도면에 도시된 바와 같이, 희생 물질(150)로 제1 영역(I)의 제1 리세스(107)를 매립할 때, 제2 영역(II)의 전하 저장 플로팅 패턴(130) 및 제1 절연 물질(140) 상에도 희생 물질(150)이 형성될 수 있다. 또한, 희생 물질(150)은 예를 들어, 스핀 온 하드 마스크(Spin On Hardmask; SOH) 또는 실리콘 질화막(SiN)으로 형성할 수 있다.
이어서, 도 9를 참조하여, 희생 물질(152)을 일부 제거하여 제1 리세스(107)의 상부(107t)를 노출시킨다.
예를 들어, 에치 백 등의 식각 공정을 진행하여 제1 리세스(107)의 하부(107b)를 제외한 나머지 영역에 형성된 희생 물질(150)의 일부 영역을 제거할 수 있다. 이에 따라, 인접하는 전하 저장 플로팅 패턴(130)들 사이에 제1 리세스(107)의 상부(107t)가 정의될 수 있다. 상술한 바와 같이, 제1 리세스(107)의 상부(107t)는 유전 물질층(120) 및 전하 저장 플로팅 패턴(130)을 노출시키고, 제1 리세스(107)의 하부(107b)는 기판(100)의 활성 영역(AR)의 적어도 일부를 노출시킬 수 있다.
나아가, 제1 리세스(107)의 하부(107b)에는 희생 물질의 일부(152)가 잔존한다. 제1 리세스(107)의 하부(107b)에 잔존하는 희생 물질(152)은 후속 공정에 의해 에어 갭(도 4의 110 참고)을 형성하기 위한 영역이다. 따라서, 트렌치(105) 내에 에어 갭(110)을 형성하기 위한 깊이만큼 희생 물질(152)이 잔존하도록 희생 물질(150)의 일부를 제거할 수 있다. 다시 말하면, 잔존하는 희생 물질(152)의 상부 표면은 후속 공정에 의해 형성되는 에어 갭(110)의 상면과 동일한 평면일 수 있다.
이어서, 도 10을 참조하여, 제1 리세스(107)의 상부에 제2 절연 물질(135)을 형성한다.
더욱 구체적으로, 제2 절연 물질(135)을 제1 리세스(107)의 상부(107t)에 형성하되, 제1 리세스(107)의 하부(107b)에 잔존하는 희생 물질(152)의 상부 표면(141s)의 일부를 노출시킬 수 있다. 도면에 도시된 바와 같이, 제2 절연 물질(135)을 제1 리세스(107)의 상부(107t)에 형성하는 것은, 제1 리세스(107)의 상부(107t)의 양 측벽에 스페이서(135)를 형성하는 것을 포함할 수 있다.
제1 리세스(107)의 상부(107t)에 의해 노출된 전하 저장 플로팅 패턴(130)의 양 측벽에 측벽 스페이서(135)를 형성할 수 있다. 스페이서(135)는 일측은 전하 저장 플로팅 패턴(130)과 접하고, 타측은 노출되며 인접하는 또 다른 스페이서(135)와 이격 배치되어 하부의 희생 물질(152)의 상부 표면(141s)의 일부를 노출시킬 수 있다.
이어서, 도 11을 참조하여, 제1 리세스(107)의 하부(107b)에 잔존하는 희생 물질(도 10의 152 참조)을 제거하여 제1 리세스(107)의 하부(107b)에 에어 갭(110)을 형성한다.
상술한 바와 같이, 제2 절연 물질(135), 예를 들어 인접하는 스페이서(135) 간의 이격 공간(135s)을 통해 희생 물질(152)의 상부 표면(도 10의 141s 참조)가 노출될 수 있으며, 상기 이격 공간(135s)를 통해 희생 물질(152)을 제거할 수 있다.
예를 들어, 건식 식각 공정 또는 습식 식각 공정을 통해 희생 물질(152)을 선택적으로 제거할 수 있다. 이 때, 공정 시간 및 식각 가스 등과 같은 공정 조건을 조절하여, 노출된 희생 물질(152)의 상부 표면(141s)뿐만 아니라, 노출되지 않은 영역의 희생 물질(152)도 함께 제거할 수 있다. 나아가, 희생 물질(152)과 제2 절연 물질(135) 및 전하 저장 플로팅 패턴(130) 간의 식각 선택비를 이용하여 희생 물질(152)을 선택적으로 제거할 수 있다.
예를 들어, 희생 물질(152)을 스핀 온 마스크로 형성한 경우, 애싱(ashing) 공정을 진행하여 비노출 영역 및 노출 영역의 희생 물질(152)을 제거할 수 있고, 희생 물질(152)을 실리콘 질화막으로 형성한 경우, 인산을 이용하여 희생 물질(152)의 식각 선택비를 높일 수 있다. 그러나, 이는 하나의 예시에 불과하며, 다양한 방식으로 희생 물질(152)을 선택적으로 제거할 수 있다.
이에 따라, 제1 리세스(107)의 하부(107b)에 잔존하는 희생 물질(152)을 제거할 수 있으며, 제1 리세스(107)의 하부(107b)에 에어 갭(110)이 형성될 수 있다.
이어서, 도 12를 참조하여, 제2 절연 물질(135) 상에 제3 절연 물질(160)을 형성하되, 에어 갭(110)을 유지시킬 수 있다.
도면에 도시된 바와 같이, 제3 절연 물질(160)을 제2 절연 물질(135)이 형성된 기판(100) 상에 형성할 수 있다. 예를 들어, CVD 공정을 이용하여 인접하는 스페이서(135) 간의 이격 공간(135s)을 매립할 수 있다. 다시 말하면, 제1 영역(I)의 스페이서(135) 간의 이격 공간(135s)과 제2 영역(II)의 제1 절연 물질(140) 상에 제3 절연 물질(160)을 형성할 수 있다.
예를 들어, 제3 절연 물질(160)은 스텝 커버리지 특성이 상대적으로 낮은 증착 방식 또는 물질을 이용하여 형성할 수 있다. 더욱 구체적으로, 제3 절연 물질(160)이 제1 영역(I)의 스페이서(135) 간의 이격 공간(135s)을 매립하되, 에어 갭(110)을 유지하도록 형성할 수 있다. 다시 말하면, 제3 절연 물질(160)이 이격 공간(135s)을 침투하여 에어 갭(110) 내부를 매립하지 않으면서, 이격 공간(135s)을 매립하도록 공정 조건을 조절할 수 있다.
다시 도 4를 참조하여, 제3 절연 물질(160) 상에 비트 라인(BL)과, 제3 절연 물질(160)을 관통하여 비트 라인(BL)과 게이트 구조와 전기적으로 연결하는 콘택(165)을 형성할 수 있다. 이러한 후속 공정은 다양한 방식으로 변형되어 본 발명에 적용될 수 있으며, 본 발명이 속하는 기술 분야의 당업자에게 널리 알려진 방식을 적용할 수 있으므로, 이에 대한 구체적인 설명은 생략한다.
이처럼, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 따르면, 에어 갭을 형성하기 위해 제1 절연 물질을 제거하는 공정에서, 제1 영역에 형성된 제1 절연 물질을 선택적으로 제거하고 제2 영역의 제1 절연 물질을 잔존시킴으로써 일부 영역의 에어 갭을 매립하는 공정을 수행할 필요가 없다. 따라서, 에어 갭의 일부를 매립하는 증착 공정에 의해, 비매립 영역의 에어 갭의 공간이 축소되는 현상을 방지할 수 있다. 즉, 충분한 공간이 확보되고, 훨씬 안정된 에어 갭을 형성할 수 있다. 이에 따라, 신뢰성이 향상된 비휘발성 메모리 장치의 제조할 수 있는 장점이 있다.
이하, 도 13 내지 도 20을 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명한다. 도 13 내지 도 20은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다. 설명의 편의를 위해, 상술한 도면들과 실질적으로 동일한 구성 요소에 대한 구체적인 설명은 생략하거나 간략화한다.
먼저, 도 13을 참조하여, 제1 방향으로 연장된 복수의 트렌치(205)에 의해 활성 영역이 정의되고, 제1 영역(I)과 제2 영역(II)이 정의된 기판(100)을 제공한다.
더욱 구체적으로, 기판(100)의 활성 영역(AR) 상에는 제1 유전막(120)과 전하 저장 플로팅 패턴(130)이 순차로 적층될 수 있다. 또한, 도면에 도시된 바와 같이, 각 트렌치(205)의 하부에는 제1 절연 물질(240)을 형성할 수 있다. 이에 따라, 제1 영역(I)의 트렌치(205) 상부에는 제1 리세스(207)가, 제2 영역(II)의 트렌치(205) 상부에는 제2 리세스(209)가 정의될 수 있다. 제1 리세스(207)의 깊이는 후속 공정에 의해 형성될 에어 갭(110)의 깊이에 대응될 수 있다. 나아가, 기판(100)의 제1 영역(I)에는 메모리 셀 트랜지스터(MC)를 형성하고, 제2 영역(II)에는 스트링 선택 트랜지스터(SST)를 형성할 수 있다. 이 때, 제2 영역(II)에는 스트링 선택 트랜지스터(SST) 외에 접지 선택 트랜지스터(GST)를 더 형성할 수도 있다.
제1 절연 물질(240)은 복수의 트렌치(205)를 매립하는 제1 절연 물질층을 형성하고, 에치 백 등과 같은 식각 공정을 수행하여 목적하는 깊이만큼 제1 절연 물질층을 제거할 수 있다. 식각 공정에 의해 제1 영역(I) 및 제2 영역(II)의 트렌치(205)를 매립하는 제1 절연 물질층을 동시에 제거할 경우, 제2 리세스(209)의 깊이는 제1 리세스(207)와 실질적으로 동일하게 형성될 수 있다.
이어서, 도 14를 참조하여, 희생 물질(250)로 각 트렌치(205)의 적어도 일부를 매립한다.
도면에 도시된 바와 같이, 각 트렌치(205)의 적어도 일부, 즉 제1 리세스(207) 및 제2 리세스(209)를 희생 물질(250)로 매립할 수 있다. 예를 들어, CVD 공정을 이용하여 기판(100) 상에 희생 물질(250)을 증착할 수 있다. 또한, 희생 물질(250)은 예를 들어, 스핀 온 하드 마스크(SOH) 또는 실리콘 질화막(SiN)으로 형성할 수 있으며, 이에 한정되지 않고 다양한 물질을 적용할 수 있다.
이어서, 도 15를 참조하여, 제2 영역(II)의 희생 물질(250)을 제거하여 제2 영역(II)에 제2 리세스(209)를 형성한다.
더욱 구체적으로, 제2 영역(II)의 희생 물질(250)을 제거하는 것은, 제1 영역(I)의 트렌치(205) 내의 희생 물질(250)은 잔존시키되, 제2 영역(II)의 트렌치(205) 내의 희생 물질(250)을 제거하여 제2 리세스(209)를 형성할 수 있다. 도면에 도시된 바와 같이, 희생 물질(250) 상에 제1 영역(I)을 차단하고, 제2 영역(II)을 오픈하는 식각 마스크(320)를 형성하고, 식각 마스크(320)를 마스크로 하여 제2 영역(II)의 각 트렌치(205) 내의 희생 물질(250)을 제거하여 제2 리세스(209)를 형성할 수 있다. 이 때, 식각 공정은 예를 들어, 에치 백 등의 식각 공정을 진행할 수 있다.
이어서, 도 16을 참조하여, 제2 절연 물질(260)로 제2 리세스(209)를 매립한다.
더욱 구체적으로, 식각 마스크(도 15의 320 참조)를, 예를 들어 애싱(ashing) 등의 공정으로 제거할 수 있다. 이어서, 예를 들어, CVD 공정 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정 등을 수행하여 제2 영역(II)의 제2 리세스(209)를 매립하도록 제2 절연 물질(260)을 증착할 수 있다. 제2 절연 물질(260)의 증착 공정은 기판(100) 전체에 대하여 수행될 수 있다. 이에 따라, 도면에 도시된 바와 같이, 제1 영역(I)의 희생 물질(250) 상에도 제2 절연 물질(260)이 증착될 수 있다.
이에 따라, 도 17에 도시된 바와 같이, 에치 백 등의 공정을 수행하여, 제1 영역(I)의 희생 물질(250) 상에 형성된 제2 절연 물질(도 16의 260 참조)을 제거할 수 있다. 에치 백 등의 공정을 수행하여 제1 영역(I)의 희생 물질(250)의 상부 표면이 노출되도록 제2 절연 물질(260)을 제거할 수 있다. 이에 따라, 제2 영역(II) 상에 형성한 제2 절연 물질(262)의 일부가 함께 제거될 수 있다.
이어서, 도 18을 참조하여, 제1 영역(I)의 희생 물질(252)을 일부 제거하여 제1 영역(I)에 제1 리세스(207)의 상부(207t)를 노출시킨다.
예를 들어, 건식 식각 또는 습식 식각 공정을 수행하여, 제1 영역(I)의 희생 물질(252)을 일부 제거할 수 있다. 더욱 구체적으로, 제1 영역(I)에 형성된 희생 물질(252)의 일부 영역을 제거하되, 제1 리세스(207)의 하부(207b)에 희생 물질(252)이 잔존시킨다. 제1 리세스(207)의 하부(207b)에 잔존하는 희생 물질(252)은 후속 공정에 의해 에어 갭(도 21의 110 참고)을 형성하기 위한 영역이다. 따라서, 트렌치(205) 내에 에어 갭(110)을 형성하기 위한 깊이만큼 희생 물질(252)이 잔존하도록 희생 물질(252)의 일부를 제거할 수 있다. 다시 말하면, 잔존하는 희생 물질(252)의 상부 표면은 후속 공정에 의해 형성되는 에어 갭(110)의 상면과 동일한 평면일 수 있다.
이어서, 도 19를 참조하여, 제1 리세스(207)의 상부(207t)에 제3 절연 물질(135)을 형성하고, 제1 리세스(207)의 하부(207b)에 잔존하는 희생 물질(252)을 제거하여, 제1 리세스(207)의 하부(207b)에 에어 갭(110)을 형성한다.
더욱 구체적으로, 제1 리세스(207)의 하부(207b)에 희생 물질(252)이 잔존하는 상태에서, 제1 리세스(207)의 상부(207t)에 제3 절연 물질(135)을 형성할 수 있다. 즉, 잔존하는 희생 물질(252) 상에 제3 절연 물질(135)을 형성할 수 있다. 이 때, 제1 리세스(207)의 하부(207b)에 잔존하는 희생 물질(252)의 상부 표면이 노출되도록 제3 절연 물질(135)을 형성할 수 있다.
도면에 도시된 바와 같이, 제3 절연 물질(135)은 제1 리세스(207)의 상부(207t)의 양 측벽에 스페이서(135)의 형태로 형성할 수 있다. 더욱 구체적으로, 스페이서(135)의 일측은 전하 저장 플로팅 패턴(130)과 접하고, 타측은 노출되되, 인접하는 또 다른 스페이서(135)와 대향하며 이격 배치될 수 있다. 이에 따라, 하부의 희생 물질(252)의 상부 표면의 일부가 노출될 수 있다. 제3 절연 물질(135)과 희생 물질(252)의 상부 표면의 노출에 관한 내용은 앞선 실시예에서 구체적으로 설명하였으므로, 이에 대한 중복된 설명은 생략한다.
이어서, 도 20을 참조하여, 제3 절연 물질(135) 상에 제4 절연 물질(270)을 형성하되, 에어 갭(110)을 유지시킨다.
도면에 도시된 바와 같이, 제4 절연 물질(270)은 제3 절연 물질(135)이 형성된 기판(100) 상에 형성할 수 있다. 상술한 바와 같이, 제4 절연 물질(270)은 제1 영역(I)의 스페이서(135) 간의 이격 공간(135s)과 제2 영역(II)의 제3 절연 물질(135) 상에 형성할 수 있다.
앞선 실시예와 마찬가지로, 제4 절연 물질(270)은 스텝 커버리지 특성이 상대적으로 낮은 증착 방식 또는 물질을 이용하여 형성할 수 있다. 이에 따라, 제4 절연 물질(270)이 제1 영역(I)의 스페이서(135) 간의 이격 공간(135s)은 매립하되, 제4 절연 물질(270)이 이격 공간(135s)을 침투하여 에어 갭(110) 내부를 매립하지 않도록 공정 조건을 조절할 수 있다.
이어서, 도면으로 도시하지는 않았으나, 후속 공정을 통해 비휘발성 반도체 소자를 제조할 수 있다. 후속 공정에 관하여는, 본 발명이 속하는 기술 분야의 당업자에게 널리 알려진 방식을 적용할 수 있으며, 이에 대한 구체적인 설명은 생략한다.
이처럼, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 따르면, 제2 영역에 형성된 희생 물질을 선택적으로 먼저 제거하고, 희생 물질이 제거된 영역을 절연 물질로 매립한 후에, 제1 영역에 에어 갭을 선택적으로 형성한다. 이에 따라, 에어 갭을 형성한 후, 일부 영역의 에어 갭을 메립하는 공정을 수행할 필요가 없다. 따라서, 에어 갭의 일부는 매립하는 증착 공정에 의해, 비매립 영역의 에어 갭의 공간이 축소되는 현상을 방지할 수 있다. 즉, 충분한 공간이 확보되고, 훨씬 안정된 에어 갭을 형성할 수 있다. 이에 따라, 신뢰성이 향상된 비휘발성 메모리 장치의 제조할 수 있는 장점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 트렌치
107, 207, 209: 리세스 110: 에어 갭
120: 제1 유전막 130: 전하 저장 플로팅 패턴
140, 160, 240, 260, 270: 절연 물질
150, 250: 희생 물질 310, 320: 식각 마스크
107, 207, 209: 리세스 110: 에어 갭
120: 제1 유전막 130: 전하 저장 플로팅 패턴
140, 160, 240, 260, 270: 절연 물질
150, 250: 희생 물질 310, 320: 식각 마스크
Claims (10)
- 제1 방향으로 연장된 복수의 트렌치에 의해 활성 영역이 정의되고, 제1 영역과 제2 영역을 포함하는 기판을 제공하고,
제1 절연 물질로 상기 복수의 트렌치를 매립하고,
상기 제1 영역의 상기 제1 절연 물질을 제거하여 상기 제1 영역에 제1 리세스를 형성하고,
희생 물질로 상기 제1 리세스를 매립하고,
상기 희생 물질을 일부 제거하여 상기 제1 리세스의 상부를 노출시키고,
상기 제1 리세스의 상부에 제2 절연 물질을 형성하고,
상기 제1 리세스의 하부에 잔존하는 상기 희생 물질을 제거하여 상기 제1 리세스 하부에 에어 갭을 형성하는 것을 포함하되,
상기 에어 갭은 상기 활성 영역의 측면을 노출시키는 비휘발성 메모리 장치의 제조 방법. - 제1 항에 있어서,
상기 제1 영역에는 메모리 셀 트랜지스터를 형성하고, 상기 제2 영역에는 스트링 선택 트랜지스터를 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법. - 제1 항에 있어서,
상기 제1 영역의 상기 제1 절연 물질을 제거하는 것은,
상기 제1 절연 물질 상에 상기 제1 영역을 오픈하고 상기 제2 영역을 차단하는 식각 마스크를 형성하고,
상기 식각 마스크를 마스크로 상기 제1 영역의 상기 복수의 트렌치 내의 상기 제1 절연 물질을 적어도 일부 제거하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법. - 제1 항에 있어서,
상기 제1 리세스의 상부에 제2 절연 물질을 형성하는 것은,
상기 제1 리세스의 하부에 잔존하는 상기 희생 물질의 상부 표면의 일부가 노출되도록 상기 제1 리세스의 상부의 양 측벽에 스페이서를 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법. - 제4 항에 있어서,
상기 제1 리세스의 하부에 잔존하는 상기 희생 물질을 제거하는 것은,
상기 스페이서에 의해 노출된 상기 희생 물질의 상부 표면을 통해 상기 희생 물질을 제거하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법. - 제1 항에 있어서,
상기 복수의 트렌치를 형성하는 것은,
상기 기판 상에 유전 물질층 및 전하 저장 플로팅 물질층을 순차로 적층하고,
상기 전하 저장 플로팅 물질층, 상기 유전 물질층, 및 상기 기판을 순차로 패터닝하는 것을 포함하되,
상기 활성 영역 상에 전하 저장 플로팅 패턴 및 유전 물질층을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법. - 제1 방향으로 연장된 복수의 트렌치에 의해 활성 영역이 정의되고, 제1 영역과 제2 영역을 포함하는 기판을 제공하고,
희생 물질로 상기 각 트렌치의 적어도 일부를 매립하고,
상기 제2 영역의 상기 희생 물질을 제거하여 상기 제2 영역에 제2 리세스를 형성하고,
제1 절연 물질로 상기 제2 리세스를 매립하고,
상기 제1 영역의 상기 희생 물질을 일부 제거하여 상기 제1 영역에 제1 리세스의 상부를 노출시키고,
상기 제1 리세스의 상부에 제2 절연 물질을 형성하고,
상기 제1 리세스의 하부에 잔존하는 상기 희생 물질을 제거하여 상기 제1 리세스의 하부에 에어 갭을 형성하는 것을 포함하되,
상기 에어 갭은 상기 활성 영역의 측면을 노출시키는 비휘발성 메모리 장치의 제조 방법. - 제7 항에 있어서,
상기 제1 영역에는 메모리 셀 트랜지스터를 형성하고, 상기 제2 영역에는 스트링 선택 트랜지스터를 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법. - 제7 항에 있어서,
상기 제2 영역의 상기 희생 물질을 제거하는 것은,
상기 희생 물질 상에 상기 제1 영역을 차단하고 상기 제2 영역을 오픈하는 식각 마스크를 형성하고,
상기 식각 마스크를 마스크로 하여 상기 제2 영역의 상기 각 트렌치 내의 상기 희생 물질을 제거하여 상기 제2 리세스를 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법. - 제7 항에 있어서,
상기 제1 리세스의 상부에 상기 제2 절연 물질을 형성하는 것은,
상기 제1 리세스의 하부에 잔존하는 상기 희생 물질의 상부 표면이 노출되도록 상기 제1 리세스의 상부의 양 측벽에 스페이서를 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
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