KR100833434B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents

플래쉬 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명의 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상에 셀용 게이트 패턴들 및 선택 트랜지스터용 게이트 패턴들을 형성하는 단계; 상기 게이트 패턴들을 포함한 결과 구조의 표면을 따라 버퍼 절연막을 형성하는 단계; 상기 셀용 게이트 패턴들 사이의 공간에 보이드가 형성되도록 절연막을 형성하는 단계; 상기 절연막 상부에 질화막을 형성하는 단계; 및 스페이서 식각 공정으로 상기 선택 트랜지스터용 게이트 패턴들 각각의 일측면에 스페이서를 형성하는 단계를 포함한다.
플래쉬 메모리, 갭필, 산화막, 질화막, 보이드, 스페이서

Description

플래쉬 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
도 1A 내지 도 1E는 본 발명의 제 1 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2A 내지 도 2C는 본 발명의 제 2 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 터널 절연막
103 : 제 1 폴리실리콘막 104 : 유전체막
105 : 제 2 폴리실리콘막 106 : 도전막
107 : 하드마스크막 108 : 버퍼 절연막
109 : 절연막 110 : 질화막
119, 129; 스페이서
200A, 200B, 200C: 셀용 게이트 패턴
300A, 300B: 선택 트랜지스터용 게이트 패턴
400: 보이드
본 발명은 플래쉬 메모리 소자에 관한 것이다.
플래쉬 메모리 소자는 고집적화 되어감에 따라 셀용 게이트 패턴들 사이의 공간이 좁아지고 있다. 이에 따라 셀용 게이트 패턴들 사이의 인터퍼런스 캐패시턴스(interference capacitance)가 증가하게 되어 이웃하는 셀들로부터의 챠징(charging) 영향에 의해 셀 문턱전압 변화(cell Vt shift)가 심화되고 있다.
본 발명은 셀용 게이트 패턴들 사이의 인터퍼런스 캐패시턴스를 감소시켜 소자의 전기적 특성 및 소자의 고집적화를 실현시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공한다.
본 발명의 일 측면에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상에 셀용 게이트 패턴들 및 선택 트랜지스터용 게이트 패턴들을 형성하는 단계; 상기 게이트 패턴들을 포함한 결과 구조의 표면을 따라 버퍼 절연막을 형성하는 단 계; 상기 셀용 게이트 패턴들 사이의 공간에 보이드가 형성되도록 절연막을 형성하는 단계; 상기 절연막 상부에 질화막을 형성하는 단계; 및 스페이서 식각 공정으로 상기 선택 트랜지스터용 게이트 패턴들 각각의 일측면에 스페이서를 형성하는 단계를 포함한다.
본 발명의 다른 측면에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상에 셀용 게이트 패턴들 및 선택 트랜지스터용 게이트 패턴들을 형성하는 단계; 상기 게이트 패턴들을 포함한 결과 구조의 표면을 따라 버퍼 절연막을 형성하는 단계; 상기 셀용 게이트 패턴들 사이의 공간에 보이드가 형성되도록 절연막을 형성하는 단계; 상기 셀용 게이트 패턴들 사이의 상기 절연막이 일부 잔류되도록 상기 절연막을 식각하는 단계; 및 상기 선택 트랜지스터용 게이트 패턴들 각각의 일측면에 스페이서를 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1A 내지 도 1E는 본 발명의 제 1 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1A를 참조하면, 반도체 기판(101) 상부의 터널 절연막(102), 제 1 폴리실 리콘막(103), 유전체막(104), 제 2 폴리실리콘막(105), 도전막(106) 및 하드마스크막(107)을 순차적으로 적층한 후 게이트 마스크를 이용한 식각 공정으로 셀용 게이트 패턴들(200A, 200B 및 200C) 및 선택 트랜지스터용 게이트 패턴들(300A 및 300B)을 형성한다. 유전체막(104)은 ONO막으로써 산화막, 질화막, 산화막의 구성으로 형성된다. 도전막(106)은 텅스텐 실리사이드(WSix)로 형성된다.
도 1B를 참조하면, 게이트 패턴들(200A, 200B, 200C, 300A 및 300B)을 포함한 결과 구조의 표면을 따라 버퍼 절연막(108)을 형성한다. 버퍼 절연막(108)은 산화물로 형성한다.
도 1C를 참조하면, 버퍼 절연막(108) 상부에 갭-필(gap-fill) 특성이 나쁜 절연막(109)을 형성하고, 이로 인하여 공간이 좁은 셀용 게이트 패턴들(200A, 200B 및 200C) 사이 및 최외곽 셀용 게이트 패턴(200C)과 이에 이웃하는 선택 트랜지스터용 게이트 패턴(300A) 사이의 공간들에 보이드(400)가 형성한다.
절연막(109)으로 갭-필 특성이 나쁜 물질을 사용하기 때문에, 공간이 좁은 입구 부분에서 절연물이 증착되면서 오버 행(over hang)이 생기게 되고, 결국 오버 행이 맞닿으면서 입구를 막게되어 보이드(400)가 생기게 된다. 절연막(109)은 고밀도 플라즈마 (high density plasma; HDP) 산화막 또는 테트라 에틸 오르소 실리케이트(Tetra Ethyl Ortho Silicate; TEOS) 산화막으로 형성한다. HDP 산화막은, 보이드(400)가 용이하게 형성되도록 하기 위하여, O2가 SiH4보다 적어도 1.5배 이상이 되도록 하여 형성한다. HDP 산화막을 사용하여 보이드(400)를 형성하는 다른 방법 으로는 HDP 산화막의 증착 공정 중간에 스퍼터링(sputtring) 공정을 적어도 한번 이상 실시하여 입구가 빨리 막히도록 한다. HDP 산화막은 플라즈마 방식으로 진행되기 때문에 터널 절연막(102) 및 유전체막(104)의 플라즈마에 의한 손상을 최소화하기 위하여 웨이퍼의 온도를 200 내지 500℃ 사이로 유지한 상태에서 형성한다.
도 1D를 참조하면, 절연막(109) 상부에 질화막(110)을 형성한다. 질화막(110)을 형성하기 전에 절연막(109)의 표면을 평탄화하는 공정을 진행할 수 있다.
도 1E를 참조하면, 스페이서 식각 공정으로 질화막(110)을 식각하고, 계속해서 공간이 비교적 넓은 선택 트랜지스터용 게이트 패턴들(300A 및 300B) 사이에 존재하는 절연막(109)을 제거하여, 선택 트랜지스터용 게이트 패턴들(300A 및 300B) 각각의 일측면에 절연막(109)과 질화막(110)으로 된 이중 스페이서(119)가 형성된다.
도 2A 내지 도 2C는 본 발명의 제 2 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2A를 참조하면, 도 1A 내지 도 1C를 참조하여 설명한 공정을 완료한 후, 선택 트랜지스터용 게이트 패턴들(300A 및 300B) 사이의 절연막(109)을 제거하는 식각 타겟을 설정하여 절연막(109)을 식각하면, 선택 트랜지스터용 게이트 패턴들(300A 및 300B) 사이의 절연막(109)은 완전히 제거되더라도 셀용 게이트 패턴들(200A, 200B 및 200C) 사이의 절연막(109)은 일부 잔류된다. 이는 셀용 게이트 패턴들(200A, 200B 및 200C) 사이에 형성된 절연막(109)이 선택 트랜지스터용 게이 트 패턴들(300A 및 300B) 사이에 형성된 절연막(109) 보다 두껍게 형성되어 있기 때문이다. 절연막(109) 식각 공정은 건식 방식 및 습식 방식 중 적어도 어느 하나를 적용하여 실시한다. 식각 공정 조건 등을 고려하면, 절연막(109) 식각 공정은 습식 방식을 적용하는 것이 용이하다.
도 2B를 참조하면, 결과 구조의 상부에 질화막(110)을 형성한다.
도 2C를 참조하면, 스페이서 식각 공정으로 질화막(110)을 식각하여 선택 트랜지스터용 게이트 패턴들(300A 및 300B) 각각의 일측면에 질화막(110)으로 된 스페이서(129)가 형성된다. 스페이서(129)의 두께는 질화막(110)의 증착 두께 또는 스페이서 식각 공정 조건 등을 조절하여 결정할 수 있다. 이후에 실시되는 소스 콘택 또는 드레인 콘택 형성을 위한 자기 정렬 콘택(self alinged contact) 공정시 소스 라인 상단부 또는 드레인 라인 상단부의 식각 손상을 방지하기 위하여 스페이서(129)를 두껍게 형성할 수 있는 유리한 점이 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래쉬 메모리 소자의 제조 방법은 셀용 게이트 패턴들 사이에 보이드를 형성하므로, 셀용 게이트 패턴들 사이의 인터퍼런스 캐패시턴스(interference capacitance)를 감소시켜 이웃하는 셀들로부터의 챠징(charging) 영향에 의해 발생되는 셀 문턱전압 변화(cell Vt shift)를 개선할 수 있을 뿐만 아니라, 플래쉬 메모리 소자의 고집적화 및 고기능화를 이룰 수 있다.
또한, 본 발명은 선택 트랜지스터용 게이트 패턴들의 일측면에 형성되는 스페이서의 두께를 두껍게 형성할 수 있어, 자기 정렬 콘택(self alinged contact) 공정시 드레인 라인 및 소스 라인의 식각 손상을 방지할 수 있다.

Claims (18)

  1. 반도체 기판 상에 셀용 게이트 패턴들 및 선택 트랜지스터용 게이트 패턴들을 형성하는 단계;
    상기 게이트 패턴들을 포함한 결과 구조의 표면을 따라 버퍼 절연막을 형성하는 단계;
    상기 셀용 게이트 패턴들 사이의 공간에 보이드가 형성되도록 절연막을 형성하는 단계;
    상기 절연막 상부에 질화막을 형성하는 단계; 및
    스페이서 식각 공정으로 상기 선택 트랜지스터용 게이트 패턴들 각각의 일측면에 스페이서를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 버퍼 절연막은 산화물로 형성하는 플래쉬 메모리 소자의 제조 방법.
  3. 삭제
  4. 제 1 항에 있어서, 상기 절연막은 고밀도 플라즈마 (high density plasma; HDP) 산화막 또는 테트라 에틸 오르소 실리케이트(Tetra Ethyl Ortho Silicate; TEOS) 산화막인 플래쉬 메모리 소자의 제조 방법.
  5. 제 4 항에 있어서, 상기 HDP 산화막은 O2가 SiH4보다 적어도 1.5배 이상이 되도록 하여 형성하는 플래쉬 메모리 소자의 제조 방법.
  6. 제 4 항에 있어서, 상기 HDP 산화막은 HDP 산화막의 증착 공정 중간에 스퍼터링 공정을 적어도 한번 이상 실시하여 형성하는 플래쉬 메모리 소자의 제조 방법.
  7. 제 4 항에 있어서, 상기 HDP 산화막은 웨이퍼의 온도를 200 내지 500℃ 사이로 유지한 상태에서 형성하는 플래쉬 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서, 상기 스페이서는 상기 스페이서 식각 공정으로 상기 질화막을 식각하고, 계속해서 상기 선택 트랜지스터용 게이트 패턴들 사이에 존재하는 상기 절연막을 제거하여 형성되는 플래쉬 메모리 소자의 제조 방법.
  9. 반도체 기판 상에 셀용 게이트 패턴들 및 선택 트랜지스터용 게이트 패턴들을 형성하는 단계;
    상기 게이트 패턴들을 포함한 결과 구조의 표면을 따라 버퍼 절연막을 형성하는 단계;
    상기 셀용 게이트 패턴들 사이의 공간에 보이드가 형성되도록 절연막을 형성하는 단계;
    상기 셀용 게이트 패턴들 사이의 상기 절연막이 일부 잔류되도록 상기 절연막을 식각하는 단계; 및
    상기 선택 트랜지스터용 게이트 패턴들 각각의 일측면에 스페이서를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
  10. 제 9 항에 있어서, 상기 버퍼 절연막은 산화물로 형성하는 플래쉬 메모리 소자의 제조 방법.
  11. 삭제
  12. 제 9 항에 있어서, 상기 절연막은 고밀도 플라즈마 (high density plasma; HDP) 산화막 또는 테트라 에틸 오르소 실리케이트(Tetra Ethyl Ortho Silicate; TEOS) 산화막인 플래쉬 메모리 소자의 제조 방법.
  13. 제 12 항에 있어서, 상기 HDP 산화막은 O2가 SiH4보다 적어도 1.5배 이상이 되도록 하여 형성하는 플래쉬 메모리 소자의 제조 방법.
  14. 제 12 항에 있어서, 상기 HDP 산화막은 HDP 산화막의 증착 공정 중간에 스퍼터링 공정을 적어도 한번 이상 실시하여 형성하는 플래쉬 메모리 소자의 제조 방법.
  15. 제 12 항에 있어서, 상기 HDP 산화막은 웨이퍼의 온도를 200 내지 500℃ 사이로 유지한 상태에서 형성하는 플래쉬 메모리 소자의 제조 방법.
  16. 제 9 항에 있어서, 상기 절연막 식각 공정은 상기 선택 트랜지스터용 게이트 패턴들 사이의 상기 절연막이 제거되는 식각 타겟으로 실시하는 플래쉬 메모리 소자의 제조 방법.
  17. 제 16 항에 있어서, 상기 절연막 식각 공정은 건식 방식 및 습식 방식 중 적어도 어느 하나로 실시하는 플래쉬 메모리 소자의 제조 방법.
  18. 제 9 항에 있어서, 상기 스페이서는 상기 절연막 식각 공정 후의 결과 구조의 상부에 질화막을 형성하고, 스페이서 식각 공정을 질화막을 식각하여 형성하는 플래쉬 메모리 소자의 제조 방법.
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