CN112420729B - 3d存储器件及其制造方法 - Google Patents

Abstract

本申请公开了一种3D存储器件及其制造方法，存储器件包括衬底；位于衬底上的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述叠层结构的沟道孔；位于所述沟道孔中的沟道结构以及覆盖所述沟道结构的填充层；其中，所述填充层通过多次沉积形成，并且在多次沉积过程之间进行气体蚀刻，使所述填充层中的空腔顶部位于叠层结构中最上方的层间绝缘层的下方，以进一步减小填充层中空腔的尺寸，降低空腔顶部接缝的高度，提高接缝上方填充层的厚度，从而满足后续的加工要求，提高3D存储器件的良率和可靠性。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿叠层结构的沟道柱实现存储单元串的互连。其沟道柱由多层组成，沟道柱的芯部由填充层进行填充。然而，在现有技术中，为了更大的存储容量，叠层结构的堆叠层数越来越多，导致厚度增加，进而造成沟道柱的深宽比上升，使得填充层在填充沟道柱芯部时受到影响，在填充过程中会在较高的位置产生接缝，使接缝下方形成未被填充的密闭空腔，影响产品性能。沟道柱的深宽比越高空腔也越大，其对器件性能的影响也越明显，且位于沟道柱较高位置的接缝也会对沟道柱上方结构的设置及排布造成影响，后续加工步骤中可能发生接缝被蚀刻穿透等情况的发生，无法满足后续的加工需求。

期望进一步改进3D存储器件的制造方法，以降低填充层接缝的位置，使填充层对沟道柱芯部的填充更加充分，减小空腔的体积，提升空腔上方填充层的厚度和质量，以满足后续加工的需求，提高3D存储器件的良率和可靠性。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，存储器件包括衬底上的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层。所述沟道柱包括位于芯部的填充层，以及填充层外部的沟道层以及夹在多个栅极导体和所述沟道层之间的功能层。其中的填充层通过至少2次沉积工艺以及位于沉积工艺之间的气体蚀刻工艺制成，以进一步减小填充层中空腔的尺寸，降低空腔顶部接缝的高度，提高接缝上方填充层的厚度，从而满足后续的加工要求，提高3D存储器件的良率和可靠性。

一方面，本发明提供一种3D存储器件的制造方法，包括:

在衬底上形成叠层结构，所述叠层结构包括交替堆叠的牺牲层和层间绝缘层；

形成贯穿所述叠层结构的沟道孔；

在所述沟道孔中形成沟道结构以及覆盖所述沟道结构的填充层；

其中，所述填充层通过多次沉积形成，并且在多次沉积过程之间进行气体蚀刻，使填充层中的空腔顶部位于叠层结构中最上方的层间绝缘层的下方。

优选地，形成所述填充层的沉积工艺及气体蚀刻工艺在同一工艺腔中进行。

优选地，所述填充层的材料为氧化物。

优选地，所述填充层的沉积工艺包括原子层沉积和/或化学气相沉积。

优选地，所述气体蚀刻工艺的蚀刻气体包括NF₃，F₂，HF，ClF₃中的至少一种。

优选地，在所述气体蚀刻工艺与所述沉积工艺之间还包括清洗所述叠层结构，以清除所述工艺腔中的残留反应气体。

优选地，所述工艺腔包括第一进气管和第二进气管，所述第一进气管用于通入沉积气体，所述第二进气管用于通入蚀刻气体，所述第一进气管和所述第二进气管的通断由控制模块进行控制。

优选地，还包括采用多个栅极导体置换所述多个牺牲层，从而形成栅叠层结构。

优选地，所述沟道结构包括隧穿介质层、电荷存储层、阻挡层和沟道层。

优选地，还包括：形成位于所述沟道孔底部的外延层，所述沟道层与所述外延层接触。

根据本发明的另一方面，还提供一种3D存储器件，包括:

衬底；

位于衬底上的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；

贯穿所述叠层结构的沟道孔；

位于所述沟道孔中的沟道结构以及覆盖所述沟道结构的填充层；

其中，所述填充层通过多次沉积形成，并且在多次沉积过程之间进行气体蚀刻，所述填充层中的空腔顶部位于叠层结构中最上面的层间绝缘层的下方。

优选地，所述沟道结构包括隧穿介质层、电荷存储层、阻挡层和沟道层。

优选地，所述沟道孔底部还包括外延层，所述沟道层与所述外延层接触。

优选地，所述沟道层与所述填充层邻接。

优选地，所述电荷存储层位于所述隧穿介质层与所述阻挡层之间。

本发明实施例提供的3D存储器件及其制造方法，在衬底上方形成包括交替堆叠的栅极导体和层间绝缘层的叠层结构，贯穿所述叠层结构的沟道孔以及位于沟道孔内的沟道柱，沟道柱包括位于沟道孔中的沟道结构以及覆盖所述沟道结构的填充层。所述填充层通过多次沉积形成，并且在多次沉积过程之间进行气体蚀刻，与现有技术相比，本申请的填充层采用了多次沉积工艺并穿插有气体蚀刻工艺，其填充层内的空腔尺寸更小，空腔顶部的接缝位置的高度更低，使填充层中的空腔顶部位于叠层结构中最上面的层间绝缘层的下方，使得填充层中位于接缝上方的厚度更厚，沟道柱的芯部填充更加充分，提升了结构强度，以及后续的可加工性，提高了产品的性能、稳定性及产品良率。

进一步地，通过多次沉积形成的填充层，其接缝上方的厚度更厚，使得可加工范围增大，可以减轻对后续加工的精度要求，避免因后续加工精度误差等因素导致的填充层被穿透，造成产品报废等情况的发生。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。

图2示出3D存储器件的透视图。

图3示出现有技术中3D存储器件制的填充层的截面示意图。

图4示出根据本申请发明实施例的3D存储器件的填充层的截面示意图。

图5a和图5g示出根据本发明实施例的3D存储器件制造方法的各阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。

如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有阻挡层114，从而形成选择晶体管Q1和Q2。

在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供存储晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡层114形成围绕半导体层的叠层结构。

在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和阻挡层以及存储晶体管M1至M4的半导体层和阻挡层。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的第二选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的第一选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。

在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)102分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。

存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。

第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。

图3示出现有技术中3D存储器件的填充层的截面示意图，如图3所示，已形成位于半导体衬底101上的栅叠层结构，栅叠层结构包括交替堆叠的多个层间绝缘层151和多个栅极导体121、122、123。沟道柱110的侧壁包括多个依次围绕芯部填充层180的功能层以及覆盖所述功能层的沟道层111，在该示例中，功能层例如包括隧穿介质层112、电荷存储层113和阻挡层114。沟道柱110贯穿栅叠层结构，沟道柱110底部包括外延层116，外延层116与沟道层111相连。在沟道柱的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡层114，从而形成多个存储晶体管。在沟道柱110的上下两端，栅极导体122和123与沟道层111之间夹有阻挡层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。该示例中的填充层180其内部具有空腔181，由于叠层结构中叠层数量的增多，导致叠层结构厚度增加，贯穿叠层的沟道孔170的深宽比上升，影响填充层180对沟道孔170芯部的填充质量，在填充过程中，填充层180会在较高的位置形成接缝182，从而使接缝182下方无法被填充，形成未被填充的密闭空腔181，较高的接缝182位置也使得接缝182上方的填充层180厚度显著降低，其结构强度以及后续的可加工性下降，影响产品的性能、稳定性及产品良率。

图4示出根据本申请发明实施例的3D存储器件制造阶段的填充层的截面示意图，如图4所示，已形成位于半导体衬底101上的栅叠层结构，栅叠层结构包括交替堆叠的多个层间绝缘层151和多个栅极导体121、122、123。沟道柱110的侧壁包括多个依次围绕芯部填充层180的沟道结构，在该示例中，沟道结构例如包括隧穿介质层112、电荷存储层113、阻挡层114和沟道层111。沟道柱110贯穿栅叠层结构，沟道柱110底部包括外延层116，外延层116与沟道层111相连。在沟道柱的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡层114，从而形成多个存储晶体管。在沟道柱110的上下两端，栅极导体122和123与沟道层111之间夹有阻挡层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。该实施例中的填充层180是经过多次沉积形成的，并在多次沉积工艺之间穿插气体蚀刻工艺，沉积工艺形成接缝182后，通过气体蚀刻工艺对接缝182上方的填充层180进行蚀刻，从而将接缝182打开，使之前未被填充的空腔181与外部再次连通，从而降低接缝182高度，例如，使得空腔181顶端的接缝182高度不大于叠层结构中最顶部的层间绝缘层的高度，使得接缝182上方的填充层180的厚度得以增加，增强结构强度和后续的可加工性，防止后续步骤操作中接缝182上方的填充层180过薄被穿透，提升产品性能和稳定性，提高产品良率。

图5a和图5g示出根据本发明实施例的3D存储器件制造方法的各阶段的截面图。所述截面图沿着图2中的AA线截取。

如图5a所示，在衬底101上形成层间绝缘层151和牺牲层152交替的堆叠形成的叠层结构。如下文所述，牺牲层152在后续步骤中将替换成栅极导体。在该实施例中，衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。

进一步地，如图5b所示，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在叠层结构150中形成沟道孔170，并在沟道孔170的底部形成一定深度的外延层116。

各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

如图5c所示，在沟道孔170内设置沟道结构，在该实施例中，沟道结构包括由外到内依次设置的阻挡层114、电荷存储层113、隧穿介质层112和沟道层111。沟道结构和填充层180共同构成沟道孔170中的沟道柱110，在沟道柱110的中间部分，牺牲层152与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡层114，沟道层111例如为非晶硅，沟道柱110的底部形成开口，沟道层111通过该开口连接至位于沟道柱110底部的外延层116，例如采用原子层沉积(Atomic Layer Depisition，ALD)，物理气相沉积(Physical VaporDeposition，PVD)或化学气相沉积(Chemical Vapor Deposition，CVD)。

如图5d至5f示出了形成填充层180的各步骤截面图，在沟道柱110的芯部形成填充层180，该填充层180例如由多次沉积工艺形成，并在沉积工艺之间穿插设置有气体蚀刻工艺，填充层180的材料为氧化物，在进行气体蚀刻时，随着蚀刻气体的释放，半导体结构的顶端表面会率先与蚀刻气体接触，且该位置蚀刻气体的浓度也比沟道柱110芯部的浓度高，所以填充层180的顶端表面被蚀刻的速度更快，相比于填充层180的底端，其顶端区域的蚀刻损失量更多，可以扩大填充层180顶端的开口，有利于下一次沉积工艺对沟道柱110的填充。通过采用多次沉积工艺形成，并在沉积工艺之间设置气体蚀刻工艺制备填充层180，使得填充层180的接缝182得到修整，实现填充层180接缝182位置的下移。该方法形成的填充层180对于沟道柱110芯部的填充更加充分，有效减小了填充层180在制备过程中形成的空腔181的尺寸，降低了空腔181顶部的接缝182的位置，使填充层180位于接缝182上方的厚度增加，提高了产品的强度和稳定性以及后续的可加工性，有效降低了空腔181与外界连通的可能，提升了产品良率。当然地，上述沉积工艺与气体蚀刻工艺可在同一工艺腔中进行。

具体地，填充层180例如通过2次沉积工艺形成，2次沉积工艺之间还穿插设置有气体蚀刻工艺，通过气体蚀刻工艺对第1次沉积工艺形成的部分填充层180进行蚀刻，增大开口尺寸，以减小最终形成的填充层180内空腔181的大小，降低空腔181顶部接缝182的位置。

在沟道柱110的沟道结构形成后，对沟道柱110的芯部进行原子层沉积以形成部分填充层180，由于沟道柱110的芯部的开口尺寸有限，深宽比较大，此次原子层沉积后会在沟道柱110的芯部形成一个两端尖中间宽的梭子状空腔181，如图5d所示，通过控制原子层沉积的厚度，可以使空腔181在顶部与外界连通，以便进行气体蚀刻和第2次沉积。

如图5e所示，对于上一步骤形成的部分填充层180进行气体蚀刻，随着蚀刻气体的释放，半导体结构的顶端表面会率先与蚀刻气体接触，且该位置蚀刻气体的浓度也比沟道柱110芯部的浓度高，所以填充层180的顶端表面以及芯部上方区域被蚀刻的速度更快，相比于部分填充层180的底端，其顶端及上方侧壁区域的蚀刻损失量更多，从而扩大顶部的开口，蚀刻气体例如包括NF₃，F₂，HF，ClF₃中的至少一种，通过气体蚀刻以增大空腔181的开口尺寸，使下一次沉积工艺对沟道柱110的填充更加充分。

对沟道柱110的芯部进行第二次沉积，以形成最终完整的填充层180，由于气体蚀刻对第1次沉积的沟道柱芯部的开口进行了扩宽，使得该次沉积可以更充分的对沟道柱110的芯部进行填充，以减小空腔181的尺寸，降低空腔181顶部的接缝182的位置，使接缝182上方的填充层180的厚度增加，提高填充层180的结构强度，提升产品稳定性和产品良率，增大了填充层180在后续步骤中的可加工区域。

当然地，形成所述填充层的沉积工艺及气体蚀刻工艺可在同一工艺腔中进行，以简化制造步骤并提高产品精度，进一步地，在气体蚀刻工艺与第二次沉积工艺之间还可设置清洗操作，对叠层结构及工艺腔进行清洗，以清除之前叠层结构及工艺腔中残留的反应气体。工艺腔还可包括第一进气管和第二进气管，第一进气管用于通入沉积气体，第二进气管用于通入蚀刻气体，第一进气管和第二进气管的通断由具有软件的控制模块进行自动化控制。

虽然上述仅给出了通过两次沉积工艺和两次沉积工艺之间的一次气体蚀刻工艺形成的填充层180，但在具体实施的过程中，可根据对填充以及接缝182位置的具体要求，填充层180可以通过3次、4次或更多次的沉积工艺以及穿插在沉积工艺之间的气体蚀刻工艺制成，沉积工艺可以选用原子层沉积或化学气相沉积，在上述示例中，气体蚀刻工艺仅将开口进行拓宽，但如空腔181已经封闭形成了接缝182，同样可通过气体蚀刻工艺将接缝182重新打开，使空腔181再次与外界连通，以此再对接缝182位置及空腔181尺寸进行修整。

进一步地，在绝缘叠层结构中形成栅线缝隙171(参见图2)，经由栅线缝隙171绝缘叠层结构中的牺牲层152以形成空隙，以及采用金属层填充空隙以形成栅极导体122，如图5g所示。

牺牲层152将替换成栅极导体120，栅极导体120进一步连接至字线。为了形成从栅极导体到达字线的导电通道，多个牺牲层152例如图案化为台阶状，即，每个牺牲层152的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层152的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。将多个牺牲层152之间的层间绝缘层151和覆盖绝缘叠层结构的层间绝缘层整体示出。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个牺牲层152之间及其上方的层间绝缘层。

在形成栅线缝隙171时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。

在该实施例中，栅线缝隙171将栅极导体分割成多条栅线。为此，栅线缝隙171贯穿绝缘叠层结构。

在形成空隙时，利用栅线缝隙171作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层152从而形成空隙。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。

在绝缘叠层结构中的层间绝缘层和牺牲层分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C₄F₈、C₄F₆、CH₂F₂和O₂中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙171。绝缘叠层结构中的牺牲层152的端部暴露于栅线缝隙171的开口中，因此，牺牲层接触到蚀刻剂。蚀刻剂由栅线缝隙171的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的层间绝缘层去除牺牲层152。

在形成栅极导体时，利用栅线缝隙171作为沉积物通道，采用原子层沉积在栅线缝隙171和空隙中填充金属层。

在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF₆，采用的还原气体例如是硅烷SiH₄或乙硼烷B₂H₆。在原子层沉积的步骤中，利用六氟化钨WF₆与硅烷SiH₄的反应产物的化学吸附获得钨材料实现沉积过程。

本发明实施例提供的3D存储器件及其制造方法，在衬底上方形成包括交替堆叠的栅极导体和层间绝缘层的叠层结构，贯穿所述叠层结构的沟道孔以及位于沟道孔内的沟道柱，沟道柱包括位于沟道孔中的沟道结构以及覆盖所述沟道结构的填充层。所述填充层通过多次沉积形成，并且在多次沉积过程之间进行气体蚀刻，与现有技术相比，本申请的填充层采用了多次沉积工艺并穿插有气体蚀刻工艺，其填充层内的空腔尺寸更小，空腔顶部的接缝位置的高度更低，使填充层中的空腔顶部位于叠层结构中最上面的层间绝缘层的下方，使得填充层中位于接缝上方的厚度更厚，沟道柱的芯部填充更加充分，提升了结构强度，以及后续的可加工性，提高了产品的性能、稳定性及产品良率。

进一步地，通过多次沉积形成的填充层，其接缝上方的厚度更厚，使得可加工范围增大，可以减轻对后续加工的精度要求，避免因后续加工精度误差等因素导致的填充层被穿透，造成产品报废等情况的发生。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (9)

1.一种3D存储器件的制造方法，包括:

在衬底上形成叠层结构，所述叠层结构包括交替堆叠的牺牲层和层间绝缘层；

形成贯穿所述叠层结构的沟道孔；

在所述沟道孔中形成沟道结构以及覆盖所述沟道结构的填充层；

其中，所述填充层通过多次沉积形成，并且在多次沉积过程之间进行气体蚀刻，所述气体蚀刻用于降低所述填充层中的空腔的高度，使填充层中的空腔顶部位于叠层结构中最上方的层间绝缘层的下方。

2.根据权利要求1所述的3D存储器件的制作方法，其中，形成所述填充层的沉积及气体蚀刻在同一工艺腔中进行。

3.根据权利要求1所述的3D存储器件的制作方法，其中，所述填充层的材料为氧化物。

4.根据权利要求1所述的3D存储器件的制作方法，其中，所述填充层的沉积包括原子层沉积和/或化学气相沉积。

5.根据权利要求1所述的3D存储器件的制作方法，其中，所述气体蚀刻的蚀刻气体包括NF₃，F₂，HF，ClF₃中的至少一种。

6.根据权利要求1所述的3D存储器件的制作方法，还包括采用多个栅极导体置换所述多个牺牲层，从而形成栅叠层结构。

7.根据权利要求2所述的3D存储器件的制作方法，其中，在所述气体蚀刻与所述沉积之间还包括清洗所述叠层结构，以清除所述工艺腔中的残留反应气体。

8.根据权利要求2所述的3D存储器件的制作方法，其中，所述工艺腔包括第一进气管和第二进气管，所述第一进气管用于通入沉积气体，所述第二进气管用于通入蚀刻气体，所述第一进气管和所述第二进气管的通断由控制模块进行控制。

9.一种3D存储器件，包括：

衬底；

位于衬底上的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；

贯穿所述叠层结构的沟道孔；

位于所述沟道孔中的沟道结构以及覆盖所述沟道结构的填充层；

其中，所述填充层通过多次沉积形成，并且在多次沉积过程之间进行气体蚀刻，所述气体蚀刻用于降低所述填充层中的空腔的高度，所述填充层中的空腔顶部位于叠层结构中最上面的层间绝缘层的下方。

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