CN108028255A - 用于三维存储器的具有单晶硅的选择栅极晶体管 - Google Patents

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Abstract

3D存储器结构的制造工艺使用激光热退火(LTA)提供漏极侧选择栅极(SGD)晶体管的单晶硅沟道。该3D存储器结构包含由交替的导电层和电介质层的阵列形成的堆叠体。通过用存储器膜填充存储器孔来形成NAND串，其包含电荷捕获材料、隧道氧化物以及多晶硅沟道。在一种情况下，分开的氧化物和多晶硅分别形成SGD晶体管栅极氧化物和沟道，其中在多晶硅上执行LTA。在另一种情况下，对于SGD晶体管和存储器单元使用相同的氧化物和多晶硅。多晶硅的一部分转化为单晶硅。单晶硅的背侧经由控制栅极层中的空隙经受外延生长和热氧化。

Description

用于三维存储器的具有单晶硅的选择栅极晶体管
技术领域
本技术涉及存储器器件。
背景技术
半导体存储器器件在各种电子器件中的使用已经变得日益流行。例如，非易失性半导体存储器使用在蜂巢电话、数码相机、个人数字助理、移动计算装置、非移动计算装置以及其他装置中。
诸如电荷捕获材料的电荷储存材料可以使用在这样的存储器器件中，以储存表示数据状态的电荷。电荷捕获材料可以垂直布置为三维(3D)堆叠存储器结构，或水平布置为二维(2D)存储器结构。3D存储器结构的一个示例是位成本可规模化(Bit Cost Scalable，BiCS)架构，其包括交替的导电层和电介质层的堆叠体。
存储器器件包含可以布置为串的存储器单元，例如，在串的端部处提供选择栅极晶体管，以将串的沟道选择性地连接到源极线或位线。然而，在提供这样的存储器器件中存在各种挑战。
附图说明
图1是示例性存储器器件的框图。
图2是包括图1的存储器阵列126的示例性三维配置的块的集合的存储器器件600的立体图。
图3图示了图2的块中的一个的一部分的示例性截面图。
图4图示了图3的堆叠体中的存储器孔直径的曲线图。
图5图示了图3的堆叠体的区域622的特写图。
图6图示了图3的堆叠体的示例性字线层WLL10的俯视图。
图7图示了图3的堆叠体的示例性顶部电介质层DL19的俯视图。
图8图示了图6的子块SBa-SBd中的示例性NAND串。
图9A图示了示例性制造工艺，其中提供单晶硅作为选择栅极晶体管的沟道。
图9B图示了根据图9A的步骤906和908在控制栅极层中用金属取代牺牲材料的示例性工艺。
图9C图示了SGD晶体管的漏极电流对控制栅极电压的曲线图。
图10A-10J描述了图9A的第一方法。
图10A图示了初始配置的堆叠体1000a。
图10B图示了通过使图10A的堆叠体1000a的芯氧化物凹陷而形成的堆叠体1000b。
图10C图示了通过回蚀刻图10B的堆叠体1000b的存储器膜和芯氧化物以在存储器孔的顶部处产生开口而形成的堆叠体1000c。
图10D图示了通过在图10C的堆叠体1000c的开口中沉积栅极氧化物而形成的堆叠体1000d。
图10E图示了通过在图10D的堆叠体1000d的开口中提供多晶硅的封闭的圆柱并且进行多晶硅的激光热退火(LTA)而形成的堆叠体1000e。
图10F图示了结晶深度对LTA剂量的曲线图。
图10G图示了最大结晶深度对沟道长度的曲线图。
图10H图示了通过在图10D的堆叠体1000d的开口中提供具有芯氧化物的多晶硅的开放的圆柱并且进行多晶硅的激光热退火而形成的堆叠体1000h，其作为图10E的替代。
图10I图示了通过在图10E的堆叠体1000e的开口中提供多晶硅接触体而形成的堆叠体1000i。
图10J图示了图10A的选择栅极晶体管的特写图。
图11A-11Q描述了图9A的第二方法。
图11A图示了初始配置的堆叠体1100a(与图10A的堆叠体1000a相同)。
图11B图示了通过使图11A的堆叠体1100a的芯氧化物凹陷而形成的堆叠体1100b(与图10B的堆叠体1000b相同)。
图11C图示了通过进行图11B的堆叠体1100b的多晶硅的LTA以提供晶体硅而形成的堆叠体1100c。
图11D图示了通过掺杂图11C的堆叠体1100c的晶体硅而形成的堆叠体1100d。
图11E图示了通过在图11D的堆叠体1100d上沉积多晶硅以填充存储器孔中的芯开口而形成的堆叠体1100e。
图11F图示了通过从图11E的堆叠体1100e的顶部清洁多晶硅区域1107a、晶体硅1105c和电荷捕获材料1103a而形成的堆叠体1100f。
图11G图示了通过蚀刻图11F的堆叠体1100f中的狭缝而形成的堆叠体1100g。
图11H图示了通过从图11G的堆叠体1100g的控制栅极层移除牺牲材料而形成的堆叠体1100h。
图11I图示了通过在图11H的堆叠体1100h中沉积氧化物并然后沉积金属而形成的堆叠体1100i。
图11J图示了通过从狭缝移除金属并在图11I的堆叠体1100i中沉积氧化物衬垫而形成的堆叠体1100j。
图11K图示了在图11J的堆叠体1100j中，通过在狭缝中在SGD控制栅极层下方的高度处提供导电材料而形成的堆叠体1100k。
图11L图示了通过在图11K的堆叠体1100k中的SGD控制栅极层中提供空隙而形成的堆叠体1100l。
图11M图示了在图11L的堆叠体1100l中，通过从存储器孔中的晶体硅的背侧外延生长硅而形成的堆叠体1100m。
图11N图示了通过将图11M的堆叠体1100m中的外延生长的硅热氧化而形成的堆叠体1100n。
图11O图示了在图11M的堆叠体1100m中，通过在SGD控制栅极层的空隙中沉积金属而形成的堆叠体1100o。
图11P图示了通过在图11O的堆叠体1100o中用导电材料填充狭缝的其余部分而形成的堆叠体1100p。
图11Q图示了图11P的选择栅极晶体管的特写图。
图12A-12D描述了图9A的第三方法。
图12A图示了初始配置的堆叠体1200a(与图11K的堆叠体1100k相同)。
图12B图示了通过在图12A的堆叠体1200a中的SGD控制栅极层中提供空隙而形成的堆叠体1200b(与图11L中的堆叠体1100l相同)。
图12C图示了通过在图12B的堆叠体1200b中的SGD控制栅极层中的空隙中沉积氧化物而形成的堆叠体1200c。
图12D图示了通过在图12C的堆叠体1200c中用导电材料填充狭缝的其余部分而形成的堆叠体1200d。
图12E图示了图12D的选择栅极晶体管的特写图。
具体实施方式
提供了制造其中选择栅极晶体管具有单晶硅沟道的存储器器件的技术。
3D存储器结构可以包括由交替的导电层和电介质层的阵列形成的堆叠体。在层中蚀刻存储器孔，以同时限定许多存储器层。然后通过用合适的材料填充存储器孔来形成NAND串。例如，可以采用MONOS膜堆叠体。其包含形成堆叠体中的控制栅极层的金属，以及氧化物-氮化物-氧化物的膜堆叠体，之后是沿着每个存储器孔的侧壁沉积的多晶硅(多晶态硅)。3D存储器结构可以具有各种配置。例如，直NAND串在一个存储器孔中延伸，而管状或U形NAND串(P-BiCS)包含在两个存储器孔中延伸且由底部背侧栅极结合的存储器单元的垂直列的对。
在一些存储器器件中，存储器单元相互结合为诸如块或子块中的NAND串。每个NAND串包括在NAND串的连接到位线的漏极侧上的一个或多个漏极侧选择栅极晶体管(SGD晶体管)与NAND串的连接到源极线的源极侧上的一个或多个源极侧选择栅极晶体管(SGS晶体管)之间串联连接的若干存储器单元。此外，存储器单元可以布置有公共字线，公共字线起到控制栅极的作用。可以由堆叠体中的导电层提供存储器单元的控制栅极。然而，在制造这样的存储器器件中存在各种挑战。
例如，典型地，相同的氧化物层被用于存储器单元和SGD晶体管，因此无法独立地优化SGD晶体管。此外，相同的多晶硅沟道可以被用于存储器单元和SGD晶体管。这可能导致SGD晶体管的阈值电压(Vth)上的变化。
在一种方法中，为解决这些和其他的问题，提供一种存储器器件，其中SGD晶体管的栅极氧化物独立于用于存储器单元的MONOS层。在另一方面中，将单晶硅提供为SGD晶体管的沟道。在一种方法中，在多晶硅上进行激光热退火(LTA)工艺，以使硅晶粒大小朝向晶体硅增大。
一个示例性实现方式在SGD晶体管附近提供分开的氧化物和多晶硅(与用于存储器单元的氧化物和多晶硅分开)。然后在此分开的多晶硅上进行LTA。
在另一示例性实现方式中，相同的氧化物层和多晶硅层被用于SGD晶体管和存储器单元。多晶硅的与SGD晶体管相邻的部分经受LTA，产生单晶硅，例如，单晶态硅。随后，从控制栅极层中的空隙接近(access)单晶硅的背侧。氧化物的一部分被移除，以暴露单晶硅。进行外延工艺，以横向地生长单晶硅。然后外延生长的硅经受热氧化工艺。然后在空隙中提供金属，以形成控制栅极。
在另一示例性实现方式中，遵循上述方法，但在空隙中沉积氧化物，而不是提供氧化的、外延生长的硅。也可以使用上述方法的组合。例如，可以在形成氧化的、外延生长的硅之后，在空隙中沉积氧化物。
优点包含独立地微调SGD晶体管的Vth和从而微调SGD栅极电压的能力、较窄的Vth分布、以及避免编程SGD晶体管的需求。也改善了控制SGD晶体管的通断特性的能力(见图9C)。
此外，可以在NAND串中具有多个SGD晶体管，其中一个或多个SGD晶体管具有晶体硅沟道，而一个或多个其他SGD晶体管具有多晶硅沟道。或者，全部的SGD晶体管可以具有晶体硅沟道。
以下描述了各种其他特征和益处。图1-8描述了3D存储器器件的总体配置。图9A-12D描述了包含上述实现方式的3D存储器器件的制造。
图1是示例性存储器器件的框图。存储器器件100可以包含一个或多个存储器裸芯108。存储器裸芯108包含存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110、以及读取/写入电路128。存储器结构126是经由行解码器124由字线且经由列解码器132由位线可寻址的。读取/写入电路128包含多个感测块SB1、SB2、……、SBp(感测电路)，并且允许存储器单元的页被并行地读取或编程。典型地，在与一个或多个存储器裸芯108相同的存储器器件100(例如，可移除储存卡)中包含控制器122。在主机140与控制器122之间经由数据总线120，并且在控制器与一个或多个存储器裸芯108之间经由线118传输命令和数据。
存储器结构可以为2D或3D的。存储器结构可以包括存储器单元的一个或多个阵列，其包含3D阵列。存储器结构可以包括单片三维存储器结构，其中在诸如晶片的单个基板上方(且不在之中)形成多个存储器级，而没有介于中间的基板。存储器结构可以包括在具有设置在硅基板上方的有源区域的存储器单元的阵列的一个或多个物理级中单片地形成的任意类型的非易失性存储器。存储器结构可以在非易失性存储器器件中，该非易失性存储器器件具有与存储器单元的操作相关联的电路，不论相关联的电路是在基板上方还是基板内。
控制电路110与读取/写入电路128协作以在存储器结构126上进行存储器操作，并且包含状态机112、芯片上地址解码器114，以及电源控制模块116。状态机112提供存储器操作的芯片级控制。可以例如为编程参数提供储存区域113。
芯片上地址解码器114提供由主机或存储器控制器使用的地址到由解码器124和132使用的硬件地址之间的地址接口。电源控制模块116控制在存储器操作期间供给到字线和位线的电源和电压。其可以包含字线、SGS和SGD晶体管以及源极线的驱动器。在一种方法中，感测块可以包含位线驱动器。SGS晶体管是NAND串的源极端处的选择栅极晶体管，并且SGD晶体管是NAND串的漏极端处的选择栅极晶体管。
在一些实现方式中，部件中的一些可以组合。在各种设计中，除存储器结构126之外，可以设想部件中的一个或多个(单独或组合)作为至少一个控制电路，其配置为进行各种操作，诸如读取、写入以及擦除。例如，控制电路可以包含控制电路110，状态机112，解码器114/132，电源控制模块116，感测块SBb、SB2、……、SBp，读取/写入电路128，控制器122等中的任一个或其组合。
芯片外控制器122可以包括处理器122c、诸如ROM 122a和RAM 122b的储存器件(存储器)，以及纠错码(ECC)引擎245。ECC引擎可以纠正若干读取错误，读取错误是在Vth分布的上尾部变得过高时产生的。
储存器件包括诸如指令集的代码，并且处理器可操作以执行指令集，来提供本文所描述的功能。替代地或附加地，处理器可以从存储器结构的储存器件126a(诸如一个或多个字线中的存储器单元的预留区域)存取代码。
例如，代码可以由控制器使用，以存取存储器结构，以用于例如编程、读取和擦除操作。代码可以包含引导代码和控制代码(例如，指令集)。引导代码是软件，其在引导或启动过程期间初始化控制器，并且使能控制器存取存储器结构。代码可以由控制器使用，以控制一个或多个存储器结构。一经启动，处理器122c从ROM 122a或储存器件126a取回引导代码以执行，并且引导代码初始化系统部件并将控制代码载入到RAM 122b中。控制代码一经被载入到RAM中，其被处理器执行。控制代码包含驱动器，以进行基础任务，诸如控制和分配存储器、对指令的处理指定优先顺序，以及控制输入和输出端口。
通常，控制代码可以包含指令以进行本文中所描述的功能(包含下面进一步讨论的流程图的步骤)，并且提供电压波形(包含下面进一步讨论的那些波形)。
在一个示例中，主机是计算器装置(例如，膝上式计算机、桌面式计算机、智能手机、平板、数码相机)，其包含一个或多个处理器、储存处理器可读取代码(例如，软件)的一个或多个处理器可读取储存器件(RAM、ROM、闪存存储器、硬盘驱动器、固态存储器)，以编程一个或多个处理器来进行本文中所描述的方法。主机还可以包含与一个或多个处理器通信的附加的系统存储器、一个或多个输入/输出接口和/或一个或多个输入/输出装置。
还可以使用除NAND闪存存储器之外的其他类型的非易失性存储器。
半导体存储器器件包含诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)器件的易失性存储器器件，诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(其也可以认为是EEPROM的子集)、铁电式随机存取存储器(“FRAM”)和磁阻式随机存取存储器(“MRAM”)的非易失性存储器器件，以及能够储存信息的其他半导体元件。每个类型的存储器器件可以具有不同的配置。例如，闪存存储器器件可以配置为NAND或NOR配置。
存储器器件可以由无源和/或有源元件以任何组合而形成。作为非限制性示例，无源半导体存储器元件包含ReRAM器件元件，其在一些实施例中包含诸如反熔丝或相变材料的电阻率转换储存元件，以及诸如二极管或晶体管的可选的转向元件。又作为非限制性示例，有源半导体存储器元件包含EEPROM和闪存存储器器件元件，其在一些实施例中包含含有诸如浮置栅极、导电纳米颗粒或电荷储存电介质材料的电荷储存区域的元件。
可以配置多个存储器元件，使得它们串联连接或使得每个元件单独立可存取。作为非限制性示例，NAND配置的闪存存储器器件(NAND存储器)典型地含有串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的串联连接的晶体管的集合的示例。
可以配置NAND存储器阵列，使得阵列由存储器的多个串组成，其中串由共用单个位线且作为组存取的多个存储器元件组成。替代地，可以配置存储器元件，使得每个元件是单独地可存取的，例如，NOR存储器阵列。NAND和NOR存储器配置是示例，并且存储器元件可以以其他方式配置。
位于基板内和/或之上的半导体存储器元件可以布置为二维或三维，诸如二维存储器结构或三维存储器结构。
在二维存储器结构中，半导体存储器元件布置为单个平面或单个存储器器件级。典型地，在二维存储器结构中，存储器元件布置在平面中(例如，在x-y方向平面中)，该平面实质上平行于支承存储器元件的基板的主表面延伸。基板可以是晶片，存储器元件的层形成在晶片之上或之中，或其可以是载体基板，其在存储器元件形成之后附接到存储器元件。作为非限制性示例，基板可以包含诸如硅的半导体。
存储器元件可以以有序阵列(诸如以多个行和/或列)布置在单个存储器器件级中。然而，存储器元件可以排列为不规则或非正交配置。存储器元件可以各自具有两个或更多个电极或接触线，诸如位线和字线。
布置三维存储器阵列，使得存储器元件占据多个平面或多个存储器器件级，从而形成三维上的(即，在x、y以及z方向上，其中z方向实质上垂直于基板的主表面，且x和y方向实质上平行于基板的主表面)结构。
作为非限制性示例，三维存储器结构可以垂直布置为多个二维存储器器件级的堆叠体。作为另一非限制性示例，三维存储器阵列可以布置为多个垂直列(例如，列实质上垂直于基板的主表面(即，在y方向上)延伸)，且每个列具有多个存储器元件。列可以布置为二维配置(例如，在x-y平面中)，产生存储器元件的三维布置，其具有多个垂直堆叠的存储器平面上的元件。三维的存储器元件的其他配置也可以构成三维存储器阵列。
作为非限制性示例，在三维NAND存储器阵列中，存储器元件可以耦接在一起，以在单个水平(例如，x-y)存储器器件级内形成NAND串。替代地，存储器元件可以耦接在一起，以形成跨过多个水平存储器器件级的垂直NAND串。可以设想其他三维配置，其中一些NAND串含有单个存储器级中的存储器元件，而其他的串含有跨越穿过多个存储器级的存储器元件。三维存储器阵列也可以设计为NOR配置和ReRAM配置。
典型地，在单片三维存储器阵列中，一个或多个存储器器件级形成在单个基板上方。可选地，单片三维存储器阵列还可以具有至少部分在单个基板内的一个或多个存储器层。作为非限制性示例，基板可以包含诸如硅的半导体。在单片三维阵列中，构成阵列的每个存储器器件级的层典型地形成在阵列的下面存储器器件级的层上。然而，单片三维存储器阵列的相邻存储器器件级的层可以被共用，或在存储器器件级之间具有介于中间的层。
二维阵列可以分开地形成，并且然后封装在一起以形成具有存储器的多个层的非单片存储器器件。例如，可以通过在分开的基板上形成存储器级并且然后将存储器级相互堆叠而构建非单片堆叠存储器。在堆叠之前，可以将基板减薄或从存储器器件级移除，但由于存储器器件级初始地形成在分开的基板上，所得的存储器阵列不是单片三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可以形成在分开的芯片上，并且然后被堆叠在一起以形成堆叠芯片存储器器件。
存储器元件的操作和与存储器元件通信典型地需要相关联的电路。作为非限制的示例，存储器器件可以具有用于控制和驱动存储器元件以完成诸如编程和读取的功能的电路。此相关联的电路可以在与存储器元件相同的基板和/或在分开的基板上。例如，存储器读取-写入操作的控制器可以位于分开的控制器芯片上和/或在与存储器元件相同的基板上。
本领域技术人员将认识到，本技术不限于所描述的二维和三维示例性结构，而是涵盖如本文中所描述的和如本领域技术人员所理解的本技术的精神和范围内的全部相关存储器结构。
图2是存储器器件600的立体图，存储器器件600包括图1的存储器阵列126的示例性三维配置的块的集合。在基板上的是存储器单元(储存元件)的示例性块BLK0、BLK1、BLK2和BLK3以及具有由块使用的电路的外围区域604。例如，电路可以包含电压驱动器605，电压驱动器605可以连接到块的控制栅极层。在一种方法中，在块中的公共高度处的控制栅极层被公共地驱动。基板601还可以承载块下面的电路，连同一个或多个下部金属层，下部金属层被图案化为导电路径，以携载电路的信号。块形成在存储器器件的中间区域602中。在存储器器件的上部区域603中，一个或多个上部金属层被图案化为导电路径，以携载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠体的交替级表示字线。在一种可能的方法中，每个块具有相对的分层式(tiered)侧面，垂直接触体从相对的分层式侧面朝上延伸到上部金属层，以形成去往导电路径的连接。尽管绘示了四个块作为示例，可以使用两个或更多个块，其在x和/或y方向上延伸。
在一种可能的方法中，平面在x方向上的长度表示去往字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，并且平面在y方向上的宽度表示去往位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器器件的高度。
图3图示了图2的块中的一个的一部分的示例性截面图。块包括交替的导电层和电介质层的堆叠体610。在此示例中，除了数据字线层(字线)WLL0-WLL10之外，导电层包括两个SGD层、两个SGS层、以及四个虚设字线层WLD1、WLD2、WLD3和WLD4。电介质层标记为DL0-DL19。此外，绘示了堆叠体的包括NAND串NS1和NS2的区域。每个NAND串包围存储器孔618或619，存储器孔618或619填充有形成与字线相邻的存储器单元的材料。在图5中更详细地示出了堆叠体的区域622。
堆叠体包含基板611、基板上的绝缘膜612，以及源极线SL的一部分。NS1具有堆叠体的底部614处的源极端613和堆叠体的顶部616处的漏极端615。可以跨堆叠体周期性地提供金属填充的狭缝617和620，作为延伸穿过堆叠体的互连体，诸如以将源极线连接到堆叠体上方的线。狭缝可以在形成字线期间被使用，并且随后被用金属或掺杂多晶硅填充。狭缝还可以用来接近控制栅极层，以用金属取代牺牲材料，并在一些情况下接近存储器孔中的材料的背侧。还绘示了位线BL0的一部分。导电通孔621将漏极端615连接到BL0。
图4图示了图3的堆叠体中的存储器孔直径的曲线图。垂直轴线与图3的堆叠体对准并且图示了宽度(wMH)，例如，存储器孔618和619的直径。在这样的存储器器件中，蚀刻穿过堆叠体的存储器孔具有很高的深宽比(aspect ratio)。例如，约25-30的深度对直径的比率是常见的。存储器孔可以具有圆形截面。由于蚀刻工艺，存储器孔宽度可以沿着孔的长度变化。典型地，直径从存储器孔的顶部到底部逐渐地变得更小(实线)。即，存储器孔是锥形的，在堆叠体的底部变窄。在一些情况下，在孔的靠近选择栅极的顶部处发生稍微变窄，因此在从存储器孔的顶部到底部变得逐渐地变小之前，直径变得稍微地更宽(长断划线)。例如，存储器孔宽度在堆叠体中的WL9的级处是最大的，在此示例中。存储器孔宽度在WL10的级处稍微更小，并且在WL8至WL0的级处逐渐地更小。
在另一种可能的实现方式中(由短断划线表示)，堆叠体制造为两个层级(tier)。首先将底部层级形成有相应的存储器孔。然后将顶部层级形成有与底部层级中的存储器孔对准的相应的存储器孔。每个存储器孔是锥形的，使得形成双锥形的存储器孔，其中从堆叠体的底部移动到顶部，宽度增大，然后减小并再次增大。
由于存储器孔的宽度上的不均匀性，存储器单元的编程和擦除速度可能基于它们沿着存储器孔的位置而变化，例如，基于它们在堆叠体中的高度。在较小的直径存储器孔的情况下，跨隧道氧化物的电场相对较强，因此编程和擦除速度相对较高。
块可以包括三维结构，其中存储器单元沿着垂直存储器孔布置，垂直存储器孔具有变化的直径；并且每个子集合与垂直存储器孔的具有相似直径的部分相关联。
图5图示了图3的堆叠体的区域622的特写图。存储器单元形成在堆叠体的不同级处，在字线层和存储器孔的交叉部。在此示例中，在虚设存储器单元682和683以及数据存储器单元MC上方提供SGD晶体管680和681。可以例如使用原子层沉积来沿着存储器孔630的侧壁(SW)和/或在每个字线层内沉积若干层。例如，每个列(例如，由存储器孔内的材料形成的柱)可以包含诸如SiN或其他氮化物的电荷捕获层或膜663、隧穿层664、多晶硅本或沟道665，以及电介质芯666。字线层可以包含阻挡氧化物/阻挡高-k材料660、金属屏障661，以及作为控制栅极的诸如钨的导电金属662。例如，提供了控制栅极690、691、692、693和694。在此示例中，除金属之外的全部层提供在存储器孔中。在其他方法中，层中的一些可以在控制栅极层中。附加的柱相似地形成在不同的存储器孔中。柱可以形成NAND串的柱状有源区域(AA)。
当编程存储器单元时，电子储存在电荷捕获层的与存储器单元相关联的部分中。这些电子被从沟道拉入到电荷捕获层中，并且穿过隧穿层。存储器单元的Vth正比于储存的电荷的量而增大。在擦除操作期间，电子返回到沟道。
可以用多个环状层填充存储器孔中的每一个，多个环状层包括阻挡氧化物层、电荷捕获层、隧穿层，以及沟道层。存储器孔中的每一个的芯区域填充有体材料，并且多个环状层在每个存储器孔中的芯区域与字线之间。
NAND串可以认为具有浮置体沟道，因为沟道的长度不形成在基板上。此外，由在堆叠体中上下叠置的多个字线层提供NAND串，并且NAND串由电介质层相互分开。
图6图示了图3的堆叠体的示例性字线层WLL10的俯视图。如所提到的，3D存储器器件可以包括交替的导电层和电介质层的堆叠体。导电层提供SG晶体管和存储器单元的控制栅极。用于SG晶体管的层是SG层，并且用于存储器单元的层是字线层。此外，存储器孔形成在堆叠体中，并且填充有电荷捕获材料和沟道材料。因此，形成了垂直NAND串。源极线在堆叠体下方连接到NAND串，并且位线在堆叠体上方连接到NAND串。
3D存储器器件中的块BLK可以划分为子块，其中每个子块包括具有公共SGD控制线的NAND串的集合。此外，块中的字线层可以划分为区域。每个区域可以于在堆叠体中周期性地形成的狭缝之间延伸，以在存储器器件的制造工艺期间处理字线层。此处理可以包含用金属取代字线层的牺牲材料。通常，狭缝之间的距离应相对小，以考虑到蚀刻剂能够横向行进以移除牺牲材料距离上的限制，以及金属能够行进以填充通过移除牺牲材料而产生的空隙的距离上的限制。例如，狭缝之间的距离可以允许相邻狭缝之间的几行的存储器孔。存储器孔和狭缝的布局还应考虑到在每个位线连接到不同的存储器单元的同时能够跨区域延伸的位线的数目上的限制。在处理字线层之后，可以可选地用金属填充狭缝，以穿过堆叠体提供互连。
本附图和其他附图不一定是按比例的。在实践中，区域可以比所绘示的在x方向上相对于y方向远更长，以容纳附加的存储器孔。
在此示例中，在相邻的狭缝之间存在四行的存储器孔。行在此处是在x方向上对准的存储器孔的组。此外，存储器孔的行是交错的图案，以提高存储器孔的密度。字线层被划分为各自由连接体713连接的区域WLL10a、WLL10b、WLL10c以及WLL10d。在一种方法中，块中字线层的最后的区域可以被连接到下一个块中的字线层的第一区域。连接体进而连接到字线层的电压驱动器。区域WLL10a沿着线712具有示例性存储器孔710和711。还参见图7和图8。区域WLL10b具有示例性存储器孔714和715。区域WLL10c具有示例性存储器孔716和717。区域WLL10d具有示例性存储器孔718和719。每个存储器孔可以是相应的NAND串的部分。例如，存储器孔710、714、716和718可以分别是NAND串NS0_SBa、NS0_SBb、NS0_SBc和NS0_SBd的部分。
每个圆表示存储器孔在字线层或SG层处的截面。每个圆可以替代地表示存储器单元，存储器单元是通过存储器孔中的材料并通过相邻的字线层提供的。
金属填充的狭缝701、702、703和704(例如，金属互连)可以位于区域WLL10a-WLL10d的边缘之间，并与区域WLL10a-WLL10d的边缘相邻。金属填充的狭缝提供从堆叠体的底部到堆叠体的顶部的导电路径。例如，堆叠体的底部处的源极线可以连接到堆叠体上方的导电线，其中导电线连接到存储器器件的外围区域中的电压驱动器。图6的子块SBa-SBd的进一步细节还参见图8。
图7图示了图3的堆叠体的示例性顶部电介质层DL19的俯视图。电介质层划分为区域DL19a、DL19b、DL19c和DL19d。每个区域可以连接到对应的电压驱动器。每个存储器单元在连接到对应的位线的对应的NAND串中的情况下，这允许存储器单元在字线层的一个区域中的集合被并行地编程。可以在每个位线上设定电压，以在每个编程电压期间允许或禁止编程。
区域DL19a沿着线712a具有示例性存储器孔710和711，线712a与位线BL0重合。若干位线在存储器孔上方延伸，并且连接到存储器孔，如由“X”符号所指示的。BL0连接到存储器孔的集合，包含存储器孔711、715、717以及719。另一示例性位线BL1连接到存储器孔的集合，包含存储器孔710、714、716和718。还绘示了来自图6的金属填充的狭缝701、702、703和704，因为他们穿过堆叠体垂直延伸。位线可以跨越DL19层上在-x方向上以BL0-BL23的顺序编号。
位线的不同子集合连接到不同的行中的单元。例如，BL0、BL4、BL8、BL12、BL16和BL20连接到每个区域的右手边的第一行单元中的单元。BL2、BL6、BL10、BL14、BL18和BL22连接到相邻于右手边的第一行的相邻的单元行中的单元。BL3、BL7、BL11、BL15、BL19和BL23连接到每个区域的左手边的第一行单元中的单元。BL1、BL5、BL9、BL13、BL17和BL21连接到相邻于左手边的第一行的相邻的单元行中的单元。
图8图示了图6的子块SBa-SBd中的示例性NAND串。子块与图3的结构一致。在左手侧绘示了堆叠体中的导电层以供参考。每个子块包含多个NAND串，其中绘示了一个示例性NAND串。例如，SBa包括示例性NAND串NS0_SBa，SBb包括示例性NAND串NS0_SBb，SBc包括示例性NAND串NS0_SBc，并且SBd包括示例性NAND串NS0_SBd。
此外，NS0_SBa包含SGS晶体管800和801，虚设存储器单元802和803，数据存储器单元804、805、806、807、808、809、810、811、812、813和814，虚设存储器单元815和816，以及SGD晶体管817和818。
NS0_SBb包含SGS晶体管820和821，虚设存储器单元822和823，数据存储器单元824、825、826、827、828、829、830、831、832、833和834，虚设存储器单元835和836，以及SGD晶体管837和838。
NS0_SBc包含SGS晶体管840和841，虚设存储器单元842和843，数据存储器单元844、845、846、847、848、849、850、851、852、853和854，虚设存储器单元855和856，以及SGD晶体管857和858。
NS0_SBd包含SGS晶体管860和861，虚设存储器单元862和863，数据存储器单元864、865、866、867、868、869、870、871、872、873和874，虚设存储器单元875和876，以及SGD晶体管877和878。
WL8上的存储器单元包含存储器单元812、832、852和872。WL9上的存储器单元包含存储器单元813、833、853和873。在此示例中，块的编程可以逐子块地发生。例如，可以从WLL0-WLL10编程SBa，然后可以从WLL0-WLL10编程SBb，然后可以从WLL0-WLL10编程SBc，并且然后可以从WLL0-WLL10编程SBd。
图9A图示了示例性制造工艺，其中提供单晶硅作为选择栅极晶体管的沟道。步骤包含形成包括交替的控制栅极层和电介质层的堆叠体(步骤900)、蚀刻存储器孔(步骤901)，在存储器孔的侧壁上沉积存储器膜(例如，电荷捕获材料、隧道氧化物以及多晶硅沟道)(步骤902)，以及蚀刻存储器孔的底部、沉积芯填充体并进行化学机械抛光(CMP)以移除堆叠体的顶部上的多余的存储器膜和芯填充体(步骤903)。
随后，在第一方法中，步骤904包含回蚀刻存储器孔的顶部处的存储器膜和芯填充体，并且在SGD控制栅极层沉积附加的氧化物和多晶硅。步骤905包含进行附加的多晶硅的激光热退火，以产生晶体硅。关于图10A-10J进一步描述了第一方法。步骤906包含在控制栅极层中用金属取代牺牲材料。
在第二方法中，步骤907包含进行多晶硅沟道的顶部部分的激光热退火，以产生晶体硅。步骤908包含在控制栅极层中用金属取代牺牲材料。步骤909包含在SGD控制栅极层中形成空隙。步骤911包含经由空隙进行多晶硅沟道外延生长。步骤912包含经由空隙进行外延生长的热氧化，以形成氧化物。关于图11A-11Q进一步描述了第二方法。
第三方法使用第二方法的步骤907、908和909，之后是步骤910。此步骤在空隙中沉积氧化物。关于图12A-12D进一步描述了第三方法。
步骤913包含在存储器孔的顶部处形成接触体。
图9B图示了在控制栅极层中用金属取代牺牲材料的示例性工艺，与图9A的步骤906和908一致。步骤920包含在堆叠体中蚀刻狭缝。狭缝可以包括沟槽或其他空隙。这可以涉及从堆叠体的顶部蚀刻到堆叠体的底部处的蚀刻停止材料，从而形成延伸堆叠体的高度的开口。可以消耗蚀刻停止材料的一部分。可以经由狭缝移除蚀刻停止材料的其余部分，使得狭缝向下延伸到基板电介质。在狭缝的蚀刻期间，存储器孔可以被掩模覆盖。步骤921包含使用狭缝来移除全部控制栅极层的牺牲材料，形成空隙。例如，可以通过湿法蚀刻移除来控制栅极层的牺牲材料，在堆叠体的电介质层之间产生空隙。步骤922包含使用狭缝来在全部空隙中沉积金属(例如，钨)。步骤923包含从狭缝清洁金属，例如，以避免控制栅极层之间的短路。
步骤924包含在狭缝中沉积衬垫(例如，SiO2或其他氧化物)。这将堆叠体层与将在狭缝中提供的金属或掺杂多晶硅隔离。步骤925包含蚀刻穿过衬垫的底部。这提供去往狭缝下方的区域的导电路径。步骤926包含在狭缝中沉积导电材料，诸如金属或掺杂多晶硅。这穿过堆叠体提供导电垂直互连。步骤927包含在狭缝中将材料回蚀刻到SGD层下方。这允许用蚀刻剂接近SGD层。步骤928包含在SGD层中移除金属，以形成空隙。这允许存储器孔中的材料被从其背侧接近，背侧与前侧相对，前侧朝向存储器孔的中心面向内。随后，进行图9A的步骤910或911和912。步骤930包含在SGD层的空隙中沉积金属(或掺杂多晶硅)。这使导电通孔延伸到堆叠体的顶部。步骤931包含进一步处理，诸如从堆叠体上方移除多余的金属。
在一个替代方式中，进行步骤940和941而不是步骤922。步骤940包含使用狭缝来通过选择性蚀刻移除非SGD控制栅极层的牺牲材料，从而形成空隙。步骤941包含使用狭缝来在非SGD层中空隙中沉积金属。在此替代方式中，步骤942包含使用狭缝来通过选择性蚀刻移除SGD控制栅极层的牺牲材料，从而形成空隙。见图11K。进行步骤942而不是步骤928。
图9C图示了SGD晶体管的漏极电流对控制栅极电压的曲线图。实线950表示具有单晶硅的沟道的SGD晶体管，而断划线951表示具有非晶硅或多晶硅的沟道的SGD晶体管。用单晶硅在通断状态之间提供更急剧的过渡。
后面的附图绘示了直NAND串，但也适用于U形NAND串以及其他配置，包含含有垂直延伸的沟道的那些配置。
图10A-10J描述了图9A的第一方法的示例性实现方式。
图10A图示了初始配置的堆叠体1000a。堆叠体相似于图3的堆叠体，但少一个字线。此示例每个NAND串包含两个SGD晶体管。在实践中，可以使用一个或多个。晶体管与SGD层SGD0和SGD1相关联。SGD0是最靠近于NAND串的漏极端的SGD层，并且SGD1是第二最靠近于NAND串的漏极端的SGD层。在此示例中，连接到SGD0的SGD晶体管提供有晶体硅沟道，而连接到SGD1的SGD晶体管提供有多晶硅沟道。还参见图10J。
堆叠体包含基板1000，控制栅极层SGS0、SGS1、WLD4、WLD3、WLL0-WLL9、WLD1、WLD2、SGD1和SGD0，以及示例性存储器孔1001和1002。在形成存储器孔之后，沉积电荷捕获材料1003、隧道氧化物1004、硅沟道1005和电介质芯填充体1006。可以进行毯式沉积，使得电荷捕获材料1003a、硅沟道材料1005a以及电介质芯填充体1006a沉积在堆叠体的顶部上。堆叠体的顶部上的这些材料随后被移除。在一种方法中，硅处于非晶形式，并且在后续的加热工艺中被转化为多晶硅。在另一方法中，硅处于多晶硅形式。
稀氢氟(DHF)酸可以用来预清洁存储器孔，之后用异丙醇(IPA)蒸气干燥。在一种方法中，硅是非掺杂非晶硅(aSi)。aSi可以是部分结晶的，并且通过例如在氮气(N2)气体中在850℃下加热三十分钟而被转化为多晶硅，之后在N2中在1050℃下退火。芯填充体可以为SiO2，其在450℃下使用原子层沉积(ALD)沉积三十分钟。
图10B图示了通过使图10A的堆叠体1000a的芯氧化物凹陷而形成的堆叠体1000b。堆叠体的顶部上的电介质芯填充体1006a被移除，并且在存储器孔中形成凹陷的芯区域1006c。
图10C图示了通过回蚀刻图10B的堆叠体1000b的存储器膜和芯氧化物以在存储器孔的顶部处产生开口或空隙1007而形成的堆叠体1000c。可以用多晶硅填充凹陷的芯区域，之后是将多晶硅和存储器膜层凹陷到在第一SGD层(SGD0)下方且在第二SGD层(SGD1)上方的高度z1。此方法允许为SGD0层形成晶体硅沟道而不为SGD1层形成晶体硅沟道。在另一方法中，凹陷到在SGD1下方且在WLD2上方的高度z2。此方法允许为SGD0和SGD1层两者形成晶体硅沟道。
图10D图示了通过在图10C的堆叠体1000c的开口中沉积栅极氧化物1008而形成的堆叠体1000d。可以移除栅极氧化物的底部部分，使得多晶硅沟道被暴露。栅极氧化物可以是例如由ALD或化学气相沉积(CVD)沉积的SiO2。有利地，此栅极氧化物是由SGD晶体管专门使用的，并且可以为该目的而被优化。例如，SGD栅极氧化物可以比存储器膜的隧道氧化物更厚。
图10E图示了通过在图10D的堆叠体1000d的开口中提供多晶硅的封闭的圆柱并进行多晶硅的激光热退火(LTA)而形成的堆叠体1000e。LTA产生晶体硅1010的封闭的圆柱。可以例如用硼掺杂多晶硅，以提高其电导率。多晶硅不完全地填充存储器孔，使得存在空间以在存储器孔的顶部处提供接触体。多晶硅可以被填充到期望的高度，或被过填充然后回蚀刻。作为示例，可以由低压CVD(LPCVD)而沉积多晶硅。可以例如在其沉积期间或之后，例如使用离子注入来原位掺杂多晶硅。或者，多晶硅可以是未掺杂的。
LTA应配置为至少在与SGD0层相邻且延伸SGD0层的高度的区域中将多晶硅转化为晶体硅。晶体硅应跨越选择栅极晶体管的控制栅极层(例如，SGD0)。即，晶体硅的厚度或高度应至少等于SGD层的厚度或高度。晶体硅应相邻于SGD0层。这允许晶体硅充当SGD晶体管的沟道，其中SGD0层是控制栅极。
LTA工艺可以涉及将激光瞄准在堆叠体的顶部处，并且提供激光跨存储器单元的行的来回相对运动，以确保结晶是均匀的。激光束的直径小于存储器孔直径。存储器孔之间的区域是氧化物，因此他们不受激光光线影响。在示例性实现方式中，激光是在308nm波长下工作的具有小于200nsec的脉冲持续时间的脉冲激光。硅晶体的晶粒大小是激光处理的持续时间的函数。例如，LTA提供比快速热退火(RTA)更好的结果。RTA涉及在长周期之上加热，其可能对外围器件是有害的。LTA提供短的能量的爆发，其不损害存储器器件。
在示例性实现方式中，LTA工艺可以配置为使得晶粒大小大于SGD层厚度。晶体硅沟道可以包括单个硅晶体(例如，具有约100nm的晶粒大小)，使得SGD晶体管充当单晶MOSFET。SGD晶体管的性能更多取决于相对于SGD层厚度的晶粒大小，而不是取决于硅沟道的晶体分数(crystalline fraction)。多晶硅可以完全被结晶或转化为大于SGD层厚度的晶粒大小，典型地为100nm。
图10F图示了结晶深度对LTA剂量的曲线图。通常，可以根据堆叠体中的期望的深度来为结晶设定激光剂量。在约2J/cm2的示例性剂量的情况下，结晶深度为250nm。激光深度可以限制为约400nm，其小于例如4-6μm的存储器孔深度。此曲线图来自Lisoni等人在VLSI Technology Digest of Technical Papers的2014研讨会中的2014年六月9-12期的第1-2页的“Laser thermal anneal of polysilicon channel to boost 3D memoryperformance”。
图10G图示了最大结晶深度对沟道长度的曲线图。断划线1015指示完全结晶的情况。线1016指示了25℃的卡盘温度的情况，并且线1017指示了400℃的卡盘温度的情况。通过加热卡盘上的基板，可以增大结晶深度。此曲线图来自Lisoni等人的上述论文。
图10H图示了通过在图10D的堆叠体1000d的开口中提供具有芯氧化物1011的多晶硅的开放的圆柱并进行多晶硅的激光热退火而形成的堆叠体1000h，其作为图10E的替代方式。形成晶体硅1010a的开放的圆柱。这可能导致与晶体硅的封闭的圆柱相比降低的泄露，因为其将沟道限制为薄的本体。示出了堆叠体的部分的特写图。
图10I图示了通过在图10E的堆叠体1000e的开口中提供多晶硅接触体1012而形成的堆叠体1000i。接触体可以提供在晶体硅1010的顶部上，以提供去往在堆叠体上方延伸的导电通孔的导电路径。例如，参见图3中的导电通孔621，其将NAND串的漏极端连接到图3中的位线。作为示例，接触体可以掺杂有磷。
接触体可以是晶体硅上方提供的掺杂多晶硅接触体，其中掺杂多晶硅接触体从晶体硅延伸存储器孔的顶部。
图10J图示了图10I的选择栅极晶体管的特写图。选择栅极晶体管1020包含由SGD0形成的控制栅极1020cg、栅极氧化物1020ox以及晶体硅沟道1020ch。附加的选择栅极晶体管1022包含由SGD1形成的控制栅极1022cg、电荷捕获层1022ctl、隧道氧化物1022tox以及多晶硅沟道1022ch。虚设存储器单元1024可以具有与数据存储器单元相似的配置，并且包含由WLD2形成的控制栅极1024cg、电荷捕获层1024ctl、隧道氧化物1024tox以及多晶硅沟道1024ch。
在此示例中，选择栅极晶体管1020是在NAND串的顶部处的多个选择栅极晶体管之中的最顶部选择栅极晶体管，附加的选择栅极晶体管1022被提供在最顶部选择栅极晶体管下方，存储器膜延伸到附加的选择栅极晶体管的高度，晶体硅的底部1020b在附加的选择栅极晶体管的顶部1022t上方，并且栅极氧化物1020ox的底部1020c在附加的选择栅极晶体管的顶部1022t上方。
图11A-11Q描述了图9A的第二方法的示例性实现方式。此方法提供热生长的氧化物，其具有比沉积的氧化物更好的质量。这导致SGD晶体管的更好的可控制性。
图11A图示了初始配置的堆叠体1100a(与图10A的堆叠体1000a相同)。堆叠体包含基板1100，控制栅极层SGS0、SGS1、WLD4、WLD3、WLL0-WLL9、WLD1、WLD2、SGD1和SGD0，以及示例性存储器孔1101和1102。在形成存储器孔之后，沉积电荷捕获材料1103、隧道氧化物1104、硅沟道1105以及电介质芯填充体1106。可以进行毯式沉积，使得电荷捕获材料1103a、隧道氧化物1104、硅沟道材料1105a以及电介质芯填充体1106a沉积在堆叠体的顶部上。堆叠体的顶部上的这些材料被随后移除。在一种方法中，硅处于非晶态形式，并且在后续加热工艺中被转化为多晶硅。在另一方法中，硅处于多晶硅形式。
图11B图示了通过使图11A的堆叠体1100a(与图10B的堆叠体1000b相同)的芯氧化物凹陷而形成的堆叠体1100b。堆叠体的顶部上的电介质芯填充体1106a被移除，并且在存储器孔中形成凹陷的芯区域1106c。
图11C图示了通过进行图11B的堆叠体1100b的多晶硅的LTA以提供晶体硅而形成的堆叠体1100c。LTA将存储器膜中的硅1105改变为晶体硅1105b，并且将堆叠体的顶部上的硅1105a改变为晶体硅1105c。
图11D图示了通过掺杂图11C的堆叠体1100c的晶体硅而形成的堆叠体1100d。朝下箭头表示通过离子注入的掺杂，例如，使用硼。存储器孔中的晶体硅1105b的掺杂可以设定为期望的浓度。此外，可以基于注入能量设定掺杂的深度。例如，在此示例中，深度可以包含具有电荷捕获层的SGD1层的SGD晶体管。掺杂可以调整这些SGD晶体管的Vth。
图11E图示了通过在图11D的堆叠体1100d上沉积多晶硅以填充存储器孔中的芯开口而形成的堆叠体1100e。作为示例，多晶硅可以掺杂有磷。此多晶硅是存储器孔的顶部的接触体的部分，并且应具有高的电导率。由于毯式沉积，芯填充体多晶硅1107形成在存储器孔的芯中，并且多晶硅的另一区域1107a形成在堆叠体的顶部上。
图11F图示了通过从图11E的堆叠体1100e的顶部清洁多晶硅区域1107a、晶体硅1105c以及电荷捕获材料1103a而形成的堆叠体1100f。例如，可以使用反应离子蚀刻(RIE)。
图11G图示了通过在图11F的堆叠体1100f中蚀刻狭缝而形成的堆叠体1100g。狭缝1110和1111可以用来取代控制栅极层中的牺牲材料，并且提供延伸穿过堆叠体的导电互连，例如，在图6和图7中所绘示的。狭缝1110向下延伸到基板中的扩散区域1110a。还可以使用蚀刻停止材料(未示出)。狭缝1110具有示例性侧壁1110b。aSi的帽层或掩模1108可以用来屏蔽存储器孔。此掩模将通过蚀刻被磨损(worn down)，并且其残留部分之后可以被移除，以暴露存储器孔的顶部部分。
图11H图示了通过从图11G的堆叠体1100g的控制栅极层移除牺牲材料而形成的堆叠体1100h。例如，牺牲材料可以为SiN。可以使用湿法蚀刻。在控制栅极层中形成空隙，其延伸到电荷捕获材料1103的背侧。例如，空隙1112、1113、1114、1115、1116和1117分别形成在SGD0、SGD1、WLD2、WLD1、WLL9和WLL8中。
图11I图示了通过在图11H的堆叠体1100h中沉积氧化物并且然后沉积金属而形成的堆叠体1100i。例如，SiO2层之后可以是AlO的屏障金属层和钨(或其他金属)填充体。钨填充控制栅极层中的空隙(包含SGD0层中的钨部分1120)并将狭缝划线(包含钨部分1120a)。在一种方法中，狭缝可以比控制栅极层更宽。由于毯式沉积，钨部分1120b沉积在堆叠体的顶部上。
图11J图示了在图11I的堆叠体1100i中通过从狭缝移除金属并沉积氧化物衬垫1122而形成的堆叠体1100j。狭缝中的金属被移除，并且被用氧化物取代，以避免不同控制栅极层中的金属之间的短路。氧化物部分1122a也形成在堆叠体的顶部上。
图11K图示了在图11J的堆叠体1100j中通过在狭缝中在SGD控制栅极层下方的高度处提供导电材料1124而形成的堆叠体1100k。例如，可以在狭缝中提供掺杂多晶硅或金属。可以在高度z1处提供导电材料，作为示例，高度z1在SGD0与SGD1之间。可以将导电材料填充到此级，或过填充并回蚀刻。由于狭缝的顶部部分是开放的，可以引入蚀刻剂，蚀刻剂作用在SGD0层上，但不作用在其他控制栅极层。在此情况下，蚀刻剂移除SGD0层中的金属以及电荷捕获材料1103和隧道氧化物1104的在SGD0中的部分。空隙暴露晶体硅1105b的背侧。
如在图9B的步942处提到的替代方法包含使用狭缝通过选择性蚀刻来移除SGD控制栅极层的牺牲材料。在一种方法中，将第一牺牲材料用于SGD控制栅极层且第二牺牲材料用于其余的控制栅极层而形成堆叠体。当在堆叠体中形成狭缝时，可以初始地将对第二牺牲材料比第一牺牲材料更有选择性的蚀刻剂引入。这从其余的控制栅极层而不从SGD控制栅极层移除牺牲材料。在其余的控制栅极层中提供金属之后，可以将对第一牺牲材料有选择性的蚀刻剂引入。这允许在SGD0层中产生空隙，例如，如所讨论的。例如，第一牺牲材料可以包括多晶硅，而第二牺牲材料可以包括硅氮化物。
图11L图示了通过在图11K的堆叠体1100k中的SGD控制栅极层中提供空隙1126而形成的堆叠体1100l。晶体硅的背侧1127被暴露。
图11M图示了在图11L的堆叠体1100l中通过从存储器孔中的晶体硅的背侧外延生长硅而形成的堆叠体1100m。外延硅部分1127a被绘示为侧向延伸到空隙1126中。例如，可以使用气相外延。在一个示例中，使用根据以下公式的硅烷(SiH4)热解，公式为：SiH4(H2)→Si+2H2(在800-1100℃下)。
图11N图示了通过在图11M的堆叠体1100m中热氧化外延生长的硅而形成的堆叠体1100n。外延硅部分1127a被氧化变为氧化的区域1127b。例如，可以在800℃下将含氧气的气体引入三十分钟。
图11O图示了在图11M的堆叠体1100m中通过在SGD控制栅极层的空隙中沉积金属而形成的堆叠体1100o。在SGD0层中提供金属部分1126a。还可以沉积屏障金属。DHF酸可以用来清理狭缝中的氧化物。这可以导致氧化的区域1127b凹陷，以形成氧化的区域1127c。
图11P图示了通过在图11O的堆叠体1100o中用导电材料1128填充狭缝的其余部分而形成的堆叠体1100p。例如，如果导电材料1124是多晶硅，则可以清洁多晶硅的顶部，可以沉积另一衬垫以覆盖SGD0层中的金属，以及所添加的附加的导电材料1128。作为示例，附加的导电材料可以为金属或多晶硅。
可选地，晶体硅是封闭的圆柱而不是如所绘示的开放的圆柱。
图11Q图示了图11P的选择栅极晶体管的特写图。在此示例中，结晶的硅1105b向下延伸到堆叠体中的在SGD1与WLD2之间的高度。选择栅极晶体管1130包含由SGD0形成的控制栅极1130cg、栅极氧化物1127d以及晶体硅沟道1130ch。选择栅极晶体管1132包含由SGD1形成的控制栅极1132cg、电荷捕获层1132ctl、隧道氧化物1132tox以及晶体硅沟道1132ch。虚设存储器单元1134可以具有与数据存储器单元相似的配置，并且包含由WLD2形成的控制栅极1134cg、电荷捕获层1134ctl、隧道氧化物1134tox以及多晶硅沟道1134ch。
图12A-12D描述了图9A的第三方法的示例性实现方式。
图12A图示了初始配置的堆叠体1200a(与图11K的堆叠体1100k相同)。堆叠体包含基板1200，控制栅极层SGS0、SGS1、WLD4、WLD3、WLL0-WLL9、WLD1、WLD2、SGD1和SGD0，以及示例性存储器孔1201和1202。存储器孔包含电荷捕获材料1203、隧道氧化物1204、多晶硅沟道1205、单晶硅1205a，以及电介质芯填充体1206和1207。
提供了狭缝1210和1211。狭缝1210向下延伸到基板中的扩散区域1210a。狭缝1210具有示例性侧壁1210b。作为示例，在狭缝中在SGD0与SGD1之间的高度提供导电材料1224。在SGD0层中提供金属部分1226。在狭缝中提供氧化物衬垫1222。氧化物部分1222a也形成在堆叠体的顶部上。
图12B图示了通过在图12A的堆叠体1200a(与图11L中的堆叠体1100l相同)的SGD控制栅极层中提供空隙而形成的堆叠体1200b。在SGD0层中提供空隙1226a。如前，其余的控制栅极层由SGD0下方的狭缝中的材料屏蔽。电荷捕获材料和隧道氧化物的部分被移除，使得晶体硅的背侧部分1227暴露。
图12C图示了在图12B的堆叠体1200b中通过在SGD控制栅极层的空隙中沉积氧化物1228而形成的堆叠体1200c。例如，可以使用ALD沉积SiO2。
图12D图示了在图12C的堆叠体1200c中通过用导电材料1229填充狭缝的其余部分而形成的堆叠体1200d。工艺可以相似于关于图11P所讨论的工艺。
图12E图示了图12D的选择栅极晶体管的特写图。在此示例中，结晶的硅1205b向下延伸到堆叠体中在SGD1与WLD2之间的高度。选择栅极晶体管1230包含由SGD0形成的控制栅极1230cg、栅极氧化物1228以及晶体硅沟道1230ch。选择栅极晶体管1232包含由SGD1形成的控制栅极1232cg、电荷捕获层1232ctl、隧道氧化物1232tox以及晶体硅沟道1232ch。虚设存储器单元1234可以具有与数据存储器单元相似的配置，并且包含由WLD2形成的控制栅极1234cg、电荷捕获层1234ctl、隧道氧化物1234ox以及多晶硅沟道1230ch。
相应地，可见，在一个实施例中，制造存储器器件的方法包括：形成包括交替的控制栅极层和电介质层的堆叠体，其中控制栅极层包括NAND串的选择栅极晶体管的控制栅极层，其在NAND串的存储器单元的控制栅极层上方；在堆叠体中蚀刻存储器孔；沿着存储器孔的与存储器单元的控制栅极层相邻的壁提供存储器膜；在存储器孔中提供多晶硅，并且使用激光热退火将多晶硅转化为晶体硅，其中晶体硅跨越选择栅极晶体管的控制栅极层；以及在选择栅极晶体管的控制栅极层中提供金属，其中晶体硅形成选择栅极晶体管的沟道，金属提供选择栅极晶体管的控制栅极，并且在金属与晶体硅之间提供选择栅极晶体管的栅极氧化物。
在另一实施例中，制造存储器器件的方法包括：形成包括交替的控制栅极层和电介质层的堆叠体，其中控制栅极层包括选择栅极晶体管的控制栅极层，其在存储器单元的控制栅极层上方；在堆叠体中蚀刻存储器孔；沿着存储器孔的与存储器单元的控制栅极层相邻的壁提供存储器膜，其中存储器膜延伸直到堆叠体的顶部；在存储器膜之间的存储器孔中沉积芯氧化物，其中芯氧化物延伸直到堆叠体的顶部；将存储器膜和芯氧化物回蚀刻到在选择栅极晶体管的控制栅极层下方的级，在存储器孔的顶部处产生开口；在开口中沿着存储器孔的壁沉积选择栅极晶体管的栅极氧化物；在开口中提供硅，其中硅跨越选择栅极晶体管的控制栅极层；在硅上进行激光热退火工艺，以提高硅的晶体分数(crystalfraction)；以及在选择栅极晶体管的控制栅极层中提供金属，其中硅形成选择栅极晶体管的沟道，金属提供选择栅极晶体管的控制栅极，并且选择栅极晶体管的栅极氧化物提供在金属与硅之间。
在另一实施例中，制造存储器器件的方法包括：形成包括交替的控制栅极层和电介质层的堆叠体，其中控制栅极层包括选择栅极晶体管的控制栅极层，其在存储器单元的控制栅极层上方；在堆叠体中蚀刻存储器孔；沿着存储器孔的与存储器单元的控制栅极层相邻的壁提供存储器膜，其中存储器膜延伸直到堆叠体的顶部，并且包括电荷捕获材料、隧穿氧化物隧道氧化物以及多晶硅沟道；在多晶硅沟道的一部分上进行激光热退火工艺，以将多晶硅沟道转化为晶体硅，其中多晶硅沟道的部分跨越选择栅极晶体管的控制栅极层；在选择栅极晶体管的控制栅极层中形成空隙；经由空隙，移除电荷捕获材料和隧穿氧化物隧道氧化物的与选择栅极晶体管的控制栅极层相邻的部分，以暴露晶体硅的一部分；经由空隙，进行晶体硅的部分的外延生长，以提供晶体硅的外延部分；进行晶体硅的外延部分的热氧化，以提供选择栅极晶体管的栅极氧化物；以及经由空隙，在选择栅极晶体管的控制栅极层中提供金属，其中晶体硅形成选择栅极晶体管的沟道，金属提供选择栅极晶体管的控制栅极，并且选择栅极晶体管的栅极氧化物提供在金属与晶体硅之间。
在另一实施例中，提供了如本文所公开的对应的存储器器件。
已经为说明和描述的目的呈现了本发明的前述详细描述。其不意图将本发明穷举或限制为所公开的精确形式。鉴于上述教导，许多修改和变化是可能的。选择所描述的实施例，以便最佳地解释本发明的原理及其实际应用，从而使得本领域其他技术人员最佳地在各种实施例中且以适合预期用途的各种修改来采用本发明。本发明的范围意图由所附权利要求限定。

Claims (15)

1.一种制造存储器器件的方法，包括：
形成堆叠体(1000a、1100a、1200a)，所述堆叠体包括交替的控制栅极层(SGS0、SGS1、WLD4、WLD3、WLL0-WLL10、WLD1、WLD2、SGD1、SGD0)和电介质层(DL0-DL19)，其中所述控制栅极层包括用于NAND串(NS1、NS2；NS0_SBa、NS0_SBb、NS0_SBc和NS0_SBd)的选择栅极晶体管(1020、1022、1130、1132、1230、1232)的控制栅极层(SGD0、SGD1)，其在用于所述NAND串的存储器单元(1024、1134、1234)的控制栅极层(WLD2)上方；
在所述堆叠体中蚀刻存储器孔(618、619；630、710、711、714-719；1001、1002；1101、1102；1201、1202)；
沿着所述存储器孔的与所述存储器单元的控制栅极层相邻的壁提供存储器膜(1003、1004、1005；1103、1104、1105；1203、1204、1205)；
在所述存储器孔中提供多晶硅(1010、1010a、1105、1205)，并且使用激光热退火将所述多晶硅转化为晶体硅(1105b、1205b)，其中所述晶体硅跨越所述选择栅极晶体管的控制栅极层；以及
在所述选择栅极晶体管的控制栅极层中提供金属(662、1126a、1226)，其中所述晶体硅形成所述选择栅极晶体管的沟道(1005、1020ch、1022ch、1130ch、1132ch、1230ch、1232ch)，所述金属提供所述选择栅极晶体管的控制栅极(1020cg、1022cg、1130cg、1132cg、1230cg、1232cg)，并且在所述金属与所述晶体硅之间提供所述选择栅极晶体管的栅极氧化物(1020ox、1022ox、1130ox、1132ox、1230ox、1232ox)。
2.根据权利要求1所述的方法，其中：
沿着所述存储器孔的与所述选择栅极晶体管的控制栅极层相邻的壁来沉积所述栅极氧化物；并且
所述多晶硅包括开放的圆柱(1010a)或封闭的圆柱(1010)。
3.根据权利要求2所述的方法，其中：
所述存储器膜沿着所述存储器孔的壁沉积直到所述堆叠体的顶部(616)，并且然后被回蚀刻到在所述选择栅极晶体管的控制栅极层的高度下方的级(z1、z2)，以在所述选择栅极晶体管的控制栅极层的高度处为要沿着所述存储器孔的壁沉积的所述栅极氧化物提供开口(1007)。
4.根据权利要求2或3所述的方法，其中：
所述存储器膜包括电荷捕获材料(1003、1103、1203)、隧道氧化物(1004、1104、1204)以及多晶硅沟道(1005、1105、1205)；并且
所述选择栅极晶体管的栅极氧化物与所述存储器膜的隧道氧化物分开地沉积，并且比所述存储器膜的隧道氧化物更厚；并且
在所述多晶硅沟道之后提供被转化为晶体硅的所述多晶硅。
5.根据权利要求1至4中任一项所述的方法，还包括：
在所述晶体硅上方提供掺杂多晶硅接触体(1012)，其中所述掺杂多晶硅接触体从所述晶体硅(1010)延伸到所述存储器孔的顶部。
6.根据权利要求1至5中任一项所述的方法，其中：
所述选择栅极晶体管是在所述NAND串的顶部处的多个选择栅极晶体管中的最顶部选择栅极晶体管(1020、1130、1230)；
在所述最顶部选择栅极晶体管下方提供附加的选择栅极晶体管(1022、1132、1232)；
所述存储器膜延伸到所述附加的选择栅极晶体管的高度；
所述晶体硅的底部(1020b)在所述附加的选择栅极晶体管的顶部(1022t)上方；并且
所述栅极氧化物(1020ox)的底部(1020c)在所述附加的选择栅极晶体管的顶部上方。
7.根据权利要求1至6中任一项所述的方法，其中：
所述存储器膜延伸到所述选择栅极晶体管的高度；
所述存储器膜包括电荷捕获材料(1003、1103、1203)、隧道氧化物(1004、1104、1204)以及多晶硅沟道(1005、1105、1205)；并且
所述多晶硅沟道的部分包括被转化为晶体硅的所述多晶硅。
8.根据权利要求7所述的方法，还包括：
在所述选择栅极晶体管的控制栅极层中形成空隙(1126、1226a)；
经由所述空隙，移除所述电荷捕获材料和所述隧道氧化物的与所述选择栅极晶体管的控制栅极层相邻的部分，以暴露所述晶体硅的部分(1127)；
经由所述空隙，进行所述晶体硅的所述部分的外延生长，以提供所述晶体硅的外延部分(1127a)；以及
进行所述晶体硅的外延部分的热氧化，以提供所述选择栅极晶体管的栅极氧化物(1127b)。
9.根据权利要求8所述的方法，其中：
所述晶体硅的外延部分水平延伸到所述空隙中。
10.根据权利要求8或9所述的方法，还包括：
在所述热氧化之后，在所述空隙中提供所述金属。
11.根据权利要求8至10中任一项所述的方法，其中在所述选择栅极晶体管的控制栅极层中形成所述空隙包括：
在所述堆叠体中形成狭缝(1110、1210)；
经由所述狭缝，移除所述控制栅极层的每一个中的牺牲材料，以在所述控制栅极层的每一个中产生空隙；
经由所述狭缝，用金属填充所述控制栅极层的每一个中的所述空隙；
填充所述狭缝直到在所述存储器单元的控制栅极层之中的最顶部控制栅极层上方且在所述选择栅极晶体管的控制栅极层下方的级(z1、z2)，使得所述选择栅极晶体管的控制栅极层是从所述狭缝可接近的；并且
经由所述狭缝，从所述选择栅极晶体管的控制栅极层移除填充所述控制栅极层的每一个中的空隙的所述金属的一部分。
12.根据权利要求7至11中任一项所述的方法，还包括：
在所述选择栅极晶体管的控制栅极层中形成空隙(1126、1226a)；
经由所述空隙，移除所述电荷捕获材料和所述隧道氧化物的与所述选择栅极晶体管的控制栅极层相邻的部分，以暴露所述晶体硅的部分(1127)；
在所述空隙中提供氧化物衬垫(1122)，所述氧化物衬垫的一部分与所述晶体硅相邻，其中所述氧化物衬垫的部分提供所述选择栅极晶体管的栅极氧化物；以及
在提供所述氧化物衬垫之后，在所述空隙中提供所述金属。
13.根据权利要求12所述的方法，其中在所述选择栅极晶体管的控制栅极层中形成所述空隙包括：
在所述堆叠体中形成狭缝(1110、1210)；
经由所述狭缝，移除所述控制栅极层的每一个中的牺牲材料，以在所述控制栅极层的每一个中产生空隙；
经由所述狭缝，用金属填充所述控制栅极层的每一个中的空隙；
填充所述狭缝直到在所述存储器单元的控制栅极层之中的最顶部控制栅极层上方且在所述选择栅极晶体管的控制栅极层下方的级(z1、z2)，使得所述选择栅极晶体管的控制栅极层是从所述狭缝可接近的；以及
经由所述狭缝，从所述选择栅极晶体管的控制栅极层移除填充所述控制栅极层的每一个中的空隙的所述金属的一部分。
14.根据权利要求1至13中任一项所述的方法，其中：
在所述激光热退火期间，所述多晶硅被完全结晶或转化为大于所述选择栅极晶体管的控制栅极层的厚度的晶粒大小。
15.根据权利要求1至14中任一项所述的方法，其中：
所述多晶硅包括开放的圆柱(1010a)或封闭的圆柱(1010)。
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