CN101673746A - 半导体装置及其制造方法 - Google Patents

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CN101673746A CN200910160027A CN200910160027A CN101673746A CN 101673746 A CN101673746 A CN 101673746A CN 200910160027 A CN200910160027 A CN 200910160027A CN 200910160027 A CN200910160027 A CN 200910160027A CN 101673746 A CN101673746 A CN 101673746A
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film
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CN200910160027A
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本间琢朗
石井泰之
舟山幸太
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Renesas Technology Corp
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    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
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    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Abstract

本发明是关於半导体装及其制造方法，本发明对于具有分裂栅结构的MONOS型非易失性存储单元的半导体装置能够不降低可靠度而实现高集成化。将存储用nMIS的存储栅电极MG的高度形成为相比选择用nMIS的选择栅电极CG的高度而高出20～100nm，由此使得形成在存储栅电极MG的单侧面(源极区域Srm侧的侧面)上的侧壁SW1的宽度，成为用以获得所期望的存储单元MC1的干扰特性所必要的大小。并且，让周边用第2nMIS(Q2)的栅电极G2的高度为选择用nMIS的选择栅电极CG的高度以下，由此使得形成在栅电极G2的侧面上的侧壁SW3的宽度较小，而可防止共用接触孔C2的内部因侧壁SW3而被埋入。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造技术，特别是涉及一种具有由以氮化膜作为电荷蓄积层的MONOS(Metal Oxide Nitride Oxide Semiconductor，金属氧化物-氮化物-氧化物半导体)结构的存储单元所构成的非易失性存储器的半导体装置、及适用于所述半导体装置的制造而为有效的技术。
背景技术
例如在日本专利特开2003-309193号公报(专利文献1)中记载有一种非易失性的存储单元晶体管，其具有第1栅电极(控制栅电极)、以及经由绝缘膜及电荷蓄积区域所配置的第2栅电极(存储栅电极)，且构造如下：将第1栅电极距离基板表面的高度加工成低于第2栅电极距离基板表面的高度、或者低于形成在周边电路中的晶体管的栅电极距离基板表面的高度。
另外，例如在日本专利特开2002-231829号公报(专利文献2)中揭示有一种非易失性的存储单元，该非易失性的存储单元是在选择栅电极的侧面上经由栅极分离绝缘膜而以侧壁状形成有控制栅电极，且控制栅电极与选择栅电极具有特定的高低差。
专利文献1：日本专利特开2003-309193号公报
专利文献2：日本专利特开2002-231829号公报
发明内容
作为可电重写的非易失性存储器，主要使用有以多晶硅作为浮动电极的EEPROM(Electrically Erasable Programmable Read Only Memory，电可擦写可编程只读存储器)。然而，在此结构的EEPROM中，因为电荷蓄积层是导体，所以如果在包围浮动栅电极的氧化膜的某部分中存在缺陷，则有因异常泄漏而导致储存在蓄积节点中的电荷全部漏掉的情况。特别是今后如果推进微细化而提高集成度，则认为该问题将变得更加显着。
因此，近年来，将氮化膜作为电荷蓄积层的MONOS型存储单元受到瞩目。在此情况下，有助于数据存储的电荷会蓄积在作为绝缘体的氮化膜的离散陷阱中，所以即便在包围蓄积节点的氧化膜的某部分中产生缺陷而引起异常泄漏，电荷蓄积层的电荷也不会全部漏掉，因此可以提高数据保持的可靠度。
作为MONOS型存储单元，提出了一种单一晶体管结构的存储单元。而且，对于该结构的存储单元而言，与EEPROM的存储单元相比较易受到干扰的影响，因此也提出了一种设置有选择栅电极的双晶体管构成的分裂栅结构的存储单元。
然而，关于分裂栅结构的MONOS型非易失性存储单元，存在以下将要说明的各种技术性问题。
在分裂栅结构的MONOS型非易失性存储单元中，存在有一种利用自对准而在选择栅电极的侧面上经由绝缘膜而设置有侧壁形状的存储栅电极的存储单元。在此情况下，无需制造步骤中的光微影的位置对准容限，并且可以使通过自对准所形成的存储栅电极的栅极长为光微影的最小解析尺寸以下，所以与使用光掩模来形成存储栅电极的存储单元相比，可以实现更微细的存储单元。
本发明者等人对所述结构的存储单元的进一步微细化进行了研究，并且进行了一种例如使当前为150nm的选择栅电极及存储栅电极距离基板表面的高度为更低的100nm左右的存储单元的开发。然而，如果选择栅电极及存储栅电极距离基板表面的高度变低，则形成在存储栅电极侧面上的间隔件的宽度会变窄，存储栅电极与源极区域间的距离会变短，从而产生干扰特性劣化的问题。
而且，本发明者等人也对形成在周边电路上的晶体管的进一步微细化进行了研究，特别是为了减少共用接触部的非导通不良而期望降低栅电极距离基板表面的高度。另外，形成在周边电路上的晶体管的栅电极是与构成存储单元的选择栅电极同时形成。因此，采用降低选择栅电极及存储栅电极距离基板表面的高度的方法后，形成在周边电路上的晶体管的栅电极距离基板表面的高度也变低，所以可减少共用接触部的非导通不良，由此而言也较佳。然而，如上所述，在使选择栅电极及存储栅电极距离基板表面的高度降低后，存储单元的干扰特性会劣化，所以不能降低选择栅电极及存储栅电极距离基板表面的高度，因此也无法降低形成在周边电路上的晶体管的栅电极距离基板表面的高度。
另外，在选择栅电极与存储栅电极之间设置有绝缘膜，如果利用自对准法在选择栅电极及存储栅电极的表面上形成硅化物层，则硅化物层会越过绝缘膜而成长，有时会导致选择栅电极与存储栅电极产生短路不良。作为该问题的对策，本发明者等人研究出以下方法：对存储栅电极进行过度蚀刻，以使存储栅电极距离基板表面的高度低于选择栅电极及绝缘膜距离基板表面的高度。然而，如果对存储栅电极进行过度蚀刻，则基板会被过度蚀刻或者会损伤存储栅电极，由此而出现外观异常或者存储单元的各特性产生不均等的新问题。
本发明的目的在于提供一种对于具有分裂栅结构的MONOS型非易失性存储单元的半导体装置能够不降低可靠度而实现高集成化的技术。
本发明的所述及其他目的与新颖的特征，可以根据本说明书的记述及随附图式而明确了解。
简单说明在本申请案所揭示的发明中具代表性发明的一实施形态如下。
该实施形态是一种具有分裂栅结构的MONOS型非易失性存储单元的半导体装置，所述半导体装置具有：形成在存储区域的第1区域中的选择用场效应晶体管；形成在存储区域的第2区域中的存储用场效应晶体管；以及形成在周边电路区域中的周边用场效应晶体管；在选择用场效应晶体管的选择栅电极与存储用场效应晶体管的存储栅电极之间，形成有包含具有蓄积电荷的功能的电荷蓄积层的绝缘膜，选择栅电极距离半导体基板主面的高度低于存储栅电极距离半导体基板主面的高度，并且周边用场效应晶体管的栅电极距离半导体基板主面的高度形成为与选择栅电极距离半导体基板主面的高度相同、或者低于选择栅电极距离半导体基板主面的高度。
另外，该实施形态是一种形成有分裂栅结构的MONOS型非易失性存储单元的半导体装置的制造方法，所述半导体装置的制造方法包括以下步骤：在半导体基板的主面上形成第1绝缘膜之后，在第1绝缘膜上依次堆积第1导体膜及第3绝缘膜；对存储区域的第3绝缘膜及第1导体膜依次进行蚀刻，以在第1区域中经由第1绝缘膜而形成包含第1导体膜的选择用场效应晶体管的选择栅电极；在半导体基板的主面上形成包含具有蓄积电荷的功能的电荷蓄积层的第2绝缘膜之后，在第2绝缘膜上形成第2导体膜；对存储区域的第2导体膜进行蚀刻，以在第2区域中经由包含具有蓄积电荷的功能的电荷蓄积层的第2绝缘膜，而形成包含第2导体膜的存储用场效应晶体管的存储栅电极；去除第3绝缘膜；对周边电路区域的第1导体膜进行加工而形成周边用场效应晶体管的栅电极；以及在半导体基板的主面上形成第4绝缘膜之后，对第4绝缘膜进行蚀刻，以在选择用场效应晶体管的选择栅电极、存储用场效应晶体管的存储栅电极、以及周边用场效应晶体管的栅电极的侧面上分别形成侧壁。
另外，该实施形态是一种形成有分裂栅结构的MONOS型非易失性存储单元的半导体装置的制造方法，所述半导体装置的制造方法包括以下步骤：在半导体基板的主面上形成第1绝缘膜之后，在第1绝缘膜上依次堆积第1导体膜及第3绝缘膜；对存储区域的第3绝缘膜及第1导体膜依次进行蚀刻，以在第1区域中经由第1绝缘膜而形成包含第1导体膜的选择用场效应晶体管的选择栅电极；在半导体基板的主面上形成包含具有蓄积电荷的功能的电荷蓄积层的第2绝缘膜之后，在第2绝缘膜上形成第2导体膜；对存储区域的第2导体膜进行蚀刻，以在第2区域中经由包含具有蓄积电荷的功能的电荷蓄积层的第2绝缘膜，而形成包含第2导体膜的存储用场效应晶体管的存储栅电极；去除周边电路区域的第1导体膜的上表面上的第3绝缘膜；对周边电路区域的第1导体膜进行加工而形成周边用场效应晶体管的栅电极；以及在半导体基板的主面上形成第4绝缘膜之后，对第4绝缘膜进行蚀刻，以在选择用场效应晶体管的选择栅电极、存储用场效应晶体管的存储栅电极、以及周边用场效应晶体管的栅电极的侧面上分别形成侧壁。
[发明的效果]
简单说明在本申请案所揭示的发明中由具代表性发明的一实施形态所取得的效果如下。
对于具有分裂栅结构的MONOS型非易失性存储单元的半导体装置，能够不降低可靠度而实现高集成化。
附图说明
图1是将本发明实施形态1的沟道沿着相对于存储栅电极而交叉的方向切断后的存储单元的主要部分剖面图。
图2是在本发明实施形态1的存储区域中所形成的存储单元的主要部分剖面图、以及在周边电路区域中所形成的周边用第1nMIS及周边用第2nMIS的主要部分剖面图。
图3是本发明实施形态1的第1例的半导体装置的制造步骤中的主要部分剖面图。
图4是继图3之后的半导体装置的制造步骤中的主要部分剖面图。
图5是继图4之后的半导体装置的制造步骤中的主要部分剖面图。
图6是继图5之后的半导体装置的制造步骤中的主要部分剖面图。
图7是继图6之后的半导体装置的制造步骤中的主要部分剖面图。
图8是继图7之后的半导体装置的制造步骤中的主要部分剖面图。
图9是继图8之后的半导体装置的制造步骤中的主要部分剖面图。
图10是继图9之后的半导体装置的制造步骤中的主要部分剖面图。
图11是继图10之后的半导体装置的制造步骤中的主要部分剖面图。
图12是继图11之后的半导体装置的制造步骤中的主要部分剖面图。
图13是继图12之后的半导体装置的制造步骤中的主要部分剖面图。
图14是继图13之后的半导体装置的制造步骤中的主要部分剖面图。
图15是继图14之后的半导体装置的制造步骤中的主要部分剖面图。
图16是继图15之后的半导体装置的制造步骤中的主要部分剖面图。
图17是在本发明实施形态2的存储区域中所形成的存储单元的主要部分剖面图、以及在周边电路区域中所形成的周边用第1nMIS及周边用第2nMIS的主要部分剖面图。
图18是本发明实施形态2的半导体装置的制造步骤中的主要部分剖面图。
图19是继图18之后的半导体装置的制造步骤中的主要部分剖面图。
图20是在本发明实施形态3的存储区域中所形成的存储单元的主要部分剖面图、以及在周边电路区域中所形成的周边用第1nMIS及周边用第2nMIS的主要部分剖面图。
图21是本发明实施形态3的半导体装置的制造步骤中的主要部分剖面图。
图22是继图21之后的半导体装置的制造步骤中的主要部分剖面图。
图23是继图22之后的半导体装置的制造步骤中的主要部分剖面图。
图24是继图23之后的半导体装置的制造步骤中的主要部分剖面图。
图25是继图24之后的半导体装置的制造步骤中的主要部分剖面图。
图26是继图25之后的半导体装置的制造步骤中的主要部分剖面图。
图27是继图26之后的半导体装置的制造步骤中的主要部分剖面图。
图28是本实施形态中所示的非易失性存储单元的平面布局图。
图29是本实施形态中所示的SRAM的平面布局图。
图30是图29中所示的SRAM的等效电路图。
[符号的说明]
1              半导体基板
2ad            半导体区域
2as            半导体区域
2b             半导体区域
3              硅化物层
4              栅极绝缘膜(第1绝缘膜)
5              半导体区域
6b             绝缘膜
6t             绝缘膜
7b、7t         氧化硅膜
7m             氮化硅膜
8              半导体区域
9               层间绝缘膜
9a              氮化硅膜
9b              氧化硅膜
10              半导体区域
11              半导体区域
12              绝缘膜(第3绝缘膜)
13              侧壁
14              BARC膜
15              绝缘膜
16              侧壁
17              硅化钴层
18              光阻膜
A、B            蓄积节点
C1              接触孔
C2              共用接触孔
CG              选择栅电极(第1栅电极)
CNT             接触孔
CSL             电荷蓄积层
DL、/DL         数据线
Drm             漏极区域
G1              栅电极
G2              栅电极(第3栅电极)
INV1、INV2      CMOS反相器
M1              第1层配线
MC、MC1、MC2    存储单元
MG              存储栅电极(第2栅电极)
NW              埋入式n阱
PLG             插塞
POL             导体膜
PW              p阱
Q1              周边用第1nMIS
Q2          周边用第2nMIS(第3场效应晶体管)
Qnc         选择用nMIS(第1场效应晶体管)
Qnm         存储用nMIS(第2场效应晶体管)
Qd1、Qd2    驱动用MIS-FET
Qp1、Qp2    负载用MIS-FET
Qt1、Qt2    转送用MIS-FET
SD          源极-漏极区域
SGI         元件分离部
Srm         源极区域
SW1         侧壁(第1侧壁)
SW2         侧壁(第2侧壁)
SW3         侧壁(第3侧壁)
Vcc         电源电压
Vss         基准电压
WL          字元线
具体实施方式
在以下实施形态中，为了方便起见，必要时分割成多个部分或实施形态进行说明，但除特别明示的情况外，所述的多个部分或实施形态并非相互无关系，而是其中一方是另一方的一部分或者全部的变形例、详细内容、补充说明等的关系。
而且，在以下的实施形态中，当提及要素的数目等(包括个数、数值、量、范围等)时，除特别明示的情况以及原理上明确限定为特定数目的情况等之外，并不限定于该特定的数目，可以是该特定数目以上，也可以是该特定数目以下。进而，在本实施形态中，其构成要素(也包含要素步骤等)除特别明示的情况以及原理上认为显然是必须的情况等之外，当然未必是必需的构成要素。同样地，在以下的实施形态中，当提及构成要素等的形状、位置关系等时，除特别明示的情况以及原理上明确认为并非如此的情况等之外，包括实质上与该构成要素的形状等近似或类似的要素等。此情况对于所述数值及范围也相同。
另外，在以下的实施形态中，将代表场效应晶体管的MIS-FET(Metal InsulatorSemiconductor Field Effect Transistor，金属-绝缘体-半导体场效应晶体管)略记为MIS，将n沟道型MIS-FET略记为nMIS。而且，关于以下实施形态中所记载的MONOS型存储单元，当然也包含在所述MIS的下位概念中。又，在以下的实施形态中，当提及氮化硅、氮化硅素、或者硅氮化物时，当然是指Si3N4，但不仅如此，还包含由硅的氮化物所类似组成的绝缘膜。而且，在以下实施形态中，当提及晶片时，主要是指Si(Silicon，硅)单晶晶片，但不仅如此，也是指SOI(Silicon On Insulator，绝缘体上外延硅)晶片、用以将集成电路形成在此晶片上的绝缘膜基板等。晶片的形状也不仅为圆形或大致圆形，还包含正方形、长方形等。
另外，在用以说明以下实施形态的所有附图中，对于具有相同功能的要素原则上标注相同的符号，省略其重复的说明。以下，根据附图而详细说明本发明的实施形态。
(实施形态1)
利用图1及图2，对本发明实施形态1的非易失性存储单元的结构的一例进行说明。图1是将沟道沿着相对于存储栅电极而交叉的方向切断后的存储单元的主要部分剖面图，图2是将图1所示的存储单元的一部分放大表示的主要部分剖面图、以及形成在周边电路区域中的nMIS的主要部分剖面图。此处，例示了分裂栅结构的侧壁方式存储栅电极覆盖型的存储单元。
在此，图2的存储区域是图28所示的非易失性存储单元的平面布局图的A-A′剖面图。而且，在本实施形态中，例示了SRAM的存储单元来作为图2的周边电路区域。图29所示的SRAM的平面布局图的B-B′剖面图是图2的周边电路区域，即，利用一个接触孔将图30的负载用MIS-FET(Qp1)的栅电极与负载用MIS-FET(Qp2)的源极区域加以连接的剖面图。在以下描述中，将所述接触孔称为共用接触孔。
图30是表示SRAM的存储单元的等效电路图。如图所示，该存储单元MC配置在一对互补性数据线(数据线DL、数据线/(线条)DL)与字元线WL的交叉部上，并且是由一对驱动用MIS-FET(Qd1、Qd2)、一对负载用MIS-FET(Qp1、Qp2)、以及一对转送用MIS-FET(Qt1、Qt2)所构成。驱动用MIS-FET(Qd1、Qd2)以及转送用MIS-FET(Qt1、Qt2)是由n沟道型MIS-FET所构成，负载用MIS-FET(Qp1、Qp2)是由p沟道型MIS-FET所构成。
在构成存储单元MC的所述6个MIS-FET中，驱动用MIS-FET(Qd1)以及负载用MIS-FET(Qp1)构成了CMOS反相器INV1，驱动用MIS-FET(Qd2)以及负载用MIS-FET(Qp2)构成了CMOS反相器INV2。所述一对CMOS反相器INV1、INV2相互的输入输出端子(蓄积节点A、B)交叉结合而构成了作为存储有一位元的信息的信息蓄积部的触发电路。另外，该触发电路的一方的输入输出端子(蓄积节点A)连接于转送用MIS-FET(Qt1)的源极、漏极区域的一方，另一方的输入输出端子(蓄积节点B)连接于转送用MIS-FET(Qt2)的源极、漏极区域的另一方。
进而，转送用MIS-FET(Qt1)的源极、漏极区域的另一方连接于数据线DL，转送用MIS-FET(Qt2)的源极、漏极区域的另一方连接于数据线/DL。又，触发电路的一端(负载用MIS-FET(Qp1、Qp2)的各源极区域)连接于电源电压(Vcc)，另一端(驱动用MIS-FET(Qd1、Qd2)的各源极区域)连接于基准电压(Vss)。
对所述电路的动作进行说明：当一方的CMOS反相器INV1的蓄积节点A为高电位(“H”)时，驱动用MIS-FET(Qd2)成为ON(导通)，所以另一方的CMOS反相器INV2的蓄积节点B变为低电位(“L”)。因此，驱动用MIS-FET(Qd1)成为OFF(断开)，蓄积节点A的高电位(“H”)得以保持。即，利用使一对CMOS反相器INV1、INV2交叉结合所成的闩锁电路来保持相互的蓄积节点A、B的状态，从而在施加电源电压的期间信息得以保持。
在转送用MIS-FET(Qt1、Qt2)各自的栅电极上连接有字元线WL，利用该字元线WL来控制转送用MIS-FET(Qt1、Qt2)的导通、非导通。即，当字元线WL为高电位(“H”)时，转送用MIS-FET(Qt1、Qt2)成为ON，且将闩锁电路与互补性数据线(数据线DL、/DL)电性连接，因此蓄积节点A、B的电位状态(“H”或“L”)呈现在数据线DL、/DL上，并作为存储单元MC的信息而被读出。
在向存储单元MC中写入信息时，使字元线WL成为“H”电位水平，并使转送用MIS-FETQt1、Qt2成为ON，从而将数据线DL、/DL的信息传输到蓄积节点A、B。
接着，对形成在存储区域中的存储单元MC1的结构加以说明。
半导体基板1例如包含p型单晶硅，在此半导体基板1的主面(元件形成面)的活性区域上，配置有存储单元MC1的选择用nMIS(第1场效应晶体管)Qnc与存储用nMIS(第2场效应晶体管)Qnm。该存储单元MC1的漏极区域Drm例如具有相对较低浓度的n-型半导体区域2ad、以及相比与该n-型半导体区域2ad的杂质浓度而较高的相对较高浓度的n+型半导体区域2b(LDD(Lightly Doped Drain，轻掺杂漏极)结构)。另外，该存储单元MC1的源极区域Srm例如具有相对较低浓度的n-型半导体区域2as、以及相比该n-型半导体区域2as的杂质浓度而较高的相对较高浓度的n+型半导体区域2b(LDD结构)。n-型半导体区域2ad、2as配置在存储单元MC1的沟道区域侧，n+型半导体区域2b配置在从存储单元MC1的沟道区域侧起分开n-型半导体区域2ad、2as的位置上。
在此该漏极区域Drm与源极区域Srm之间的半导体基板1的主面上，所述选择用nMIS(Qnc)的选择栅电极(第1栅电极)CG、与所述存储用nMIS(Qnm)的存储栅电极(第2栅电极)MG相邻接而延伸，在其延伸方向上，多个存储单元MC1经由形成在半导体基板1上的元件分离部而邻接。选择栅电极CG及存储栅电极MG例如包含n型低电阻多晶硅，选择栅电极CG的栅极长例如为80～120nm左右，存储栅电极MG的栅极长例如为50～100nm左右。而且，选择栅电极CG距离半导体基板1主面的高度为100～150nm左右，存储栅电极MG距离半导体基板1主面的高度形成为相比选择栅电极CG距离半导体基板1主面的高度而高出5～100nm左右。
进而，在选择栅电极CG及存储栅电极MG的上表面上，形成有例如硅化钴等的硅化物层3。硅化物层3的厚度例如为20nm左右。在MONOS型存储单元中，必须对选择栅电极CG及存储栅电极MG双方供给电位，该动作速度较大地依赖于选择栅电极CG以及存储栅电极MG的电阻值。因此，期望通过形成硅化物层3来实现选择栅电极CG及存储栅电极MG的低电阻化。该硅化物层3也形成在构成源极区域Srm或漏极区域Drm的n+型半导体区域2b的上表面上。
在选择栅电极CG与半导体基板1的主面之间，例如设置有厚度为1～5nm左右较薄的包含氧化硅的栅极绝缘膜(第1绝缘膜)4。因此，在元件分离部上以及介隔着栅极绝缘膜4的半导体基板1的第1区域上配置有选择栅电极CG。在此栅极绝缘膜4下方的半导体基板1的主面上，例如导入有硼而形成p型半导体区域5。该半导体区域5是选择用nMIS(Qnc)的沟道形成用的半导体区域，通过该半导体区域5而将选择用nMIS(Qnc)的临界电压设定为特定的值。
存储栅电极MG设置在选择栅电极CG的侧面上，将包含绝缘膜6b、电荷蓄积层CSL以及绝缘膜6t的积层膜(第2绝缘膜；以下记作绝缘膜6b、6t以及电荷蓄积层CSL)作为栅极绝缘膜，以此实现选择栅电极CG与存储栅电极MG的绝缘。并且，在介隔着绝缘膜6b、6t以及电荷蓄积层CSL的半导体基板1的第2区域上，配置有存储栅电极MG。另外，图1中，将绝缘膜6b、6t以及电荷蓄积层CSL表记显示为6b/CSL/6t。
电荷蓄积层CSL例如包含氮化硅，该层的厚度例如为5～20nm左右。绝缘膜6b、6t例如包含氧化硅等，绝缘膜6b的厚度例如为1～10nm左右，绝缘膜6t的厚度例如为4～15nm左右。绝缘膜6b、6t也可以由含氮的氧化硅所形成。进而，设置在选择栅电极CG与存储栅电极MG之间的绝缘膜6b距离半导体基板1主面的高度，形成为与选择栅电极CG的上表面距离半导体基板1主面的高度大致相同，设置在选择栅电极CG与存储栅电极MG之间的绝缘膜6t及电荷蓄积层CSL距离半导体基板1主面的高度，形成为与存储栅电极MG的上表面距离半导体基板1主面的高度大致相同。
在选择栅电极CG的单侧面(与存储栅电极MG相反侧的侧面、漏极区域Drm侧的侧面)、以及存储栅电极MG的单侧面(与选择栅电极CG相反侧的侧面、源极区域Srm侧的侧面)上，分别形成有侧壁SW1。侧壁SW1例如是由包含氧化硅膜7b、氮化硅膜7m、以及氧化硅膜7t的积层膜(第4绝缘膜)所构成。氧化硅膜7b的厚度例如为20nm，氮化硅膜7m的厚度例如为25nm，氧化硅膜7t的厚度例如为50nm。然而，因为存储栅电极MG距离半导体基板1主面的高度高于选择栅电极CG距离半导体基板1主面的高度，所以设置在存储栅电极MG的单侧面上的侧壁SW1的宽度、与设置在选择栅电极CG的单侧面上的侧壁SW1的宽度互不相同。即，设置在存储栅电极MG的单侧面上的侧壁SW1的宽度大于设置在选择栅电极CG的单侧面上的侧壁SW1的宽度，设置在存储栅电极MG的单侧面上的侧壁SW1的宽度例如为50nm，设置在选择栅电极CG的单侧面上的侧壁SW1的宽度例如为40nm。
进而，在存储栅电极MG的选择栅电极CG侧的单侧面且选择栅电极CG的上表面上，形成有侧壁SW2，该侧壁SW2是由包含与存储栅电极MG的侧壁SW1相同层的氧化硅膜7b、氮化硅膜7m以及氧化硅膜7t的积层膜所构成。设置在选择栅电极CG的上表面上的侧壁SW2的宽度例如为15nm。因此，该侧壁SW2与所述的绝缘膜6t及电荷蓄积层CSL成为壁，从而可以抑制形成在选择栅电极CG的上表面上的硅化物层3、与形成在存储栅电极MG的上表面上的硅化物层3的短路。
在所述绝缘膜6b下方且p型半导体区域5与源极区域Srm之间的半导体基板1的主面上，例如导入有砷或磷而形成n型半导体区域8。该半导体区域8是存储用nMIS(Qnm)的沟道形成用的半导体区域，利用该半导体区域8将存储用nMIS(Qnm)的临界电压设定为特定的值。存储单元MC1例如是由以包含氮化硅膜9a及氧化硅膜9b的积层膜所构成的层间绝缘膜9所覆盖，在层间绝缘膜9上，形成有到达漏极区域Drm的接触孔CNT。在漏极区域Drm上，经由埋入到接触孔CNT中的插塞PLG而连接有朝相对于存储栅电极MG(或选择栅电极CG)而交叉的方向所延伸的第1层配线M1。
接着，对形成在周边电路区域中的周边用第1nMIS(Q1)及周边用第2nMIS(Q2)的结构加以说明。周边用第1nMIS(Q1)与周边用第2nMIS(Q2)具有大致相同的结构。然而，形成有到达周边用第1nMIS(Q1)的一方的源极-漏极区域SD的接触孔C1、以及到达周边用第1nMIS(Q1)的另一方的源极-漏极区域SD与周边用第2nMIS(Q2)的栅电极G2的共用的接触孔(共用接触孔)C2，且经由埋入到共用接触孔C2中的插塞PLG而将周边用第1nMIS(Q1)的一方的源极-漏极区域SD、与周边用第2nMIS(Q2)的栅电极G2电性连接。在图2中，显示有与周边电路区域邻接所形成的周边用第1nMIS(Q1)及周边用第2nMIS(Q2)的共用接触部的主要部分剖面图。
在半导体基板1的主面上，形成有由元件分离部SGI规定了周围的活性区域，在此活性区域的主面上配置有周边用第1nMIS(Q1)及周边用第2nMIS(第3场效应晶体管)Q2。
在半导体基板1的主面上，形成有包含与选择用nMIS(Qnc)的栅极绝缘膜4相同层的绝缘膜的周边用第1nMIS(Q1)以及周边用第2nMIS(Q2)的栅极绝缘膜4。因此，栅极绝缘膜4的厚度例如为1～5nm左右。进而，在此栅极绝缘膜4上，形成有包含与选择用nMIS(Qnc)的选择栅电极CG相同层的导体膜的周边用第1nMIS(Q1)的栅电极G1以及周边用第2nMIS(Q2)的栅电极(第3栅电极)G2。栅电极G1、G2的厚度例如为100～150nm左右，且所述栅电极G1、G2距离半导体基板1主面的高度形成为与选择用nMIS(Qnc)的选择栅电极CG距离半导体基板1主面的高度相同、或者低于此高度。栅电极G1、G2的栅极长例如为65nm左右。
另外，在栅电极G1、G2的侧面上，形成有侧壁SW3，该SW3包含与在选择用nMIS(Qnc)的选择栅电极CG的侧面以及存储用nMIS(Qnm)的存储栅电极MG的侧面上所形成的侧壁SW1、SW2相同层的绝缘膜。然而，栅电极G1、G2是由与选择用nMIS(Qnc)的选择栅电极CG相同层的导体膜所形成，并且栅电极G1、G2距离半导体基板1主面的高度是与选择用nMIS(Qnc)的选择栅电极CG距离半导体基板1主面的高度相同、或者低于此高度，因此侧壁SW3的宽度是与形成在选择用nMIS(Qnc)的选择栅电极CG的侧面上的侧壁SW1的宽度相同、或者小于此宽度，例如为35nm以下。
周边用第1nMIS(Q1)的源极-漏极区域SD包含LDD结构，此LDD结构具有相对较低浓度的n-型半导体区域10、以及相比该n-型半导体区域10的杂质浓度而较高的相对较高浓度的n+型半导体区域11。n-型半导体区域10配置在周边用第1nMIS(Q1)的沟道区域侧，n+型半导体区域11配置在从周边用第1nMIS(Q1)的沟道区域侧起分开n-型半导体区域10的位置上。以下省略图示，周边用第2nMIS(Q2)也同样，源极-漏极区域SD包含LDD结构，此LDD结构具有相对较低浓度的n-型半导体区域10、以及相比该n-型半导体区域10的杂质浓度而较高的相对较高浓度的n+型半导体区域11。
周边用第1nMIS(Q1)及周边用第2nMIS(Q2)由层间绝缘膜9所覆盖。在层间绝缘膜9上，形成有到达周边用第1nMIS(Q1)的一方的源极-漏极区域SD的接触孔C1。并且，在层间绝缘膜9上，形成有到达周边用第1nMIS(Q1)的另一方的源极-漏极区域SD与周边用第2nMIS(Q2)的栅电极G2该两者的共用接触孔C2。周边用第1nMIS(Q1)的一方的源极-漏极区域SD上，经由埋入到接触孔C1中的插塞PLG而电性连接有第1层配线M1。并且，经由埋入到共用接触孔C2中的插塞PLG而使周边用第1nMIS(Q1)的另一方的源极-漏极区域SD与周边用第2nMIS(Q2)的栅电极G2电性连接。
如上所述，使存储用nMIS(Qnm)的存储栅电极MG距离半导体基板1主面的高度、与选择用nMIS(Qnc)的选择栅电极CG距离半导体基板1主面的高度成为互不相同的高度，并将存储用nMIS(Qnm)的存储栅电极MG距离半导体基板1主面的高度，设定为相比选择用nMIS(Qnc)的选择栅电极CG距离半导体基板1主面的高度而较高的独自的高度，由此可以将在存储单元MC1的存储用nMIS(Qnm)的存储栅电极MG的单侧面(源极区域Srm侧的侧面)上所形成的侧壁SW1的宽度，形成为用以获得期望的存储单元MC1的干扰特性所必要的大小。
另外，即使将在存储用nMIS(Qnm)的存储栅电极MG的单侧面(源极区域Srm侧的侧面)上所形成的侧壁SW1的宽度形成为较宽，也可以通过将选择用nMIS(Qnc)的选择栅电极CG距离半导体基板1主面的高度设定为相比存储用nMIS(Qnm)的存储栅电极MG距离半导体基板1主面的高度而较低的独自的高度，从而将在选择用nMIS(Qnc)的选择栅电极CG的单侧面(漏极区域Drm侧的侧面)上所形成的侧壁SW1的宽度形成为，小于在存储用MIS(Qnm)的存储栅电极MG的单侧面(源极区域Srm侧的侧面)上所形成的侧壁SW1的宽度。因此，在具有以与选择用nMIS(Qnc)的栅电极CG距离半导体基板1主面的高度相同、或者低于此高度所形成的栅电极G2的周边电路区域上所形成的周边用第2nMIS(Q2)中，可以将形成在栅电极G2两侧面上的侧壁SW3的宽度形成为，与在选择用nMIS(Qnc)的栅电极CG的单侧面(漏极区域Drm侧的侧面)上所形成的侧壁SW1的宽度相同、或者小于所述侧壁SW1的宽度。其结果可以防止共用接触孔C2的内部因侧壁SW3而被埋入，所以可以减少源极-漏极区域SD与插塞PLG的非导通不良。
因此，通过使在存储用nMIS(Qnm)的存储栅电极MG的单侧面(源极区域Srm侧的侧面)上所形成的侧壁SW1的宽度相对较大，从而可获得所期望的存储单元MC1的干扰特性，进而，通过使在形成在周边电路区域中的周边用第2nMIS(Q2)的栅电极G2的两侧面上所形成的侧壁SW3的宽度相对较小，从而可防止共用接触孔C2的内部因侧壁SW3而被埋入，从而可减少共用接触孔C2的非导通不良。
接着，使用图3～图16来说明半导体装置的制造方法的第1例(选择用nMIS(Qnc)的选择栅电极CG距离半导体基板1主面的高度、与周边用第2nMIS(Q2)的栅电极G2距离半导体基板1主面的高度相同的情况)。图3～图16是半导体装置的制造步骤中的存储区域及周边电路区域的主要部分剖面图，其表示与所述图2所示的存储单元MC1、以及形成在周边电路区域中的周边用第1nMIS(Q1)及周边用第2nMIS(Q2)的主要部分剖面图相同的部位。
首先，在半导体基板(此阶段中是指称为半导体晶片的平面大致圆形状的半导体的薄板)1的主面上，例如形成槽型的元件分离部SGI、以及配置成由此元件分离部SGI所包围的活性区域等。即，在半导体基板1的特定部位上形成分离槽之后，在半导体基板1的主面上例如堆积包含氧化硅的绝缘膜，进而利用CMP(Chemical MechanicalPolishing，化学机械研磨)法等对所述绝缘膜进行研磨，以使该绝缘膜仅残留在分离槽内，由此形成元件分离部SGI。
接着，如图3所示，利用离子注入法等，向半导体基板1的特定部分中以特定的能量选择性地导入特定的杂质，以此形成埋入式n阱NW及p阱PW。然后，利用离子注入法，向半导体基板1的主面中导入p型杂质、例如硼。由此，在半导体基板1的主面上形成选择用nMIS(Qnc)的沟道形成用的p型半导体区域5，并且形成周边用第1nMIS(Q1)及周边用第2nMIS(Q2)的沟道形成用的p型半导体区域5。也可以利用不同的步骤来形成选择用nMIS(Qnc)的沟道形成用的半导体区域与周边用第1nMIS(Q1)、以及周边用第2nMIS(Q2)的沟道形成用的半导体区域。
接着，对半导体基板1实施氧化处理，由此在半导体基板1的主面上例如形成包含氧化硅的厚度为1～5nm左右的栅极绝缘膜4。然后，利用CVD(Chemical VaporDeposition，化学气相沉积)法，在半导体基板1的主面上堆积例如包含低电阻多晶硅的导体膜POL、以及例如包含氧化硅或氮化硅的绝缘膜(第3绝缘膜)12。导体膜POL的厚度例如为140nm左右，绝缘膜12的厚度例如为20～100nm左右。之后，利用微影技术及干蚀刻技术将存储区域的绝缘膜12及导体膜POL依次图案化，由此形成包含导体膜POL的选择用nMIS(Qnc)的选择栅电极CG。选择栅电极CG的栅极长Lcg例如为100nm左右。
然后，如图4所示，将绝缘膜12、选择用nMIS(Qnc)的选择栅电极CG以及光阻图案作为掩模，向存储区域的半导体基板1的主面中离子注入n型杂质、例如砷或磷，以此形成存储用nMIS(Qnm)的沟道形成用的n型半导体区域8。
接着，在半导体基板1的主面上，依次形成例如包含氧化硅的绝缘膜6b、包含氮化硅的电荷蓄积层CSL、以及包含氧化硅的绝缘膜6t。绝缘膜6b例如是利用热氧化法或ISSG(In-Situ Steam Generation，原位水汽生成)氧化法所形成，其厚度可例示为例如1～10nm左右，电荷蓄积层CSL是利用CVD法所形成，其厚度可例示为例如5～20nm左右，绝缘膜6t例如是利用CVD法或ISSG氧化法所形成，其厚度可例示为例如4～15nm左右。另外，电荷蓄积层CSL也可以由硅纳米点所形成。
然后，在半导体基板1的主面上堆积包含低电阻多晶硅的存储器栅极形成用的导体膜。该导体膜是利用CVD法所形成，其厚度例如为50～100nm左右。接着，通过微影技术及干蚀刻技术，利用各向异性的干蚀刻法来对该导体膜进行凹蚀，从而如图5所示，在包含绝缘膜12及选择用nMIS(Qnc)的选择栅电极CG的积层膜的两侧面上，经由绝缘膜6b、6t及电荷蓄积层CSL而形成侧壁13。
接下来，如图6所示，将光阻图案作为掩模，对从该光阻图案露出的侧壁13进行蚀刻，以仅在包含绝缘膜12及选择用nMIS(Qnc)的选择栅电极CG的积层膜的单侧面上，形成存储用nMIS(Qnm)的存储栅电极MG(侧壁13)。存储栅电极MG的栅极长Lmg例如为65nm左右。
然后，如图7所示，将在包含绝缘膜12及选择用nMIS(Qnc)的选择栅电极CG的积层膜与存储用nMIS(Qnm)的存储栅电极MG之间、以及在半导体基板1与存储用nMIS(Qnm)的存储栅电极MG之间的绝缘膜6b、6t及电荷蓄积层CSL加以保留，对其他区域的绝缘膜6t及电荷蓄积层CSL进行选择性蚀刻。
接着，如图8所示，利用涂布法，在半导体基板1的主面上堆积可用作硬质掩模的有机材料、例如BARC(Bottom Anti Reflective Coating，底部抗反射涂层)膜14。然后，如图9所示，利用干蚀刻法，将选择用nMIS(Qnc)的选择栅电极CG的上表面、以及周边电路区域的导体膜POL的上表面的绝缘膜12去除。此时，因为形成在绝缘膜12上的BARC较薄，所以对绝缘膜12进行蚀刻后BARC膜会减少，接着选择性地去除绝缘膜12。之后，将残留在半导体基板1的主面上的BARC膜14及绝缘膜6t去除。
然后，如图10所示，利用微影技术及干蚀刻技术将周边电路区域的导体膜POL图案化，由此形成包含导体膜POL的周边用第1nMIS(Q1)的栅电极G1以及周边用第2nMIS(Q2)的栅电极G2。活性区域中的栅电极G1、G2的栅极长Lg例如为100nm左右。接着，在半导体基板1的主面上，通过CVD法而堆积例如包含氧化硅的厚度为10nm左右的绝缘膜15。
接下来，如图11所示，利用各向异性的干蚀刻法来对绝缘膜15进行凹蚀，从而在选择用nMIS(Qnc)的选择栅电极CG的单侧面、存储用nMIS(Qnm)的存储栅电极MG的单侧面、周边用第1nMIS(Q1)的栅电极G1的两侧面、以及周边用第2nMIS(Q2)的栅电极G2的两侧面上分别形成侧壁16。侧壁16的间隔件长例如为6nm左右。由此，可以利用侧壁16来覆盖选择用nMIS(Qnc)的选择栅电极CG与半导体基板1之间的栅极绝缘膜4所露出的侧面、以及存储用nMIS(Qnm)的存储栅电极MG与半导体基板1之间的绝缘膜6b、6t及电荷蓄积层CSL所露出的侧面。
接着，如图12所示，形成光阻图案，其端部位于选择用nMIS(Qnc)的选择栅电极CG的上表面上，并覆盖与存储用nMIS(Qnm)的存储栅电极MG相反侧的选择栅电极CG的一部分，之后，将选择栅电极CG、存储栅电极MG以及光阻图案作为掩模，向半导体基板1的主面中离子注入n型杂质、例如砷，以此在半导体基板1的主面上，相对于存储栅电极MG而自对准地形成n-型半导体区域2as。
然后，去除所述光阻图案之后，形成如下的光阻图案：其端部位于选择用nMIS(Qnc)的选择栅电极CG的上表面上，并覆盖存储用nMIS(Qnm)的存储栅电极MG侧的选择栅电极CG的一部分以及存储栅电极MG，之后，将选择栅电极CG、存储栅电极MG以及光阻图案作为掩模，向半导体基板1的主面中离子注入n型杂质、例如砷，以此在半导体基板1的主面上，相对于选择栅电极CG而自对准地形成n-型半导体区域2ad。另外，此处，先形成n-型半导体区域2as，然后形成n-型半导体区域2ad，但也可以先形成n-型半导体区域2ad，然后形成n-型半导体区域2as。而且，继形成n-型半导体区域2ad的n型杂质的离子注入之后，也可以将p型杂质例如硼向半导体基板1的主面中进行离子注入，以包围n-型半导体区域2ad下部的方式而形成p型半导体区域。
接着，将周边电路区域的周边用第1nMIS(Q1)的栅电极G1、周边用第2nMIS(Q2)的栅电极G2以及光阻图案作为掩模，将n型杂质例如砷向半导体基板1的主面中进行离子注入，以此在半导体基板1的主面上，相对于周边用第1nMIS(Q1)的栅电极G1以及周边用第2nMIS(Q2)的栅电极G2而自对准地形成n-型半导体区域10。该n-型半导体区域10也可以与所述n-型半导体区域2as或者n-型半导体区域2ad同时形成。
然后，如图13所示，在半导体基板1的主面上，利用CVD法而依次堆积例如氧化硅膜7b、氮化硅膜7m以及氧化硅膜7t，并通过各向异性的干蚀刻法对其进行凹蚀，以此在选择用nMIS(Qnc)的选择栅电极CG的与存储栅电极MG相反侧的单侧面、以及存储用nMIS(Qnm)的存储栅电极MG的与选择栅电极CG相反侧的单侧面上形成侧壁SW1，并在存储用nMIS(Qnm)的存储栅电极MG的选择栅电极CG侧的单侧面且选择栅电极CG的上表面上形成侧壁SW2，且在周边用第1nMIS(Q1)的栅电极G1的两侧面以及周边用第2nMIS(Q2)的栅电极G2的两侧面上形成侧壁SW3。氧化硅膜7b的厚度例如为20nm左右，氮化硅膜7m的厚度例如为25nm左右，且氧化硅膜7t的厚度例如为50nm左右。
接下来，如图14所示，将侧壁SW1作为掩模，向存储区域的半导体基板1的主面中离子注入n型杂质、例如砷及磷，以此在半导体基板1的主面中，相对于选择用nMIS(Qnc)的选择栅电极CG、以及存储用nMIS(Qnm)的存储栅电极MG而自对准地形成n+型半导体区域2b。由此，形成了包含n-型半导体区域2ad及n+型半导体区域2b的漏极区域Drm、以及包含n-型半导体区域2as及n+型半导体区域2b的源极区域Srm。接着，将侧壁SW3作为掩模，向周边电路区域的半导体基板1的主面中离子注入n型杂质、例如砷及磷，以此在半导体基板1的主面中，相对于周边用第1nMIS(Q1)的栅电极G1、以及周边用第2nMIS(Q2)的栅电极G2而自对准地形成n+型半导体区域11。由此，形成了包含n-型半导体区域10与n+型半导体区域11的源极-漏极区域SD。该n+型半导体区域11也可以与所述n+型半导体区域2b同时形成。
接着，如图15所示，在存储区域中的选择用nMIS(Qnc)的选择栅电极CG及存储用nMIS(Qnm)的存储栅电极MG的上表面、以及n+型半导体区域2b的表面上，且在周边电路区域中的周边用第1nMIS(Q1)的栅电极G1及周边用第2nMIS(Q2)的栅电极G2的上表面、以及n+型半导体区域11的表面上，利用自对准法、例如自对准硅化物(Salicide：SelfAlign silicide)制程而形成硅化物层、例如硅化钴(CoSi2)层17。首先，在半导体基板1的主面上利用溅镀法而堆积钴膜。然后，对半导体基板1实施使用了RTA(Rapid Thermal Anneal，快速热退火)法的热处理，以此使钴膜与构成选择用nMIS(Qnc)的选择栅电极CG的多晶硅、钴膜与构成存储用nMIS(Qnm)的存储栅电极MG的多晶硅、钴膜与构成周边用第1nMIS(Q1)的栅电极G1的多晶硅、钴膜与构成周边用第2nMIS(Q2)的栅电极G2的多晶硅、以及钴膜与构成半导体基板1(n+型半导体区域2b、11)的单晶硅进行反应而形成硅化钴层17。之后，将未反应的钴膜去除。
通过形成硅化钴层17而可降低硅化钴层17与形成在其上部的插塞等的接触电阻，并可以降低存储区域中的选择用nMIS(Qnc)的选择栅电极CG、存储用nMIS(Qnm)的存储栅电极MG、源极区域Srm以及漏极区域Drm自身的电阻，且可以降低周边电路区域中的周边用第1nMIS(Q1)的栅电极G1、周边用第2nMIS(Q2)的栅电极G2、以及源极-漏极区域SD自身的电阻。
另外，在本实施形态1的存储单元MC1中，在选择用nMIS(Qnc)的选择栅电极CG上形成有侧壁SW2，在选择栅电极CG与存储栅电极MG之间，形成有相比选择栅电极CG的上表面而高出5～100nm左右的包含绝缘膜6t及电荷蓄积层CSL的壁，因此即便利用自对准法而形成硅化钴层17，亦不会越过所述侧壁SW2及壁而形成硅化钴层17，从而可以防止形成在选择栅电极CG的上表面上的硅化钴层17、与形成在存储栅电极MG的上表面上的硅化钴层17的接触。
另外，作为硅化物层17，也可以使用硅化镍(NiSi)来代替硅化钴。此时，可以获得与硅化钴相同的效果，且可进一步降低接触电阻。
接下来，如图16所示，在半导体基板1的主面上，利用CVD法而形成例如包含氮化硅膜9a及氧化硅膜9b的层间绝缘膜9。然后，在层间绝缘膜9上形成接触孔CNT、C1、C2之后，在接触孔CNT、C1、C2内形成插塞PLG。插塞PLG含有例如包含钛及氮化钛的积层膜的相对较薄的阻隔膜、以及形成为被该阻隔膜所包围的包含钨或铝等的相对较厚的导体膜。之后，在层间绝缘膜9上例如形成以铜或铝作为主成分的第1层配线M1，由此，所述图2所示的存储单元MC1、以及形成在周边电路区域中的周边用第1nMIS(Q1)与周边用第2nMIS(Q2)大致完成。然后，经过通常的半导体装置的制造步骤来制造具有非易失性存储器的半导体装置。
如上所述，根据本实施形态1，可以使选择栅电极CG、周边用第1nMIS(Q1)的栅电极G1、以及周边用第2nMIS(Q2)的栅电极G2的高度低于存储栅电极MG的高度。由此，使在形成于存储区域中的存储用nMIS(Qnm)的存储栅电极MG的单侧面(源极区域Srm侧的侧面)上所形成的侧壁SW1的宽度相对较大，从而可以获得所期望的存储单元MC1的干扰特性。进而，使在形成于周边电路区域中的周边用第2nMIS(Q2)的栅电极G2的两侧面上所形成的侧壁SW3的宽度相对较小，从而可以防止共用接触孔C2的内部因侧壁SW3而被埋入，由此可减少共用接触孔C2的非导通不良。
(实施形态2)
使用图17～图19来说明本实施形态2的半导体装置的制造方法的第2例(周边用第2nMIS(Q2)的栅电极G2距离半导体基板1的主面的高度低于选择用nMIS(Qnc)的选择栅电极CG距离半导体基板1的主面的高度的情况)。
图17是在本发明实施形态2的存储区域中所形成的存储单元的主要部分剖面图、以及在周边电路区域中所形成的周边用第1nMIS及周边用第2nMIS的主要部分剖面图。
图18及图19是半导体装置的制造步骤中的存储区域及周边电路区域的主要部分剖面图，且表示与所述图2所示的存储单元MC1、以及形成在周边电路区域中的周边用第1nMIS(Q1)及周边用第2nMIS(Q2)的主要部分剖面图相同的部位。
首先，如所述图7所示，与所述本实施形态1的半导体装置的制造方法的第1例同样地，在半导体基板1的主面的存储区域中形成选择用nMIS(Qnc)的栅电极CG、以及存储用nMIS(Qnm)的栅电极MG。此前的步骤与所述本实施形态1的半导体装置的制造方法的第1例相同，因此省略说明。
接着，如图18所示，利用涂布法，在半导体基板1的主面上依次堆积可用作硬质掩模的有机材料、例如BARC(Bottom Anti Reflective Coating)膜14以及光阻膜18，且仅在存储区域中保留光阻膜18。
然后，如图19所示，利用干蚀刻法，使周边电路区域的BARC膜14成为特定厚度之后(或者去除周边电路区域的BARC膜14，进而使导体膜POL的上表面的绝缘膜12成为特定厚度之后)，去除光阻膜18，进而利用干蚀刻法而去除BARC膜14、以及选择用nMIS(Qnc)的选择栅电极CG的上表面与周边电路区域的导体膜POL的上表面的绝缘膜12。
此处，也可以在去除周边电路区域的BARC膜14、进而使导体膜POL的上表面的绝缘膜12成为特定厚度之后，去除光阻膜18，并进一步利用干蚀刻法而去除BARC膜14、以及选择用nMIS(Qnc)的选择栅电极CG的上表面与周边电路区域的导体膜POL的上表面的绝缘膜12。
此时，因为周边电路区域的BARC膜14的厚度被加工成薄于存储区域的BARC膜14的厚度，所以周边电路区域的导体膜POL的上表面的绝缘膜12相比存储区域的选择用nMIS(Qnc)的选择栅电极CG的上表面的绝缘膜12而较早地被蚀刻去除。因此，在使周边电路区域的导体膜POL露出之后，利用干蚀刻法将周边电路区域的导体膜POL蚀刻成所期望的厚度为止。之后，将存储区域的半导体基板1的主面上所残留的BARC膜14、以及选择用nMIS(Qnc)的选择栅电极CG的上表面的绝缘膜12去除。
然后，使用与所述本实施形态1的半导体装置的制造方法的第1例相同的制造过程，来形成存储单元MC1、周边用第1nMIS(Q1)及周边用第2nMIS(Q2)、以及第1层配线M1等，由此，存储单元MC1以及形成在周边电路区域中的周边用第1nMIS(Q1)及周边用第2nMIS(Q2)大致完成。
如图17的虚线所示，作为本实施形态2的效果，与实施形态1相比，可以使周边用第1nMIS(Q1)的栅电极G1、以及周边用第2nMIS(Q2)的栅电极G2的高度低于选择栅电极CG的高度。因此，可以使侧壁SW3的宽度更小，从而与实施形态1相比，可以更进一步减少共用接触孔C2的非导通不良。
(实施形态3)
通过图20来说明本发明实施形态3的存储单元的结构的一例。图20是将沿着相对于存储栅电极而交叉的方向切断沟道后的存储单元的一部分放大表示的主要部分剖面图。此处，例示了分裂栅结构的侧壁方式存储栅电极覆盖型的存储单元。形成在周边电路区域中的nMIS的结构与所述实施形态1中所说明的周边用第1nMIS(Q1)以及周边用第2nMIS(Q2)相同，因而此处省略说明。
与所述实施形态1的存储单元MC1同样地，存储单元MC2是由选择用nMIS(Qnc)与存储用nMIS(Qnm)所构成。选择用nMIS(Qnc)的选择栅电极CG、与存储用nMIS(Qnm)的存储栅电极MG相邻接而延伸，且选择栅电极CG距离半导体基板1主面的高度形成为低于存储栅电极MG距离半导体基板1主面的高度。另外，选择栅电极CG与存储栅电极MG的绝缘是通过绝缘膜6b、6t以及电荷蓄积层CSL而实现。在选择栅电极CG与存储栅电极MG之间所设置的绝缘膜6b距离半导体基板1主面的高度，形成为与选择栅电极CG的上表面距离半导体基板1主面的高度相同，在选择栅电极CG与存储栅电极MG之间所设置的绝缘膜6t及电荷蓄积层CSL距离半导体基板1主面的高度，形成为与存储栅电极MG的上表面距离半导体基板1主面的高度相同。另外，漏极区域Drm例如含有相对较低浓度的n-型半导体区域2ad、以及相比该n-型半导体区域2ad的杂质浓度而较高的相对较高浓度的n+型半导体区域2b，源极区域Srm例如含有相对较低浓度的n-型半导体区域2as、以及相比该n-型半导体区域2as的杂质浓度而较高的相对较高浓度的n+型半导体区域2b。又，在选择栅电极CG的单侧面(与存储栅电极MG相反侧的侧面、漏极区域Drm侧的侧面)以及存储栅电极MG的单侧面(与选择栅电极CG相反侧的侧面、源极区域Srm侧的侧面)上，分别形成有侧壁SW1。
然而，在所述实施形态1的存储单元MC1中，在存储栅电极MG的选择栅电极CG侧的侧面且选择栅电极CG的上表面上，形成有包含与存储栅电极MG的侧壁SW1相同层的氧化硅膜7b、氮化硅膜7m以及氧化硅膜7t的侧壁SW2，并利用该侧壁SW2、绝缘膜6t以及电荷蓄积层CSL而使选择栅电极CG与存储栅电极MG绝缘，但在本实施形态3的存储单元MC2中，在选择栅电极CG的整个上表面上形成有绝缘膜12，利用该绝缘膜12、绝缘膜6t以及电荷蓄积层CSL而使选择栅电极CG与存储栅电极MG绝缘。
进而，硅化物层3是在存储区域的存储用nMIS(Qnm)的存储栅电极MG的上表面、以及构成源极区域Srm或漏极区域Drm的n+型半导体区域2b的上表面上所形成，而并未形成在选择用nMIS(Qnc)的选择栅电极CG的上表面上。因此，不会产生间隔着硅化物层3的选择栅电极CG与存储栅电极MG的短路。
如上所述，通过在选择用nMIS(Qnc)的栅电极CG的整个上表面上形成绝缘膜12，也可以与所述实施形态1同样地，将存储用nMIS(Qnm)的存储栅电极MG距离半导体基板1主面的高度形成为高于选择用nMIS(Qnc)的选择栅电极CG距离半导体基板1主面的高度，并且通过与选择用nMIS(Qnc)的选择栅电极CG相同的导体膜、以及相同的制造步骤而形成在周边电路区域中所形成的周边用第2nMIS(Q2)的栅电极G2，从而可以将周边用第2nMIS(Q2)的栅电极G2距离半导体基板1主面的高度形成为与选择用nMIS(Qnc)的选择栅电极CG距离半导体基板1主面的高度相同、或者低于此高度。
由此，使在存储用nMIS(Qnm)的存储栅电极MG的单侧面(源极区域Srm侧的侧面)上所形成的侧壁SW1的宽度相对较大，从而可以获得所期望的存储单元MC2的干扰特性，同时，使在形成于周边电路区域中的周边用第2nMIS(Q2)的栅电极G2的侧面上所形成的侧壁SW3的宽度相对较小，从而可以防止共用接触孔C2的内部因侧壁SW3而被埋入，以此可减少共用接触孔C2的非导通不良。
接着，使用图21～图27来说明本实施形态3的半导体装置的制造方法的一例。图21～图27是半导体装置的制造步骤中的存储区域及周边电路区域的主要部分剖面图，其表示与所述图20所示的存储单元MC2、以及形成在周边电路区域中的周边用第1nMIS(Q1)及周边用第2nMIS(Q2)的主要部分剖面图相同的部位。
首先，如所述图7所示，与所述本实施形态1的半导体装置的制造方法的第1例同样地，在半导体基板1的主面的存储区域中形成选择用nMIS(Qnc)的栅电极CG以及存储用nMIS(Qnm)的栅电极MG。此前的制造过程与所述本实施形态1的半导体装置的制造方法的第1例相同，因此省略说明。
接着，如图21所示，利用干蚀刻法而去除周边电路区域的导体膜POL的上表面的绝缘膜12。之后，进一步对周边电路区域的露出的导体膜POL进行蚀刻，由此也可以将周边电路区域的导体膜POL的厚度加工成薄于存储区域的选择用nMIS(Qnc)的栅电极CG的厚度。然后，如图22所示，利用微影技术及干蚀刻技术将周边电路区域的导体膜POL图案化，以此形成包含导体膜POL的周边用第1nMIS(Q1)的栅电极G1、以及周边用第2nMIS(Q2)的栅电极G2。活性区域中的栅电极G1、G2的栅极长Lg例如为100nm左右。
接着，如图23所示，在半导体基板1的主面上，利用CVD法而堆积例如包含氧化硅的厚度为10nm左右的绝缘膜之后，通过各向异性的干蚀刻法而对该绝缘膜进行凹蚀，以此在选择用nMIS(Qnc)的选择栅电极CG的单侧面、存储用nMIS(Qnm)的存储栅电极MG的单侧面、周边用第1nMIS(Q1)的栅电极G1的两侧面、以及周边用第2nMIS(Q2)的栅电极G2的两侧面上分别形成侧壁16。侧壁16的间隔件长例如为6nm左右。由此，可以利用侧壁16来覆盖选择栅电极CG与半导体基板1之间的栅极绝缘膜4所露出的侧面、以及存储栅电极MG与半导体基板1之间的绝缘膜6b、6t及电荷蓄积层CSL所露出的侧面。
然后，如图24所示，与所述实施形态1同样地，在半导体基板1的主面上，相对于存储用nMIS(Qnm)的存储栅电极MG而自对准地形成n-型半导体区域2as，在半导体基板1的主面上，相对于选择用nMIS(Qnc)的选择栅电极CG而自对准地形成n-型半导体区域2ad，并且在半导体基板1的主面上，相对于周边用第1nMIS(Q1)的栅电极G1及周边用第2nMIS(Q2)的栅电极G2而自对准地形成n-型半导体区域10。
接下来，如图25所示，在半导体基板1的主面上，利用CVD法而依次堆积例如氧化硅膜7b、氮化硅膜7m以及氧化硅膜7t，并通过各向异性的干蚀刻法来对所述膜进行凹蚀，以此在选择用nMIS(Qnc)的选择栅电极CG的单侧面、存储用nMIS(Qnm)的存储栅电极MG的单侧面、周边用第1nMIS(Q1)的栅电极G1的两侧面、以及周边用第2nMIS(Q2)的栅电极G2的两侧面上，形成包含氧化硅膜7b、氮化硅膜7m以及氧化硅膜7t的侧壁SW1、SW3。
然后，如图26所示，与所述实施形态1同样地，在半导体基板1的主面上，相对于选择用nMIS(Qnc)的选择栅电极CG以及存储用nMIS(Qnm)的存储栅电极MG而自对准地形成n+型半导体区域2b。由此，形成了包含n-型半导体区域2ad及n+型半导体区域2b的漏极区域Drm、以及包含n-型半导体区域2as及n+型半导体区域2b的源极区域Srm。接着，在半导体基板1的主面上，相对于周边用第1nMIS(Q1)的栅电极G1以及周边用第2nMIS(Q2)的栅电极G2而自对准地形成n+型半导体区域11。由此，形成了包含n-型半导体区域10与n+型半导体区域11的源极-漏极区域SD。
然后，如图27所示，与所述实施形态1同样地，在存储区域的存储用nMIS(Qnm)的存储栅电极MG的上表面、以及n+型半导体区域2b的表面上，且在周边电路区域的周边用第1nMIS(Q1)的栅电极G1及周边用第2nMIS(Q2)的栅电极G2的上表面、以及n+型半导体区域11的表面上，利用自对准法、例如自对准硅化物制程而形成硅化物层、例如硅化钴层17。
其后，使用与所述本实施形态1的半导体装置的制造方法的第1例相同的制造过程而形成第1层配线M1等，由此，存储单元MC2以及形成在周边电路区域中的周边用第1nMIS(Q1)及周边用第2nMIS(Q2)大致完成。此后，经过通常的半导体装置的制造步骤来制造具有非易失性存储器的半导体装置。
如上所述，通过本实施形态3而可获得与所述实施形态1相同的效果。
以上，根据实施形态而对本发明者所完成的发明进行了具体说明，但本发明并不限定于所述实施形态，当然，在不脱离本发明的主旨的范围内可进行各种变更。
[产业上的可利用性]
本发明可用在具备经由绝缘膜而邻接形成的第1栅电极与第2栅电极的半导体元件、特别是可用在具有双晶体管构成的分裂栅结构的存储单元的半导体装置。

Claims (21)

1.一种半导体装置，其特征在于：
具有非易失性存储单元，且在半导体基板的主面的周边电路区域中具有第3场效应晶体管，该非易失性存储单元是在所述半导体基板主面的存储区域的第1区域中包含第1场效应晶体管，且在第2区域中包含与所述第1场效应晶体管邻接的第2场效应晶体管；
所述半导体装置具有：形成在所述第1区域中的第1绝缘膜；经由所述第1绝缘膜而形成在所述第1区域中的所述第1场效应晶体管的第1栅电极；第2绝缘膜，其形成在所述第2区域中，且包含具有蓄积电荷的功能的电荷蓄积层；以及经由所述第2绝缘膜而形成在所述第2区域中的所述第2场效应晶体管的第2栅电极；
所述第1栅电极距离所述半导体基板主面的高度，低于所述第2栅电极距离所述半导体基板主面的高度；
所述第3场效应晶体管的第3栅电极距离所述半导体基板主面的高度，与所述第1栅电极距离所述半导体基板主面的高度相同，或者低于所述第1栅电极距离所述半导体基板主面的高度。
2.根据权利要求1所述的半导体装置，其特征在于：
所述第1栅电极距离所述半导体基板主面的高度，相比所述第2栅电极距离所述半导体基板主面的高度低了5～100nm。
3.根据权利要求1所述的半导体装置，其特征在于：
在所述第2栅电极的与所述第1栅电极相反侧的单侧面上形成有第1侧壁，在所述第3栅电极的两侧面上形成有第3侧壁，并且所述第1侧壁的宽度大于所述第3侧壁的宽度。
4.根据权利要求3所述的半导体装置，其特征在于：
在所述第2栅电极的所述第1栅电极侧的单侧面且在所述第1栅电极的上表面上，形成有第2侧壁。
5.根据权利要求4所述的半导体装置，其特征在于：
在所述第1栅电极的未形成所述第2侧壁的上表面以及所述第2栅电极的上表面上，形成有硅化物层。
6.根据权利要求1所述的半导体装置，其特征在于：
在所述第1栅电极的整个上表面上形成有第3绝缘膜，包含所述第1栅电极与所述第3绝缘膜的积层膜距离所述半导体基板主面的高度，与所述第2栅电极距离所述半导体基板主面的高度相同，或者高于所述第2栅电极距离所述半导体基板主面的高度。
7.根据权利要求6所述的半导体装置，其特征在于：
在所述第2栅电极的上表面上形成有硅化物层。
8.根据权利要求6所述的半导体装置，其特征在于：
所述第3绝缘膜是氧化硅膜或者氮化硅膜。
9.根据权利要求1所述的半导体装置，其特征在于：
所述第3栅电极距离所述半导体基板主面的高度为200nm以下。
10.根据权利要求1所述的半导体装置，其特征在于：
在所述第3栅电极的两侧面上形成有第3侧壁，并且形成有到达所述第3栅电极及形成在所述半导体基板上的半导体区域的共用接触孔，利用埋入到所述共用接触孔内部的导体膜而将所述第3栅电极与所述半导体区域电性连接。
11.根据权利要求1所述的半导体装置，其特征在于：
在所述第1栅电极的与所述第2栅电极相反侧的所述半导体基板上，形成有所述非易失性存储单元的漏极区域；在所述第2栅电极的与所述第1栅电极相反侧的所述半导体基板上，形成有所述非易失性存储单元的源极区域。
12.一种半导体装置的制造方法，其特征在于：
所述半导体装置具有非易失性存储单元，且在半导体基板的主面的周边电路区域中具有第3场效应晶体管，该非易失性存储单元是在所述半导体基板主面的存储区域的第1区域中包含第1场效应晶体管，且在第2区域中包含与所述第1场效应晶体管邻接的第2场效应晶体管；
所述半导体装置的制造方法包括以下步骤：(a)在所述第1区域及所述周边电路区域的所述半导体基板的主面上形成第1绝缘膜；(b)在所述第1绝缘膜上依次堆积第1导体膜及第3绝缘膜；(c)对所述存储区域的所述第3绝缘膜及所述第1导体膜依次进行蚀刻，在所述第1区域中经由所述第1绝缘膜而形成包含所述第1导体膜的所述第1场效应晶体管的第1栅电极；(d)在所述(c)步骤之后，在所述半导体基板的主面上形成包含具有蓄积电荷的功能的电荷蓄积层的第2绝缘膜；(e)在所述第2绝缘膜上堆积第2导体膜；(f)对所述第2导体膜进行各向异性蚀刻，在所述第2区域中经由所述第2绝缘膜而形成包含所述第2导体膜的所述第2场效应晶体管的第2栅电极；(g)去除所述第3绝缘膜；(h)对所述周边电路区域的所述第1导体膜进行蚀刻，在所述周边电路区域中经由所述第1绝缘膜而形成包含所述第1导体膜的所述第3场效应晶体管的第3栅电极；(i)在所述(h)步骤之后，在所述半导体基板的主面上堆积第4绝缘膜；以及(j)对所述第4绝缘膜进行蚀刻，在所述第1栅电极、所述第2栅电极及所述第3栅电极的侧面上分别形成侧壁。
13.根据权利要求12所述的半导体装置的制造方法，其特征在于：
在所述(j)步骤之后进一步包括以下步骤：(1)利用自对准法而在所述第1栅电极、所述第2栅电极及所述第3栅电极的上表面上分别形成硅化物层。
14.一种半导体装置的制造方法，其特征在于：
所述半导体装置具有非易失性存储单元，且在所述半导体基板的主面的周边电路区域中具有第3场效应晶体管，该非易失性存储单元是在半导体基板主面的存储区域的第1区域中包含第1场效应晶体管，且在第2区域中包含与所述第1场效应晶体管邻接的第2场效应晶体管；
所述半导体装置的制造方法包括以下步骤：(a)在所述第1区域及所述周边电路区域的所述半导体基板的主面上形成第1绝缘膜；(b)在所述第1绝缘膜上依次堆积第1导体膜及第3绝缘膜；(c)对所述存储区域的所述第3绝缘膜及所述第1导体膜依次进行蚀刻，在所述第1区域中经由所述第1绝缘膜而形成包含所述第1导体膜的所述第1场效应晶体管的第1栅电极；(d)在所述(c)步骤之后，在所述半导体基板的主面上形成包含具有蓄积电荷的功能的电荷蓄积层的第2绝缘膜；(e)在所述第2绝缘膜上堆积第2导体膜；(f)对所述第2导体膜进行各向异性蚀刻，在所述第2区域中经由所述第2绝缘膜而形成包含所述第2导体膜的所述第2场效应晶体管的第2栅电极；(g)去除在所述周边电路区域的所述第1导体膜的上表面上所设置的所述第3绝缘膜：(h)对所述周边电路区域的所述第1导体膜进行蚀刻，在所述周边电路区域中经由所述第1绝缘膜而形成包含所述第1导体膜的所述第3场效应晶体管的第3栅电极；(i)在所述(h)步骤之后，在所述半导体基板的主面上堆积第4绝缘膜；以及(j)对所述第4绝缘膜进行蚀刻，在所述第1栅电极、所述第2栅电极及所述第3栅电极的侧面上分别形成侧壁。
15.根据权利要求12或14所述的半导体装置的制造方法，其特征在于：
在所述第2栅电极的与所述第1栅电极相反侧的单侧面上所形成的侧壁的宽度，大于在所述第3栅电极的两侧面上所形成的侧壁的宽度。
16.根据权利要求12或14所述的半导体装置的制造方法，其特征在于：
所述第4绝缘膜是包含氧化硅膜、氮化硅膜以及氧化硅膜的积层膜。
17.根据权利要求12或14所述的半导体装置的制造方法，其特征在于：
在所述(g)步骤之后且所述(h)步骤之前，进一步包括以下步骤：(k)将所述周边电路区域的所述第1导体膜距离所述半导体基板主面的高度，加工成低于所述第1栅电极距离所述半导体基板主面的高度。
18.根据权利要求14所述的半导体装置的制造方法，其特征在于：
在所述(j)步骤之后进一步包括以下步骤：(m)利用自对准法而在所述第2栅电极及所述第3栅电极的上表面上形成硅化物层。
19.根据权利要求12或14所述的半导体装置的制造方法，其特征在于，
在所述(j)步骤之后进一步包括以下步骤：(n)在所述半导体基板的主面上形成层间绝缘膜；(o)在所述层间绝缘膜上，形成到达所述第3栅电极及形成在所述半导体基板上的半导体区域该两者的共用接触孔；以及(p)在所述共用接触孔的内部埋入导体膜。
20.根据权利要求12或14所述的半导体装置的制造方法，其特征在于，
在所述(h)步骤之后且在所述(i)步骤之前，进一步包括以下步骤：(q)向所述第1栅电极的与所述第2栅电极相反侧的所述半导体基板、以及所述第2栅电极的与所述第1栅电极相反侧的所述半导体基板中离子注入杂质，在所述半导体基板的主面上相对于所述第1及第2栅电极而自对准地形成相对较低浓度的半导体区域。
21.根据权利要求12或14所述的半导体装置的制造方法，其特征在于，
在所述(j)步骤之后进一步包括以下步骤：(r)向所述第1栅电极的与所述第2栅电极相反侧的所述半导体基板、以及所述第2栅电极的与所述第1栅电极相反侧的所述半导体基板中离子注入杂质，在所述半导体基板的主面上相对于所述第1及第2栅电极而自对准地形成相对较高浓度的半导体区域。
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