JP4789250B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
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本発明では、第2ゲート電極(30)の膜厚(t20)が薄くなっても、第1ゲート電極(34)の膜厚(t10)を相対的に厚くしておくことで、第2ゲート電極(30)の上部と第3ゲート電極(32)の上部との距離を離すことが出来る。それにより、第2ゲート電極(30)の上部と第3ゲート電極(32)の上部との間の短絡を防止することができる。すなわち、メモリセルトランジスタ(2)の第2ゲート電極(30)及び第3ゲート電極(32)の構造が、周辺トランジスタ(1)の第1ゲート電極(34)の構造に影響されないようにすることが出来る。本発明の不揮発性半導体記憶装置は、不揮発性メモリを搭載した不揮発性メモリ混載半導体装置を含む。
2 メモリセルトランジスタ
20 半導体基板
21、27、29 ポリシリコン膜
22、35 ゲート絶縁膜
23 素子分離領域
24 マスク絶縁膜
26 ワードゲート絶縁膜
28、31 ONO積層膜
30 ワードゲート電極
30a 第1層
30b 第2層
31 ONO積層膜
32 コントロールゲート電極
34 ゲート電極
35 ゲート絶縁膜
37、38 LDD拡散層
40 サイドウォール絶縁膜
41、42 サイドウォール
43、44 ソース/ドレイン拡散層
46、47、49、50 シリサイド層
Claims (4)
- 不揮発性半導体記憶装置の製造方法であって、
前記不揮発性半導体記憶装置は、
第1チャネル領域上に形成された第1ゲート電極を備えるトランジスタと、
第2チャネル領域上に形成された第2ゲート電極と、前記第2ゲート電極の側面に絶縁層を介して形成された第3ゲート電極とを備えるメモリセルトランジスタと
を具備し、
前記第2ゲート電極の膜厚は、前記第1ゲート電極及び前記第3ゲート電極の膜厚より厚く、
前記不揮発性半導体記憶装置の製造方法は、
半導体基板上の第1領域に形成された第1ゲート絶縁層及び第2領域に形成された第2ゲート絶縁層上に、第1ゲート層を形成する工程と、
前記第1領域の前記第1ゲート層を保護膜で覆い、前記第2領域の前記第1ゲート層を前記保護膜で覆わない工程と、
前記第1領域の前記保護膜上及び前記第2領域の前記第1ゲート層上に第2ゲート層を形成する工程と、
前記第1領域の前記第2ゲート層をエッチングしながら、前記第2領域の前記第2ゲート層及び前記第1ゲート層をエッチングして、前記第2領域に前記メモリセルトランジスタの前記第2ゲート電極を形成する工程と、
前記第1領域の前記保護膜をエッチングし、前記第2ゲート電極をマスクとして前記第2領域の第2ゲート絶縁層をエッチングする工程と、
前記第1領域及び前記第2領域を覆うように、前記絶縁層としての電荷を蓄積するONO積層膜と第3ゲート層とをこの順に積層する工程と、
前記第3ゲート層をエッチバックし、前記第2ゲート電極の側面に前記絶縁層を介して、前記第2ゲート電極の膜厚より薄く前記メモリセルトランジスタの前記第3ゲート電極を形成する工程と、
前記第2ゲート電極及び前記第3ゲート電極をマスクとして露出した前記絶縁層をエッチングする工程と、
前記第1領域の前記第1ゲート層をエッチングして、前記トランジスタの前記第1ゲート電極を形成する工程と、
前記第1ゲート電極及び前記第2ゲート電極にサイドウォールを形成する工程と
を具備する
不揮発性半導体記憶装置の製造方法。 - 請求項1に記載の不揮発性半導体記憶装置の製造方法において、
前記前記第2ゲート電極の上部をシリサイド化する工程を更に具備する
不揮発性半導体記憶装置の製造方法。 - 請求項1又は2に記載の不揮発性半導体記憶装置の製造方法において、
前記第3ゲート電極は、前記第2ゲート電極の前記サイドウォールで覆われている
不揮発性半導体記憶装置の製造方法。 - 請求項1乃至3のいずれか一項に記載の不揮発性半導体記憶装置の製造方法において、
前記第3ゲート電極を形成する工程は、
前記第3ゲート層をエッチバックして、前記第2ゲート電極の対向する二側面に前記絶縁層を介して前記メモリセルトランジスタの二つの第3ゲート電極を形成する工程を備える
不揮発性半導体記憶装置の製造方法。
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