JP2000195973A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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Landscapes
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Abstract
(57)【要約】
【課題】浮遊ゲート電極の導電性ポリシリコン層とゲー
ト絶縁膜の界面に発生するリンの析出による電流パスの
発生を効果的に抑制して高いＥｎｄｕｒａｎｃｅ耐性を
有する、書き込み・消去動作速度が速く、信頼性の高い
信頼性の高い半導体装置及びその製造方法を提供する。 【解決手段】基板上に形成された第１の絶縁膜と、該第
１の絶縁膜を介して電荷の授受を行う浮遊ゲート電極を
有する半導体装置であって、前記浮遊ゲート電極は、前
記第１の絶縁膜上に形成された不純物を含有する第１の
ポリシリコン層と、前記第１のポリシリコン層上に形成
された不純物拡散調整膜と、前記第２の絶縁膜上に形成
された、前記第１のポリシリコン層中の不純物濃度より
も高い濃度の不純物を含有する第２のポリシリコン層を
有する半導体装置、及びその製造方法。
ト絶縁膜の界面に発生するリンの析出による電流パスの
発生を効果的に抑制して高いＥｎｄｕｒａｎｃｅ耐性を
有する、書き込み・消去動作速度が速く、信頼性の高い
信頼性の高い半導体装置及びその製造方法を提供する。 【解決手段】基板上に形成された第１の絶縁膜と、該第
１の絶縁膜を介して電荷の授受を行う浮遊ゲート電極を
有する半導体装置であって、前記浮遊ゲート電極は、前
記第１の絶縁膜上に形成された不純物を含有する第１の
ポリシリコン層と、前記第１のポリシリコン層上に形成
された不純物拡散調整膜と、前記第２の絶縁膜上に形成
された、前記第１のポリシリコン層中の不純物濃度より
も高い濃度の不純物を含有する第２のポリシリコン層を
有する半導体装置、及びその製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート電極を、不
純物拡散調整膜を間に挟んで不純物濃度の異なるポリシ
リコン層により形成したことを特徴とする絶縁ゲート型
電界効果トランジスタを有する半導体装置、特にかかる
ゲート電極構造を有し、書き込み消去の繰り返しに対す
る耐性が向上された不揮発性半導体記憶装置及びその製
造方法に関する。
純物拡散調整膜を間に挟んで不純物濃度の異なるポリシ
リコン層により形成したことを特徴とする絶縁ゲート型
電界効果トランジスタを有する半導体装置、特にかかる
ゲート電極構造を有し、書き込み消去の繰り返しに対す
る耐性が向上された不揮発性半導体記憶装置及びその製
造方法に関する。
【０００２】
【従来の技術】近年の半導体装置の高速化、微細化に伴
い、絶縁ゲート型電界効果トランジスタを有する半導体
装置では、ますますそのトランジスタの高性能化が求め
られている。かかるトランジスタの性能を決定する因子
としては、ゲート電極下部に形成されるゲート酸化膜及
びその上に形成される導電性ポリシリコン層の特性が特
に重要なものとして挙げられる。
い、絶縁ゲート型電界効果トランジスタを有する半導体
装置では、ますますそのトランジスタの高性能化が求め
られている。かかるトランジスタの性能を決定する因子
としては、ゲート電極下部に形成されるゲート酸化膜及
びその上に形成される導電性ポリシリコン層の特性が特
に重要なものとして挙げられる。
【０００３】とりわけ、電気的に書き込み及び消去が可
能なＥＰＲＯＭ（Ｅｒａｓａｂｌｅｐｒｏｇｒａｍｍａ
ｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）やＥＥＰ
ＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ
ｐｒｏｇｒａｍｍａｂｌｅｒｅａｄｏｎｌｙ ｍｅｍ
ｏｒｙ）等に代表される不揮発性半導体記憶装置におい
ては、書き込み電圧の低電圧化と並んで書き込み消去の
繰り返しに対する高耐性化が重要な技術的課題であり、
そのための改良技術の開発が精力的に行われている。
能なＥＰＲＯＭ（Ｅｒａｓａｂｌｅｐｒｏｇｒａｍｍａ
ｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）やＥＥＰ
ＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ
ｐｒｏｇｒａｍｍａｂｌｅｒｅａｄｏｎｌｙ ｍｅｍ
ｏｒｙ）等に代表される不揮発性半導体記憶装置におい
ては、書き込み電圧の低電圧化と並んで書き込み消去の
繰り返しに対する高耐性化が重要な技術的課題であり、
そのための改良技術の開発が精力的に行われている。
【０００４】図７（ａ）に従来の不揮発性半導体記憶装
置のメモリトランジスタ領域の構造断面図を示す。この
不揮発性半導体記憶装置は、ｎ型半導体基板２０１上に
形成された素子分離膜２０４により区画された領域に、
ｐチャネル領域２０３を形成し、該領域に形成されたゲ
ート酸化膜２０５を介して、不純物が均一に拡散された
導電性ポリシリコンからなる浮遊ゲート電極２０８と該
浮遊ゲート電極２０８上に、酸化シリコン膜／窒化シリ
コン膜／酸化シリコン膜の３層からなる酸化膜（いわゆ
るＯＮＯ膜）２０９を介して、不純物が均一に拡散され
た導電性ポリシリコン層２１０とタングステンシリサイ
ド層２１１の積層体からなる制御ゲート電極を有する。
置のメモリトランジスタ領域の構造断面図を示す。この
不揮発性半導体記憶装置は、ｎ型半導体基板２０１上に
形成された素子分離膜２０４により区画された領域に、
ｐチャネル領域２０３を形成し、該領域に形成されたゲ
ート酸化膜２０５を介して、不純物が均一に拡散された
導電性ポリシリコンからなる浮遊ゲート電極２０８と該
浮遊ゲート電極２０８上に、酸化シリコン膜／窒化シリ
コン膜／酸化シリコン膜の３層からなる酸化膜（いわゆ
るＯＮＯ膜）２０９を介して、不純物が均一に拡散され
た導電性ポリシリコン層２１０とタングステンシリサイ
ド層２１１の積層体からなる制御ゲート電極を有する。
【０００５】さらに、ゲート電極側壁部には側壁保護膜
２１４を有し、該側壁保護膜２１４の下部周辺領域に
は、比較的低濃度のｎ型不純物が拡散されたｎ- 不純物
拡散領域２１２と、さらにその周辺領域には、比較的高
い濃度のｎ型不純物が拡散されたソース・ドレイン領域
２１３とが形成されたいわゆるＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有している。ソース・
ドレイン領域２１３は、図示しない接続プラグを介して
配線層と導通している。
２１４を有し、該側壁保護膜２１４の下部周辺領域に
は、比較的低濃度のｎ型不純物が拡散されたｎ- 不純物
拡散領域２１２と、さらにその周辺領域には、比較的高
い濃度のｎ型不純物が拡散されたソース・ドレイン領域
２１３とが形成されたいわゆるＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有している。ソース・
ドレイン領域２１３は、図示しない接続プラグを介して
配線層と導通している。
【０００６】この不揮発性半導体記憶装置では、浮遊ゲ
ート電極２０８の電荷蓄積状態の相違によるしきい値電
圧の相違をデーターの”０”，”１”として記憶する。
情報を書き込む場合には、制御ゲート電極 を正の高電
位にして基板表面にチャネルを形成し、ドレイン領域
に正の電圧を印加する。このとき、チャネル内を走行す
る電子はチャネル上に発生した高電界によりエネルギー
を受け、ゲート酸化膜２０５によるポテンシャル障壁を
越えて浮遊ゲート電極２０８に注入される。このように
浮遊ゲート電極２０８に電子が注入された状態を書き込
み状態とする。一方、書き込まれたデータの消去は、例
えば、紫外線を照射することによって、浮遊ゲート電極
２０８から電子を放出させることにより行うことができ
る。
ート電極２０８の電荷蓄積状態の相違によるしきい値電
圧の相違をデーターの”０”，”１”として記憶する。
情報を書き込む場合には、制御ゲート電極 を正の高電
位にして基板表面にチャネルを形成し、ドレイン領域
に正の電圧を印加する。このとき、チャネル内を走行す
る電子はチャネル上に発生した高電界によりエネルギー
を受け、ゲート酸化膜２０５によるポテンシャル障壁を
越えて浮遊ゲート電極２０８に注入される。このように
浮遊ゲート電極２０８に電子が注入された状態を書き込
み状態とする。一方、書き込まれたデータの消去は、例
えば、紫外線を照射することによって、浮遊ゲート電極
２０８から電子を放出させることにより行うことができ
る。
【０００７】このように、この不揮発性半導体記憶装置
は、電気的にデータの書き込みと消去を繰り返し行うこ
とができるものとなっている。
は、電気的にデータの書き込みと消去を繰り返し行うこ
とができるものとなっている。
【０００８】本発明に関連するものとして、特開平５−
７５１３６号公報には、図 ８（Ａ）に示すようなゲー
ト電極構造が開示されている。このゲート電極は、Ｓｉ
基板３０１上にトンネル酸化膜３０５を形成し、その上
にＳｉ−Ｇｅ膜３０６を介して、ｎ型ポリシリコン膜３
０７を積層した構造を有する。そして、トンネル酸化膜
３０５とｎ型ポリシリコン膜３０７の間にＳｉ−Ｇｅ膜
３０６を介在させることにより、ｎ型ポリシリコン膜３
０７を形成した後に加熱処理を施しても、ｎ型ポリシリ
コン膜３０７中の不純物がトンネル酸化膜３０５へ移動
するのが抑制され、ｎ型ポリシリコン膜３０７の抵抗値
の低下、及びトンネル電流のバラツキを防止することが
できるものである。
７５１３６号公報には、図 ８（Ａ）に示すようなゲー
ト電極構造が開示されている。このゲート電極は、Ｓｉ
基板３０１上にトンネル酸化膜３０５を形成し、その上
にＳｉ−Ｇｅ膜３０６を介して、ｎ型ポリシリコン膜３
０７を積層した構造を有する。そして、トンネル酸化膜
３０５とｎ型ポリシリコン膜３０７の間にＳｉ−Ｇｅ膜
３０６を介在させることにより、ｎ型ポリシリコン膜３
０７を形成した後に加熱処理を施しても、ｎ型ポリシリ
コン膜３０７中の不純物がトンネル酸化膜３０５へ移動
するのが抑制され、ｎ型ポリシリコン膜３０７の抵抗値
の低下、及びトンネル電流のバラツキを防止することが
できるものである。
【０００９】また、特開平９−９７８５０号公報には、
図８（Ｂ）に示すような不揮発性半導体記憶装置の製造
方法が開示されている。この不揮発性半導体記憶装置
は、浮遊ゲート電極（フローティングゲート電極）４０
８が、ノンドープポリシリコン層／リンドープポリシリ
コン層／ノンドープポリシリコン層から形成されている
ことを特徴とする。そして、このような電極構造とする
ことにより、浮遊ゲート電極上層のセルゲート酸化膜に
何らダメージを与えることなく、また、下層に良好なボ
トム酸化膜を形成することができるものである。
図８（Ｂ）に示すような不揮発性半導体記憶装置の製造
方法が開示されている。この不揮発性半導体記憶装置
は、浮遊ゲート電極（フローティングゲート電極）４０
８が、ノンドープポリシリコン層／リンドープポリシリ
コン層／ノンドープポリシリコン層から形成されている
ことを特徴とする。そして、このような電極構造とする
ことにより、浮遊ゲート電極上層のセルゲート酸化膜に
何らダメージを与えることなく、また、下層に良好なボ
トム酸化膜を形成することができるものである。
【００１０】
【発明が解決しようとする課題】ところで、不揮発性半
導体記憶装置等の分野においては、前述したように不揮
発性半導体記憶装置の書き込み・消去の繰り返しに対す
る耐性（いわゆるＥｎｄｕｒａｎｃｅ）の向上が重要課
題となっているが、このいわゆるＥｎｄｕｒａｎｃｅに
対しては、浮遊ゲート電極の導電性ポリシリコン層中に
含まれるリンの濃度が影響を及ぼすことが知られてい
る。
導体記憶装置等の分野においては、前述したように不揮
発性半導体記憶装置の書き込み・消去の繰り返しに対す
る耐性（いわゆるＥｎｄｕｒａｎｃｅ）の向上が重要課
題となっているが、このいわゆるＥｎｄｕｒａｎｃｅに
対しては、浮遊ゲート電極の導電性ポリシリコン層中に
含まれるリンの濃度が影響を及ぼすことが知られてい
る。
【００１１】このメカニズムを図９に概念的に示す。図
９に示すように、ポリシリコン層５０８は、微視的に見
れば、グレインと呼ばれる結晶粒とその界面である粒界
からなっている。そして、ポリシリコン中に不純物がド
ープされると、該不純物は、先ず粒界に沿って拡散し、
その後結晶粒中に拡散していく。
９に示すように、ポリシリコン層５０８は、微視的に見
れば、グレインと呼ばれる結晶粒とその界面である粒界
からなっている。そして、ポリシリコン中に不純物がド
ープされると、該不純物は、先ず粒界に沿って拡散し、
その後結晶粒中に拡散していく。
【００１２】ポリシリコン層５０８を形成した後、ポリ
シリコン中にドープされた不純物は、結晶粒の固溶度以
上の不純物が粒界に偏析することになり、結晶粒に較べ
て粒界でのリン濃度が高くなっている。
シリコン中にドープされた不純物は、結晶粒の固溶度以
上の不純物が粒界に偏析することになり、結晶粒に較べ
て粒界でのリン濃度が高くなっている。
【００１３】ＬＳＩを製造する場合には、ポリシリコン
層５０８を形成した後にも多くの加熱を伴う工程（加熱
工程）が必要である。従って、このような場合において
は、ポリシリコン層を形成した後の加熱工程において、
粒界から、ポリシリコン層の結晶粒中のみならず、下層
のゲート酸化膜（トンネル酸化膜）にもリンが拡散して
しまうことになる。
層５０８を形成した後にも多くの加熱を伴う工程（加熱
工程）が必要である。従って、このような場合において
は、ポリシリコン層を形成した後の加熱工程において、
粒界から、ポリシリコン層の結晶粒中のみならず、下層
のゲート酸化膜（トンネル酸化膜）にもリンが拡散して
しまうことになる。
【００１４】このような現象が起こると、該ゲート酸化
膜中に局所的にリンが析出して、トンネル酸化膜中に電
流が流れるパスが形成される。そして、不揮発性半導体
記憶装置では、書き込み及び消去動作時に電流が集中し
て流れるため、このパスにも電流が流れることになり、
いわゆるＥｎｄｕｒａｎｃｅの劣化を招くことになる。
膜中に局所的にリンが析出して、トンネル酸化膜中に電
流が流れるパスが形成される。そして、不揮発性半導体
記憶装置では、書き込み及び消去動作時に電流が集中し
て流れるため、このパスにも電流が流れることになり、
いわゆるＥｎｄｕｒａｎｃｅの劣化を招くことになる。
【００１５】従って、かかるＥｎｄｕｒａｎｃｅの劣化
を招く上記リンの析出による電流パスの発生を効果的に
抑制することができれば、特に不揮発性半導体記憶装置
の書き込み・消去の繰り返し動作に対する耐性が向上さ
れることが示唆される。
を招く上記リンの析出による電流パスの発生を効果的に
抑制することができれば、特に不揮発性半導体記憶装置
の書き込み・消去の繰り返し動作に対する耐性が向上さ
れることが示唆される。
【００１６】しかしながら、図７（ａ）に示す従来の不
揮発性半導体記憶装置では、ポリシリコン層を形成後も
熱処理工程が多く、また、この熱処理工程を経ることに
より、図７（ｂ）に示すように不純物はポリシリコン層
に均一に拡散されている。このため、上記リンの析出に
よる電流パスの発生を抑制することが困難であった。
揮発性半導体記憶装置では、ポリシリコン層を形成後も
熱処理工程が多く、また、この熱処理工程を経ることに
より、図７（ｂ）に示すように不純物はポリシリコン層
に均一に拡散されている。このため、上記リンの析出に
よる電流パスの発生を抑制することが困難であった。
【００１７】上記問題を解決する方法としては、浮遊ゲ
ート電極のポリシリコン層中のリン（不純物）濃度を下
げることが考えられる。しかし、ポリシリコン層中のリ
ンの拡散速度は非常に早く、支配的であるので、全体的
に単純にリン濃度を下げる必要があるが、リン濃度が低
すぎる場合には、実際の書き込み及び消去時にゲートの
空乏化が発生し、実効的なトンネル酸化膜厚が増加する
ことになるため、デバイスの動作速度が低下するおそれ
がある。
ート電極のポリシリコン層中のリン（不純物）濃度を下
げることが考えられる。しかし、ポリシリコン層中のリ
ンの拡散速度は非常に早く、支配的であるので、全体的
に単純にリン濃度を下げる必要があるが、リン濃度が低
すぎる場合には、実際の書き込み及び消去時にゲートの
空乏化が発生し、実効的なトンネル酸化膜厚が増加する
ことになるため、デバイスの動作速度が低下するおそれ
がある。
【００１８】また、上述したように、浮遊ゲート電極の
ポリシリコン層とその下のゲート酸化膜（酸化シリコン
膜）との界面にリンが高濃度に偏析している。そのた
め、この界面において、偏析したリン化合物と酸化シリ
コンとが化学反応を起こして、この部分で酸化シリコン
膜が以上に成長して、いわゆるオキサイドリッジが発生
する問題がある（例えば、「１９９０ Ｓｙｍｐｏｓｉ
ｕｍ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，Ｄｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ，ｐｐ１２
１（１９９０）等参照。）。
ポリシリコン層とその下のゲート酸化膜（酸化シリコン
膜）との界面にリンが高濃度に偏析している。そのた
め、この界面において、偏析したリン化合物と酸化シリ
コンとが化学反応を起こして、この部分で酸化シリコン
膜が以上に成長して、いわゆるオキサイドリッジが発生
する問題がある（例えば、「１９９０ Ｓｙｍｐｏｓｉ
ｕｍ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，Ｄｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ，ｐｐ１２
１（１９９０）等参照。）。
【００１９】即ち、このオキサイドリッジの発生によっ
て、例えば、ＥＥＰＲＯＭの動作時、特にデーター消去
時に、トンネル電流のバラツキが生じるという問題もあ
った。
て、例えば、ＥＥＰＲＯＭの動作時、特にデーター消去
時に、トンネル電流のバラツキが生じるという問題もあ
った。
【００２０】そこで、本発明はかかる問題を解決し、上
記リンの析出による電流パスの発生を効果的に抑制しつ
つ、ゲートの空乏化を防止して、高いＥｎｄｕｒａｎｃ
ｅ耐性を有し、かつ書き込み・消去動作速度の速い不揮
発性半導体記憶装置及びその製造方法を提供することを
目的とする。
記リンの析出による電流パスの発生を効果的に抑制しつ
つ、ゲートの空乏化を防止して、高いＥｎｄｕｒａｎｃ
ｅ耐性を有し、かつ書き込み・消去動作速度の速い不揮
発性半導体記憶装置及びその製造方法を提供することを
目的とする。
【００２１】また、本発明は、いわゆるオキサイドリッ
ジの発生を防止することによりトンネル電流のバラツキ
の少ない信頼性の高い半導体装置及びその製造方法を提
供することを目的とする。
ジの発生を防止することによりトンネル電流のバラツキ
の少ない信頼性の高い半導体装置及びその製造方法を提
供することを目的とする。
【００２２】
【課題を解決するための手段】上記課題を解決すべく本
発明は、基板上に形成された第１の絶縁膜と、該第１の
絶縁膜を介して電荷の授受を行う浮遊ゲート電極を有す
る半導体装置であって、前記浮遊ゲート電極は、前記第
１の絶縁膜上に形成された不純物を含有する第１のポリ
シリコン層と、前記第１のポリシリコン層上に形成され
た不純物拡散調整膜と、前記第２の絶縁膜上に形成され
た、前記第１のポリシリコン層中の不純物濃度よりも高
い濃度の不純物を含有する第２のポリシリコン層を有す
る、半導体装置を提供する。
発明は、基板上に形成された第１の絶縁膜と、該第１の
絶縁膜を介して電荷の授受を行う浮遊ゲート電極を有す
る半導体装置であって、前記浮遊ゲート電極は、前記第
１の絶縁膜上に形成された不純物を含有する第１のポリ
シリコン層と、前記第１のポリシリコン層上に形成され
た不純物拡散調整膜と、前記第２の絶縁膜上に形成され
た、前記第１のポリシリコン層中の不純物濃度よりも高
い濃度の不純物を含有する第２のポリシリコン層を有す
る、半導体装置を提供する。
【００２３】前記本発明の半導体装置は、基板上に形成
されたゲート絶縁膜と、該ゲート絶縁膜を介して電荷の
授受を行う浮遊ゲート電極と、該浮遊ゲート電極上に第
２の絶縁膜と、および該第２の絶縁膜上に制御ゲート電
極を有する半導体装置であって、前記浮遊ゲート電極
は、前記第１の絶縁膜上に形成された不純物を含有する
第１のポリシリコン層と、前記第１のポリシリコン層上
に形成された不純物拡散調整膜と、前記第２の絶縁膜上
に形成された、前記第１のポリシリコン層中の不純物濃
度よりも高い濃度の不純物を含有する第２のポリシリコ
ン層を有する、半導体装置であるのが好ましい。
されたゲート絶縁膜と、該ゲート絶縁膜を介して電荷の
授受を行う浮遊ゲート電極と、該浮遊ゲート電極上に第
２の絶縁膜と、および該第２の絶縁膜上に制御ゲート電
極を有する半導体装置であって、前記浮遊ゲート電極
は、前記第１の絶縁膜上に形成された不純物を含有する
第１のポリシリコン層と、前記第１のポリシリコン層上
に形成された不純物拡散調整膜と、前記第２の絶縁膜上
に形成された、前記第１のポリシリコン層中の不純物濃
度よりも高い濃度の不純物を含有する第２のポリシリコ
ン層を有する、半導体装置であるのが好ましい。
【００２４】前記本発明の半導体装置において、前記不
純物拡散調整膜は、前記第２のポリシリコン層から前記
第１のポリシリコン層へ不純物を拡散させることのでき
る膜厚に調整されているのが好ましい。より好ましく
は、前記不純物拡散調整膜は、自然酸化膜からなる。
純物拡散調整膜は、前記第２のポリシリコン層から前記
第１のポリシリコン層へ不純物を拡散させることのでき
る膜厚に調整されているのが好ましい。より好ましく
は、前記不純物拡散調整膜は、自然酸化膜からなる。
【００２５】前記本発明の半導体装置において、前記第
１および第２のポリシリコン層は、不純物としてリン化
合物を含有するポリシリコンからなるのが好ましい。
１および第２のポリシリコン層は、不純物としてリン化
合物を含有するポリシリコンからなるのが好ましい。
【００２６】前記本発明の半導体装置において、前記第
２の絶縁膜は、酸化シリコン膜、窒化シリコン膜および
酸化シリコン膜の積層構造を有するのが好ましい。
２の絶縁膜は、酸化シリコン膜、窒化シリコン膜および
酸化シリコン膜の積層構造を有するのが好ましい。
【００２７】また、前記本発明の半導体装置において、
前記制御ゲート電極は、不純物を含有する第３のポリシ
リコン層を有するのが好ましく、より好ましくは、前記
制御ゲート電極は、不純物を含有する第３のポリシリコ
ン層と、前記第３のポリシリコン層上に、金属または金
属シリサイドからなる層を有する。
前記制御ゲート電極は、不純物を含有する第３のポリシ
リコン層を有するのが好ましく、より好ましくは、前記
制御ゲート電極は、不純物を含有する第３のポリシリコ
ン層と、前記第３のポリシリコン層上に、金属または金
属シリサイドからなる層を有する。
【００２８】また、本発明は、基板上に第１の絶縁膜を
形成する工程と、該第１の絶縁膜を介して電荷の授受を
行う浮遊ゲート電極を形成する工程を有する半導体装置
の製造方法であって、前記浮遊ゲート電極を形成する工
程は、基板上に第１の絶縁膜を形成する工程と、前記第
１の絶縁膜上に不純物を含有しない第１のポリシリコン
層を形成する工程と、前記第１のポリシリコン層上に不
純物拡散調整膜を形成する工程と、前記不純物拡散調整
膜上に不純物を含有する第２のポリシリコン層を形成す
る工程を有する半導体装置の製造方法を提供する。
形成する工程と、該第１の絶縁膜を介して電荷の授受を
行う浮遊ゲート電極を形成する工程を有する半導体装置
の製造方法であって、前記浮遊ゲート電極を形成する工
程は、基板上に第１の絶縁膜を形成する工程と、前記第
１の絶縁膜上に不純物を含有しない第１のポリシリコン
層を形成する工程と、前記第１のポリシリコン層上に不
純物拡散調整膜を形成する工程と、前記不純物拡散調整
膜上に不純物を含有する第２のポリシリコン層を形成す
る工程を有する半導体装置の製造方法を提供する。
【００２９】前記本発明の半導体装置の製造方法におい
ては、基板上に第１の絶縁膜を形成する工程と、該第１
の絶縁膜を介して電荷の授受を行う浮遊ゲート電極を形
成する工程と、該浮遊ゲート電極上に第２の絶縁膜を形
成する工程と、該第２の絶縁膜上に制御ゲート電極を形
成する工程を有する不揮発性半導体記憶装置の製造方法
であって、前記浮遊ゲート電極を形成する工程は、基板
上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜
上に不純物を含有しない第１のポリシリコン層を形成す
る工程と、前記第１のポリシリコン層上に不純物拡散調
整膜を形成する工程と、前記不純物拡散調整膜上に不純
物を含有する第２のポリシリコン層を形成する工程を有
する、不揮発性半導体記憶装置の製造方法であるのが好
ましい。
ては、基板上に第１の絶縁膜を形成する工程と、該第１
の絶縁膜を介して電荷の授受を行う浮遊ゲート電極を形
成する工程と、該浮遊ゲート電極上に第２の絶縁膜を形
成する工程と、該第２の絶縁膜上に制御ゲート電極を形
成する工程を有する不揮発性半導体記憶装置の製造方法
であって、前記浮遊ゲート電極を形成する工程は、基板
上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜
上に不純物を含有しない第１のポリシリコン層を形成す
る工程と、前記第１のポリシリコン層上に不純物拡散調
整膜を形成する工程と、前記不純物拡散調整膜上に不純
物を含有する第２のポリシリコン層を形成する工程を有
する、不揮発性半導体記憶装置の製造方法であるのが好
ましい。
【００３０】前記本発明の半導体装置の製造方法におい
ては、前記不純物拡散調整膜を形成する工程は、前記第
１のポリシリコン層上に、前記第２のポリシリコン層か
ら前記第１のポリシリコン層へ不純物が拡散可能な膜厚
の絶縁膜を形成する工程を有するのが好ましい。
ては、前記不純物拡散調整膜を形成する工程は、前記第
１のポリシリコン層上に、前記第２のポリシリコン層か
ら前記第１のポリシリコン層へ不純物が拡散可能な膜厚
の絶縁膜を形成する工程を有するのが好ましい。
【００３１】前記本発明の半導体装置の製造方法におい
ては、前記不純物拡散調整膜を形成する工程は、前記第
１のポリシリコン層の表面のポリシリコンを空気中にさ
らすことにより、前記第１のポリシリコン層表面に自然
酸化膜を形成する工程を有するのが好ましい。
ては、前記不純物拡散調整膜を形成する工程は、前記第
１のポリシリコン層の表面のポリシリコンを空気中にさ
らすことにより、前記第１のポリシリコン層表面に自然
酸化膜を形成する工程を有するのが好ましい。
【００３２】前記本発明の半導体装置の製造方法におい
ては、前記第１のポリシリコン層を形成する工程は、珪
素化合物ガスを用いて減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、前記
第１の絶縁膜上にポリシリコンを堆積させる工程を有す
るのが好ましい。
ては、前記第１のポリシリコン層を形成する工程は、珪
素化合物ガスを用いて減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、前記
第１の絶縁膜上にポリシリコンを堆積させる工程を有す
るのが好ましい。
【００３３】前記本発明の半導体装置の製造方法におい
ては、前記第２のポリシリコン層を形成する工程は、不
純物としてリン化合物ガスと珪素化合物ガスを用いて減
圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法により、前記第３の絶縁膜上に不純物
を含有するポリシリコンを堆積させる工程を有するのが
好ましい。
ては、前記第２のポリシリコン層を形成する工程は、不
純物としてリン化合物ガスと珪素化合物ガスを用いて減
圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法により、前記第３の絶縁膜上に不純物
を含有するポリシリコンを堆積させる工程を有するのが
好ましい。
【００３４】前記本発明の半導体装置の製造方法におい
ては、前記不純物拡散調整膜を形成する工程は、オープ
ンタイプの減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕ
ｒＤｅｐｏｓｉｔｉｏｎ）成膜装置を用いて前記第１の
ポリシリコン層を成膜したのち、該減圧ＣＶＤ装置の反
応炉内からウェハーを取り出し、前記第２のポリシリコ
ン層を形成させるために、再度減圧ＣＶＤ装置の反応炉
内に搬送する間に、前記第１のポリシリコン層の表面を
空気中にさらすことにより、前記第１のポリシリコン層
表面に自然酸化膜を形成する工程を有するのがより好ま
しい。
ては、前記不純物拡散調整膜を形成する工程は、オープ
ンタイプの減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕ
ｒＤｅｐｏｓｉｔｉｏｎ）成膜装置を用いて前記第１の
ポリシリコン層を成膜したのち、該減圧ＣＶＤ装置の反
応炉内からウェハーを取り出し、前記第２のポリシリコ
ン層を形成させるために、再度減圧ＣＶＤ装置の反応炉
内に搬送する間に、前記第１のポリシリコン層の表面を
空気中にさらすことにより、前記第１のポリシリコン層
表面に自然酸化膜を形成する工程を有するのがより好ま
しい。
【００３５】前記本発明の半導体装置の製造方法におい
て、前記第２の絶縁膜を形成する工程は、酸化シリコン
膜、窒化シリコン膜および酸化シリコン膜を順次積層す
る工程を有するのが好ましい。
て、前記第２の絶縁膜を形成する工程は、酸化シリコン
膜、窒化シリコン膜および酸化シリコン膜を順次積層す
る工程を有するのが好ましい。
【００３６】前記本発明の半導体装置の製造方法におい
て、前記制御ゲート電極を形成する工程は、不純物とし
てリン化合物ガスと珪素化合物ガスを用いて減圧ＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法により、前記第２の絶縁膜上に不純物を含有す
るポリシリコンを堆積させる工程を有するのが好まし
い。
て、前記制御ゲート電極を形成する工程は、不純物とし
てリン化合物ガスと珪素化合物ガスを用いて減圧ＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法により、前記第２の絶縁膜上に不純物を含有す
るポリシリコンを堆積させる工程を有するのが好まし
い。
【００３７】前記制御ゲート電極を形成する工程は、よ
り好ましくは、不純物としてリン化合物ガスと珪素化合
物ガスを用いて減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、前記第２の
絶縁膜上に不純物を含有するポリシリコンを堆積させる
ことにより第３のポリシリコン層を形成する工程と、前
記第３のポリシリコン層上に、金属または金属シリサイ
ドからなる層を形成する工程を有する。
り好ましくは、不純物としてリン化合物ガスと珪素化合
物ガスを用いて減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、前記第２の
絶縁膜上に不純物を含有するポリシリコンを堆積させる
ことにより第３のポリシリコン層を形成する工程と、前
記第３のポリシリコン層上に、金属または金属シリサイ
ドからなる層を形成する工程を有する。
【００３８】本発明の半導体装置は、上述したように、
浮遊ゲート電極が、リン等の不純物を含有する第１のポ
リシリコン層と、該第１のポリシリコン層上に不純物拡
散調整膜と、及び第１のポリシリコン層中の不純物濃度
よりも高い濃度のリン等の不純物を含有する第２のポリ
シリコン層の積層構造を有することに特徴を有する。
浮遊ゲート電極が、リン等の不純物を含有する第１のポ
リシリコン層と、該第１のポリシリコン層上に不純物拡
散調整膜と、及び第１のポリシリコン層中の不純物濃度
よりも高い濃度のリン等の不純物を含有する第２のポリ
シリコン層の積層構造を有することに特徴を有する。
【００３９】そして、かかる電極構造とすることによ
り、第１のポリシリコン層とその下層の第１の絶縁膜と
の界面付近にリンが析出するのを効果的に防止すること
ができ、電流のパスやオキサイドリッジの発生を抑制す
ることができるものである。
り、第１のポリシリコン層とその下層の第１の絶縁膜と
の界面付近にリンが析出するのを効果的に防止すること
ができ、電流のパスやオキサイドリッジの発生を抑制す
ることができるものである。
【００４０】本発明の半導体装置は、第１の絶縁膜の絶
縁特性に優れ、特にいわゆるＥｎｄｕｒａｎｃｅ耐性が
著しく向上した、データの書き込みと消去が繰り返され
る不揮発性半導体記憶装置となっている。さらに、特に
データ消去時におけるトンネル電流のバラツキの少ない
信頼性の高い半導体装置である。
縁特性に優れ、特にいわゆるＥｎｄｕｒａｎｃｅ耐性が
著しく向上した、データの書き込みと消去が繰り返され
る不揮発性半導体記憶装置となっている。さらに、特に
データ消去時におけるトンネル電流のバラツキの少ない
信頼性の高い半導体装置である。
【００４１】また、本発明の半導体装置の製造方法は、
第１のゲート電極を形成する工程が、不純物を含有しな
い第１のポリシリコン層を形成する工程と、該第１のポ
リシリコン層上に不純物拡散調整膜を形成する工程と、
及びリン等の不純物を含有する第２のポリシリコン層を
形成する工程を有し、その後の加熱工程により、第２の
ポリシリコン層中の不純物が、該不純物拡散調整膜を介
して、第１のポリシリコン層中にも適度な濃度で拡散さ
せて、前記第１のポリシリコン層中の不純物濃度よりも
高い濃度の不純物を含有する第２のポリシリコン層とし
たことを特徴とする。
第１のゲート電極を形成する工程が、不純物を含有しな
い第１のポリシリコン層を形成する工程と、該第１のポ
リシリコン層上に不純物拡散調整膜を形成する工程と、
及びリン等の不純物を含有する第２のポリシリコン層を
形成する工程を有し、その後の加熱工程により、第２の
ポリシリコン層中の不純物が、該不純物拡散調整膜を介
して、第１のポリシリコン層中にも適度な濃度で拡散さ
せて、前記第１のポリシリコン層中の不純物濃度よりも
高い濃度の不純物を含有する第２のポリシリコン層とし
たことを特徴とする。
【００４２】本発明の半導体装置の製造方法によれば、
（１）第１のポリシリコン層を形成した後の熱処理工程
において発生する第１のポリシリコン層とその下層の第
１の絶縁膜（ゲート絶縁膜）との界面付近にリンの析出
を効果的に防止することができる程度の低い濃度、か
つ、（２）浮遊ゲート電極が空乏化して第１の絶縁膜の
膜厚が実質的に厚くなるのを防止することができる程度
の高い濃度、の不純物を、第２のポリシリコン層を形成
した後の加熱工程において、第２のポリシリコン層中か
ら、第１のポリシコン層へ拡散させることができる不純
物拡散調整膜を形成することができる。
（１）第１のポリシリコン層を形成した後の熱処理工程
において発生する第１のポリシリコン層とその下層の第
１の絶縁膜（ゲート絶縁膜）との界面付近にリンの析出
を効果的に防止することができる程度の低い濃度、か
つ、（２）浮遊ゲート電極が空乏化して第１の絶縁膜の
膜厚が実質的に厚くなるのを防止することができる程度
の高い濃度、の不純物を、第２のポリシリコン層を形成
した後の加熱工程において、第２のポリシリコン層中か
ら、第１のポリシコン層へ拡散させることができる不純
物拡散調整膜を形成することができる。
【００４３】また、不純物拡散調整膜を自然酸化膜で形
成する場合には、特に工程数の増加を招くことなく、何
ら特別の装置を必要とすることなしに、高いＥｎｄｕｒ
ａｎｃｅ耐性を有し、且つ高信頼性の半導体装置を歩留
り良く製造することができる。
成する場合には、特に工程数の増加を招くことなく、何
ら特別の装置を必要とすることなしに、高いＥｎｄｕｒ
ａｎｃｅ耐性を有し、且つ高信頼性の半導体装置を歩留
り良く製造することができる。
【００４４】
【発明の実施の形態】以下、本発明の半導体装置及びそ
の製造方法を発明の実施の形態により更に詳細に説明す
る。第１実施形態 図１に、本発明の不揮発性半導体記憶装置のメモリトラ
ンジスタ領域の構造断面図を示す。この不揮発性半導体
記憶装置は、ｎ型半導体基板１０１上にｐチャネル領域
１０３を形成し、素子分離膜１０４により区画された領
域に、図示しないＮチャネル領域と、該領域上に形成さ
れた第１の絶縁膜（ゲート酸化膜）１０５を介して、浮
遊ゲート電極と、該浮遊ゲート電極上に第２の絶縁膜１
０９と、該第２の絶縁膜１０９上に、制御ゲート電極か
らなるＮ−チャネルＭＯＳトランジスタを有している。
の製造方法を発明の実施の形態により更に詳細に説明す
る。第１実施形態 図１に、本発明の不揮発性半導体記憶装置のメモリトラ
ンジスタ領域の構造断面図を示す。この不揮発性半導体
記憶装置は、ｎ型半導体基板１０１上にｐチャネル領域
１０３を形成し、素子分離膜１０４により区画された領
域に、図示しないＮチャネル領域と、該領域上に形成さ
れた第１の絶縁膜（ゲート酸化膜）１０５を介して、浮
遊ゲート電極と、該浮遊ゲート電極上に第２の絶縁膜１
０９と、該第２の絶縁膜１０９上に、制御ゲート電極か
らなるＮ−チャネルＭＯＳトランジスタを有している。
【００４５】そして、浮遊ゲート電極は、不純物として
リンを含有する第１のポリシリコン層１０６、不純物核
酸調整膜として自然酸化膜１０７、及び第１のポリシリ
コン層中のリン含有濃度よりも高い濃度のリンを含有す
る第２のポリシリコン層１０８からなる積層構造を有し
ている。
リンを含有する第１のポリシリコン層１０６、不純物核
酸調整膜として自然酸化膜１０７、及び第１のポリシリ
コン層中のリン含有濃度よりも高い濃度のリンを含有す
る第２のポリシリコン層１０８からなる積層構造を有し
ている。
【００４６】第２の絶縁膜１０９は、酸化シリコン／窒
化シリコン／酸化シリコンの３層構造からなっている。
また、制御ゲート電極は、不純物としてリンを含有する
第３のポリシリコン層１１０とタングステンシリサイド
層１１１からなる積層構造を有している。
化シリコン／酸化シリコンの３層構造からなっている。
また、制御ゲート電極は、不純物としてリンを含有する
第３のポリシリコン層１１０とタングステンシリサイド
層１１１からなる積層構造を有している。
【００４７】さらに、ゲート電極側壁部には側壁保護膜
１１４を有し、該側壁保護膜１１４の下部周辺領域に
は、比較的低濃度のｎ型不純物が拡散されたｎ- 不純物
拡散領域１１２と、さらにその周辺領域には、比較的高
い濃度のｎ型不純物が拡散されたソース・ドレイン領域
１１３とが形成されたいわゆるＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有している。ソース・
ドレイン領域１１３は、層間絶縁膜１１６及び１１７中
に形成された密着メタル層１１８とタングステン層１１
９からなる接続プラグを介して配線層１２０と導通して
いる。
１１４を有し、該側壁保護膜１１４の下部周辺領域に
は、比較的低濃度のｎ型不純物が拡散されたｎ- 不純物
拡散領域１１２と、さらにその周辺領域には、比較的高
い濃度のｎ型不純物が拡散されたソース・ドレイン領域
１１３とが形成されたいわゆるＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有している。ソース・
ドレイン領域１１３は、層間絶縁膜１１６及び１１７中
に形成された密着メタル層１１８とタングステン層１１
９からなる接続プラグを介して配線層１２０と導通して
いる。
【００４８】この不揮発性半導体記憶装置では、浮遊ゲ
ート電極の電荷蓄積状態の相違によるしきい値電圧の相
違をデーターの”０”，”１”として記憶する。情報を
書き込む場合には、制御ゲート電極を正の高電位にして
基板表面にチャネルを形成し、ドレイン領域 に正の電
圧を印加する。このとき、チャネル内を走行する電子は
チャネル上に発生した高電界によりエネルギーを受け、
ゲート酸化膜１０５によるポテンシャル障壁を越えて浮
遊ゲート電極に注入される。このように浮遊ゲート電極
２０８に電子が注入された状態を書き込み状態とする。
一方、書き込まれたデータの消去は、例えば、紫外線を
照射することによって、浮遊ゲート電極から電子を放出
させることにより行うことができる。このように、この
不揮発性半導体記憶装置は、電気的にデータの書き込み
と消去を繰り返し行うことができるものとなっている。
ート電極の電荷蓄積状態の相違によるしきい値電圧の相
違をデーターの”０”，”１”として記憶する。情報を
書き込む場合には、制御ゲート電極を正の高電位にして
基板表面にチャネルを形成し、ドレイン領域 に正の電
圧を印加する。このとき、チャネル内を走行する電子は
チャネル上に発生した高電界によりエネルギーを受け、
ゲート酸化膜１０５によるポテンシャル障壁を越えて浮
遊ゲート電極に注入される。このように浮遊ゲート電極
２０８に電子が注入された状態を書き込み状態とする。
一方、書き込まれたデータの消去は、例えば、紫外線を
照射することによって、浮遊ゲート電極から電子を放出
させることにより行うことができる。このように、この
不揮発性半導体記憶装置は、電気的にデータの書き込み
と消去を繰り返し行うことができるものとなっている。
【００４９】本実施形態の不揮発性半導体記憶装置は、
上述したように、浮遊ゲート電極が、リン等の不純物を
含有する第１のポリシリコン層と、該第１のポリシリコ
ン層上に不純物拡散調整膜と、及び第１のポリシリコン
層中の不純物濃度よりも高い濃度のリン等の不純物を含
有する第２のポリシリコン層の積層構造を有することに
特徴を有する。
上述したように、浮遊ゲート電極が、リン等の不純物を
含有する第１のポリシリコン層と、該第１のポリシリコ
ン層上に不純物拡散調整膜と、及び第１のポリシリコン
層中の不純物濃度よりも高い濃度のリン等の不純物を含
有する第２のポリシリコン層の積層構造を有することに
特徴を有する。
【００５０】図２（ａ）に、本実施形態の浮遊ゲート電
極部の構造断面図を示す。また、図２（ａ）のＢ−Ｂ’
面での、不純物であるリン化合物（リン）の第１のポリ
シリコン中の含有量（濃度）の変化を図２（ｂ）に示
す。図２（ｂ）中、横軸はＢ−Ｂ’方向を、縦軸は、リ
ンの含有量（濃度）をそれぞれ表す。なお、図２（ｂ）
においては、浮遊ゲート電極のみならず、その上層に形
成された第２の絶縁膜及び制御ゲート電極でのリン化合
物（リン）の含有量の変化も示している。
極部の構造断面図を示す。また、図２（ａ）のＢ−Ｂ’
面での、不純物であるリン化合物（リン）の第１のポリ
シリコン中の含有量（濃度）の変化を図２（ｂ）に示
す。図２（ｂ）中、横軸はＢ−Ｂ’方向を、縦軸は、リ
ンの含有量（濃度）をそれぞれ表す。なお、図２（ｂ）
においては、浮遊ゲート電極のみならず、その上層に形
成された第２の絶縁膜及び制御ゲート電極でのリン化合
物（リン）の含有量の変化も示している。
【００５１】即ち、不純物であるリンは、上層のＢ方向
から下層のＢ’方向にかけて、制御ゲート電極のタング
ステンシリサイド層１１１及び第３のポリシリコン層１
１０、第２の絶縁膜（ＯＮＯ膜）１０９、浮遊ゲート電
極の第２のポリシリコン層１０８、自然酸化膜１０７及
び第１のポリシリコン層１０６中、図２（ｂ）に示すよ
うな濃度分布で各層中に含有せしめられている。
から下層のＢ’方向にかけて、制御ゲート電極のタング
ステンシリサイド層１１１及び第３のポリシリコン層１
１０、第２の絶縁膜（ＯＮＯ膜）１０９、浮遊ゲート電
極の第２のポリシリコン層１０８、自然酸化膜１０７及
び第１のポリシリコン層１０６中、図２（ｂ）に示すよ
うな濃度分布で各層中に含有せしめられている。
【００５２】かかる電極構造とすることにより、第１の
ポリシリコン層とその下層のゲート酸化膜との界面付近
にリンが析出するのを効果的に防止することができ、電
流のパスやオキサイドリッジの発生を抑制することがで
きるものである。
ポリシリコン層とその下層のゲート酸化膜との界面付近
にリンが析出するのを効果的に防止することができ、電
流のパスやオキサイドリッジの発生を抑制することがで
きるものである。
【００５３】本実施形態の不揮発性半導体記憶装置は、
ゲート絶縁膜の絶縁特性に特に優れ、いわゆるＥｎｄｕ
ｒａｎｃｅ耐性が著しく向上した、データの書き込みと
消去が繰り返される不揮発性半導体記憶装置となってい
る。さらに、特にデータ消去時におけるトンネル電流の
バラツキの少ない信頼性の高いものである。
ゲート絶縁膜の絶縁特性に特に優れ、いわゆるＥｎｄｕ
ｒａｎｃｅ耐性が著しく向上した、データの書き込みと
消去が繰り返される不揮発性半導体記憶装置となってい
る。さらに、特にデータ消去時におけるトンネル電流の
バラツキの少ない信頼性の高いものである。
【００５４】第２実施形態 次に、図１に示す不揮発性半導体記憶装置のメモリトラ
ンジスタ部の製造方法について、図面を用いながら説明
する。
ンジスタ部の製造方法について、図面を用いながら説明
する。
【００５５】先ず、ｎ型シリコン半導体基板１０１を用
意し、該ｎ型シリコン半導体基板１０１上に図示しない
バッファー酸化膜を形成した後、イオン打ち込みによ
り、ホウ素を例えば３０ＫｅＶのエネルギー、ドーズ量
が１×１０13／ｃｍ2 程度の濃度になるように注入し、
熱処理を行うことによりＰウェル領域１０２を形成す
る。
意し、該ｎ型シリコン半導体基板１０１上に図示しない
バッファー酸化膜を形成した後、イオン打ち込みによ
り、ホウ素を例えば３０ＫｅＶのエネルギー、ドーズ量
が１×１０13／ｃｍ2 程度の濃度になるように注入し、
熱処理を行うことによりＰウェル領域１０２を形成す
る。
【００５６】次いでバッファー酸化膜を除去した後、Ｐ
ウェル領域１０２上に、熱酸化法により図示しない酸化
シリコン膜を成長させ、さらにその上に、図示しない窒
化シリコン膜を形成する。該窒化シリコン膜及び酸化シ
リコン膜を部分的にエッチング除去したＰウェル領域１
０２に対し、例えば、ドーズ量が５×１０13／ｃｍ2程
度になるようにホウ素をイオン注入法により注入して、
図示しないＰ型チャネルストッパー層を形成する。
ウェル領域１０２上に、熱酸化法により図示しない酸化
シリコン膜を成長させ、さらにその上に、図示しない窒
化シリコン膜を形成する。該窒化シリコン膜及び酸化シ
リコン膜を部分的にエッチング除去したＰウェル領域１
０２に対し、例えば、ドーズ量が５×１０13／ｃｍ2程
度になるようにホウ素をイオン注入法により注入して、
図示しないＰ型チャネルストッパー層を形成する。
【００５７】次いで、例えばＬＯＣＯＳ（Ｌｏｃａｌ
ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法によ
り、厚い膜厚の素子分離膜１０４を形成する。
ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法によ
り、厚い膜厚の素子分離膜１０４を形成する。
【００５８】その後、窒化シリコン膜及び酸化シリコン
膜を除去した後、例えば熱酸化法により酸化シリコン膜
を成長させて、図示しないプリゲート酸化膜を形成し、
該プリゲート酸化膜上面から、例えば、３０ＫｅＶのエ
ネルギーで、５×１０11／ｃｍ2 程度の濃度になるよう
に、ホウ素をイオン注入して、いわゆるチャネルドープ
を行うことにより、チャネルストッパー層１０３を形成
する。
膜を除去した後、例えば熱酸化法により酸化シリコン膜
を成長させて、図示しないプリゲート酸化膜を形成し、
該プリゲート酸化膜上面から、例えば、３０ＫｅＶのエ
ネルギーで、５×１０11／ｃｍ2 程度の濃度になるよう
に、ホウ素をイオン注入して、いわゆるチャネルドープ
を行うことにより、チャネルストッパー層１０３を形成
する。
【００５９】次に、該プリゲート酸化膜を除去した後、
第１の絶縁膜であるゲート酸化膜１０５を、例えば、熱
酸化法により、膜厚５〜１０ｎｍで形成する。以上のよ
うにして得られる構造を図３（ａ）に示す。
第１の絶縁膜であるゲート酸化膜１０５を、例えば、熱
酸化法により、膜厚５〜１０ｎｍで形成する。以上のよ
うにして得られる構造を図３（ａ）に示す。
【００６０】次いで、前記素子分離膜１０４及びゲート
酸化膜１０５上に、第１のポリシリコン層１０６を、例
えば、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。この第１の
ポリシリコン層１０６は、例えば、窒素雰囲気下で、オ
ープンタイプの減圧ＣＶＤ装置の反応炉内にウェーハを
設置して、次いで、該反応炉内にＳｉＨ4 ，ＳｉＨ2 Ｃ
ｌ2 等の珪素化合物ガスを導入して、５００〜８００℃
の温度に加熱して、該ウェーハ表面（前記素子分離膜１
０４及びゲート酸化膜１０５上）に膜厚５〜１５ｎｍ程
度でポリシリコンを堆積させることができる。このよう
にして得られる構造を図３（ｂ）に示す。
酸化膜１０５上に、第１のポリシリコン層１０６を、例
えば、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。この第１の
ポリシリコン層１０６は、例えば、窒素雰囲気下で、オ
ープンタイプの減圧ＣＶＤ装置の反応炉内にウェーハを
設置して、次いで、該反応炉内にＳｉＨ4 ，ＳｉＨ2 Ｃ
ｌ2 等の珪素化合物ガスを導入して、５００〜８００℃
の温度に加熱して、該ウェーハ表面（前記素子分離膜１
０４及びゲート酸化膜１０５上）に膜厚５〜１５ｎｍ程
度でポリシリコンを堆積させることができる。このよう
にして得られる構造を図３（ｂ）に示す。
【００６１】第１のポリシリコン層１０６を所定の膜厚
で成膜した後、一旦減圧ＣＶＤ装置の反応炉から取り出
し、空気中で放冷する。この工程で、前記第１のポリシ
リコン層１０６表面が空気中の酸素により酸化されて、
該表面に自然酸化膜１０７が形成される。自然酸化膜の
膜質及び膜厚は、減圧ＣＶＤ装置の反応炉からの取り出
し速度と、ウェーハの冷却速度に依存するため、減圧Ｃ
ＶＤ装置の反応炉からの取り出し速度と、ウェーハの冷
却速度の条件を適宜設定することにより、所望の膜質及
び膜厚の自然酸化膜を形成させることができる。本実施
形態では、減圧ＣＶＤ装置の反応炉からの取り出し速度
を、１００ｍｍ／ｍｉｎに設定し、ウェーハの冷却速度
は、６２０℃から室温程度まで放冷する条件とする。
で成膜した後、一旦減圧ＣＶＤ装置の反応炉から取り出
し、空気中で放冷する。この工程で、前記第１のポリシ
リコン層１０６表面が空気中の酸素により酸化されて、
該表面に自然酸化膜１０７が形成される。自然酸化膜の
膜質及び膜厚は、減圧ＣＶＤ装置の反応炉からの取り出
し速度と、ウェーハの冷却速度に依存するため、減圧Ｃ
ＶＤ装置の反応炉からの取り出し速度と、ウェーハの冷
却速度の条件を適宜設定することにより、所望の膜質及
び膜厚の自然酸化膜を形成させることができる。本実施
形態では、減圧ＣＶＤ装置の反応炉からの取り出し速度
を、１００ｍｍ／ｍｉｎに設定し、ウェーハの冷却速度
は、６２０℃から室温程度まで放冷する条件とする。
【００６２】即ち、本実施形態では、自然酸化膜１０７
は、ウェーハの減圧ＣＶＤ装置の反応炉からの取り出し
及び／又は該反応炉への導入時の空気中の酸素ガスによ
る、いわゆる巻き込み酸化と、ウェーハを空気中で放冷
する際の空気中の酸素ガスによるいわゆる自然酸化によ
って形成される。このようにして得られる構造を図３
（ｃ）に示す。
は、ウェーハの減圧ＣＶＤ装置の反応炉からの取り出し
及び／又は該反応炉への導入時の空気中の酸素ガスによ
る、いわゆる巻き込み酸化と、ウェーハを空気中で放冷
する際の空気中の酸素ガスによるいわゆる自然酸化によ
って形成される。このようにして得られる構造を図３
（ｃ）に示す。
【００６３】なお、この図では、便宜上自然酸化膜１０
７は厚い膜厚で描いているが、実際は１ｎｍ程度の薄い
膜厚の膜である。
７は厚い膜厚で描いているが、実際は１ｎｍ程度の薄い
膜厚の膜である。
【００６４】なお、本実施形態では、不純物拡散調整膜
として自然酸化膜１０７を形成する例を挙げたが、本発
明の不純物拡散調整膜は、（１）後述する第２のポリシ
リコン層１０８を形成した後の加熱工程において発生す
る熱により、該第２のポリシリコン層１０８中に含まれ
ている不純物が、第１のポリシリコン層１０６に拡散さ
せることができること、（２）その拡散は、前記第１の
ポリシリコン層とその下層の第１の絶縁膜（ゲート絶縁
膜）１０５との界面付近にリンの析出を効果的に防止す
ることができる程度の低い濃度で拡散させることができ
るものであること、及び、（３）その拡散は、浮遊ゲー
ト電極が空乏化して第１の絶縁膜の膜厚が実質的に厚く
なるのを防止することができる程度の高い濃度で拡散さ
せることができるものであることが必要であり、これら
の条件を満たしている膜であれば、その材質、膜厚、成
膜方法等に特に制限はない。
として自然酸化膜１０７を形成する例を挙げたが、本発
明の不純物拡散調整膜は、（１）後述する第２のポリシ
リコン層１０８を形成した後の加熱工程において発生す
る熱により、該第２のポリシリコン層１０８中に含まれ
ている不純物が、第１のポリシリコン層１０６に拡散さ
せることができること、（２）その拡散は、前記第１の
ポリシリコン層とその下層の第１の絶縁膜（ゲート絶縁
膜）１０５との界面付近にリンの析出を効果的に防止す
ることができる程度の低い濃度で拡散させることができ
るものであること、及び、（３）その拡散は、浮遊ゲー
ト電極が空乏化して第１の絶縁膜の膜厚が実質的に厚く
なるのを防止することができる程度の高い濃度で拡散さ
せることができるものであることが必要であり、これら
の条件を満たしている膜であれば、その材質、膜厚、成
膜方法等に特に制限はない。
【００６５】次に、再度窒素雰囲気下に戻して、減圧Ｃ
ＶＤ装置の反応炉中（第１のポリシリコン層を成膜した
反応炉と同じものでも別のものでもよい。）に、前記自
然酸化膜１０７が形成されたウェーハを再度設置し、前
記自然酸化膜１０７上に不純物がドープされた第２のポ
リシリコン層を堆積させる。このとき、例えば、該反応
炉内にＳｉＨ4 ，ＳｉＨ2 Ｃｌ2 等の珪素化合物ガス
と、ＰＨ3 等のリン化合物ガスとを該反応炉内に導入し
て、５００〜８００℃に加熱して、前記自然酸化膜上
に、例えば、１×１０18〜１×１０22／ｃｍ3 程度の濃
度のリン化合物を含有する第２のポリシリコン層１０８
を、例えば、膜厚９０ｎｍ程度で形成させることができ
る。
ＶＤ装置の反応炉中（第１のポリシリコン層を成膜した
反応炉と同じものでも別のものでもよい。）に、前記自
然酸化膜１０７が形成されたウェーハを再度設置し、前
記自然酸化膜１０７上に不純物がドープされた第２のポ
リシリコン層を堆積させる。このとき、例えば、該反応
炉内にＳｉＨ4 ，ＳｉＨ2 Ｃｌ2 等の珪素化合物ガス
と、ＰＨ3 等のリン化合物ガスとを該反応炉内に導入し
て、５００〜８００℃に加熱して、前記自然酸化膜上
に、例えば、１×１０18〜１×１０22／ｃｍ3 程度の濃
度のリン化合物を含有する第２のポリシリコン層１０８
を、例えば、膜厚９０ｎｍ程度で形成させることができ
る。
【００６６】この場合、第２ポリシリコン層の含有する
不純物の濃度及び膜厚は、導入する珪素化合物及びリン
化合物ガスの混合比及び流量、並びに成膜温度等を変化
させることにより、適宜設定することができる。以上の
ようにして得られる構造を図４（ｄ）に示す。
不純物の濃度及び膜厚は、導入する珪素化合物及びリン
化合物ガスの混合比及び流量、並びに成膜温度等を変化
させることにより、適宜設定することができる。以上の
ようにして得られる構造を図４（ｄ）に示す。
【００６７】次いで、前記第２のポリシリコン層１０８
上に、第２の絶縁膜１０９を形成する。本実施形態で
は、絶縁耐圧に優れる酸化シリコン膜／窒化シリコン膜
／酸化シリコン膜の３層からなる第２の絶縁膜（いわゆ
るＯＮＯ膜）１０９を、トータルの膜厚で１５〜２５ｎ
ｍ程度で形成する。以上のようにして得られる構造を図
４（ｅ）に示す。
上に、第２の絶縁膜１０９を形成する。本実施形態で
は、絶縁耐圧に優れる酸化シリコン膜／窒化シリコン膜
／酸化シリコン膜の３層からなる第２の絶縁膜（いわゆ
るＯＮＯ膜）１０９を、トータルの膜厚で１５〜２５ｎ
ｍ程度で形成する。以上のようにして得られる構造を図
４（ｅ）に示す。
【００６８】前記ＯＮＯ膜１０９の酸化シリコン膜は、
例えば、９００〜１０００℃程度の熱酸化法又はＨＴＯ
法（Ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｃｈｅｍｉｃ
ａｌｖａｐｏｕｒ ｄｅｐｏｓｉｔｅｄ ｏｘｉｄａｔ
ｉｏｎ法）により、膜厚５〜１０ｎｍ程度で、また、窒
化シリコン膜は、例えば、ＳｉＨ4 とＮ2 ガスを用いる
減圧ＣＶＤ法により、膜厚５〜１０ｎｍ程度でそれぞれ
形成することができる。
例えば、９００〜１０００℃程度の熱酸化法又はＨＴＯ
法（Ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｃｈｅｍｉｃ
ａｌｖａｐｏｕｒ ｄｅｐｏｓｉｔｅｄ ｏｘｉｄａｔ
ｉｏｎ法）により、膜厚５〜１０ｎｍ程度で、また、窒
化シリコン膜は、例えば、ＳｉＨ4 とＮ2 ガスを用いる
減圧ＣＶＤ法により、膜厚５〜１０ｎｍ程度でそれぞれ
形成することができる。
【００６９】次に、前記第２の絶縁膜１０９上に、例え
ば不純物としてリンを含有する珪素化合物ガスを用いる
ＣＶＤ法により、例えば、膜厚０．１μｍ程度の導電性
が付与された第３のポリシリコン層１１０を膜厚５０〜
１５０ｎｍで形成する。続いて、前記第３のポリシリコ
ン層１１０上に、例えば、ＣＶＤ法によりタングステン
シリサイド層１１１を形成する。なお、タングステンシ
リサイド層１１１は、制御ゲート電極のシート抵抗値を
下げるために形成されるものであるが、タングステンシ
リサイド（ＷＳｉ2 ）の他に，ＭｏＳｉ2 ，ＰｔＳｉ，
ＰｄＳｉ，ＴｉＳｉ2 ，ＴａＳｉ2 及びこれらの組み合
わせ等も電極材料として用いることができる。以上のよ
うにして得られる構造を図４（ｆ）に示す。
ば不純物としてリンを含有する珪素化合物ガスを用いる
ＣＶＤ法により、例えば、膜厚０．１μｍ程度の導電性
が付与された第３のポリシリコン層１１０を膜厚５０〜
１５０ｎｍで形成する。続いて、前記第３のポリシリコ
ン層１１０上に、例えば、ＣＶＤ法によりタングステン
シリサイド層１１１を形成する。なお、タングステンシ
リサイド層１１１は、制御ゲート電極のシート抵抗値を
下げるために形成されるものであるが、タングステンシ
リサイド（ＷＳｉ2 ）の他に，ＭｏＳｉ2 ，ＰｔＳｉ，
ＰｄＳｉ，ＴｉＳｉ2 ，ＴａＳｉ2 及びこれらの組み合
わせ等も電極材料として用いることができる。以上のよ
うにして得られる構造を図４（ｆ）に示す。
【００７０】次いで、図示しないレジスト膜を成膜後、
フォトリソグラフィとエッチングの技術を用いて、前記
タングステンシリサイド層１１１、第３のポリシリコン
層１１０、第２の絶縁膜１０９、第２のポリシリコン層
１０８、自然酸化膜１０７及び第１のポリシリコン層１
０６を順次エッチングすることにより、制御ゲート電極
及び浮遊ゲート電極を形成することができる。以上のよ
うにして得られる構造を図５（ｇ）に示す。
フォトリソグラフィとエッチングの技術を用いて、前記
タングステンシリサイド層１１１、第３のポリシリコン
層１１０、第２の絶縁膜１０９、第２のポリシリコン層
１０８、自然酸化膜１０７及び第１のポリシリコン層１
０６を順次エッチングすることにより、制御ゲート電極
及び浮遊ゲート電極を形成することができる。以上のよ
うにして得られる構造を図５（ｇ）に示す。
【００７１】次に、図５（ｈ）に示すように、上記で得
られたゲート電極と自己整合的にＮ型不純物である砒素
イオンをイオン注入して、前記Ｐチャネル領域上部にＮ
型不純物拡散領域１１３を形成する。このときのイオン
注入の条件として、約１×１０14〜５×１０15／ｃｍ2
のドーズ量となるように砒素イオンを注入することがで
きる。
られたゲート電極と自己整合的にＮ型不純物である砒素
イオンをイオン注入して、前記Ｐチャネル領域上部にＮ
型不純物拡散領域１１３を形成する。このときのイオン
注入の条件として、約１×１０14〜５×１０15／ｃｍ2
のドーズ量となるように砒素イオンを注入することがで
きる。
【００７２】続いて、例えばＣＶＤ法により全面に酸化
シリコン膜等の絶縁膜を形成した後、例えばＲＩＥ（Ｒ
ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｔｃｈｉｎｇ）法により
ゲート電極側壁部に側壁保護膜１１４を形成する。続い
て、キャッピング酸化膜１１５を成膜したのち、側壁保
護膜１１４をマスクに高濃度（約１×１０15〜８×１０
15／ｃｍ2 ）の砒素をイオン注入して、Ｎ型のソース・
ドレイン領域１１３を形成する。以上のようにして、図
６（ｉ）に示すようなＬＤＤ構造のトランジスタを形成
することができる。
シリコン膜等の絶縁膜を形成した後、例えばＲＩＥ（Ｒ
ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｔｃｈｉｎｇ）法により
ゲート電極側壁部に側壁保護膜１１４を形成する。続い
て、キャッピング酸化膜１１５を成膜したのち、側壁保
護膜１１４をマスクに高濃度（約１×１０15〜８×１０
15／ｃｍ2 ）の砒素をイオン注入して、Ｎ型のソース・
ドレイン領域１１３を形成する。以上のようにして、図
６（ｉ）に示すようなＬＤＤ構造のトランジスタを形成
することができる。
【００７３】その後、層間絶縁膜として、例えばＰＨ3
−ＴＥＰＳ（Ｔｅｔｒａｅｔｈｏｘｙｏｒｔｈｏｓｉｌ
ｉｃａｔｅ）を用いるＣＶＤ法により、ＰＳＧ（Ｐｈｏ
ｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜１１６、
さらにその上層に、例えば、ＰＨ3 −Ｂ2 Ｈ6 −ＳｉＨ
4 を用いるＣＶＤ法によりＢＰＳＧ（Ｂｏｒｏ−ｐｈｏ
ｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜１１７を
順次形成する。
−ＴＥＰＳ（Ｔｅｔｒａｅｔｈｏｘｙｏｒｔｈｏｓｉｌ
ｉｃａｔｅ）を用いるＣＶＤ法により、ＰＳＧ（Ｐｈｏ
ｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜１１６、
さらにその上層に、例えば、ＰＨ3 −Ｂ2 Ｈ6 −ＳｉＨ
4 を用いるＣＶＤ法によりＢＰＳＧ（Ｂｏｒｏ−ｐｈｏ
ｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜１１７を
順次形成する。
【００７４】次いで、下層配線層１２０とソースドレイ
ン領域１１３とを電気的に接続する接続プラグのための
接続孔を、エッチングにより形成し、該接続孔の内面
に、ＴｉＮ等からなる密着メタル層１１８を成膜し、さ
らにタングステン１１９を該接続孔に埋め込むことによ
り接続プラグを形成する。最後に、真空蒸着法、スパッ
タリング法、ＣＶＤ法等によりアルミニウム、銅等から
なる配線材料を全面に堆積させ、下層配線層１２０を形
成する。以上のようにして、図１に示す不揮発性半導体
記憶装置のメモリトランジスタ部を形成することができ
る。
ン領域１１３とを電気的に接続する接続プラグのための
接続孔を、エッチングにより形成し、該接続孔の内面
に、ＴｉＮ等からなる密着メタル層１１８を成膜し、さ
らにタングステン１１９を該接続孔に埋め込むことによ
り接続プラグを形成する。最後に、真空蒸着法、スパッ
タリング法、ＣＶＤ法等によりアルミニウム、銅等から
なる配線材料を全面に堆積させ、下層配線層１２０を形
成する。以上のようにして、図１に示す不揮発性半導体
記憶装置のメモリトランジスタ部を形成することができ
る。
【００７５】本実施形態の不揮発性半導体記憶装置の製
造方法によれば、第２のポリシリコン層１０８を形成し
た後の熱処理工程において発生する第１のポリシリコン
層とその下層の第１の絶縁膜（ゲート絶縁膜）との界面
付近にリンの析出を効果的に防止することができる程度
の低い濃度、かつ、第２のポリシリコン層１０８を形成
した後の加熱工程によって、浮遊ゲート電極が空乏化し
てゲート絶縁膜１０５の膜厚が実質的に厚くなるのを防
止することができる程度の高い濃度の不純物を、第２の
ポリシリコン層中から第１のポリシコン層へ拡散させる
ことができる。
造方法によれば、第２のポリシリコン層１０８を形成し
た後の熱処理工程において発生する第１のポリシリコン
層とその下層の第１の絶縁膜（ゲート絶縁膜）との界面
付近にリンの析出を効果的に防止することができる程度
の低い濃度、かつ、第２のポリシリコン層１０８を形成
した後の加熱工程によって、浮遊ゲート電極が空乏化し
てゲート絶縁膜１０５の膜厚が実質的に厚くなるのを防
止することができる程度の高い濃度の不純物を、第２の
ポリシリコン層中から第１のポリシコン層へ拡散させる
ことができる。
【００７６】また、不純物拡散調整膜を自然酸化膜で形
成しているので、特に工程数の増加を招くことなく、何
ら特別の装置を必要とすることなしに、高いＥｎｄｕｒ
ａｎｃｅを有し、且つ高信頼性の不揮発性半導体記憶装
置を歩留り良く製造することができる。
成しているので、特に工程数の増加を招くことなく、何
ら特別の装置を必要とすることなしに、高いＥｎｄｕｒ
ａｎｃｅを有し、且つ高信頼性の不揮発性半導体記憶装
置を歩留り良く製造することができる。
【００７７】以上、実施の形態により本発明を詳細に説
明したが、本発明はこれに限定されることなく、本発明
の主旨を逸脱しない範囲で、構成材料、プロセス条件等
を適宜変更することができる。
明したが、本発明はこれに限定されることなく、本発明
の主旨を逸脱しない範囲で、構成材料、プロセス条件等
を適宜変更することができる。
【００７８】本発明の半導体装置及び半導体装置の製造
方法は、特に書き込み・消去の繰り返し動作に対する優
れた耐性が要求される、例えば、ＥＰＲＯＭ，ＥＥＰＲ
ＯＭ等の不揮発性半導体記憶装置、及び該不揮発性半導
体記憶装置の製造に好ましく適用することができる。
方法は、特に書き込み・消去の繰り返し動作に対する優
れた耐性が要求される、例えば、ＥＰＲＯＭ，ＥＥＰＲ
ＯＭ等の不揮発性半導体記憶装置、及び該不揮発性半導
体記憶装置の製造に好ましく適用することができる。
【００７９】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、浮遊ゲート電極の第１のポリシリコン層と
その下層の第１の絶縁膜との界面付近にリンが析出する
のを効果的に防止することができ、電流のパスやオキサ
イドリッジの発生を抑制することができる。
置によれば、浮遊ゲート電極の第１のポリシリコン層と
その下層の第１の絶縁膜との界面付近にリンが析出する
のを効果的に防止することができ、電流のパスやオキサ
イドリッジの発生を抑制することができる。
【００８０】また、本発明の半導体装置は、第１の絶縁
膜（ゲート絶縁膜）の絶縁特性に優れ、特にいわゆるＥ
ｎｄｕｒａｎｃｅが著しく向上した、データの書き込み
と消去が繰り返される不揮発性半導体記憶装置となって
いる。さらに、特にデータ消去時におけるトンネル電流
のバラツキの少ない信頼性の高い半導体装置である。
膜（ゲート絶縁膜）の絶縁特性に優れ、特にいわゆるＥ
ｎｄｕｒａｎｃｅが著しく向上した、データの書き込み
と消去が繰り返される不揮発性半導体記憶装置となって
いる。さらに、特にデータ消去時におけるトンネル電流
のバラツキの少ない信頼性の高い半導体装置である。
【００８１】本発明の半導体装置の製造方法によれば、
（１）第１のポリシリコン層を形成した後の熱処理工程
において発生する第１のポリシリコン層とその下層の第
１の絶縁膜（ゲート絶縁膜）との界面付近にリンの析出
を効果的に防止することができる程度の低い濃度、か
つ、（２）浮遊ゲート電極が空乏化して第１の絶縁膜の
膜厚が実質的に厚くなるのを防止することができる程度
の高い濃度、の不純物を、第２のポリシリコン層を形成
した後の加熱工程において、第２のポリシリコン層中か
ら、第１のポリシコン層へ拡散させることができる不純
物拡散調整膜を形成することができる。
（１）第１のポリシリコン層を形成した後の熱処理工程
において発生する第１のポリシリコン層とその下層の第
１の絶縁膜（ゲート絶縁膜）との界面付近にリンの析出
を効果的に防止することができる程度の低い濃度、か
つ、（２）浮遊ゲート電極が空乏化して第１の絶縁膜の
膜厚が実質的に厚くなるのを防止することができる程度
の高い濃度、の不純物を、第２のポリシリコン層を形成
した後の加熱工程において、第２のポリシリコン層中か
ら、第１のポリシコン層へ拡散させることができる不純
物拡散調整膜を形成することができる。
【００８２】また、不純物拡散調整膜を自然酸化膜で形
成する場合には、特に工程数の増加を招くことなく、何
ら特別の装置を必要とすることなしに、高いＥｎｄｕｒ
ａｎｃｅを有し、且つ高信頼性の半導体装置を歩留り良
く製造することができる。
成する場合には、特に工程数の増加を招くことなく、何
ら特別の装置を必要とすることなしに、高いＥｎｄｕｒ
ａｎｃｅを有し、且つ高信頼性の半導体装置を歩留り良
く製造することができる。
【図１】図１は、本発明の半導体装置のメモリトランジ
スタ領域の構造断面図である、
スタ領域の構造断面図である、
【図２】図２は、本発明の半導体装置の浮遊ゲート電極
構造を説明した図である。（ａ）は、該浮遊ゲート電極
の構造断面図であり、（ｂ）は、本発明の半導体装置の
浮遊ゲート電極各層中の不純物（リン）の含有濃度変化
を表した図である。
構造を説明した図である。（ａ）は、該浮遊ゲート電極
の構造断面図であり、（ｂ）は、本発明の半導体装置の
浮遊ゲート電極各層中の不純物（リン）の含有濃度変化
を表した図である。
【図３】図３は、本発明の半導体装置の製造方法の主要
工程断面図である。
工程断面図である。
【図４】図４は、本発明の半導体装置の製造方法の主要
工程断面図である。
工程断面図である。
【図５】図５は、本発明の半導体装置の製造方法の主要
工程断面図である。
工程断面図である。
【図６】図６は、本発明の半導体装置の製造方法の主要
工程断面図である。
工程断面図である。
【図７】図７（ａ）は、従来の半導体装置のメモリトラ
ンジスタ領域の構造断面図であり、（ｂ）は、従来の半
導体装置の浮遊ゲート電極の不純物（リン）の含有濃度
変化を表した図である。
ンジスタ領域の構造断面図であり、（ｂ）は、従来の半
導体装置の浮遊ゲート電極の不純物（リン）の含有濃度
変化を表した図である。
【図８】図８（ａ）は、従来の半導体装置の浮遊ゲート
電極構造を表した図であり、（ｂ）は、従来の不揮発性
半導体記憶装置の構造断面図である。
電極構造を表した図であり、（ｂ）は、従来の不揮発性
半導体記憶装置の構造断面図である。
【図９】図９は、ゲート酸化膜上に、リンがドープされ
たポリシリコン層を形成した場合における、該ゲート酸
化膜の劣化のメカニズムを説明した図である。
たポリシリコン層を形成した場合における、該ゲート酸
化膜の劣化のメカニズムを説明した図である。
１０１，２０１…Ｎ型シリコン半導体基板、１０２，２
０２…Ｐウェル、１０３，２０３…チャネルストッパー
層、１０４，２０４、４０４…素子分離膜、１０５，２
０５，４０５、５０５…ゲート酸化膜（第１の絶縁
膜）、１０６…第１のポリシリコン層、１０７…不純物
拡散調整膜（自然酸化膜）、１０８…第２のポリシリコ
ン層、１０９，２０９、４０９…第２の絶縁膜（ＯＮＯ
膜）、１１０…第３のポリシリコン層、１１１，２１１
…タングステンシリサイド層、１１２、２１２…Ｎ- 不
純物拡散領域、１１３、２１３…ソース・ドレイン領
域、１１４、２１４…側壁保護膜、１１５…キャッピン
グ酸化膜、１１６，１１７…層間絶縁膜、１１８…密着
メタル層、１１９…タングステン、１２０…下層配線
層、２０８…導電性ポリシリコン層（浮遊ゲート電
極）、２１０…導電性ポリシリコン層、３０１，４０
１、５０１…半導体基板、３０５…酸化シリコン膜、３
０６…Ｓｉ−Ｇｅ膜、３０７…Ｎ型ポリシリコン層、４
０８…第１のポリシリコン層、４１０…第２のポリシリ
コン層、５０６…ポリシリコン層
０２…Ｐウェル、１０３，２０３…チャネルストッパー
層、１０４，２０４、４０４…素子分離膜、１０５，２
０５，４０５、５０５…ゲート酸化膜（第１の絶縁
膜）、１０６…第１のポリシリコン層、１０７…不純物
拡散調整膜（自然酸化膜）、１０８…第２のポリシリコ
ン層、１０９，２０９、４０９…第２の絶縁膜（ＯＮＯ
膜）、１１０…第３のポリシリコン層、１１１，２１１
…タングステンシリサイド層、１１２、２１２…Ｎ- 不
純物拡散領域、１１３、２１３…ソース・ドレイン領
域、１１４、２１４…側壁保護膜、１１５…キャッピン
グ酸化膜、１１６，１１７…層間絶縁膜、１１８…密着
メタル層、１１９…タングステン、１２０…下層配線
層、２０８…導電性ポリシリコン層（浮遊ゲート電
極）、２１０…導電性ポリシリコン層、３０１，４０
１、５０１…半導体基板、３０５…酸化シリコン膜、３
０６…Ｓｉ−Ｇｅ膜、３０７…Ｎ型ポリシリコン層、４
０８…第１のポリシリコン層、４１０…第２のポリシリ
コン層、５０６…ポリシリコン層
フロントページの続き Ｆターム(参考） 5F001 AA25 AA30 AB08 AD17 AD62 AF07 5F033 HH10 JJ19 JJ33 KK06 NN05 PP06 PP15 PP19 QQ10 QQ11 RR04 RR14 RR15 SS11 TT02 VV04 VV16 5F083 EP04 EP06 EP23 EP27 EP50 EP55 EP63 EP65 ER03 GA21 GA30 PR21 PR29
Claims (25)
- 【請求項１】基板上に形成された第１の絶縁膜と、該第
１の絶縁膜を介して電荷の授受を行う浮遊ゲート電極を
有する半導体装置であって、 前記浮遊ゲート電極は、 前記第１の絶縁膜上に形成された不純物を含有する第１
のポリシリコン層と、 前記第１のポリシリコン層上に形成された不純物拡散調
整膜と、 前記第２の絶縁膜上に形成された、前記第１のポリシリ
コン層中の不純物濃度よりも高い濃度の不純物を含有す
る第２のポリシリコン層を有する、 半導体装置。 - 【請求項２】前記不純物拡散調整膜は、前記第２のポリ
シリコン層から前記第１のポリシリコン層へ不純物を拡
散させることのできる膜厚に調整されている、 請求項１記載の半導体装置。 - 【請求項３】前記不純物拡散調整膜は、自然酸化膜から
なる、 請求項１記載の半導体装置。 - 【請求項４】前記第１および第２のポリシリコン層は、
不純物としてリン化合物を含有するポリシリコンからな
る、 請求項１記載の半導体装置。 - 【請求項５】基板上に形成されたゲート絶縁膜と、該ゲ
ート絶縁膜を介して電荷の授受を行う浮遊ゲート電極
と、該浮遊ゲート電極上に第２の絶縁膜と、および該第
２の絶縁膜上に制御ゲート電極を有する半導体装置であ
って、 前記浮遊ゲート電極は、 前記第１の絶縁膜上に形成された不純物を含有する第１
のポリシリコン層と、 前記第１のポリシリコン層上に形成された不純物拡散調
整膜と、 前記第２の絶縁膜上に形成された、前記第１のポリシリ
コン層中の不純物濃度よりも高い濃度の不純物を含有す
る第２のポリシリコン層を有する、 半導体装置。 - 【請求項６】前記不純物拡散調整膜は、前記第２のポリ
シリコン層から前記第１のポリシリコン層へ不純物を拡
散させることのできる膜厚に調整されている、 請求項５記載の半導体装置。 - 【請求項７】前記不純物拡散調整膜は、自然酸化膜であ
る、 請求項５記載の半導体装置。 - 【請求項８】前記第１および第２のポリシリコン層は、
不純物としてリン化合物を含有するポリシリコンからな
る、 請求項５記載の半導体装置。 - 【請求項９】前記第２の絶縁膜は、酸化シリコン膜、窒
化シリコン膜および酸化シリコン膜の積層構造を有す
る、 請求項５記載の半導体装置。 - 【請求項１０】前記制御ゲート電極は、不純物を含有す
る第３のポリシリコン層を有する、 請求項５記載の半導体装置。 - 【請求項１１】前記制御ゲート電極は、不純物を含有す
る第３のポリシリコン層と、前記第３のポリシリコン層
上に、金属または金属シリサイドからなる層を有する、 請求項５記載の半導体装置。 - 【請求項１２】基板上に第１の絶縁膜を形成する工程
と、該第１の絶縁膜を介して電荷の授受を行う浮遊ゲー
ト電極を形成する工程を有する半導体装置の製造方法で
あって、 前記浮遊ゲート電極を形成する工程は、 基板上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に不純物を含有しない第１のポリシ
リコン層を形成する工程と、 前記第１のポリシリコン層上に不純物拡散調整膜を形成
する工程と、 前記不純物拡散調整膜上に不純物を含有する第２のポリ
シリコン層を形成する工程を有する、 半導体装置の製造方法。 - 【請求項１３】前記不純物拡散調整膜を形成する工程
は、前記第１のポリシリコン層上に、前記第２のポリシ
リコン層から前記第１のポリシリコン層へ不純物が拡散
可能な膜厚の絶縁膜を形成する工程を有する、 請求項１２記載の半導体装置の製造方法。 - 【請求項１４】前記不純物拡散調整膜を形成する工程
は、前記第１のポリシリコン層の表面のポリシリコンを
空気中にさらすことにより、前記第１のポリシリコン層
表面に自然酸化膜を形成する工程を有する、 請求項１２記載の半導体装置の製造方法。 - 【請求項１５】前記第１のポリシリコン層を形成する工
程は、珪素化合物ガスを用いて減圧ＣＶＤ（Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法によ
り、前記第１の絶縁膜上にポリシリコンを堆積させる工
程を有する、 請求項１２記載の半導体装置の製造方法。 - 【請求項１６】前記第２のポリシリコン層を形成する工
程は、不純物としてリン化合物ガスと珪素化合物ガスを
用いて減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ）法により、前記第３の絶縁膜上
に不純物を含有するポリシリコンを堆積させる工程を有
する、 請求項１２記載の半導体装置の製造方法。 - 【請求項１７】前記不純物拡散調整膜を形成する工程
は、オープンタイプの減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）成膜装置を用い
て前記第１のポリシリコン層を成膜したのち、該減圧Ｃ
ＶＤ装置の反応炉内からウェハーを取り出し、前記第２
のポリシリコン層を形成させるために、再度減圧ＣＶＤ
装置の反応炉内に搬送する間に前記第１のポリシリコン
層の表面を空気中にさらすことにより、前記第１のポリ
シリコン層表面に自然酸化膜を形成する工程を有する、 請求項１２記載の半導体装置の製造方法。 - 【請求項１８】基板上に第１の絶縁膜を形成する工程
と、該第１の絶縁膜を介して電荷の授受を行う浮遊ゲー
ト電極を形成する工程と、該浮遊ゲート電極上に第２の
絶縁膜を形成する工程と、該第２の絶縁膜上に制御ゲー
ト電極を形成する工程を有する半導体装置の製造方法で
あって、 前記浮遊ゲート電極を形成する工程は、 基板上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に不純物を含有しない第１のポリシ
リコン層を形成する工程と、 前記第１のポリシリコン層上に不純物拡散調整膜を形成
する工程と、 前記不純物拡散調整膜上に不純物を含有する第２のポリ
シリコン層を形成する工程を有する、 半導体装置の製造方法。 - 【請求項１９】前記不純物拡散調整膜を形成する工程
は、前記第１のポリシリコン層上に、前記第２のポリシ
リコン層から前記第１のポリシリコン層へ不純物が拡散
可能な膜厚の絶縁膜を形成する工程を有する、 請求項１８記載の半導体装置の製造方法。 - 【請求項２０】前記不純物拡散調整膜を形成する工程
は、前記第１のポリシリコン層の表面のポリシリコンを
空気中にさらすことにより、前記第１のポリシリコン層
表面に自然酸化膜を形成する工程を有する、 請求項１８記載の半導体装置の製造方法。 - 【請求項２１】前記第２のポリシリコン層を形成する工
程は、不純物としてリン化合物ガスと珪素化合物ガスを
用いて減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ）法により、前記第２の絶縁膜上
に不純物を含有するポリシリコンを堆積させる工程を有
する、 請求項１８記載の半導体装置の製造方法。 - 【請求項２２】前記不純物拡散調整膜を形成する工程
は、オープンタイプの減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）成膜装置を用い
て前記第１のポリシリコン層を成膜したのち、該減圧Ｃ
ＶＤ装置の反応炉内からウェハーを取り出し、前記第２
のポリシリコン層を形成させるために、再度減圧ＣＶＤ
装置の反応炉内に搬送する間に前記第１のポリシリコン
層の表面を空気中にさらすことにより、前記第１のポリ
シリコン層表面に自然酸化膜を形成する工程を有する、 請求項１８記載の半導体装置の製造方法。 - 【請求項２３】前記第２の絶縁膜を形成する工程は、酸
化シリコン膜、窒化シリコン膜および酸化シリコン膜を
順次積層する工程を有する、 請求項１８記載の半導体装置の製造方法。 - 【請求項２４】前記制御ゲート電極を形成する工程は、
不純物としてリン化合物ガスと珪素化合物ガスを用いて
減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法により、前記第２の絶縁膜上に不純
物を含有するポリシリコンを堆積させる工程を有する、 請求項１８記載の不揮発性半導体記憶装置の製造方法。 - 【請求項２５】前記制御ゲート電極を形成する工程は、
不純物としてリン化合物ガスと珪素化合物ガスを用いて
減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法により、前記第２の絶縁膜上に不純
物を含有するポリシリコンを堆積させることにより第３
のポリシリコン層を形成する工程と、前記第３のポリシ
リコン層上に、金属または金属シリサイドからなる層を
形成する工程を有する、 請求項１８記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10371633A JP2000195973A (ja) | 1998-12-25 | 1998-12-25 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10371633A JP2000195973A (ja) | 1998-12-25 | 1998-12-25 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000195973A true JP2000195973A (ja) | 2000-07-14 |
Family
ID=18499044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10371633A Pending JP2000195973A (ja) | 1998-12-25 | 1998-12-25 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000195973A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001223281A (ja) * | 1999-12-09 | 2001-08-17 | Hitachi Ltd | メモリ装置 |
| US6594182B1 (en) | 2002-01-23 | 2003-07-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having controlled impurity concentration profile, method for manufacturing thereof, and semiconductor manufacturing apparatus |
| CN100448010C (zh) * | 2005-01-17 | 2008-12-31 | 株式会社东芝 | 半导体器件及其制造方法 |
-
1998
- 1998-12-25 JP JP10371633A patent/JP2000195973A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001223281A (ja) * | 1999-12-09 | 2001-08-17 | Hitachi Ltd | メモリ装置 |
| US6594182B1 (en) | 2002-01-23 | 2003-07-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having controlled impurity concentration profile, method for manufacturing thereof, and semiconductor manufacturing apparatus |
| CN100448010C (zh) * | 2005-01-17 | 2008-12-31 | 株式会社东芝 | 半导体器件及其制造方法 |
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