KR20100133212A - 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 기술은 3차원 구조를 갖는 비휘발성 메모리 소자에 있어서, 데이터 저장을 위한 복수의 메모리 셀; 및 상기 메모리 셀 동작을 위한 복수의 선택 트랜지스터를 포함하되, 상기 선택 트랜지스터는, 상기 메모리 셀의 채널보다, 큰 결정으로 이루어지는 채널을 포함하는 것을 특징으로 한다. 본 기술에 따르면, 누설 전류를 최소화하고, 복수의 선택 트랜지스터가 균일한 문턱 전압을 갖도록 함으로써, 비휘발성 메모리 소자의 특성을 향상시킬 수 있다.
3차원, 비휘발성 메모리 소자
Description
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자로서, 특히, 전하트랩막에 전하를 트랩하여 데이터를 저장하는 메모리 소자를 전하트랩형 비휘발성 메모리 소자라 한다.
전하트랩형 비휘발성 메모리 소자는 기판상에 형성된 터널절연막, 전하트랩막, 전하차단막 및 게이트 전극으로 이루어지며, 전하트랩막의 깊은 준위 트랩 사이트(deep level trap site)에 전하를 트랩시킴으로써 데이터를 저장하게 된다.
그러나, 종래 기술에 따른 평판형 비휘발성 메모리 소자의 경우, 메모리 소자의 집적도 향상에 한계가 있다. 따라서, 최근에는 기판으로부터 수직으로 스트링을 배열하는 수직채널형 비휘발성 메모리 소자가 제안되고 있다. 여기서, 수직 채 널형 비휘발성 메모리 소자는 기판상에 하부 선택 트랜지스터, 복수의 메모리 셀 및 상부 선택 트랜지스터가 차례로 적층된 구조로, 기판으로부터 수직으로 배열되는 스트링을 통해 메모리 소자의 집적도를 향상시킬 수 있다.
이하, 도면을 참조하여 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 구조 및 동작에 대해 상세히 살펴보도록 한다.
도 1은 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 단면도를 나타낸다.
도시된 바와 같이, 기판(10) 상에 교대로 적층된 복수의 층간절연막(11) 및 게이트 전극용 도전막(12) 내에 하부 선택 트랜지스터(하부ST), 복수의 메모리 셀(MC) 및 상부 선택 트랜지스터(상부ST)가 차례로 매립되어 수직채널형 비휘발성 메모리 소자를 구성한다.
여기서, 하부 선택 트랜지스터(하부ST) 및 상부 선택 트랜지스터(상부ST)는 종래의 2차원 비휘발성 메모리 소자의 드레인 선택 트랜지스터 및 소스 선택 트랜지스터에 해당되는 것으로서, 비휘발성 메모리 소자의 프로그램/리드 동작시, 원하는 페이지(PAGE)를 선택하기 위한 선택 트랜지스터이다. 예를 들어, 하부 선택 트랜지스터(하부ST)를 드레인 선택 트랜지스터로 사용하고, 상부 선택 트랜지스터(상부ST)를 소스 선택 트랜지스터로 사용할 수 있으며, 그 반대로 사용하는 것 또한 가능하다.
하부 선택 트랜지스터(하부ST) 및 상부 선택 트랜지스터(상부ST)는 층간절연 막(11) 및 게이트 전극용 도전막(12)을 선택적으로 식각하여 트렌치를 형성한 후, 트렌치 내벽에 게이트 절연막(13)을 형성하고, 트랜치 내에 채널용막(14)을 매립함으로써 형성된다. 여기서, 채널용막(14)은 일반적으로 폴리실리콘막으로 이루어진다.
메모리 셀(MC)은 층간절연막(11)및 게이트 전극용 도전막(12)을 선택적으로 식각하여 트렌치를 형성한 후, 트렌치 내벽에 전하차단막(15), 전하트랩막(16) 및 터널절연막(17)을 형성하고, 트렌치 내에 채널용막(18)을 매립함으로써 형성된다. 여기서, 채널용막(18)은 일반적으로 폴리실리콘막으로 이루어진다.
이와 같은 구조를 갖는 비휘발성 메모리 소자는, 하부 선택 트랜지스터(하부ST) 및 상부 선택 트랜지스터(상부ST)의 특성, 특히, 채널용막(14)의 특성에 따라 큰 영향을 받는다.
종래기술에 따르면, 하부 선택 트랜지스터(하부ST), 메모리 셀(MC) 및 상부 선택 트랜지스터(상부ST)의 채널(14,18)이 폴리실리콘막으로 이루어지기 때문에, 누설 전류 및 문턱전압 불균일에 의해 메모리 소자의 특성이 저하되는 문제점이 발생하게 된다. 이를 보다 상세히 살펴보면 다음과 같다.
첫째, 폴리실리콘막은 단결정 실리콘막에 비해 그레인 바운더리(grain boundary)가 많을 뿐만 아니라, 실리콘 결정에 결함이 많다.
따라서, 단결정 실리콘막으로 이루어지는 채널을 포함하는 트랜지스터에 비해, 오프 상태에서 누설 전류가 많다(이와 관련하여 상세한 내용은 "IEEE Transaction on Electronic Devices, Vol41, (1994) p221"에서 확인할 수 있다.).
또한, 높은 드레인 전압이 가해지는 경우, 드레인 전류가 급격히 증가하는 킹크효과(kink effect)가 발생하게 된다(이와 관련하여 상세한 내용은 "IEEE Transaction on Electronic Devices, Vol46, (1999) p1146"에서 확인할 수 있다.). 뿐만 아니라, 트랜지스터가 오프된 상태에서 드레인 전압(Vds)이 증가하는 경우, 누설 전류도 함께 증가하게 된다.
둘째, 폴리실리콘막은 단결정 실리콘막에 비해 저항이 크다. 따라서 단결정 실리콘막으로 이루어지는 채널을 포함하는 트랜지스터에 비해, 채널의 저항이 크다는 문제점이 있다.
셋째, 화학기상증착(CVD) 방식에 의해 폴리실리콘막을 증착하는 경우, 복수의 선택 트랜지스터 채널 간의 그레인 바운더리 분포가 불균일하다. 따라서, 복수의 선택 트랜지스터들의 문턱 전압이 불균일해지는 문제점이 발생한다.
이와 같은 문제점들은 메모리 셀(MC)보다 선택 트랜지스터(하부ST, 상부ST)의 구동에 있어서 더 큰 문제점을 유발하게 된다. 메모리 셀(MC)의 경우, 복수의 메모리 셀(MC)들이 균일한 문턱 전압을 갖도록 하기 위해, 작은 결정을 갖는 폴리실리콘막으로 이루어지는 채널(18)을 형성하는 것이 바람직하다. 물론, 폴리실리콘막의 결정이 작은 경우, 그레인 바운더리에 의해 누설 전류가 발생할 수 있으나, 메모리 셀(MC)은 누설 전류에 대한 마진이 크므로 동작시 큰 문제가 되지 않는다.
반면에, 선택 트랜지스터(하부ST, 상부ST)는 메모리 소자의 프로그램/리드 동작시 온/오프되어 메모리 셀을 구동하는 역할을 하기 때문에, 누설 전류가 발생하는 경우, 프로그램/리드 동작이 정상적으로 수행되지 않는 문제점이 발생하게 된다.
프로그램/리드 동작시 하부 선택 트랜지스터(하부ST) 또는 상부 선택 트랜지스터(상부ST)의 드레인 또는 소스에 높은 레벨의 전압이 인가된다. 예를 들어, 프로그램 동작 수행시, 프로그램하고자하는 메모리 셀이 연결된 워드라인에 높은 레벨의 프로그램 전압을 인가된다. 여기서, 프로그램하고자하는 메모리 셀 이외의 메모리 셀은 프로그램되는 것을 방지하기 위해 해당 스트링(program inhibited string)을 부스팅(boosting)시킨다. 이때, 소스 선택 트랜지스터(하부 선택 트랜지스터 또는 상부 선택 트랜지스터)는 오프 상태로, 드레인 선택 트랜지스터(상부 선택 트랜지스터 또는 하부 선택 트랜지스터)는 부스팅에 의해 오프 상태로 전환됨으로써, 해당 스트링(program inhibited string)의 메모리 셀이 프로그램 되는 것을 방지한다.
그러나, 폴리실리콘막으로 이루어지는 채널(14)을 이용하여 형성된 선택 트랜지스터(하부ST, 상부ST)의 경우, 오프 상태에서의 누설 전류가 크기 때문에, 부스팅이 잘 이뤄지지 않으며, 그에 따라, 프로그램 디스터브(program disturb)가 발생하게 된다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 메모리 셀의 채널보다, 큰 결정으로 이루어지는 채널을 갖는 선택트랜지스터를 포함하는 3차원의 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위해 제안된 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 데이터 저장을 위한 복수의 메모리 셀; 및 상기 메모리 셀 동작을 위한 복수의 선택 트랜지스터를 포함하되, 상기 선택 트랜지스터는, 상기 메모리 셀의 채널보다, 큰 결정으로 이루어지는 채널을 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 기판 상에, 하부 선택 트랜지스터를 형성하는 단계; 상기 하부 선택 트랜지스터 상에, 복수의 메모리 셀을 적층시키는 단계; 및 적층된 상기 복수의 메모리 셀 상에. 상부 선택 트랜지스터를 형성하는 단계를 포함하되, 상기 상부 선택 트랜지스터 및 하부 선택 트랜지스터의 채널은, 상기 메모리 셀의 채널보다, 큰 결정으로 이루어지는 채널을 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 메모리 셀의 채널보다 큰 결정으로 이루어지는 채널을 갖는 선택 트랜지스터를 포함하는 3차원 구조의 비휘발성 메모리 소자를 제공할 수 있다. 특히, 단결정 실리콘막 또는 결정이 큰 폴리실리콘막으로 이루어지는 채널을 형성함으로써, 누설 전류를 최소화하고, 복수의 선택 트랜지스터가 균일한 문턱 전압을 갖도록 할 수 있다. 따라서, 비휘발성 메모리 소자의 특성을 향상시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 명세서에서는 설명의 편의를 위해 동일한 도면에 도시된 복수의 층간절연막은 동일한 도면 부호 "21,31,41"로 도시하였다. 또한, 동일한 도면에 도시된 복수의 복수의 게이트 전극용 도전막은 동일한 도면 부호 "22,32,42"로 도시되었음에 유의하여야 한다.
도 2는 본 발명의 일 실시예에 따른 선택 트랜지스터를 포함하는 3차원 구조 의 비휘발성 메모리 소자의 단면도이다.
도시된 바와 같이, 3차원의 비휘발성 메모리 소자는 데이터 저장을 위한 복수의 메모리 셀(MC) 및 메모리 셀(MC) 동작을 위한 복수의 선택 트랜지스터(하부ST, 상부ST)를 포함한다. 특히, 본 도면에서는 기판(20) 상에 교대로 적층된 복수의 층간절연막(21) 및 게이트 전극용 도전막(22) 내에 하부 선택 트랜지스터(하부ST), 복수의 메모리 셀(MC) 및 상부 선택 트랜지스터(상부ST)가 차례로 매립된 구조의 비휘발성 메모리 소자의 단면을 나타낸다.
여기서, 선택 트랜지스터(하부ST, 상부ST)는 메모리 셀(MC)의 채널(28)보다 큰 결정으로 이루어지는 채널(24)을 갖는데, 예를 들어, 단결정 실리콘막 또는 메모리 셀(MC)의 채널(28)보다 큰 결정의 폴리실리콘막으로 이루어지는 것이 바람직하다.
이와 같이, 단결정 실리콘막 또는 메모리 셀(MC)의 채널(28)보다 큰 결정의 폴리실리콘막으로 이루어지는 채널(24)을 갖는 선택 트랜지스터(하부ST, 상부ST)를 형성하는 경우, 그레인 바운더리에 의한 결함을 최소화할 수 있다. 또한, 선택 트랜지스터(하부ST, 상부ST)의 오프 상태에서의 누설 전류 및 킹크 효과를 최소화하고, 채널에서의 저항을 감소시킬 수 있다. 뿐만 아니라, 그레인 바운더리 분포의 불균일을 최소화함으로써, 복수의 선택 트랜지스터(하부ST, 상부ST)들이 균일한 문턱 전압을 갖게 된다.
따라서, 메모리 소자의 프로그램/리드 동작시 선택 트랜지스터(하부ST, 상부ST)의 드레인 또는 소스에 높은 레벨의 전압이 인가되더라도 누설 전류가 거의 발 생하지 않게 된다. 특히, 프로그램 동작 수행시, 부스팅이 원활하게 이루어지므로 프로그램 디스터브를 방지할 수 있다.
도 3a 내지 도 3c는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다. 특히, 제1 실시예에서는 단결정 실리콘막으로 이루어지는 채널을 갖는 하부 선택 트랜지스터 및 상부 선택 트랜지스터를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법에 대해 설명하도록 한다.
도 3a에 도시된 바와 같이 소스 라인(미도시됨) 등의 요구되는 하부구조물이 형성된 기판(30)을 제공한다. 여기서, 소스 라인은 활성 영역 상에 형성되는 것으로서, N타입의 불순물이 도핑된 단결정 실리콘막 또는 폴리실리콘막으로 이루어지는 것이 바람직하다.
이어서, 기판(30) 상에 제1층간절연막(31), 게이트 전극용 도전막(32) 및 제2층간절연막(31)을 차례로 형성한다. 이는 하부 선택 트랜지스터를 형성하기 위한 것으로, 후속 공정의 메모리 셀 형성시 적층되는 층간절연막 및 게이트 전극용 도전막에 비해, 층의 두께가 두껍게 형성되는 것이 바람직하다.
또한, 제1층간절연막 및 제2층간절연막(31)은 실리콘 산화막으로 이루어지는 것이 바람직하며, 게이트 전극용 도전막(32)은 P타입의 불순물이 도핑된 폴리실리콘막으로 이루어지는 것이 바람직하다.
이어서, 제2층간절연막(31), 게이트 전극용 도전막(32) 및 제1층간절연 막(31)을 선택적으로 식각하여, 기판(30)을 노출시키는 트렌치(T1)를 형성한다. 본 실시예에서는 설명의 편의를 위해 하나의 트렌치(T1)만을 도시하였으나, 제1방향 및 제1방향과 교차하는 제2방향으로 배열되는 복수의 트렌치(T1)를 형성하는 것이 바람직하다.
도 3b에 도시된 바와 같이, 트렌치(T1)가 형성된 결과물의 전면에 게이트 절연막용 절연막을 형성한 후, 이를 스페이스 식각하여 트렌치(T1)의 내벽에 게이트 절연막(33)을 형성한다.
이어서, 게이트 절연막(33)이 형성된 트렌치 내에 채널용막(34)을 매립한다. 여기서, 채널용막(34)은 후속 공정에서 형성되는 메모리 셀의 채널용막보다 큰 결정을 갖도록 형성되며, N타입의 불순물이 도핑된 것이 바람직하다.
특히, 채널용막(34)은 단결정 실리콘막으로 이루어지는 것이 바람직하며, 예를 들어, 선택적 에피택셜 성장(selective epitaxial growth)에 의해 게이트 절연막(33)이 형성된 트렌치(T1)의 저면으로부터 성장시키는 것이 바람직하다.
이로써, 메모리 셀의 채널보다 큰 결정을 갖는 채널을 갖는 하부 선택 트랜지스터(하부ST)가 형성된다. 여기서, 하부 선택 트랜지스터(하부ST)는 드레인 선택 트랜지스터 또는 소스 선택 트랜지스터로서 역할을 하게 된다.
도 3c에 도시된 바와 같이, 하부 선택 트랜지스터(하부ST) 상에 복수의 메모리 셀(MC)을 적층시킨다. 메모리 셀(MC) 형성 단계를 살펴보면 다음과 같다.
먼저, 하부 선택 트랜지스터(하부ST)가 형성된 결과물 상에 복수의 층간절연막(31) 및 게이트 전극용 도전막(32)을 교대로 형성한 후, 층간절연막(31) 및 게이 트 전극용 도전막(32)을 선택적으로 식각하여 트렌치를 형성한다.
이어서, 트렌치의 내벽에 전하차단막(35), 전하트랩막(36) 및 터널절연막(37)을 차례로 형성한 후, 트렌치 내에 채널용막(38)을 매립한다. 여기서, 전하차단막(35)은 실리콘 산화막으로 이루어지는 것이 바람직하고, 전하트랩막(36)은 실리콘 질화막으로 이루어지는 것이 바람직하며, 터널절연막(37)은 실리콘 산화막 또는 실리콘 산화막과 실리콘 질화막의 조합으로 이루어지는 것이 바람직하다. 또한, 채널용막(38)은 폴리실리콘막으로 이루어지는 것이 바람직하다.
이로써, 기판(30)으로부터 수직으로 적층된 복수의 메모리 셀(MC)이 형성된다. 여기서, 채널용막(38)은 폴리실리콘막으로 이루어지는 것이 바람직하다.
이어서, 적층된 복수의 메모리 셀(MC) 상에 상부 선택 트랜지스터(상부ST)를 형성한다. 여기서, 상부 선택 트랜지스터(상부ST)의 형성 과정을 보다 상세히 살펴보면 다음과 같다.
먼저, 복수의 메모리 셀(MC)이 적층된 결과물 상에, 제1층간절연막(31), 게이트 전극용 도전막(32) 및 제2층간절연막(31)을 차례로 형성한다. 이는 상부 선택 트랜지스터를 형성하기 위한 것으로, 앞서 메모리 셀 형성시 적층된 층간절연막 및 게이트 전극용 도전막에 비해, 층의 두께가 두껍게 형성되는 것이 바람직하다.
이어서, 제2층간절연막(31), 게이트 전극용 도전막(32) 및 제1층간절연막(31)을 선택적으로 식각하여, 메모리 셀(MC)의 채널용막(38) 표면을 노출시키는 트렌치를 형성한다.
이어서, 트렌치가 형성된 결과물의 전면에 게이트 절연막용 절연막을 형성한 후, 이를 스페이스 식각하여 트렌치의 내벽에 게이트 절연막을 형성한다.
이어서, 게이트 절연막(33)이 형성된 트렌치 내에 채널용막(34)을 매립한다. 여기서, 채널용막(34)은 앞서 설명한 바와 같이 단결정 실리콘막으로 이루어지는 것이 바람직하다.
이로써, 상부 선택 트랜지스터(상부ST)가 형성된다. 여기서, 상부 선택 트랜지스터(상부ST)는 소스 선택 트랜지스터 또는 드레인 선택 트랜지스터로서 역할을 하게 된다.
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다. 특히, 제2 실시예에서는 단결정 실리콘막으로 이루어지는 채널을 갖는 하부 선택 트랜지스터 및 메모리 셀의 채널보다 큰 결정을 갖는 폴리실리콘막으로 이루어지는 채널을 갖는 상부 선택 트랜지스터를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법에 대해 설명하도록 한다. 단, 앞서 제1 실시예에서 설명한 내용과 중복되는 내용은 생략하도록 한다.
도 4a에 도시된 바와 같이 기판(40) 상에 하부 선택 트랜지스터(하부ST)를 형성한다. 여기서, 하부 선택 트랜지스터(하부ST)의 채널(44)은 단결정 실리콘막으로 이루어지는 것이 바람직하다.
이어서, 하부 선택 트랜지스터(하부ST) 상에 복수의 메모리 셀(MC)을 적층시킨다. 여기서, 복수의 메모리 셀(MC)의 채널(48)은 폴리실리콘막으로 이루어지는 것이 바람직하다.
이어서, 복수의 메모리 셀(MC)이 적층된 결과물의 전체 구조 상에 제1층간절연막(41), 게이트 전극용 도전막(42) 및 제2층간절연막(41)을 차례로 형성한다. 이어서, 제2층간절연막(41), 게이트 전극용 도전막(42) 및 제1층간절연막(41)을 선택적으로 식각하여, 메모리 셀(MC)의 채널(48)을 노출시키는 트렌치(T2)를 형성한다.
도 4b에 도시된 바와 같이, 트렌치(T2)가 형성된 결과물의 전면에 게이트 절연막용 절연막을 형성한 후, 이를 스페이스 식각하여 트렌치(T2)의 내벽에 게이트 절연막(43)을 형성한다.
이어서, 게이트 절연막(43)이 형성된 결과물의 전체 구조 상에 채널용막(45)을 형성한다. 예를 들어, 화학기상증착(chemical vapor deposition;CVD) 방식에 의해 비정질의 실리콘막 또는 폴리실리콘막을 증착하는 것이 바람직하다.
이어서, 채널용막(45)에 대해 레이저 어닐링(laser annealing) 공정을 수행한다. 레이저 어닐링 공정을 수행하는 경우, 해당 에너지가 채널용막(45)의 표면으로 흡수되며, 그에 따라, 순간적으로 채널용막(45)이 용융되었다가 고체화(solidification)된다. 이와 같이, 고체로 상전이 되는 과정에서 생성되는 폴리실리콘은 일반적인 화학기상증착 방법에 의한 경우보다 그레인(grain) 사이즈가 크고 결정 결함(defect)이 적다.
특히, 레이저 어닐링의 경우, 레이저가 실리콘 표면부에 바로 흡수되며, 하부에 존재하는 메모리 셀의 게이트 전극이나 채널, 하부 선택 트랜지스터의 게이트 전극이나 채널에는 영향을 미치지 않는다. 즉, 채널용막(45) 외의 기 형성된 막들 은 손상되지 않으며, 채널용막(45)에 한해 결정화 또는 재결정화 과정이 진행된다.
이와 같이, 레이저 어닐링 공정에 의해 비정질 실리콘막을 결정화하거나, 폴리실리콘막을 재결정화함으로써, 가스 상태에서 고체화(solidification)되는 종래의 증착 공정에 비해, 채널용막(45)의 막질을 향상시킬 수 있다.
여기서, 레이저 어닐링 공정은 채널용막(45)의 밴드 갭(band gap)보다 큰 에너지를 갖는 파장의 레이저를 이용하여 수행되는 것이 바람직하다. 예를 들어, 비정질 실리콘막의 경우, 1.1 내지 1.3eV의 밴드갭을 가지므로, 그보다 큰 에너지를 갖는 950nm 이하의 파장의 레이저를 이용하여 레이저 어닐링을 수행하는 것이 더욱 바람직하다. 특히, XeCl 엑시머 레이저(eximer laser)를 이용하는 경우, 에너지 밀도(energy density)는 300 내지 600mJ/cm2인 것이 바람직하며, 스캔 오버랩 횟수(scan overlap number)는 10 내지 30회인 것이 바람직하다.
이어서, 제2층간절연막(41)의 표면이 노출될때까지 평탄화(CMP) 공정 또는 건식 식각 공정을 수행한다. 이로써, 메모리 셀의 채널보다 결정의 크기가 큰 폴리실리콘막으로 이루어지는 채널(45A)을 갖는 상부 선택 트랜지스터(상부ST)가 형성된다.
본 명세서의 제1 실시예는 하부 및 상부 선택 트랜지스터가 모두 단결정 실리콘막으로 이루어지는 채널을 갖는 경우를 설명하고, 제2 실시예는 하부 선택 트랜지스터는 단결정 실리콘막으로 이루어지는 채널을 갖고, 상부 선택 트랜지스터는 폴리실리콘막으로 이루어지는 채널을 갖는 경우에 대해 설명하고 있으나, 이는 일 실시예에 불과하다. 예를 들어, 하부 및 상부 선택 트랜지스터가 모두 폴리실리콘막으로 이루어지는 채널을 갖도록 형성하는 것 또한 가능하며, 이는 메모리 소자의 특성 및 제조 공정 등을 고려하여 결정하는 것이 바람직하다.
또한, 본 명세서에서는 3차원 구조의 비휘발성 메모리 소자의 일 실시예로서, 기판으로부터 수직으로 스트링이 배열되는 구조에 대해 설명하였으나, 이는 설명의 편의를 위한 것일 뿐, 본 발명이 이에 한정되는 것은 아니다. 본 발명은 이러한 구조 이외에도, 메모리 셀이 기판으로부터 적층된 다양한 구조 예를 들어, 기판으로부터 수평으로 배열되는 복수의 스트링이 적층되는 등의 3차원 구조를 갖는 비휘발성 메모리 소자에 적용될 수 있다.
뿐만 아니라, 본 발명은 플로팅 게이트 전극의 전도성 밴드 내에 전하를 저장하는 플로팅 게이트형의 비휘발성 메모리 소자에 대해서도 적용이 가능하며, 금속막으로 이루어지는 게이트 전극을 갖는 MANOS(metal-alumina-nitride-oxide-silicon) 구조의 비휘발성 메모리 소자에 대해서도 적용이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 단면도.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도.
[도면의 주요 부분에 대한 부호의 설명]
20: 기판 21: 층간절연막
22: 게이트 전극용 도전막 23: 게이트 절연막
24: 채널용막 25: 전하차단막
26: 전하트랩막 27: 터널절연막
28: 채널용막
Claims (11)
- 데이터 저장을 위한 복수의 메모리 셀; 및상기 메모리 셀 동작을 위한 복수의 선택 트랜지스터를 포함하되,상기 선택 트랜지스터는,상기 메모리 셀의 채널보다, 큰 결정으로 이루어지는 채널을 포함하는3차원 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 선택 트랜지스터의 채널은,단결정 실리콘막으로 이루어지는3차원 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 메모리 셀의 채널은,폴리실리콘막으로 이루어지고,상기 선택 트랜지스터의 채널은,상기 메모리 셀의 채널보다 큰 결정의 폴리실리콘막으로 이루어지는3차원 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 선택 트랜지스터 중 하부 선택 트랜지스터는,단결정 실리콘막으로 이루어지는 채널을 포함하고,상기 선택 트랜지스터 중 상부 선택 트랜지스터는,상기 메모리 셀의 채널보다 큰 결정의 폴리실리콘막으로 이루어지는 채널을 포함하는3차원 구조의 비휘발성 메모리 소자.
- 기판 상에, 하부 선택 트랜지스터를 형성하는 단계;상기 하부 선택 트랜지스터 상에, 복수의 메모리 셀을 적층시키는 단계; 및적층된 상기 복수의 메모리 셀 상에. 상부 선택 트랜지스터를 형성하는 단계를 포함하되,상기 상부 선택 트랜지스터 및 하부 선택 트랜지스터는,상기 메모리 셀의 채널보다 큰 결정으로 이루어지는 채널을 포함하도록 형성되는3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 5 항에 있어서,상기 상부 선택 트랜지스터 또는 하부 선택 트랜지스터의 형성 단계는,에피택셜 성장에 의해 형성된 단결정 실리콘막으로 이루어지는 채널을 형성하는3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 5 항에 있어서,상기 상부 선택 트랜지스터 또는 하부 선택 트랜지스터의 형성 단계는,비정질 실리콘막 또는 폴리실리콘막으로 이루어지는 채널용 막을 형성하는 단계; 및레이저 어닐링 공정에 의해, 상기 채널용 막을 결정화 또는 재결정화하여, 결정의 크기를 증가시키는 단계를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 7 항에 있어서,상기 레이저 어닐링 공정은,상기 채널용 막의 밴드 갭 에너지보다 큰 에너지를 갖는 레이저를 이용하여 수행되는3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 8 항에 있어서,상기 레이저 어닐링 공정은,950nm 이하의 파장을 갖는 레이저를 이용하여 수행되는3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 5 항에 있어서,상기 하부 선택 트랜지스터 형성 단계는,상기 기판 상에 제1층간절연막, 게이트 전극용 도전막 및 제2층간절연막을 차례로 형성하는 단계;상기 제2층간절연막, 게이트 전극용 도전막 및 제1층간절연막을 식각하여 상기 기판을 노출시키는 트렌치를 형성하는 단계;상기 트렌치의 내벽에 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막이 형성된 트렌치 내에 단결정 실리콘막으로 이루어지는 채널을 형성하는 단계를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 5 항에 있어서,상기 상부 선택 트랜지스터 형성 단계는,상기 메모리 셀이 적층된 결과물 상에, 제1층간절연막, 게이트 전극용 도전막 및 제2층간절연막을 차례로 형성하는 단계;상기 제2층간절연막, 게이트 전극용 도전막 및 제1층간절연막을 식각하여 상기 메모리 셀의 채널용막 표면을 노출시키는 트렌치를 형성하는 단계;상기 트렌치의 내벽에 게이트 절연막을 형성하는 단계;상기 게이트 절연막이 형성된 트렌치 내에 비정질 실리콘막 또는 폴리실리콘막으로 이루어지는 채널용 막을 형성하는 단계; 및레이저 어닐링 공정에 의해, 상기 채널용 막을 결정화 또는 재결정화하는 단계를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
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