JP2008218570A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 消去誤動作の発生を抑制できる不揮発性メモリセルを備えた半導体装置を提供すること。
【解決手段】 絶縁層８上に形成され、結晶格子不整合面７を含む半導体結晶層２１と、半導体結晶層２１上に形成され、ビット線方向に直列に接続された不揮発性メモリセルトランジスタＭ１〜Ｍ６をワード線方向に複数配置してなるメモリセルアレイ部とを備え、結晶格子不整合面７は、不揮発性メモリセルトランジスタのチャネル長方向の断面において半導体結晶層２１を貫通し、半導体結晶層２１の上から見て、結晶格子不整合面７は、不揮発性メモリセルトランジスタＭ１〜Ｍ６のゲート下を避けて、ワード線に沿って半導体結晶層２１を横切るように形成されている。
【選択図】 図１

Description

本発明は、複数の不揮発性メモリセルトランジスタを備えた半導体装置およびその製造方法に関する。
図２７（ａ）および２７（ｂ）に、従来の不揮発性半導体記憶装置の断面図を示す。図２７（ａ）は、チャネル長方向（ビット線方向）の断面図、図２７（ｂ）はチャネル幅方向（ワード線方向）の断面図である。図２７（ｂ）は図２７（ａ）のＢ−Ｂ’線を通り紙面に垂直な面における断面図である。
半導体基板９１の表面に素子分離絶縁膜９２で囲まれた素子形成領域が設けられ、素子形成領域には互いに隔離された複数の不純物拡散層９３が設けられ、隣接する不純物拡散層９３の間には、トンネル絶縁膜９４、浮遊ゲート電極９５、電極間絶縁膜９６、制御ゲート電極９７で構成された２層ゲート構造を有する複数のメモリセルトランジスタＭ１〜Ｍ４が並んで設けられている。
また、上記複数のメモリセルトランジスタの両側には（図面では片方のみを表示）、浮遊ゲート電極９５ａと制御ゲート電極９７ａを電気的に接続した積層ゲート電極構造を有する選択ゲートトランジスタＳＧが設けられている。
さらに、全体は層間絶縁膜９８で覆われており、選択ゲートトランジスタＳＧの外側の不純物拡散層９３にはビット線コンタクトＢＬ（およびソース線コンタクトＳＬ）への埋め込み層（プラグ）９９が電気的に接続されている。
従来の不揮発性半導体記憶装置のメモリセルアレイ部の構造では、メモリセルトランジスタの寸法を微細化しようとすると限界があった。典型的には、メモリセルトランジスタのチャネル長を５０ｎｍ以下にすると、いわゆる短チャネル効果によってチャネル電流のオンオフ比が低下するため、メモリセルトランジスタが誤動作を起こす。
このようなメモリ誤動作の解決策として、ＳＯＩ層上にメモリセルアレイ部を形成することが提案されている（特許文献１）。しかし、このようなメモリセルアレイ部を採用しても、すべてのメモリ誤動作の問題が解決されたわけではない。すなわち、消去誤動作の問題は未解決のままである。
特開２００２−２８９８１０号公報
本発明の目的は、消去誤動作の発生を抑制できる不揮発性メモリセルトランジスタを備えた半導体装置およびその製造法を提供することにある。
本発明に係る半導体装置は、絶縁層上に形成され、結晶格子不整合面を含む半導体結晶層と、前記半導体結晶層上に形成され、第１の方向に直列に接続された複数の不揮発性メモリセルトランジスタを前記第１の方向と直交する第２の方向に複数配置してなるメモリセルアレイ部とを具備してなり、前記結晶格子不整合面は、前記半導体結晶層の膜厚方向に貫通し、前記半導体結晶層の上から見て、前記結晶格子不整合面は、前記複数の不揮発性メモリセルトランジスタのゲート下を避けて、前記第２の方向に沿って前記半導体結晶層を横切るように形成されているか、または、前記複数の不揮発性メモリセルトランジスタのゲート下を通って、前記第１の方向に沿って前記半導体結晶層を横切るように形成されていることを特徴とする。
本発明に係る半導体装置の製造方法は、シリコン結晶基板上に＜１００＞方向に短辺が向く長方形の不揮発性メモリセルトランジスタ形成領域を設定する工程と、前記シリコン結晶基板上に絶縁層を形成する工程と、前記絶縁層をエッチングし、前記シリコン結晶基板の表面の一部領域を露出させる工程であって、前記一部領域が、前記不揮発性メモリセルトランジスタ形成領域を挟んで、前記＜１００＞方向と垂直な方向に延びる一対の領域である前記工程と、前記シリコン結晶基板の表面の前記露出させた一部領域および前記絶縁層を含む領域上に、シリコン層を堆積する工程と、前記シリコン結晶基板の表面の前記露出させた一部領域をシード部に用いた固相成長により、前記シリコン層をシリコン結晶層に変換する工程と、前記不揮発性メモリセルトランジスタ形成領域内の前記シリコン結晶層上に、前記＜１００＞方向に直列に接続された複数の不揮発性メモリセルトランジスタを前記＜１００＞方向と直交する方向に複数配置してなるメモリセルアレイ部を形成する工程とを含むことを特徴とする。
本発明に係る他の半導体装置の製造方法は、シリコン結晶基板上に＜１００＞方向に短辺が向く長方形の不揮発性メモリセルトランジスタ形成領域を設定する工程と、前記シリコン結晶基板上に絶縁層を形成する工程と、前記絶縁層をエッチングし、前記シリコン結晶基板の表面の一部領域を露出させる工程であって、前記一部領域が、前記不揮発性メモリセルトランジスタ形成領域の外側を囲んで、１辺が前記＜１００＞方向と垂直な方向に延びる矩形の領域である前記工程と、前記シリコン結晶基板の表面の前記露出させた一部領域および前記絶縁層を含む領域上に、シリコン層を堆積する工程と、前記シリコン結晶基板の表面の前記露出させた一部領域をシード部に用いた固相成長により、前記シリコン層をシリコン結晶層に変換する工程と、前記不揮発性メモリセルトランジスタ形成領域内の前記シリコン結晶層上に、前記＜１００＞方向に直列に接続された複数の不揮発性メモリセルトランジスタを前記＜１００＞方向と直交する方向に複数配置してなるメモリセルアレイ部を形成する工程とを含むことを特徴する。
本発明によれば、消去誤動作の発生を抑制できる不揮発性メモリセルを備えた半導体装置およびその製造法を実現できるようになる。
以下、図面を参照しながら本発明の実施形態を説明する。
（第１の実施形態）
図１（ａ）および１（ｂ）は、第１の実施形態に係る半導体装置を示す断面図であり、具体的には、半導体装置内の不揮発性メモリを構成しているメモリセルアレイ部を示す断面図である。本実施形態では、上記不揮発性メモリがＮＡＮＤ型フラッシュメモリである場合を例にあげて説明する。上記半導体装置は、具体的には、不揮発性メモリ自体、あるいは不揮発性メモリを備えた音楽再生装置等の電子デバイスである。
図１（ａ）は、チャネル長方向（ビット線方向）の断面図、図１（ｂ）はチャネル幅方向（ワード線方向）の断面図である。ここで、図１（ｂ）は図１（ａ）のＢ−Ｂ’線を通り紙面に垂直な面における断面図である。
本実施形態の半導体装置は、埋め込み絶縁物（絶縁層）８上に形成され、結晶格子不整合面７を含むシリコン結晶層２１と、シリコン結晶層２１上に形成され、ビット線方向（第１の方向）に直列に接続された複数の不揮発性メモリセルトランジスタＭ１〜Ｍ６（ＮＡＮＤストリング）をビット線方向と直交するワード線方向（第２の方向）に複数配置してなるメモリセルアレイ部とを具備してなり、結晶格子不整合面７は、不揮発性メモリセルトランジスタのチャネル長方向の断面において、シリコン結晶層２１の膜厚方向にシリコン結晶層２１を貫通し、シリコン結晶層２１の上から見て（図７）、結晶格子不整合面７は、複数の不揮発性メモリセルトランジスタＭ１〜Ｍ６のゲート下を避けて、ワード線方向に沿ってシリコン結晶層２１を横切るように形成されている。
以下、本実施形態の半導体装置についてさらに説明する。
図中、１はｐ型のシリコン結晶基板を示しており、このシリコン結晶基板１にはビット線方向に形成された素子分離領域が設けられ、シリコン結晶基板１にはこの素子分離領域によって互いに分離された素子形成領域が設けられている。
上記素子形成領域には、ビット線方向に直列に接続された複数の不揮発性メモリセルトランジスタＭ１〜Ｍ６と、不揮発性メモリセルトランジスタの両側に設けられた一対の選択ゲートトランジスタＳＧ１，ＳＧ２が形成されている。以下、不揮発性メモリセルトランジスタを単にメモリセルトランジスタという。
図１（ａ）には、Ｍ１〜Ｍ６の６個のメモリセルトランジスタが示されているが、これに限らず、何個でも良い。通常は、１６個や３２個の場合が多い。
上記複数のメモリセルトランジスタＭ１〜Ｍ６は、それぞれ、トンネル絶縁膜２、浮遊ゲート電極（電荷蓄積層）３、電極間絶縁膜４、制御ゲート電極５が順次積層されてなる構造（２層ゲート構造）を備えている。
一対の選択ゲートトランジスタＳＧ１，ＳＧ２は、ゲート絶縁膜２、第１および第２のゲート電極３，５（積層ゲート電極）が順次積層されてなる構造（積層ゲート電極構造）を備えている。
本実施形態では、トンネル絶縁膜とゲート絶縁膜は同工程で形成された絶縁膜で構成されているので、図では、トンネル絶縁膜とゲート絶縁膜には同じ参照符号２が付されている。同様に、浮遊ゲート電極と第１のゲート電極は同工程で形成された導電膜で構成されているので、浮遊ゲート電極とゲート電極には同じ参照符号３が付されている。同様に、制御ゲート電極と第２のゲート電極は同工程で形成された導電膜で構成されているので、制御ゲート電極と第２のゲート電極には同じ参照符号５が付されている。
複数のメモリセルトランジスタＭ１〜Ｍ６の形成領域のシリコン結晶基板１中には埋め込み絶縁物８が埋め込まれている。
ここで、埋め込み絶縁物８上の半導体基板部分（シリコン結晶層２１）をＳＯＩ（Silicon on Insulator）層と呼ぶ。ＳＯＩ層は結晶構造をしており、このＳＯＩ層（ＳＯＩ結晶層）のビット線方向の中央部は、１つまたは複数の結晶格子不整合面７（図１（ａ）では一つの例が示されている。）を有する。
ここで、結晶格子不整合面７とは、結晶粒界のように結晶方位が異なる二つの結晶がぶつかってできた面、または双晶のように結晶方位がずれた面、または結晶格子間隔が異なる二つの結晶がぶつかってできた面、または積層欠陥のように結晶格子面がずれた面、などを指す。
そして、シリコン結晶基板１の表面部には、選択ゲートトランジスタＳＧ１，２のゲート電極３直下の一部を除いて、ｎ型不純物拡散層６が設けられており、ＳＯＩ結晶層はｎ型層となっている。すなわち、本実施形態のメモリセルトランジスタは、ディプレーションタイプのセルトランジスタである。
本実施形態によれば、メモリセルトランジスタがＳＯＩ結晶層上に設けられているために、短チャネル効果が起きにくい。したがって、セル寸法を微細化しても短チャネル効果に伴うメモリ誤動作を回避することができる。
本実施形態では、埋め込み絶縁物８の端部位置は、図１（ａ）に示された領域２０ａ内および領域２０ｂ内に設定されている。これにより、すべてのメモリセルトランジスタＭ１〜Ｍ６がＳＯＩ結晶層上に設けられ、かつ、すべての選択ゲートトランジスタＳＧ１，ＳＧ２のチャネル領域がシリコン結晶基板１と電気的に接続されるので、メモリ誤動作を効果的に回避することができる。
また、本実施形態によれば、メモリセル消去動作時のＳＯＩ結晶層の電位変動に伴うメモリ誤動作を回避することもできる。すなわち、メモリセルの消去動作は、浮遊ゲート電極３とＳＯＩ結晶層の間に高電界を印加して、浮遊ゲート電極３に蓄えられた電荷（実施形態では電子）をＳＯＩ結晶層に移送することで行われる。（あるいは、ＳＯＩ結晶層から正孔を浮遊ゲート電極３に移送することで行われる。）このとき、ＳＯＩ結晶層に電荷が蓄積してＳＯＩ結晶層の電位が変動しすぎると、消去誤動作を招くことになる。
この課題に対して、本実施形態では、ＳＯＩ結晶層中に設けられた結晶格子不整合面７が電荷再結合中心（carrier recombination center）として働くため、ＳＯＩ結晶層中の電荷は蓄積することなく速やかに消滅する。特に、結晶格子不整合面７のダングリングボンド密度が高いほど、上記の電荷再結合中心としての効果が大きくなる。
したがって、本実施形態によれば、メモリセル消去動作時のＳＯＩ結晶層の電位変動に伴うメモリ誤動作を回避することができる。結晶格子不整合面７をＳＯＩ結晶層中の複数個所に設けると、ＳＯＩ結晶層中の電荷消滅を効率的に行うことができるため、上記のメモリ誤動作をより効果的に回避することができる。
なお、結晶格子不整合面７が一対の選択ゲートトランジスタＳＧ１，ＳＧ２間のチャネル領域に存在するとキャリア散乱源となって、キャリア移動度を低下することがある。したがって、トランジスタ高速動作を実現したい場合には、結晶格子不整合面７は局在していることが望ましい。この場合には、結晶格子不整合面７をＳＯＩ結晶層のビット線方向の中央付近、つまり、結晶格子不整合面７をＳＯＩ結晶層のビット線方向の中央部（メモリセルアレイ部を構成する第１の方向に直列に接続された複数の不揮発性メモリセルの中央部）に局在させることで、ＳＯＩ結晶層全体の電荷消滅を最も効率的に行うことができる。
さらに、結晶格子不整合面７の数は、１つでも複数でも良い（図では１つ）。１つの場合には、トランジスタ動作速度を最も低下させずに、メモリ誤動作を回避できる。複数の場合には、ＳＯＩ結晶層中の電荷消滅を効果的に行うことができる。
また、本実施形態では、ＳＯＩ結晶層全体が１種類の導電型（本実施形態ではｎ型）となっている。それゆえ、結晶格子不整合面７がｐｎ接合面を横切ることはないので、接合リーク起因のトランジスタ特性変動によるメモリ誤動作を回避することができる。
もちろん、結晶格子不整合面７をＳＯＩ結晶層のビット線方向の中央付近に局在させる場合には、少なくとも中央領域付近を１種類の導電型にすれば良い。
図２（ａ）および２（ｂ）に、本実施形態の変形例を示す。図２（ａ）および２（ｂ）は、それぞれ、図１（ａ）および１（ｂ）に相当する断面図である。この変形例では、各メモリセルトランジスタのゲート下の領域をｐ型不純物拡散層９、隣接するメモリセルトランジスタの間隔領域をｎ型不純物拡散層６としている。すなわち、変形例のメモリセルトランジスタは、一対のソース／ドレイン領域を有するセルトランジスタである。この場合には、結晶格子不整合面７がｐｎ接合を横切らないように、結晶格子不整合面７の位置を制御することが望ましい。
また、ＳＯＩ結晶層中の結晶格子不整合面７は、メモリセルトランジスタの浮遊ゲート電極３の下方領域を除く領域に設けられていることが望ましい。結晶格子不整合面７上にトンネル絶縁膜２を形成すると、トンネル絶縁膜２の膜厚が局所的に薄くなったり、ＳＯＩ結晶層表面にミクロな凹凸形状ができたりする。その結果、結晶格子不整合面７上に形成されたメモリセルトランジスタの書き込み／消去特性が変動する。このような特性変動は、メモリ誤動作の原因となる。
このようなメモリ誤動作を回避できる本実施形態の他の変形例を図３（ａ）および３（ｂ）に示す。
この変形例では、結晶格子不整合面７がメモリセルトランジスタの浮遊ゲート電極３の下方領域に形成されないようにするために、隣接するメモリセルトランジスタの間隔Ｓ，Ｓ’が調節された構造を採用している。
すなわち、結晶格子不整合面７を介して隣接する二つのメモリセルトランジスタＭ３，Ｍ４の間隔Ｓ’は、結晶格子不整合面７を介さずに隣接する二つのメモリセルトランジスタの間隔Ｓよりも大きくなっている。ここでは、結晶格子不整合面７はＳＯＩ結晶層の中央部に設けられているので、ＳＯＩ結晶層の中央付近（ＳＯＩ結晶層のビット線方向の中央部）の間隔Ｓ’を他の領域の間隔Ｓよりも広くした構造を採用している。
図４（ａ）および４（ｂ）に、本実施形態のさらに別の変形例を示す。図３の構造（隣接するメモリセルトランジスタの間隔Ｓ，Ｓ’が調節された構造）を図２の変形例に適用する場合、広い間隔Ｓ’の領域に形成される拡散層は横方向に広がりやすいため、広い間隔の両側に設けられたメモリセルトランジスタＭ３，Ｍ４は、他のメモリセルトランジスタＭ１，Ｍ２，Ｍ５，Ｍ６と異なるトランジスタ特性を有することがある。これを回避するためには、図４（ａ）および４（ｂ）に示すように、広い間隔の両側のメモリセルトランジスタＭ３，Ｍ４のゲート長Ｌ’を他のメモリセルトランジスタのゲート長Ｌよりも長くすれば良い。
図５−図１０を用いて、第１の実施形態の半導体装置の製造方法を説明する。
図５（ａ）は平面図、図５（ｂ）は図５（ａ）のＡ−Ａ’断面図、つまり、チャネル長方向（ビット線方向）の断面図、図５（ｃ）は図５（ａ）のＢ−Ｂ’断面図、つまり、チャネル幅方向（ワード線方向）の断面図を示している。図６−図１０も同様である。
［図５］
ｐ型のシリコン結晶基板１の表面上に、熱酸化法を用いて埋め込み絶縁物８となる厚さ５０ｎｍのシリコン酸化膜を形成する。＜１００＞方向と垂直な方向に延びる一対の辺を有する形状のレジスト（図示せず）をマスクにして、上記シリコン酸化膜の一部領域を除去して、シリコン結晶基板１の一部表面２２を露出させる。この露出させた一部表面（基板露出部）２２は、いわゆる固相エピタキシャル成長におけるシード部として働く。ここで、隣り合う基板露出部２２の距離は、５μｍとした。
［図６］
基板露出部２２およびシリコン酸化膜２を含む領域上に、ＣＶＤ（Chemical Vapor Deposition）法を用いて、ＳＯＩ結晶層となるシリコン非晶質層２１ａを堆積する。シリコン非晶質層２１ａの厚さは、例えば、５０ｎｍである。
このとき、シリコン非晶質層２１ａ中に微結晶が形成されにくいように、例えば、５５０℃以下の低温でシリコン非晶質層２１ａを堆積する。
なお、シリコン酸化膜２上と基板露出部２２上とではシリコン非晶質層２１ａの厚さはほとんど変わらないので、実際には、シリコン非晶質層２１ａの表面は平坦にはならないが、図では簡略して表面を平坦に描いている。
［図７］
窒素雰囲気で６００℃程度の熱処理を行い、シリコン非晶質層２１ａを固相成長させて、シリコン結晶層（ＳＯＩ結晶層）２１に変換する。
このとき、左右に設けられた基板露出部２２をシード部として＜１００＞方向に固相成長が進むため、数μｍ程度の長い固相成長距離が実現できて、メモリセルトランジスタ形成領域全体のシリコン非晶質層２１ａをシリコン結晶層２１に変換することができる。
さらに、左右の基板露出部２２からの固相成長速度はほぼ等しいので、左右の基板露出部２２間のほぼ中間位置付近で、左右から延びてきたシリコン結晶層２１同士がぶつかって、結晶界面が形成される。
このとき、固相成長距離を５μｍと長く設定しているため、シリコン結晶層２１の先端領域の結晶格子面は、シリコン結晶基板１の結晶格子面に対して３度程度ずれる。この結晶格子面のずれ角は、上記結晶界面を挟んでほぼ対称となっており、上記結晶界面は、結晶格子面のずれ角が６度程度の結晶格子不整合面７となった。
ここで、ＳＯＩ結晶層中の電荷を速やかに消滅させる実施形態の効果は、左右の結晶格子面のずれ角は１度以上で現れることが実験的に確かめられており、そのためには、固相成長距離を典型的には１μm以上にすれば良い。
さらには、ＳＯＩ結晶層の電位変動に伴うメモリ誤動作を確実に回避するためには、左右の結晶格子面のずれ角を５度以上にすることが望ましく、そのためには、固相成長距離を典型的には４μｍより長くすることが望ましい。
なお、上記の結晶格子のずれ角が生じるのは、シリコン結晶層２１の上下領域で異なる内部応力が生じることに起因していると考えられる。したがって、左右の領域のシリコン非晶質層２１ａの厚さを変えるとか、不純物元素濃度を変えるとかにより、左右の固相成長層内に生じる内部応力を変えることでも、左右の結晶格子面のずれ角を大きくさせることができる。
［図８］
ラジカル酸化法を用い、シリコン結晶層２１上にトンネル絶縁膜２を形成する。トンネル絶縁膜２の厚さは、例えば、７ｎｍである。ＣＶＤ法などの成膜法を用い、トンネル絶縁膜２上に浮遊ゲート電極となるリンドープ多結晶シリコン層３を形成する。リンドープ多結晶シリコン層３の厚さは、例えば、５０ｎｍ程度である。リン以外のドーパントが添加された多結晶シリコン層を用いても構わない。
ストライプ状にパターニングしたレジスト（図示せず）をマスクに用い、リンドープ多結晶シリコン層３、トンネル絶縁膜２、シリコン結晶層２１、埋め込み絶縁物８およびシリコン結晶基板１の一部をＲＩＥ（Reactive Ion Etching）法などで除去して、素子分離溝２３を形成する。
塗布法などを用いて、素子分離溝２３を埋め込み絶縁物（素子分離絶縁膜）９で埋め込む。このとき、例えば、ポリシラザン膜などの塗布絶縁膜を塗布することで、ボイドと呼ばれる埋め込み不完全領域の形成を回避することができる。
なお、埋め込み絶縁物９の誘電率は低いほうが、隣接するメモリセル間の絶縁耐圧は向上するので、塗布絶縁膜を塗布した後に水蒸気酸化を行って、塗布絶縁膜中の窒素および炭素や水素などの不純物を脱離させて、塗布絶縁膜をシリコン酸化膜に変換するのが望ましい。
また、素子分離溝２３の形成時に溝表面部に生成する結晶欠陥を修復するために、素子分離溝２３を塗布絶縁膜で埋め込む前または後に、溝表面部に対して熱酸化やラジカル酸化を施しても良い。
さらに、埋め込み絶縁物９の絶縁性を向上させるために、ＣＶＤ絶縁膜と塗布絶縁膜を組み合わせて、素子分離溝２３を埋めても構わない。ＣＶＤ絶縁膜と塗布絶縁膜の形成の順番は特に限定されない。
［図９］
ＡＬＤ（Atomic Layer Deposition）法などで、リンドープ多結晶シリコン層３上に、電極間絶縁膜４を形成する。ここでは、電極間絶縁膜４としてアルミナ膜を使用する。このアルミナ膜の厚さは、例えば、１５ｎｍ程度である。アルミナ膜以外の絶縁膜も電極間絶縁膜４として使用可能である。
パターニングしたレジスト（図示せず）をマスクに用い、電極間絶縁膜４をＲＩＥ法などによりエッチングし、選択ゲートトランジスタの形成予定領域に幅５０ｎｍ程度のスリット部２４を形成して、リンドープ多結晶シリコン層３の一部を露出させる。
［図１０］
スパッタ法などで、リンドープ多結晶シリコン層３およびスリット部２４上に、制御ゲート電極５となるタングステンシリサイド層を形成する。タングステンシリサイド層以外の導電層も使用可能である。
このとき、スリット部２４では、リンドープ多結晶シリコン層３と上記タングステンシリサイド層とが電気的に接続される。
ストライプ状にパターニングしたレジスト（図示せず）をマスクに用い、タングステンシリサイド層、アルミナ膜、リンドープ多結晶シリコン層３をＲＩＥ法などによりエッチングし、メモリセルトランジスタの２層ゲート構造１１と選択ゲートトランジスタの積層ゲート電極構造１２を形成する。
イオン注入法と熱拡散法などを組み合わせて、所望の不純物濃度分布を有するｎ型不純物拡散層６を形成する。
その後、メモリセルトランジスタと選択ゲートトランジスタを覆う層間絶縁膜をＣＶＤ法など形成する工程、選択ゲートトランジスタの不純物拡散層上を開口して、タングステンなどの導電体を埋め込んでビット線コンタクト（およびソース線コンタクト）への埋め込み層（プラグ）を形成する工程などの周知の工程を経て、不揮発性メモリセルを完成させる。
なお、上記実施形態では、浮遊ゲート電極を電荷蓄積層とするメモリセルの製造方法を説明したが、シリコン窒化膜などの絶縁膜を電荷蓄積層とするＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型不揮発性メモリセルなどの他の不揮発性メモリセルでも、同様の方法が適用できる。
本実施形態の製造方法によれば、＜１００＞方向に固相成長が進むようにしているため、数μｍ程度の長い固相成長距離が実現できて、容易にメモリセルトランジスタ形成領域全体をシリコン結晶層２１に変換できるとともに、左右の基板露出部２２のほぼ中間位置付近に結晶格子不整合面７を形成することができる。
なお、本実施形態では、ｎチャネルトランジスタ（キャリアは電子）でメモリセルアレイを構成する場合を示したが、ｐチャネルトランジスタ（キャリアは正孔）にすれば、チャネル方向が＜１００＞となるので、キャリア移動度が向上し、メモリ動作の高速化も同時に可能となる。
また、固相エピタキシャル成長距離が左右の基板露出部２２の間隔の半分以下になるように、熱処理条件やシリコン非晶質層２１ａの膜厚を設定すれば、図１１に示すように、複数の結晶格子不整合面７を有するシリコン結晶層（ＳＯＩ結晶層）２１を形成することができる。
また、本実施形態の製造方法では、トンネル絶縁膜２の形成方法はラジカル酸化法を用いている。このため、結晶格子不整合面７上に形成されたトンネル絶縁膜２の局所的な薄膜化を軽減できる。さらに、ＳＯＩ結晶層２１の表面のミクロな凹凸形状形成を軽減できる。その結果、結晶格子不整合面７上に形成されたメモリセルトランジスタの書き込み／消去特性ばらつきを低減して、メモリ誤動作を回避することができる。なお、この効果を得るには、酸素ラジカルを主な酸化種とするラジカル酸化法の他に、ＡＬＤ法などの堆積法を用いても良い。
さらに、本実施形態の製造方法では、シリコン非晶質層２１ａを堆積し、これを固相成長させてシリコン結晶層に変換しているが、非晶質シリコン層の代わりに微結晶を含む非晶質シリコン層、多結晶シリコン層などのシリコン層を堆積しても良い。この場合には、結晶化熱処理の前にイオン注入などでシリコン層を非晶質化しておくことが望ましい。
（第２の実施形態）
図１２−図１４を用いて、第２の実施形態の半導体装置の製造方法を説明する。
図１２（ａ）は平面図、図１２（ｂ）は図１２（ａ）のＡ−Ａ’断面図、図１２（ｃ）は図１２（ａ）のＢ−Ｂ’断面図を示している。図１３および図１４も同様である。
なお、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する（以下、同様）。
本実施形態では、第１の実施形態において、結晶格子不整合面の形成位置を制御できる製造方法について説明する。
［図１２］
まず、第１の実施形態と同様の方法で、図５に示した構造を形成し、その後、基板露出部２２およびシリコン酸化膜２を含む領域上にシリコン非晶質層２１ａをＣＶＤ法により堆積する。シリコン非晶質層２１ａの厚さは、例えば、５０ｎｍである。
このとき、シリコン非晶質層２１ａの堆積温度を５５０℃以上にし、シリコン非晶質層２１ａ中、および、シリコン非晶質層２１ａと埋め込み絶縁物８との界面に、それぞれ、微結晶２５が形成されるようにする。図では、シリコン非晶質層２１ａ中の微結晶２５は黒四角形で示され、シリコン非晶質層２１ａと埋め込み絶縁物８との界面の微結晶２５は黒三角形で示されている。
なお、シリコン酸化膜２上と基板露出部２２上とではシリコン非晶質層２１ａの厚さはほとんど変わらないので、実際には、シリコン非晶質層２１ａの表面は平坦にはならないが、図では簡略して表面を平坦に描いている。
［図１３］
シリコン非晶質層２１ａ上の結晶格子不整合面を形成したい領域に、レジスト２６を形成する。本実施形態では、一対のシード部（基板露出部）のほぼ中間位置にレジスト２６を形成する。
シリコン非晶質層２１ａの全面にシリコン元素（注入元素）２７をイオン注入する。
このとき、イオン注入加速エネルギーは、シリコンイオンの飛程がシリコン非晶質層２１ａの厚さ以上になるように設定し、イオン注入ドーズ量は、微結晶２５が非晶質化する程度以上に設定する。さらに、レジスト２６の厚さは、注入イオンがレジスト２６を通過できない程度に設定する。
その結果、レジスト２６で覆われていない領域の微結晶２５は非晶質化し、レジスト２６で覆われた領域にのみ微結晶２５が残存する。
［図１４］
レジスト２６を除去した後、窒素雰囲気で６００℃程度の熱処理を行い、シリコン非晶質層２１ａを固相成長させて、シリコン非晶質層２１ａをシリコン結晶層２１に変換する。
このとき、左右に設けられた基板露出部２２をシード部として＜１００＞方向に固相成長が進むため、数μｍ程度の長い固相成長距離が実現できて、メモリセルトランジスタ形成領域のうちレジスト２６で覆われていなかった領域全体をシリコン結晶層２１に変換することができる。さらに、レジスト２６で覆われていた領域は、残存した微結晶２５が結晶成長のシードとして働くため、複数の結晶粒２８が形成される。その結果、レジスト２６で覆われていた領域には、結晶不整合面７が形成される。
なお、本実施形態では、所定領域にイオン注入するために、レジスト２６を用いているが、これに限らない。選択的にイオン注入できれば、他の方法でも良い。
また、本実施形態では、シリコン元素をイオン注入しているが、シリコン元素はシリコン結晶基板１の電気的性質を変動させない点で望ましい。しかし、注入元素はシリコン元素に限らない。例えば、シリコン元素よりも重い元素を注入元素として選べば、微結晶を非晶質化しやすくなるため、ドーズ量を低減できる。また、シリコンと同族の元素を注入元素として選べば、シリコン結晶基板１の電気的性質の変動を最小限に抑えることができる。したがって、ゲルマニウム等のように、シリコンよりも重く、シリコンと同族の元素を用いれば、シリコン結晶基板１の電気的性質の変動を最小限に抑えながら、短時間で非晶質化を実現できる。
（第３の実施形態）
図１５（ａ）および１５（ｂ）は、第３の実施形態に係る半導体装置を示す断面図であり、図１５（ａ）は、チャネル長方向（ビット線方向）の断面図、図１５（ｂ）はチャネル幅方向（ワード線方向）の断面図である。ここで、図１５（ｂ）は図１５（ａ）のＢ−Ｂ’線を通り紙面に垂直な面における断面図である。
本実施形態が第１の実施形態と異なる点は、ＳＯＩ結晶層（シリコン結晶層）中に設けられた結晶格子不整合面７の方向である。本実施形態では、メモリセルトランジスタ列方向（ビット線方向）に走る１つまたは複数の結晶格子不整合面７（図では一つの例が示されている。）を有する。すなわち、１つまたは複数の結晶格子不整合面７が、チャネル幅方向の断面において、シリコン結晶層２１の膜厚方向にシリコン結晶層２１を貫通し、シリコン結晶層２１の上から見て、１つまたは複数の結晶格子不整合面７が、複数の不揮発性メモリセルトランジスタＭ１〜Ｍ６（ＮＡＮＤストリング）のゲート中央部の下を通って、ビット線方向に沿ってシリコン結晶層２１を横切るように形成されている。
なお、図１５（ａ）に示すように、ワード線方向の断面においても、結晶格子不整合面７が形成されているが、本実施形態ではこれは必須ではない。このような結晶格子不整合面７はプロセスしだいで形成せずに済む。
本実施形態の構造でも、第１の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、結晶格子不整合面７をＳＯＩ結晶層中のいたるところに設けることができるので、ＳＯＩ結晶層全体の電荷消滅を効果的に行うことができる。
さらに、本実施形態によれば、トランジスタのチャネル長方向に対して、結晶格子不整合面７が横切らないように設けることが可能となり、キャリア移動度の低下を最小限に抑えて、トランジスタ高速動作を実現することが可能となる。
なお、結晶格子不整合面７の数が１つの場合には、トランジスタ動作速度を最も低下させずに、メモリ誤動作を回避できる。複数の場合には、ＳＯＩ結晶層中の電荷消滅を効果的に行うことができる。
図１６（ａ）および１６（ｂ）に、本実施形態の変形例を示す。図１６（ａ）および１６（ｂ）は、それぞれ、図１５（ａ）および１５（ｂ）に相当する断面図である。この変形例では、各メモリセルトランジスタのゲートの下方領域をｐ型不純物拡散層９、隣接するメモリセルトランジスタの間隔領域をｎ型不純物拡散層６としている。すなわち、変形例のメモリセルトランジスタは、一対のソース／ドレイン領域を有するセルトランジスタである。
図１７−図２１を用いて、本実施形態の半導体装置の製造方法を説明する。
図１７（ａ）は平面図、図１７（ｂ）は図１７（ａ）のＡ−Ａ’断面図、図１７（ｃ）は図１７（ａ）のＢ−Ｂ’断面図を示している。図１８−図２１も同様である。
［図１７］
ｐ型のシリコン結晶基板１の表面上に、熱酸化法を用いて埋め込み絶縁物となる厚さ５０ｎｍのシリコン酸化膜８を形成する。メモリセルトランジスタ形成領域上に、＜１００＞方向と垂直な方向に延びる複数のスリットを有する形状に形成したレジスト（図示せず）をマスクにして、シリコン酸化膜２の一部領域を除去して、シリコン結晶基板１の一部表面２２をスリット状に露出させた。このスリット状の基板露出部２２は、いわゆる固相エピタキシャル成長におけるシード部として働く。なお、ここでは、スリット状の基板露出部２２は、素子分離溝の形成領域内に形成している。
［図１８］
基板露出部２２およびシリコン酸化膜８を含む領域上に、ＣＶＤ法を用いて、ＳＯＩ結晶層となるシリコン非晶質層２１ａを堆積する。シリコン非晶質層２１ａの厚さは、例えば、５０ｎｍである。
このとき、シリコン非晶質層２１ａ中に微結晶が形成されにくいように、シリコン非晶質層２１ａは、例えば、５５０℃以下の低温で堆積するのが望ましい。
なお、シリコン酸化膜２上と基板露出部２２上とではシリコン非晶質層２１ａの厚さはほとんど変わらないので、実際には、シリコン非晶質層２１ａの表面は平坦にはならないが、図では簡略して表面を平坦に描いている。
［図１９］
窒素雰囲気で６００℃程度の熱処理を行い、シリコン非晶質層２１ａを固相成長させて、シリコン結晶層（ＳＯＩ結晶層）２１に変換する。
このとき、スリット状の基板露出部２２をシード部として主に＜１００＞方向に固相成長が進むため、数μｍ程度の長い固相成長距離が実現できて、メモリセルトランジスタ形成領域全体のシリコン非晶質層２１ａをシリコン結晶層２１に変換することができた。
さらに、左右の基板露出部２２からの固相成長速度はほぼ等しいので、基板露出部２２のほぼ中間位置付近で、左右から延びてきたシリコン結晶層２１同士がぶつかって、結晶不整合面７が形成される。
［図２０］
ラジカル酸化法を用い、シリコン結晶層２１上にトンネル絶縁膜２を形成する。トンネル絶縁膜２の厚さは、例えば、７ｎｍである。ＣＶＤ法などの成膜法を用い、トンネル絶縁膜２上に浮遊ゲート電極となるリンドープ多結晶シリコン層３を形成する。リンドープ多結晶シリコン層３の厚さは、例えば、５０ｎｍ程度である。
ストライプ状にパターニングしたレジスト（図示せず）をマスクに用い、リンドープ多結晶シリコン層３、トンネル絶縁膜２、シリコン結晶層２１、埋め込み絶縁物８およびシリコン結晶基板１の一部をＲＩＥ法などで除去して、素子分離溝２３を形成する。このとき、スリット状の基板露出部２２には素子分離溝２３が形成される。
塗布法などを用いて、素子分離溝２３内に埋め込み絶縁物（素子分離絶縁膜）９を埋め込む。このとき、例えば、ポリシラザン膜などの塗布絶縁膜を塗布することで、ボイドと呼ばれる埋め込み不完全領域の形成を回避することができる。
なお、埋め込み絶縁物９の誘電率は低いほうが、隣接するメモリセル間の絶縁耐圧は向上するので、塗布絶縁膜を塗布した後に水蒸気酸化を行って、塗布絶縁膜中の窒素および炭素や水素などの不純物を脱離させて、塗布絶縁膜をシリコン酸化膜に変換するのが望ましい。
また、素子分離溝２３の形成時に溝表面部に生成する結晶欠陥を修復するために、素子分離溝２３を塗布絶縁膜で埋め込む前または後に、溝表面部に対して熱酸化やラジカル酸化を施しても良い。
さらに、埋め込み絶縁物９の絶縁性を向上させるために、ＣＶＤ絶縁膜と塗布絶縁膜を組み合わせて、素子分離溝２３を埋めても構わない。ＣＶＤ絶縁膜と塗布絶縁膜の形成の順番は特に限定されない。
［図２１］
第１の実施形態と同様の方法で、電極間絶縁膜４、制御ゲート電極５、ｎ型不純物拡散層６などを形成して、不揮発性メモリセルを完成させる。
なお、上記実施形態では、浮遊ゲート電極を電荷蓄積層とするメモリセルの製造方法を説明したが、シリコン窒化膜などの絶縁膜を電荷蓄積層とするＭＯＮＯＳ型不揮発性メモリセルなどの他の不揮発性メモリセルでも、同様の方法が適用できる。
本実施形態の製造方法によれば、メモリセルトランジスタ列方向（ビット線方向）に走る結晶格子不整合面７を有するメモリセルアレイを形成することができる。
なお、固相エピタキシャル成長距離が、左右の基板露出部２２の間隔の半分以下になるように、熱処理条件やシリコン非晶質層２１ａの膜厚を設定すれば、メモリセルトランジスタ列方向（ビット線方向）に走る複数の結晶格子不整合面を有するＳＯＩ結晶層を形成することができる。
また、本実施形態の製造方法では、基板露出部２２を選択トランジスタ形成領域上にも形成している。このため、図２１（ｂ）に示すごとく、選択ゲートトランジスタとメモリセルトランジスタとの間にも結晶格子不整合面７が形成される。これを回避したい場合には、図２２に示すように、選択ゲートトランジスタ形成領域にも、埋め込み絶縁物８を設けておけば良い。
他の方法としては、以下の方法がある。
まず、図２２に示した埋め込み絶縁物８を形成し、その後、埋め込み絶縁物８上に第１のシリコン結晶層を形成する。この第１のシリコン結晶層は、例えば、気相エピタキシャル法により形成する。
次に、第１のシリコン結晶層、埋め込み絶縁物８、シリコン結晶基板をエッチングし、トレンチを形成する。このトレンチの底は、埋め込み絶縁物８の下面よりも深い位置にある。
次に、トレンチを埋め込むように、トレンチおよび第１のトレンチを含む領域上にシリコン非晶質層を形成する。
次に、第１のシリコン結晶層、ならびに、トレンチの側面および底面（シリコン結晶基板）をシード部に用いた固相成長により、シリコン非晶質層を第２のシリコン結晶層に変換する。
このとき、トレンチの底は、埋め込み絶縁物８の下面よりも深い位置にあるため、第１のシリコン結晶層から進む固相成長層と、トレンチの側面および底面から進む固相成長層とがぶつかって生じる界面（結晶格子不整合面）は、埋め込み絶縁物８の上面よりも低い位置にできる。したがって、上記界面（結晶格子不整合面）がメモリセルアレイ部に与える影響は十分に軽減される。
その後、第１のシリコン結晶層が露出するまで第２のシリコン結晶層を後退させる。
以上述べたようなプロセスを採用することにより、図１５（ａ）に示された構造において、ワード線方向の結晶格子不整合面７がないデバイス構造を実現できる。
（第４の実施形態）
図２３および図２４の平面図を用いて、第４の実施形態の半導体装置の製造方法を説明する。
本実施形態では、第１の実施形態において、メモリセルアレイ部全域にわたって、メモリセルトランジスタ列方向（ビット線方向（チャネル長方向））の中央付近（中央部）に結晶格子不整合面を有するＳＯＩ結晶層を形成することができる製造方法について説明する。
［図２３］
シリコン結晶基板１の表面に、＜１００＞方向に１辺が向く長方形のメモリセルアレイ形成領域３０を設定する。
ここで、メモリセルアレイ形成領域３０の＜１００＞方向の１辺の長さをａ、メモリセルアレイ形成領域３０の＜１００＞方向に垂直な辺の長さをｂとする。なお、本実施形態においては、二つのメモリセルアレイ形成領域３０が繰り返されているが、三つ以上、あるいは、一つでも構わない。
メモリセルアレイ形成領域３０を挟んで、＜１００＞方向と垂直な方向に延びる一対のシード部としての基板露出部２２を、メモリセルアレイ形成領域３０から両側にそれぞれ距離ｃ１、距離ｃ２だけはみ出すように形成する。ここで、ｃ１＞ａ／２、ｃ２＞ａ／２である。ｃ１とｃ２との大小関係は特に限定されないが、例えば、ｃ１＝ｃ２である。
なお、本実施形態においては、１本の基板露出部２２がその両側に設けられた二つのメモリセルアレイ形成領域３０で共通になっているが、一対の基板露出部２２を各メモリセルアレイ形成領域３０毎に設けても構わない。
［図２４］
メモリセルアレイ形成領域３０と基板露出部２２を覆うように、全面にシリコン非晶質層を堆積した後、加熱して主に＜１００＞方向に固相成長させることで、上記シリコン層をシリコン結晶層（ＳＯＩ結晶層）２１に変換する。
このとき、両側の基板露出部２２から固相成長が進むため、図の太線で示すような結晶格子不整合面７が形成され、結晶格子不整合面７で囲まれた領域内にはシリコン結晶層（ＳＯＩ結晶領域）２１が形成される。そして、シリコン結晶層２１の外側には、シリコン多結晶領域２９が形成される。すなわち、メモリセルアレイ形成領域３０の全域にわたって、シリコン結晶層２１を形成することができた。
その後、第１の実施形態に記載した方法などで、埋め込み絶縁膜９（素子分離領域）、メモリセルトランジスタ、ワード線などを形成して、メモリセルアレイ部を完成させる。
本実施形態によれば、メモリセルアレイ部全域にわたって、メモリセルトランジスタ列方向（ビット線方向、チャネル長方向）の中央付近に結晶格子不整合面７を有するシリコン結晶層（ＳＯＩ結晶領域）２１を形成することができる。その結果、メモリセルアレイ部を構成するすべてのメモリセルトランジスタの高速動作とメモリ誤動作回避を同時に実現できる。
通常のメモリセルアレイ部の形成においては、図２４に示すように、メモリセルアレイ部の片側（または両側）にワード線引き出し部３１が設けられる。本実施形態においては、ワード線引き出し部３１もＳＯＩ結晶領域上に形成できるように、ｃ１（およびｃ２）を設定することができる。その結果、ワード線の寄生容量が低減されて信号伝搬遅延が回避され、メモリ高速動作が可能となる。
（第５の実施形態）
図２５および図２６の平面図を用いて、第５の実施形態の半導体装置の製造方法を説明する。
本実施形態では、第１の実施形態において、メモリセルアレイ部全域にわたって、メモリセルトランジスタ列方向（ビット線方向（チャネル長方向））の中央付近（中央部）に結晶格子不整合面を有するＳＯＩ結晶層を形成することができる別の製造方法について説明する。
［図２５］
第４の実施形態では、メモリセルアレイ形成領域３０の左右に基板露出部２２が設けられていたが、本実施形態では、メモリセルアレイ形成領域３０の左右上下周囲を囲むように基板露出部２２が設けられている。
シリコン結晶基板１の表面に、＜１００＞方向に１辺が向くような長方形のメモリセルアレイ形成領域３０を設定する。
ここで、メモリセルアレイ形成領域３０の＜１００＞方向の１辺の長さをａ、メモリセルアレイ形成領域３０の＜１００＞方向に垂直な辺の長さをｂとする。なお、本実施形態においては、二つのメモリセルアレイ形成領域３０が繰り返されているが、三つ以上、あるいは、一つでも構わない。
メモリセルアレイ形成領域３０の外側を囲んで、１辺（長辺）が＜１００＞方向と垂直な方向に延びる矩形のシード部としての基板露出部２２を形成する。ここで、＜１００＞方向と垂直方向に延びる辺（短辺）は、メモリセルアレイ形成領域３０から両側にそれぞれｃ１、ｃ２だけはみ出すように形成され、ｃ１＞ａ／２、ｃ２＞ａ／２とした。
なお、本実施形態においては、＜１００＞方向と垂直方向に延びる辺は、その両側に設けられた二つのメモリセルアレイ形成領域３０で共通になっているが、一対の基板露出部２２を各メモリセルアレイ形成領域３０毎に設けても構わない。
［図２６］
メモリセルアレイ形成領域３０と基板露出部２２を覆うように、全面にシリコン非晶質層を堆積した後、加熱して主に＜１００＞方向に固相成長させることで、上記シリコン層をシリコン結晶層（ＳＯＩ結晶層）２１に変換する。
このとき、矩形のシード部の各辺から固相成長が進むため、図の太線で示すような結晶格子不整合面７が形成され、結晶格子不整合面７で囲まれた領域内にはシリコン結晶層（ＳＯＩ結晶領域）２１が形成される。そして、シリコン結晶層２１の外側には、シリコン多結晶領域２９が形成されるた。すなわち、メモリセルアレイ形成領域３０の全域にわたって、シリコン結晶層２１を形成することができた。
その後、第１の実施形態に記載した方法などで、埋め込み絶縁膜９（素子分離領域）、メモリセルトランジスタ、ワード線などを形成して、メモリセルアレイ部を完成させる。
本実施形態によれば、メモリセルアレイ部全域にわたって、メモリセルトランジスタ列方向（ビット線方向、チャネル長方向）の中央付近に結晶格子不整合面７を有するシリコン結晶層（ＳＯＩ結晶領域）２１を形成することができた。その結果、メモリセルアレイ部を構成するすべてのメモリセルトランジスタの高速動作とメモリ誤動作回避を同時に実現できる。
さらに、本実施形態によれば、矩形のシード部を図２５の上下方向および左右方向にも繰り返すことにより、シリコン結晶基板表面の全面にＳＯＩ結晶層を形成することも可能となる。
通常のメモリセルアレイ部の形成においては、図２５に示すように、メモリセルアレイ部の片側（または両側）にワード線引き出し部３１が設けられる。本実施形態においては、ワード線引き出し部３１もＳＯＩ結晶領域上に形成できるように、ｃ１（およびｃ２）を設定することができる。その結果、ワード線の寄生容量が低減されて信号伝搬遅延が回避され、メモリ高速動作が可能となる。
以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されるものではない。また、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。さらに、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
第１の実施形態に係る半導体装置を示す断面図。 図１の半導体装置の変形例を示す断面図。 図１の半導体装置の他の変形例を示す断面図。 図１の半導体装置のさらに別の変形例を示す断面図。 第１の実施形態の半導体装置の製造方法を説明するための平面図および断面図。 図５に続く第１の実施形態の半導体装置の製造方法を説明するための平面図および断面図。 図６に続く第１の実施形態の半導体装置の製造方法を説明するための平面図および断面図。 図７に続く第１の実施形態の半導体装置の製造方法を説明するための平面図および断面図。 図８に続く第１の実施形態の半導体装置の製造方法を説明するための平面図および断面図。 図９に続く第１の実施形態の半導体装置の製造方法を説明するための平面図および断面図。 複数の結晶格子不整合面を有するシリコン結晶層（ＳＯＩ結晶層）の形成方法を説明するための平面図および断面図。 第２の実施形態の半導体装置の製造方法を説明するための平面図および断面図。 図１２に続く第２の実施形態の半導体装置の製造方法を説明するための平面図および断面図。 図１３に続く第２の実施形態の半導体装置の製造方法を説明するための平面図および断面図。 第３の実施形態に係る半導体装置を示す断面図。 図１５の半導体装置の変形を示す断面図。 第３の実施形態の半導体装置の製造方法を説明するための平面図および断面図。 図１７に続く第３の実施形態の半導体装置の製造方法を説明するための平面図および断面図。 図１８に続く第３の実施形態の半導体装置の製造方法を説明するための平面図および断面図。 図１９に続く第３の実施形態の半導体装置の製造方法を説明するための平面図および断面図。 図２０に続く第３の実施形態の半導体装置の製造方法を説明するための平面図および断面図。 選択択ゲートトランジスタとメモリセルトランジスタとの間に結晶格子不整合面が形成されることを回避するための方法を説明するための平面図および断面図。 第４の実施形態の半導体装置の製造方法を説明するための平面図。 図２３に続く第４の実施形態の半導体装置の製造方法を説明するための平面図。 第５の実施形態の半導体装置の製造方法を説明するための平面図。 図２５に続く第４の実施形態の半導体装置の製造方法を説明するための平面図。 不揮発性半導体記憶装置の断面図を示す断面図。
符号の説明
Ｍ１〜Ｍ６…メモリセルトランジスタ、ＳＧ１，ＳＧ２…選択ゲートトランジスタ、１…シリコン結晶基板、２…トンネル絶縁膜、３…浮遊ゲート電極、４…電極間絶縁膜、５…制御ゲート電極、６…ｎ型不純物拡散層、７…結晶格子不整合面、８…埋め込み絶縁物（絶縁層）、９…埋め込み絶縁物（素子分離絶縁膜）、１０…ｐ型不純物拡散層、１１…２層ゲート構造、１２…積層ゲート電極構造、２０ａ，２０ｂ…領域、２１…シリコン結晶層、２１ａ…シリコン非晶質層、２２…基板露出部（シード部）、２３…素子分離溝、２４…スリット部、２５…微結晶、２６…レジスト、２７…注入元素、２８…結晶粒、２９…シリコン多結晶領域、３０…メモリセルアレイ形成領域、３１…ワード線引き出し部

Claims (5)

  1. 絶縁層上に形成され、結晶格子不整合面を含む半導体結晶層と、
    前記半導体結晶層上に形成され、第１の方向に直列に接続された複数の不揮発性メモリセルトランジスタを前記第１の方向と直交する第２の方向に複数配置してなるメモリセルアレイ部とを具備してなり、
    前記結晶格子不整合面は、前記半導体結晶層の膜厚方向に貫通し、
    前記半導体結晶層の上から見て、前記結晶格子不整合面は、前記複数の不揮発性メモリセルトランジスタのゲート下を避けて、前記第２の方向に沿って前記半導体結晶層を横切るように形成されているか、または、前記複数の不揮発性メモリセルトランジスタのゲート下を通って、前記第１の方向に沿って前記半導体結晶層を横切るように形成されていることを特徴とする半導体装置。
  2. 前記結晶格子不整合面が前記チャネル長方向の断面において、前記半導体結晶層を貫通する場合には、前記結晶格子不整合面を介して隣接する二つの不揮発性メモリセルトランジスタの間隔は、前記結晶格子不整合面を介さずに隣接する二つの不揮発性メモリセルトランジスタの間隔も大きいことを特徴とする請求項１に記載の半導体装置。
  3. シリコン結晶基板上に＜１００＞方向に短辺が向く長方形の不揮発性メモリセルトランジスタ形成領域を設定する工程と、
    前記シリコン結晶基板上に絶縁層を形成する工程と、
    前記絶縁層をエッチングし、前記シリコン結晶基板の表面の一部領域を露出させる工程であって、前記一部領域が、前記不揮発性メモリセルトランジスタ形成領域を挟んで、前記＜１００＞方向と垂直な方向に延びる一対の領域である前記工程と、
    前記シリコン結晶基板の表面の前記露出させた一部領域および前記絶縁層を含む領域上に、シリコン層を堆積する工程と、
    前記シリコン結晶基板の表面の前記露出させた一部領域をシード部に用いた固相成長により、前記シリコン層をシリコン結晶層に変換する工程と、
    前記不揮発性メモリセルトランジスタ形成領域内の前記シリコン結晶層上に、前記＜１００＞方向に直列に接続された複数の不揮発性メモリセルトランジスタを前記＜１００＞方向と直交する方向に複数配置してなるメモリセルアレイ部を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  4. 前記シリコン層を堆積する工程と前記シリコン層を前記シリコン結晶層に変換する工程との間に、前記一対の領域間の中央領域を除いた前記シリコン層に対してイオン注入を行う工程をさらに含むことを特徴する請求項３に記載の半導体装置の製造方法。
  5. シリコン結晶基板上に＜１００＞方向に短辺が向く長方形の不揮発性メモリセルトランジスタ形成領域を設定する工程と、
    前記シリコン結晶基板上に絶縁層を形成する工程と、
    前記絶縁層をエッチングし、前記シリコン結晶基板の表面の一部領域を露出させる工程であって、前記一部領域が、前記不揮発性メモリセルトランジスタ形成領域の外側を囲んで、１辺が前記＜１００＞方向と垂直な方向に延びる矩形の領域である前記工程と、
    前記シリコン結晶基板の表面の前記露出させた一部領域および前記絶縁層を含む領域上に、シリコン層を堆積する工程と、
    前記シリコン結晶基板の表面の前記露出させた一部領域をシード部に用いた固相成長により、前記シリコン層をシリコン結晶層に変換する工程と、
    前記不揮発性メモリセルトランジスタ形成領域内の前記シリコン結晶層上に、前記＜１００＞方向に直列に接続された複数の不揮発性メモリセルトランジスタを前記＜１００＞方向と直交する方向に複数配置してなるメモリセルアレイ部を形成する工程と
    を含むことを特徴する半導体装置の製造方法。
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