JP2006140503A - 半導体基板及びその製造方法 - Google Patents

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Abstract

【課題】小さい寄生容量及び高いキャリヤ移動度を有する半導体基板を提供する。
【解決手段】Ｓｉ基板１０と、Ｓｉ基板１０上に形成された所定幅のＳｉＯ２層１２と、両側にそれぞれ第１の端部４０ａ及び第２の端部４０ｂを有し、第１の端部４０ａ及び第２の端部４０ｂから側方向のエピタキシャル成長によって形成され、ＳｉＯ２層１２を覆うＳｉＧｅ層４０と、ＳｉＯ２層１２に対応してＳｉＧｅ層４０上にエピタキシャル成長によって形成され、Ｓｉの格子変形が誘導されたストレインＳｉ層５０と、を備える半導体基板である。
【選択図】図１

Description

本発明は、半導体基板及びその製造方法に係り、より詳しくは、小さい寄生容量及び高いキャリヤ移動度を有する半導体基板及びその製造方法に関する。
半導体産業において、従来ＣＭＯＳ応用装置で高いキャリヤ移動度を有する半導体基板の構造を達成するために、ストレインＳｉ（ｓｔｒａｉｎｅｄ Ｓｉ）の基板の異種構造を用いる場合が多かった。通常、これを具現するための従来技術は、厚い（約１μｍ〜５μｍ）弛緩ＳｉＧｅ（ｒｅｌａｘｅｄ ＳｉＧｅ）層上にストレインＳｉ層を成長させることであった。
しかしながら、このように半導体基板に厚いＳｉＧｅ層を使用すると次のような問題が発生する。第一に、一般に厚いＳｉＧｅ層を既存のＳｉ基板のＣＭＯＳ技術に統合することが容易ではない。第二に、スレッディング転位（ｔｈｒｅａｄｉｎｇ ｄｉｓｌｏｃａｔｉｏｎ：ＴＤ）及び不一致転位（ｍｉｓｆｉｔ ｄｉｓｌｏｃａｔｉｏｎ）を含んだ欠陥密度が約１０５欠陥／ｃｍ２〜１０８欠陥／ｃｍ２で起こり、このような値は実際の超大規模集積回路（ＶＬＳＩ）応用装置では大きすぎる値である。第三に、従来技術に係る半導体基板の構造は、その本質上、ＳｉＧｅ層の選択的な成長を排除しているので、ストレインＳｉ、弛緩されたＳｉ（ｒｅｌａｘｅｄ Ｓｉ）及びＳｉＧｅ材料を備えた素子を前記構造上に集積しにくく、ある場合には集積が殆ど不可能となることもある。従って、従来技術に係る半導体基板の構造の場合、ＳＧＯＩ（ＳｉＧｅ Ｏｎ Ｉｎｓｕｌａｔｏｒ）が形成されても、厚いＳｉＧｅ層によって前記ＳＧＯＩの効果、例えば小さい寄生容量及び高いキャリヤ移動度を得ることができなかった。
また、従来技術に係る半導体基板の構造の場合、その製造方法において、移送工程及びボンディング工程などが多数含まれるので、その製造方法が複雑であった。また、その製造においてＳＯＩ基板が要求され、従って製造コストが高いという問題点があった。
特許文献１は、高品質の弛緩ＳＧＯＩの製造方法を開示する。この製造方法では、Ｇｅ拡散に対する耐性がある障壁層、例えば、ＳＯＩ基板が必要とされる。しかしながら、こうしたＳＯＩ基板は高価なので、前記製造方法による場合、製造コストが高くなってしまう。
米国公開特許第ＵＳ２００３／０１３９０００Ａ１号明細書
本発明の技術的課題は、小さい寄生容量及び高いキャリヤ移動度を有する半導体基板及びその製造方法を提供するところにある。
本発明の技術的課題は、簡単で容易な方法によってＳＧＯＩ基板上にストレインＳｉ層が形成された構造を有する半導体基板の製造方法を提供するところにある。
前記技術的課題を達成するために本発明に係る半導体基板は、Ｓｉ基板と、前記Ｓｉ基板上に形成された所定幅のＳｉＯ２層と、両側にそれぞれ第１の端部及び第２の端部を有し、前記第１の端部及び前記第２の端部から側方向のエピタキシャル成長によって形成され、前記ＳｉＯ２層を覆うＳｉＧｅ層と、前記ＳｉＯ２層に対応して前記ＳｉＧｅ層上にエピタキシャル成長によって形成され、Ｓｉの格子変形が誘導されたストレインＳｉ層と、を備える。
前記ＳｉＧｅ層に前記第１端部及び前記第２端部からそれぞれ成長した結晶のグレーンが互いに出合う境界領域が形成されていることが好ましい。
前記ストレインＳｉ層は、前記境界領域が形成されていない所定領域上に形成されていることが好ましい。
前記技術的課題を達成するために本発明に係る半導体基板の製造方法は、Ｓｉ基板を準備する第１の段階と、前記Ｓｉ基板上に所定厚さのＳｉＯ２層を形成する第２の段階と、前記ＳｉＯ２層を所定幅にパターニングする第３の段階と、前記ＳｉＯ２層が形成された基板の全面にＳｉＧｅ層を形成する第４の段階と、前記ＳｉＯ２層上に形成されたＳｉＧｅ層をアニーリングする第５の段階と、前記ＳｉＯ２層に対応して前記ＳｉＧｅ層上にＳｉの格子変形が誘導されたストレインＳｉ層を形成する第６の段階と、を含む。
前記第４の段階で、前記ＳｉＧｅ層は、前記基板上に形成される第１の部分及び前記ＳｉＯ２層上に形成される第２の部分を有し、前記ＳｉＧｅ層で前記第１の部分と前記第２の部分とが出合う境界領域にそれぞれ第１境界領域及び第２境界領域が形成されることが好ましい。
前記第１の部分は、エピタキシャル成長によって形成されることが好ましい。
前記第２の部分は、非晶質又は多結晶の組織で形成されることが好ましい。
前記第５の段階で、前記アニーリングによって前記第１境界領域及び第２境界領域を含んで、前記第２の部分が結晶化されることが好ましい。
前記結晶化は、前記第１境界領域及び前記第２境界領域からそれぞれ開始される側方向のエピタキシャル成長によって進行されることが好ましい。
前記第２の部分に前記第１境界領域及び前記第２境界領域からそれぞれ成長した結晶のグレーンが互いに出合う第３の境界領域が形成されることが好ましい。
前記第６の段階で、前記ストレインＳｉ層は、前記第３の境界領域が形成されていない所定領域上に形成されることが好ましい。
前記第５の段階で、前記アニーリングは、レーザービームを用いて行うことが好ましい。
前記技術的課題を達成するために本発明に係る半導体基板の製造方法は、Ｓｉ基板を準備する第１の段階と、前記Ｓｉ基板上に所定厚さのＳｉＯ２層を形成する第２の段階と、前記ＳｉＯ２層を所定幅にパターニングする第３の段階と、前記ＳｉＯ２層が形成された基板の全面にＳｉ層を形成する第４の段階と、前記ＳｉＯ２層上に形成されたＳｉ層をアニーリングする第５の段階と、前記Ｓｉ層にＧｅイオンをドーピングする第６の段階と、
前記Ｓｉ層をアニーリングして、ＳｉＧｅ層を形成する第７の段階と、前記ＳｉＯ２層に対応して、前記ＳｉＧｅ層上にＳｉの格子変形が誘導されたストレインＳｉ層を形成する第８の段階と、を含む。
前記第４の段階で、前記Ｓｉ層は、前記基板上に形成される第１の部分及び前記ＳｉＯ２層上に形成される第２の部分を有し、前記Ｓｉ層で前記第１の部分と前記第２の部分とが出合う境界領域にそれぞれ第１境界領域及び第２境界領域が形成されることが好ましい。
前記第１の部分は、エピタキシャル成長によって形成されることが好ましい。
前記第２の部分は、非晶質又は多結晶の組織で形成されることが好ましい。
前記第５の段階で、前記アニーリングによって、前記第１境界領域及び前記第２境界領域を含んで、前記第２の部分が結晶化されることが好ましい。
前記結晶化は、前記第１境界領域及び前記第２境界領域からそれぞれ開始される側方向のエピタキシャル成長によって進行することが好ましい。
前記第２の部分に前記第１境界領域及び前記第２境界領域からそれぞれ成長した結晶のグレーンに互いに出合う第３の境界領域が形成されることが好ましい。
前記第７段階及び前記第８の段階でそれぞれ前記ＳｉＧｅ層は、前記第３の境界領域を有することが好ましい。
前記第８の段階で、前記ストレインＳｉ層は、前記第３の境界領域が形成されていない所定領域上に形成されることが好ましい。
前記第５の段階で、前記Ｓｉ層のアニーリングは、レーザービームを用いて行うことが好ましい。
前記第６の段階で、前記Ｇｅイオンのドーピングは、イオン注入装置を用いて行うことが好ましい。
前記第７の段階で、前記Ｓｉ層のアニーリングは、レーザービーム装置及び低温炉装置を用いて行うことが好ましい。
本発明に係る半導体基板は、早いスピードと小さな電力消耗を有する次世代高性能トランジスタデバイスのベース基板として用いることができる。
また、本発明に係る半導体基板及びその製造方法が半導体メモリデバイス及び次世代デバイスに適用される場合、高品質のデバイスを効果的に製作できるだけではなく、デバイスを高性能とすることができる。
本発明に係る半導体基板は、基本的にＳＧＯＩ基板上にストレインＳｉ層が形成された構造を有する。このような半導体基板は、小さい寄生容量及び高いキャリヤ移動度を有する。
また、本発明に係る半導体基板上に設けられるデバイス間のクロストークが減少する。従って、本発明に係る半導体基板が半導体デバイスのベース基板に適用される場合、このようなデバイスは、小さい電力消耗と速い動作速度とを有し、デバイスのスイッチング特性が向上する。
本発明に係る半導体基板の製造方法によれば、簡単で容易な方法によってＳＧＯＩ基板上にストレインＳｉ層が形成された構造を有する半導体基板を製造することができる。また、このような半導体基板の製造に高価なＳＯＩ基板を使用しないため、製造コストを下げることができる。
以下、添付した図面に基づき、実施形態に係る半導体基板及びその製造方法を詳細に説明する。
図１は、本発明の一実施形態に係る半導体基板の断面図である。
図１に示すように、Ｓｉ基板１０上に所定幅のＳｉＯ２層１２が形成されており、ＳｉＯ２層１２を埋め込むためＳｉＯ２層１２とＳｉ基板１０の上にＳｉＧｅ層４０が形成されている。ここで、Ｓｉ基板１０は、単結晶基板である。
ＳｉＧｅ層４０は、両側にそれぞれ第１の端部４０ａ及び第２の端部４０ｂを有し、第１の端部４０ａ及び第２の端部４０ｂから側方向のエピタキシャル成長によって形成された弛緩された結晶組織を有する。また、ＳｉＧｅ層４０に第１端部４０ａ及び第２端部４０ｂからそれぞれ成長した結晶のグレーンが互いに出合う境界領域４２が形成されている。そして、ＳｉＯ２層１２に対応して、弛緩されたＳｉＧｅ層４０上にストレインＳｉ層５０がエピタキシャル成長によって形成されている。ストレインＳｉ層５０は、境界領域４２が形成されていない所定領域上に形成されている。
ＳｉＧｅの格子定数は、Ｓｉの格子定数より大きく、弛緩されたＳｉＧｅ上にＳｉをエピタキシャル成長させる場合、Ｓｉは、弛緩されたＳｉＧｅと整合関係を維持しながら成長する。従って、Ｓｉの内部格子は、引張応力を受け、このように内部格子が引張応力を受けるＳｉでは、弛緩されたＳｉよりもキャリヤ移動度がさらに高い。
本発明に係る半導体基板は、基本的にＳＧＯＩ基板上にストレインＳｉ層５０が形成された構造を有する。このような半導体基板は、小さい寄生容量及び高いキャリヤ移動度を有する。また、半導体基板上に設けられるデバイス間のクロストークが減少する。従って、本発明に係る半導体基板を、速いスピードと小さい電力消耗とを有する次世代高性能トランジスタデバイスのベース基板として用いることが可能である。
図２Ａ〜図２Ｆは、本発明に係る第１実施形態に係る半導体基板の製造方法を示す工程図である。
図２Ａ及び図２Ｂに示すように、先ず単結晶のＳｉ基板１０を準備して、Ｓｉ基板１０上に所定厚さのＳｉＯ２層１２を形成する。そして、ＳｉＯ２層１２を所定幅にパターニングする。
次に、図２Ｃに示すように、ＳｉＯ２層１２が形成されたＳｉ基板１０の全面にＳｉＧｅ層１４を形成する。ここで、ＳｉＧｅ層１４は、Ｓｉ基板１０上に形成される第１の部分１４ｂ及びＳｉＯ２層１２上に形成される第２の部分１４ａを有し、ＳｉＧｅ層１４に第１の部分１４ｂと第２の部分１４ａとが出合う境界領域にそれぞれ第１境界領域１５ａ及び第２境界領域１５ｂが形成される。第１の部分１４ｂは、単結晶Ｓｉ基板１０上でエピタキシャル成長によって形成され、第２の部分１４ａは、非晶質組織を有するＳｉＯ２層１２上で非晶質又は多結晶の組織で形成される。
次に、図２Ｄ及び図２Ｅに示すように、ＳｉＯ２層１２上に形成されたＳｉＧｅ層、即ち第２の部分１４ａをアニーリングする。アニーリングによって第２の部分１４ａが結晶化される。この結晶化は、第１境界領域１５ａ及び第２境界領域１５ｂからそれぞれ開始される側方向のエピタキシャル成長によって進行される。結晶化によってＳｉＯ２層１２上のＳｉＧｅ層、即ち第２の部分１４ａは、弛緩された結晶組織を有する。第２の部分１４ａに第１境界領域１５ａ及び第２境界領域１５ｂからそれぞれ成長した結晶のグレーンが互いに出合う第３の境界領域４２が形成される。アニーリングは、レーザービームによって行われる。
次には、図２Ｆに示すように、ＳｉＯ２層１２に対応して弛緩されたＳｉＧｅ層４０上にエピタキシャル成長によってストレインＳｉ層５０を形成する。弛緩されたＳｉＧｅ層４０上で、Ｓｉの格子変形を誘導してストレインＳｉ層５０を形成することができる。ストレインＳｉ層５０は、第３の境界領域４２が形成されていない所定領域上に形成される。ＳｉＧｅの格子定数は、Ｓｉの格子定数より大きく、弛緩されたＳｉＧｅ上にＳｉをエピタキシャル成長させる場合、Ｓｉは、弛緩されたＳｉＧｅと整合関係を維持しながら成長する。従って、Ｓｉの内部格子は引張応力を受け、このように内部格子が引張応力を受けるＳｉでは、弛緩されたＳｉでよりもキャリヤ移動度がさらに高い。
図３Ａ〜図３Ｉは、第２実施形態に係る半導体基板の製造方法を示す工程図である。
図３Ａ及び図３Ｂに示すように、先ず単結晶のＳｉ基板１０を準備して、Ｓｉ基板１０上に所定の厚さのＳｉＯ２層１２を形成する。そして、ＳｉＯ２層１２を所定幅にパターニングする。
次に、図３Ｃに示すように、ＳｉＯ２層１２が形成されたＳｉ基板１０の全面にＳｉ層２４を形成する。ここで、Ｓｉ層２４は、Ｓｉ基板１０上に形成される第１の部分２４ｂ及びＳｉＯ２層１２上に形成される第２の部分２４ａを有し、Ｓｉ層２４ａ，２４ｂに第１の部分２４ｂと第２の部分２４ａとが出合う境界領域にそれぞれ第１境界領域２５ａ及び第２境界領域２５ｂが形成される。第１の部分２４ｂは、単結晶Ｓｉ基板１０上でエピタキシャル成長によって形成され、第２の部分２４ａは、非晶質組織を有するＳｉＯ２層１２上で非晶質又は多結晶の組織で形成される。
次に、図３Ｄ及び図３Ｅに示すように、ＳｉＯ２層１２上に形成されたＳｉ層、即ち第２の部分２４ａをアニーリングする。アニーリングによって第２の部分２４ａが結晶化される。結晶化は、第１境界領域２５ａ及び第２境界領域２５ｂからそれぞれ開始される側方向のエピタキシャル成長によって進行する。結晶化によってＳｉＯ２層１２上のＳｉ層、即ち第２の部分２４ａは、弛緩された結晶組織を有する。第２の部分２４ａに第１境界領域２５ａ及び第２境界領域２５ｂからそれぞれ成長した結晶のグレーンが互いに出合う第３の境界領域３２が形成される。アニーリングは、レーザービームによって行われる。
次に、図３Ｆ〜図３Ｈに示すように、Ｓｉ層３０にＧｅイオンをドーピングした後、ＧｅイオンがドーピングされたＳｉ層３０ａをアニーリングして、Ｓｉ層３０ａをＳｉＧｅ層４０に変化させる。この場合、ＳｉＧｅ層４０に第３の境界領域３２がそのまま維持され、ＳｉＧｅ層４０は、弛緩された結晶組織を有する。ここで、Ｇｅイオンのドーピングは、イオン注入装置によって行われ、Ｓｉ層３０ａのアニーリングは、レーザービーム装置又は低温炉装置によって行われる。
次には、図３Ｉに示すように、ＳｉＯ２層１２に対応して弛緩されたＳｉＧｅ層４０上にエピタキシャル成長によってストレインＳｉ層５０を形成する。弛緩されたＳｉＧｅ層４０上でＳｉの格子変形を誘導してストレインＳｉ層５０を形成することができる。ストレインＳｉ層５０は、第３の境界領域４２が形成されていない所定領域上に形成される。
本発明に係る半導体基板の製造方法によれば、簡単な方法によってＳＧＯＩ基板上にストレインＳｉ層が形成された構造を有する半導体基板を製造することができる。また、このような半導体基板の製造に高価のＳＯＩ基板を使用しないため、製造コストを下げることができる。
先ず、単結晶Ｓｉ基板上にＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）又はＬＰＣＶＤ（Ｌｏｗ−Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｏｎ）などによってＳｉＯ２層を５００〜１０００Åの厚さに形成した。この場合、チャンバ内部の温度は４５０℃に維持され、蒸着時間は１０分であった。
次には、ＳｉＯ２層を４〜２０μｍの幅にパターニングした。その後、ＳｉＯ２層が形成された単結晶Ｓｉ基板の全面にＵＨＶ（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ）−ＣＶＤによってＳｉＧｅ層を形成した。この場合、単結晶Ｓｉ基板上にｅｐｉ−ＳｉＧｅを、ＳｉＯ２層上に非晶質組織のＳｉＧｅ層を同時に形成した。ここで、チャンバ内部の温度は、５００〜８００℃であり、蒸着時間は３０〜１００分であった。
次には、非晶質組織のＳｉＧｅ層をエキシマレーザーで過熱して結晶化させた。この場合、レーザービームのエネルギー密度は、４００〜１０００ｍＪ／ｃｍ２であった。そして、結晶化されたＳｉＧｅ層上にＵＨＶ−ＣＶＤによってストレインＳｉ層を形成した。この場合、チャンバ内部の温度は、５００〜８００℃であり、蒸着時間は３０〜１００分であった。
かかる本願発明の理解を助けるために実施形態及び実施例を用いて説明したが、本発明の技術的範囲は実施形態及び実施例に限定して解釈してはならず、特許請求の範囲に基づいて定めなければならないことは言うまでもない。
本願発明に係る半導体基板及びその製造方法は、半導体メモリデバイス及び次世代デバイスに適用されうる。
本発明の一実施形態に係る半導体基板の断面図である。 本発明の第１の実施形態に係る半導体基板の製造方法を示す工程図である。 本発明の第１の実施形態に係る半導体基板の製造方法を示す工程図である。 本発明の第１の実施形態に係る半導体基板の製造方法を示す工程図である。 本発明の第１の実施形態に係る半導体基板の製造方法を示す工程図である。 本発明の第１の実施形態に係る半導体基板の製造方法を示す工程図である。 本発明の第１の実施形態に係る半導体基板の製造方法を示す工程図である。 本発明の第２の実施形態に係る半導体基板の製造方法を示す工程図である。 本発明の第２の実施形態に係る半導体基板の製造方法を示す工程図である。 本発明の第２の実施形態に係る半導体基板の製造方法を示す工程図である。 本発明の第２の実施形態に係る半導体基板の製造方法を示す工程図である。 本発明の第２の実施形態に係る半導体基板の製造方法を示す工程図である。 本発明の第２の実施形態に係る半導体基板の製造方法を示す工程図である。 本発明の第２の実施形態に係る半導体基板の製造方法を示す工程図である。 本発明の第２の実施形態に係る半導体基板の製造方法を示す工程図である。 本発明の第２の実施形態に係る半導体基板の製造方法を示す工程図である。
符号の説明
１０ Ｓｉ基板
１２ ＳｉＯ２層
４０ ＳｉＧｅ層
４０ａ 第１端部
４０ｂ 第２端部
４２ 境界領域
５０ ストレインＳｉ層

Claims (24)

  1. Ｓｉ基板と、
    前記Ｓｉ基板上に形成された所定幅のＳｉＯ２層と、
    両側にそれぞれ第１の端部及び第２の端部を有し、前記第１の端部及び前記第２の端部から側方向のエピタキシャル成長によって形成され、前記ＳｉＯ２層を覆うＳｉＧｅ層と、
    前記ＳｉＯ２層に対応して前記ＳｉＧｅ層上にエピタキシャル成長によって形成され、Ｓｉの格子変形が誘導されたストレインＳｉ層と、
    を備えることを特徴とする半導体基板。
  2. 前記ＳｉＧｅ層に前記第１端部及び前記第２端部からそれぞれ成長した結晶のグレーンが互いに出合う境界領域が形成されていることを特徴とする請求項１に記載の半導体基板。
  3. 前記ストレインＳｉ層は、前記境界領域が形成されていない所定領域上に形成されていることを特徴とする請求項２に記載の半導体基板。
  4. Ｓｉ基板を準備する第１の段階と、
    前記Ｓｉ基板上に所定厚さのＳｉＯ２層を形成する第２の段階と、
    前記ＳｉＯ２層を所定幅にパターニングする第３の段階と、
    前記ＳｉＯ２層が形成されたＳｉ基板の全面にＳｉＧｅ層を形成する第４の段階と、
    前記ＳｉＯ２層上に形成されたＳｉＧｅ層をアニーリングする第５の段階と、
    前記ＳｉＯ２層に対応して前記ＳｉＧｅ層上にＳｉの格子変形が誘導されたストレインＳｉ層を形成する第６の段階と、
    を含むことを特徴とする半導体基板の製造方法。
  5. 前記第４の段階で、前記ＳｉＧｅ層は、前記Ｓｉ基板上に形成される第１の部分及び前記ＳｉＯ２層上に形成される第２の部分を有し、前記ＳｉＧｅ層で前記第１の部分と前記第２の部分とが出合う境界領域にそれぞれ第１境界領域及び第２境界領域が形成されることを特徴とする請求項４に記載の半導体基板の製造方法。
  6. 前記第１の部分は、エピタキシャル成長によって形成されることを特徴とする請求項５に記載の半導体基板の製造方法。
  7. 前記第２の部分は、非晶質又は多結晶の組織で形成されることを特徴とする請求項５に記載の半導体基板の製造方法。
  8. 前記第５の段階で、前記アニーリングによって前記第１境界領域及び第２境界領域を含んで、前記第２の部分が結晶化することを特徴とする請求項５に記載の半導体基板の製造方法。
  9. 前記結晶化は、前記第１境界領域及び前記第２境界領域からそれぞれ開始される側方向のエピタキシャル成長によって進行することを特徴とする請求項８に記載の半導体基板の製造方法。
  10. 前記第２の部分に前記第１境界領域及び前記第２境界領域からそれぞれ成長した結晶のグレーンが互いに出合う第３の境界領域が形成されることを特徴とする請求項９に記載の半導体基板の製造方法。
  11. 前記第６の段階で、前記ストレインＳｉ層は、前記第３の境界領域が形成されていない所定領域上に形成されることを特徴とする請求項１０に記載の半導体基板の製造方法。
  12. 前記第５の段階で、前記アニーリングは、レーザービームを用いて行われることを特徴とする請求項４に記載の半導体基板の製造方法。
  13. Ｓｉ基板を準備する第１の段階と、
    前記Ｓｉ基板上に所定厚さのＳｉＯ２層を形成する第２の段階と、
    前記ＳｉＯ２層を所定幅にパターニングする第３の段階と、
    前記ＳｉＯ２層が形成されたＳｉ基板の全面にＳｉ層を形成する第４の段階と、
    前記ＳｉＯ２層上に形成されたＳｉ層をアニーリングする第５の段階と、
    前記Ｓｉ層にＧｅイオンをドーピングする第６の段階と、
    前記Ｓｉ層をアニーリングして、ＳｉＧｅ層を形成する第７の段階と、
    前記ＳｉＯ２層に対応して、前記ＳｉＧｅ層上にＳｉの格子変形が誘導されたストレインＳｉ層を形成する第８の段階と、
    を含むことを特徴とする半導体基板の製造方法。
  14. 前記第４の段階で、前記Ｓｉ層は、前記基板上に形成される第１の部分及び前記ＳｉＯ２層上に形成される第２の部分を有し、前記Ｓｉ層で前記第１の部分と前記第２の部分とが出合う境界領域にそれぞれ第１境界領域及び第２境界領域が形成されることを特徴とする請求項１３に記載の半導体基板の製造方法。
  15. 前記第１の部分は、エピタキシャル成長によって形成されることを特徴とする請求項１４に記載の半導体基板の製造方法。
  16. 前記第２の部分は、非晶質又は多結晶の組織で形成されることを特徴とする請求項１４に記載の半導体基板の製造方法。
  17. 前記第５の段階で、前記アニーリングによって、前記第１境界領域及び前記第２境界領域を含んで、前記第２の部分が結晶化されることを特徴とする請求項１４に記載の半導体基板の製造方法。
  18. 前記結晶化は、前記第１境界領域及び前記第２境界領域からそれぞれ開始される側方向のエピタキシャル成長によって進行することを特徴とする請求項１７に記載の半導体基板の製造方法。
  19. 前記第２の部分に前記第１境界領域及び前記第２境界領域からそれぞれ成長した結晶のグレーンに互いに出合う第３の境界領域が形成されることを特徴とする請求項１８に記載の半導体基板の製造方法。
  20. 前記第７段階及び前記第８の段階でそれぞれ前記ＳｉＧｅ層は、前記第３の境界領域を有することを特徴とする請求項１９に記載の半導体基板の製造方法。
  21. 前記第８の段階で、前記ストレインＳｉ層は、前記第３の境界領域が形成されていない所定領域上に形成されることを特徴とする請求項２０に記載の半導体基板の製造方法。
  22. 前記第５の段階で、前記Ｓｉ層のアニーリングは、レーザービームを用いて行われることを特徴とする請求項１３に記載の半導体基板の製造方法。
  23. 前記第６の段階で、前記Ｇｅイオンのドーピングは、イオン注入装置を用いて行われることを特徴とする請求項１３に記載の半導体基板の製造方法。
  24. 前記第７の段階で、前記Ｓｉ層のアニーリングは、レーザービーム装置及び低温炉装置を用いて行われることを特徴とする請求項１３に記載の半導体基板の製造方法。
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