JP2005251939A - 半導体装置及びトランジスタ並びに半導体装置の製造方法 - Google Patents
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Abstract
【課題】 半導体領域を効率的に歪ませること。
【解決手段】 半導体装置は、多孔質層２と、多孔質層２上に形成された、断面形状の高さが該断面形状の幅よりも長い半導体領域１３’を有する構造体１３’’と、構造体１３に応力を加えて歪みを生じさせる歪み誘起領域１７と、を備える。
【選択図】 図１
【解決手段】 半導体装置は、多孔質層２と、多孔質層２上に形成された、断面形状の高さが該断面形状の幅よりも長い半導体領域１３’を有する構造体１３’’と、構造体１３に応力を加えて歪みを生じさせる歪み誘起領域１７と、を備える。
【選択図】 図１
Description
本発明は、半導体装置及びトランジスタ並びに半導体装置の製造方法に関する。
半導体装置の製造においては、半導体装置の高集積化と高速化とを実現するために素子サイズの微細化が進められている。しかしながら、素子サイズの微細化が進むにつれて、キャリア移動度が低下する一方で、リーク電流が増大するという問題があり、将来的には微細加工技術は物理的な限界にぶつかることが指摘されている。
この問題に対処するための技術として、微細化に頼らずにトランジスタのキャリア移動度を向上させる歪みＳｉ技術が注目されている（例えば、特許文献１参照。）。歪みＳｉ技術は、ＳｉＧｅ層上にＳｉ層を形成して半導体層に歪みを生じさせ、半導体層の格子定数を無歪みＳｉよりも大きくすることによって、チャネルのキャリア移動度を増大させるものである。
また、歪みＳｉ構造に続く画期的なデバイス構造として、米国カリフォルニア大学バークレー校のＣ．Ｈｕ教授等のグループで開発されたＦｉｎＦＥＴが注目されている（例えば、非特許文献１参照。）。従来のプレーナー型のＦＥＴでは、シリコン上に形成されたゲート電極によってチャネルが上側から制御されるが、ＦｉｎＦＥＴでは、ゲート電極がシリコン上の「Ｆｉｎ（フィン）」と呼ばれるチャネルを挟むようにして設けられており、チャネルが両側から制御される。このため、従来のプレーナー型ＦＥＴでは問題となっていたリーク電流の増大を効果的に抑え、より微細なデバイス構造を形成することが可能となる。
ＦｉｎＦＥＴは、現在の半導体装置のプロセスを利用して容易に作製することができると共に、従来の４００倍もの素子をチップ上に集積化することができると言われており、次世代のデバイス構造として有力視されている。
特開２０００−２８６４１８号公報
"A folded-channel MOSFETfor deep-sub-tenth micron era", in IEDM Tech. Dig., 1998, pp. 1032-1034
しかしながら、特許文献１では、一般的にＳｉＧｅ層には欠陥が含まれるため、高い結晶性を持つ歪みシリコン層を形成することが困難であるという問題がある。
また、非特許文献１では、チャネルが非多孔質層の上に形成されているため、チャネルの上部から歪みを印加しようとすると、チャネルの下の層にそれを阻止しようとする力が生じ、効率的にチャネルを歪ませることができないという問題がある。
本発明は、上記の問題点に鑑みてなされたものであり、半導体領域を効率的に歪ませることを目的とする。
本発明の第１の側面は、半導体装置に係り、多孔質層と、前記多孔質層上に形成された、断面形状の高さが該断面形状の幅よりも長い半導体領域を有する構造体と、前記構造体に応力を加えて歪みを生じさせる歪み誘起領域と、を備えることを特徴とする。
本発明の第２の側面は、トランジスタに係り、上記の半導体装置と、前記半導体領域の一端に形成されたソースと、前記半導体領域の他端に形成されたドレインと、を有することを特徴とする。
本発明の第３の側面は、半導体装置の製造方法に係り、基板に多孔質層を形成する工程と、前記多孔質層上に半導体層を形成する工程と、前記半導体層をエッチングして、その断面形状の高さが該断面形状の幅よりも長い半導体領域を形成する工程と、前記半導体領域に応力を加えて歪みを生じさせる歪み誘起領域を形成する工程と、を含むことを特徴とする。
本発明の第４の側面は、半導体装置の製造方法に係り、基板に多孔質層を形成する工程と、前記多孔質層上に半導体層を形成する工程と、前記多孔質層及び前記半導体層をエッチングして、その断面形状の高さが該断面形状の幅よりも長い半導体領域を形成する工程と、前記多孔質領域及び前記半導体領域に応力を加えて歪みを生じさせる歪み誘起領域を形成する工程と、を含むことを特徴とする。
本発明の第５の側面は、半導体装置の製造方法に係り、基板に部分的に多孔質層を形成する工程と、前記部分的に形成された多孔質層上に半導体層を形成する工程と、前記半導体層をエッチングして、その断面形状の高さが該断面形状の幅よりも長い半導体領域を前記部分的に形成された多孔質層上に形成する工程と、前記半導体領域に応力を加えて歪みを生じさせる歪み誘起領域を形成する工程と、
を含むことを特徴とする。
を含むことを特徴とする。
本発明によれば、例えば、半導体領域を効率的に歪ませることができる。
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。なお、図１〜図３は、図４（ｂ）のＡ−Ａ’矢視断面図である。
（第１の実施形態）
図１（ａ）〜図１（ｈ）は、本発明の好適な第１の実施形態に係るＦｉｎ型デバイスの製造方法を説明するための図である。
図１（ａ）〜図１（ｈ）は、本発明の好適な第１の実施形態に係るＦｉｎ型デバイスの製造方法を説明するための図である。
図１（ａ）に示す工程では、基板１１を準備する。基板１１としては、その表面を多孔質化することができるものが望ましく、例えば、シリコンを用いることができる。
図１（ｂ）に示す工程では、基板１１の表面に多孔質層１２を形成する。多孔質層１２としては、図１（ｃ）に示す工程で形成される半導体層１３のヤング率よりも低い材料を用いることが望ましい。例えば、基板１１としてシリコンを用いる場合には、シリコンの表面を多孔質化した多孔質シリコンを多孔質層１２として用いることができる。多孔質シリコンは、シリコン基板の表面を陽極化成することによって形成することができる。陽極化成は、フッ化水素酸を含む電解液中に陽極及び陰極を配置し、それらの電極の間に基板を配置し、それらの電極間に電流を流すことにより実施することができる。
多孔質シリコンは、多孔度（porosity）を変化させることによって、そのヤング率が少なくとも約１ＧＰａ〜約８３ＧＰａまで変化するという性質を有する（例えば、L.Canham編、D. Bellet著、“Properties of Porous Silicon”、INSPEC、TheInstitution of Electrical Engineers、ｐ．１２７−１３１を参照。）。したがって、多孔質シリコンの多孔度を調節して、多孔質シリコンのヤング率を設定し、多孔質層１２のヤング率を図１（ｃ）に示す工程で形成される半導体層１３のヤング率よりも低く設定することができる。
なお、多孔質シリコン層は、略均一な多孔度を持つ単一の層で構成されてもよいし、互いに異なる多孔度を持つ２以上の層で構成されてもよい。また、本発明において、多孔質層を形成する方法は、陽極化成に限定されず、例えば、基板に水素又はヘリウム等のイオンを注入して多孔質層を形成する方法を採用してもよい。
図１（ｃ）に示す工程では、図１（ｂ）に示す工程で形成された多孔質層１２上に半導体層１３を形成する。半導体層１３を形成する方法は特に限定しないが、例えば、エピタキシャル成長法により半導体層１３を形成することができる。エピタキシャル成長法を用いることによって、良質の単結晶半導体領域を形成することができる。
図１（ｄ）に示す工程では、半導体層１３上に絶縁膜１４を形成する。このような絶縁膜１４としては、例えば、酸化膜、窒化膜、ＬＴＯ及びその他の絶縁膜並びにこれらの膜の積層体を含む。
図１（ｅ）に示す工程では、絶縁膜１４上にレジストを塗布して、リソグラフィ工程によってレジストをパターニングした後に、絶縁膜１４及び半導体層１３をエッチングして、その断面形状の高さが該断面形状の幅よりも長い絶縁膜１４’及び半導体層１３’を有するＦｉｎ１３’’を形成する。Ｆｉｎ１３’’は、その断面形状の幅ｔ１と高さｔ２とがｔ１＜ｔ２の関係を満たすように形成される。すなわち、Ｆｉｎ１３’’は、その断面形状が縦長であるという特徴がある。このように形成されたＦｉｎを有する構造体を「Ｆｉｎ型構造体」と称する。また、Ｆｉｎ型構造体を有するデバイスは、「Ｆｉｎ型デバイス」と称する。
次に、Ｆｉｎ１３’’の表面にゲート絶縁膜１６を形成する。ゲート絶縁膜１６の材料としては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化チタン、酸化スカンジウム、酸化イットリウム、酸化ガドリニウム、酸化ランタン、酸化ジルコニウム、及びこれらの混合物ガラス等が好適である。ゲート酸化膜１６は、例えば、ＳＯＩ層の表面を酸化させたり、ＣＶＤ法又はＰＶＤ法によりＳＯＩ層の表面に該当する物質を堆積させたりすることにより形成することができる。
図１（ｆ）に示す工程では、Ｆｉｎ１３’’の上にゲート電極１５を形成する。ゲート電極１５は、例えば、Ｐ型又はＮ型不純物がドープされた多結晶シリコンや、タングステン、モリブデン、チタン、タンタル、アルミニウム、銅などの金属又はこれらの少なくとも１種を含む合金や、モリブデンシリサイド、タングステンシリサイド、コバルトシリサイドなどの金属珪化物や、チタンナイトライド、タングステンナイトライド、タンタルナイトライドなどの金属窒化物などで構成され得る。ゲート絶縁膜１６は、例えばポリサイドゲートのように、互いに異なる材料からなる複数の層を積層して形成されてもよい。ゲート電極１５は、例えば、サリサイド（セルフアラインシリサイド）と呼ばれる方法で形成されてもよいし、ダマシンゲートプロセスと呼ばれる方法で形成してもよいし、他の方法で形成してもよい。
図１（ｇ）に示す工程では、ゲート電極１５及びゲート絶縁膜１６がＦｉｎ１３’’中央部の少なくとも側面に形成されるようにパターニングして、Ｆｉｎ１３’’を挟むようにゲート絶縁膜１６上にゲート電極１５を形成する。次いで、燐、砒素、アンチモンなどのＮ型不純物又はボロンなどのＰ型不純物をゲート電極１５の両側に露出したＦｉｎ１３’’に導入することにより、比較的低濃度のソース領域１５’、ドレイン領域１５’’を形成する。不純物は、例えば、イオン打ち込み及び熱処理などにより導入することができる。
図１（ｈ）に示す工程では、ゲート電極１５及びソース領域・ドレイン領域１５’、１５’’のＦｉｎ１３’’に接触するように、Ｆｉｎ１３’’を有するＦｉｎ型構造体に応力を印加するための歪み誘起領域１７を形成する。歪み誘起領域１７としては、例えば、ＴＥＯＳ（tetraethyl ortho silicate）等を原材料にした酸化シリコンやＳｉＮを採用することができる。酸化シリコンは、ＴＥＯＳ、ＴＥＯＳ＋Ｏ２、ＴＥＯＳ＋Ｏ３、ＳｉＨ４＋Ｏ２、ＳｉＨ４＋Ｎ２Ｏ、ＳｉＨ２Ｃｌ２＋Ｎ２Ｏ等をＣＶＤ（chemicalvapor deposition）を利用して形成されうる。ＣＶＤとしては、熱ＣＶＤ及びプラズマＣＶＤ等を用いることができる。また、窒化シリコンは、熱ＣＶＤ及びプラズマＣＶＤを用いて形成されうる。その原材料としてＳｉを含む原料としては、ＳｉＣｌ２、ＳｉＨ、ＳｉＨ２Ｃｌ２があり、Ｎを含む原料としてはＮＨ３、Ｎ２Ｈ４、Ｎ２等がある。
歪み誘起領域１７は、多孔質層１２の表面に略平行に伸びて、Ｆｉｎ１３’’を有するＦｉｎ型構造体に圧縮応力を与える。Ｆｉｎ１３’’は、その断面形状の幅ｔ１と高さｔ２とがｔ１＜ｔ２の関係を満たす構造を有するため、その側面からの応力が効率的に面内歪みに変換される。したがって、より少ない歪み誘起領域１７からの応力で、より大きなＦｉｎ１３’’の歪みを発生させることができる。歪み誘起領域１７に歪みが発生すると、Ｆｉｎ１３’’内を移動するキャリアの移動度が増大される。
また、Ｆｉｎ１３’’よりもヤング率が低い多孔質層１２’が下層に配置されているため、歪み誘起領域１７からＦｉｎ１３’’に印加される圧縮応力のほとんどがＦｉｎ１３’’に印加され、歪み誘起領域１７からの応力はより小さくて済む。このように、Ｆｉｎ１３’’の下層に多孔質層１２’を配置して、圧縮応力を効率よく面内歪みに変換することによって、より少ない応力でより大きな歪みを発生させることができる。
以上のようにして、Ｆｉｎ型デバイスが作製される。
以上のようにして、Ｆｉｎ型デバイスが作製される。
図４は、上記のＦｉｎ型デバイスの製造方法によって作製されたＦｉｎ型デバイスの構成を示す概略図である。図４（ａ）は、図４（ｂ）のＡ−Ａ’矢視斜視図、図４（ｂ）はＦｉｎ型デバイスの斜視図である。図４のように、本実施形態によれば、基板１１に形成された多孔質層１２と、多孔質層１２上に形成されたＦｉｎ１３’’に応力を印加する歪み誘起領域１７と、を備えるＦｉｎＦＥＴが作製される。
なお、Ｆｉｎ１３’’は、多孔質層１２上に複数形成されてもよい。例えば、図１（ｅ）には、２つの同じ構造が示されているが、この数を増やすことはＦｉｎ型構造体を有するトランジスタのチャネルのＷ（幅）を広くすることに相当する。この場合、多孔質層１２上にＬＯＣＯＳやＳＴＩ等の素子間分離法を用いて、例えば、図１（ｂ）に示す工程において絶縁膜やシャロートレンチ等の素子分離領域１９を形成することが望ましい。また、 図１（ｄ）に示す工程では、半導体層１３上に絶縁膜１４を形成したが、このような絶縁膜１４は形成しなくてもよい。その場合、図１（ｅ）に示す工程では、Ｆｉｎ１３’’の上面にゲート絶縁膜１６が形成される。
（第２の実施形態）
以下、本発明の好適な第２の実施形態に係るＦｉｎ型デバイスの製造方法を説明について説明する。本実施形態に係るＦｉｎ型デバイスの製造方法は、概略的には、第１の実施形態に係るＦｉｎ型デバイスの製造方法の一部の工程を変更したものである。図２は、本実施形態に係るＦｉｎ型デバイスの製造方法を示す図である。図２（ａ）〜図２（ｈ）に示す工程のうち、図１（ａ）〜図１（ｈ）に示す工程と同様の工程については説明を省略する。
以下、本発明の好適な第２の実施形態に係るＦｉｎ型デバイスの製造方法を説明について説明する。本実施形態に係るＦｉｎ型デバイスの製造方法は、概略的には、第１の実施形態に係るＦｉｎ型デバイスの製造方法の一部の工程を変更したものである。図２は、本実施形態に係るＦｉｎ型デバイスの製造方法を示す図である。図２（ａ）〜図２（ｈ）に示す工程のうち、図１（ａ）〜図１（ｈ）に示す工程と同様の工程については説明を省略する。
図２（ｅ）に示す工程（図１（ｅ）に対応）では、絶縁膜１４上にレジストを塗布して、リソグラフィ工程によってレジストをパターニングした後に、絶縁膜１４、半導体層１３及び多孔質層１２をエッチングする。パターニングされた半導体層１３及び多孔質層１２は、その断面形状の高さが該断面形状の幅よりも長い半導体領域を有するＦｉｎ１３’’’を形成する。Ｆｉｎ１３’’’は、その断面形状の幅ｔ１と高さｔ２とがｔ１＜ｔ２の関係を満たすように形成される。
図２（ｈ）に示す工程（図１（ｈ）に対応）では、基板１１上に応力を印加する歪み誘起領域１７を形成する。歪み誘起領域１７としては、例えば、ＴＥＯＳ（tetra ethyl ortho silicate）等を原材料にした酸化シリコンやＳｉＮを採用することができる。
（第３の実施形態）
以下、本発明の好適な第３の実施形態に係るＦｉｎ型デバイスの製造方法を説明について説明する。本実施形態に係るＦｉｎ型デバイスの製造方法は、概略的には、第１の実施形態に係るＦｉｎ型デバイスの製造方法の一部の工程を変更したものである。図３は、本実施形態に係るＦｉｎ型デバイスの製造方法を示す図である。図３（ａ）〜（ｈ）に示す工程のうち、図１（ａ）〜（ｈ）に示す工程とそれぞれ同様の工程については説明を省略する。
以下、本発明の好適な第３の実施形態に係るＦｉｎ型デバイスの製造方法を説明について説明する。本実施形態に係るＦｉｎ型デバイスの製造方法は、概略的には、第１の実施形態に係るＦｉｎ型デバイスの製造方法の一部の工程を変更したものである。図３は、本実施形態に係るＦｉｎ型デバイスの製造方法を示す図である。図３（ａ）〜（ｈ）に示す工程のうち、図１（ａ）〜（ｈ）に示す工程とそれぞれ同様の工程については説明を省略する。
図３（ｂ）に示す工程（図１（ｂ）に対応）では、基板１１に部分的に多孔質層１２’’を形成する。このように部分的に多孔質層１２’’を形成する方法としては、陽極化成の場合には、例えば、陽極化成で使用する薬液（フッ化水素酸等）から基板を保護する保護膜（例えば、窒化膜又は耐ＨＦ性マスク）を基板１１上に形成した後に、基板１１を陽極化成することによって、図３（ｂ）に示す部分的な多孔質層１２’’を形成することができる。
図３（ｅ）に示す工程（図１（ｅ）に対応）では、絶縁膜１４及び半導体層１３をエッチングする点では、第１の実施形態と同様であるが、図３（ｂ）に示す工程で形成した部分的な多孔質層１２’’上に、その断面形状の高さが該断面形状の幅よりも長い半導体領域を有するＦｉｎ１３’’’を形成する点で相違する。Ｆｉｎ１３’’’は、その断面形状の幅ｔ１と高さｔ２とがｔ１＜ｔ２の関係を満たすように形成される。
なお、Ｆｉｎ１３’’’は、基板１１上に複数形成されてもよい。この場合、基板１１上にＬＯＣＯＳやＳＴＩ等の素子間分離法を用いて、例えば、図３（ｂ）に示す工程において絶縁膜やシャロートレンチ等の素子分離領域１９を形成すればよい。
以下、本発明の好適な実施例を挙げる。
８インチＰ型のシリコンウエハ１１（抵抗率０.０１３〜０.０１７Ω-ｃｍ）を用意して（図１（ａ）に対応）、その表面に多孔質シリコン１２を陽極化成法により形成した（図１（ｂ）に対応）。ここで、陽極化成溶液は５０％ＨＦ：ＩＰＡ＝２:１（体積比）、電流密度は８ｍＡ/ｃｍ２、電流印加時間は１１ｍｉｎ、多孔質シリコン１２の膜厚は１０μｍであった。陽極化成後、シリコンウエハ１１を、４００℃で１時間、酸素中で低温酸化した後に、表面酸化膜をＤＨＦ等で除去し、エピタキシャル装置へロードした。エピタキシャル装置へロードした後に、シリコンウエハ１１を、水素雰囲気中で９５０℃で１０秒表面処理を施して、表面孔の穴埋めを行った。さらに少量のシリコン系ガスを導入して、残留した表面孔の穴埋めを行った。その後、シリコンウエハ１１上にシリコンをエピタキシャル成長させて、所定の厚さのエピタキシャルシリコン層１３を形成した（図１（ｃ）に対応）。エピタキシャルシリコン層１３の膜厚は、作製するデバイスに応じて決定し、１０ｎｍ程度〜数μｍまで広範囲に制御することができた。
次いで、エピタキシャルシリコン層１３の表面に絶縁膜１４を形成して（図１（ｄ）に対応）、リソグラフィ工程でパターニング及びエッチングを行って、絶縁膜１４及びその下のエピタキシャルシリコン層１３がＦｉｎ型構造となるようにエッチングした後に、Ｆｉｎ１３’’の表面にゲート絶縁膜１６を形成した（図１（ｅ）に対応）。
次いで、Ｆｉｎ１３’’の上にゲート電極１５を形成した。（図１（ｆ）に対応）。
次いで、ゲート電極１５及びゲート絶縁膜１６をパターニングして、Ｆｉｎ１３’’の中央部におけるゲート絶縁膜１６上に、Ｆｉｎ１３’’を挟むようにしてゲート電極１５を形成した。そして、燐、砒素、アンチモンなどのＮ型不純物又はボロンなどのＰ型不純物をゲート電極１５の両側に露出したＦｉｎ１３’’に導入することにより、比較的低濃度のソース領域１５’、ドレイン領域１５’’を形成した。（図１（ｇ）に対応）。
次いで、ゲート電極１５及びソース領域・ドレイン領域１５’、１５’’のＦｉｎ１３’’に接触するように、Ｆｉｎ１３’’を有するＦｉｎ型構造体に応力を印加するための歪み誘起領域１７を形成した（図１（ｈ）に対応）。歪み誘起領域１７は、Ｆｉｎ型に形成されたエピタキシャルシリコン層１３’及び多孔質シリコン１２’の隙間に、ＴＥＯＳ＋Ｏ３を原材料とするＣＶＤ法を利用して形成した。酸化シリコン膜は、その応力を高範囲に制御することが出来るため、引っ張りの力をＦｉｎ型に形成されたエピタキシャルシリコン層１３’’の側壁へ印加するように条件を設定した。以上のようにして、Ｆｉｎ１３’’を歪ませることが出来た。以上のようにして、Ｆｉｎ型デバイスを作製した。
本実施例は、概略的には、実施例１における一部の工程を変更したものである。即ち、本実施例では、エピタキシャルシリコン層１３の表面に保護酸化膜を形成して、リソグラフィ工程でパターニング及びエッチングを行って、絶縁膜１４及びエピタキシャルシリコン層１３をエッチングする代わりに、絶縁膜１４、半導体層１３及び多孔質層１２をＦｉｎ型構造となるようにエッチングした（図２（ｅ）に対応）。
本実施例は、概略的には、実施例１における一部の工程を変更したものである。即ち、本実施例では、シリコンウエハ１１に部分的に多孔質シリコン層１２’’を形成した（図３（ｂ）に対応）。このように部分的に多孔質シリコン層１２’’を形成するために、シリコンを選択的に陽極化成する方法としては、例えば、（１）シリコンを多孔質化する領域にボロンをイオン注入してＰ＋層にする、（２）ＨＦ耐性のある絶縁性の保護膜をシリコン上にパターニングして、選択的に多孔質化する領域以外の表面をカバーする、等がある。また、第１の実施例と異なり、部分的な多孔質層１２’’上に、その断面形状の高さが該断面形状の幅よりも長い半導体領域を有するＦｉｎ１３’’’を形成した（図３（ｅ）に対応）。Ｆｉｎ１３’’’は、その断面形状の幅ｔ１と高さｔ２とがｔ１＜ｔ２の関係を満たすように形成した。以上のように、本発明に係る実施例１〜３において形成したＦｉｎ型トランジスタにおいて、キャリア移動度が無歪みのものに比べて増大することが確認できた。
なお、上記示した実施例１〜３において、多孔質シリコンの形成条件は、上記の条件に限らない。多孔度（porosity）を変化させるために、基板のタイプ（Ｐ型、Ｎ型）、比抵抗、溶液濃度、電流、温度等を変えることができる。多孔質シリコン上にシリコンをエピタキシャル成長させる方法としては、ＣＶＤ法、ＭＢＥ（molecularbeam epitaxy）法、スパッタ法、液相成長法等、多種の方法を採用することができる。また、他の工程についても、この実施例に限られた条件だけでなく、さまざまな条件で実施することができる。
Claims (13)
- 多孔質層と、
前記多孔質層上に形成された、断面形状の高さが該断面形状の幅よりも長い半導体領域を有する構造体と、
前記構造体に応力を加えて歪みを生じさせる歪み誘起領域と、
を備えることを特徴とする半導体装置。 - 前記歪み誘起領域は、前記構造体の少なくとも側面に接触することを特徴とする請求項１に記載の半導体装置。
- 前記歪み誘起領域は、前記多孔質層表面に略平行に前記応力を加えることを特徴とする請求項２に記載の半導体装置。
- 前記多孔質層上に形成された複数の前記構造体を備え、
前記歪み誘起領域は、前記複数の構造体の間に配置されることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。 - 前記構造体は、
前記多孔質層上に形成された半導体領域と、
前記半導体領域の少なくとも側面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に前記半導体領域を挟むようにして形成されたゲート電極と、
を備えることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。 - 前記多孔質層は、多孔質シリコンを含むことを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
- 前記半導体領域は、単結晶シリコンを含むことを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体装置。
- 前記歪み誘起領域は、酸化シリコンを含むことを特徴とする請求項１乃至請求項７のいずれか１項に記載の半導体装置。
- 前記歪み誘起領域は、窒化シリコンを含むことを特徴とする請求項１乃至請求項８のいずれか１項に記載の半導体装置。
- 請求項１乃至請求項９のいずれか１項に記載の半導体装置と、
前記半導体領域の一端に形成されたソースと、
前記半導体領域の他端に形成されたドレインと、
を有することを特徴とするトランジスタ。 - 基板に多孔質層を形成する工程と、
前記多孔質層上に半導体層を形成する工程と、
前記半導体層をエッチングして、その断面形状の高さが該断面形状の幅よりも長い半導体領域を形成する工程と、
前記半導体領域に応力を加えて歪みを生じさせる歪み誘起領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 基板に多孔質層を形成する工程と、
前記多孔質層上に半導体層を形成する工程と、
前記多孔質層及び前記半導体層をエッチングして、その断面形状の高さが該断面形状の幅よりも長い半導体領域を形成する工程と、
前記多孔質領域及び前記半導体領域に応力を加えて歪みを生じさせる歪み誘起領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 基板に部分的に多孔質層を形成する工程と、
前記部分的に形成された多孔質層上に半導体層を形成する工程と、
前記半導体層をエッチングして、その断面形状の高さが該断面形状の幅よりも長い半導体領域を前記部分的に形成された多孔質層上に形成する工程と、
前記半導体領域に応力を加えて歪みを生じさせる歪み誘起領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
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