JP2006228958A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 酸化濃縮法を用いて半導体層の一部におけるGe濃度を高める際に生じる不具合を解決することができ、素子製造の再現性及び歩留まりの向上をはかる。
【解決手段】 半導体装置の製造方法において、基板上に少なくともSiを含む半導体層3を形成した後、半導体層3に素子分離用絶縁膜4を形成し、半導体層3を第1の半導体層3aと第2の半導体層3bに分離し、次いで第2の半導体層3b及び素子分離用絶縁膜4の上にシリコン窒化膜7を形成し、次いで第1の半導体層3a及びシリコン窒化膜7の上にSiGe膜6を形成し、次いでSiGe膜6を酸化して酸化膜8を形成すると共に、該膜6中のGeを第1の半導体層3a中に拡散させ、次いでSiGe膜6の酸化物8を除去し、次いでシリコン窒化膜7を除去する。
【選択図】 図2
【解決手段】 半導体装置の製造方法において、基板上に少なくともSiを含む半導体層3を形成した後、半導体層3に素子分離用絶縁膜4を形成し、半導体層3を第1の半導体層3aと第2の半導体層3bに分離し、次いで第2の半導体層3b及び素子分離用絶縁膜4の上にシリコン窒化膜7を形成し、次いで第1の半導体層3a及びシリコン窒化膜7の上にSiGe膜6を形成し、次いでSiGe膜6を酸化して酸化膜8を形成すると共に、該膜6中のGeを第1の半導体層3a中に拡散させ、次いでSiGe膜6の酸化物8を除去し、次いでシリコン窒化膜7を除去する。
【選択図】 図2
Description
本発明は、MIS(Metal-Insulator Semiconductor)トランジスタなどの半導体装置に係わり、特にSiGeによる歪みSiチャネル、SiGeチャネル、或いはGeチャネルを有する半導体装置及びその製造方法に関する。
近年、移動度向上を目的として、チャネルSiに格子歪みを印加した歪みSiチャネルやSiGeチャネル、更にはGeチャネルのMISFETが注目されている。そして、これらチャネルの移動度向上はn型,p型チャネルにより異なり、またデバイスプロセスインテグレーションからの要求から様々な歪み印加手法、チャネル材料選定が提案されている。
一方、SiGe層の形成には、酸化濃縮法と呼ばれる手法によって、SiGe膜厚、Ge組成を制御良く、そして良好なSiGe層を形成することが可能である(例えば、非特許文献1参照)。この酸化濃縮法は、SiGeの酸化においてSiが選択的に酸化され、形成されるシリコン酸化膜からGeが吐き出され、SiO2 中をGeが拡散しないことが特徴で、特にシリコンオンインシュレータ(SOI)上において、SiGe層のGeが濃縮されながら薄膜化される。この技術によって形成されたSiGe層は、歪み印加層、SiGeチャネル形成に好都合である。
さらに、この酸化濃縮を進めることによって、より高濃度のGe層にすることも可能である(例えば、非特許文献2参照)。また、SiGe層の一部に対して選択的に酸化濃縮を進め、部分的に高Ge組成のSiGe層を形成する技術も提案されている(非特許文献3参照)。
T. Tezuka, et al., Appl. Phyc. Lett., v.80, p3650,2002 S. Nakaharai, et al.,"Characterization of 7-nm-thick Strained Ge-on-Insulator Layer Fabricated by Ge-Condensation Technique" T.Tezuka, et al., proc. VLSI technology symposium p198, 2004
T. Tezuka, et al., Appl. Phyc. Lett., v.80, p3650,2002 S. Nakaharai, et al.,"Characterization of 7-nm-thick Strained Ge-on-Insulator Layer Fabricated by Ge-Condensation Technique" T.Tezuka, et al., proc. VLSI technology symposium p198, 2004
しかしながら、本発明者らの実験及び鋭意研究によれば、選択的にSiGe層を形成する際にGeの拡散抑制層(マスク)としてシリコン酸化膜を用いると、不具合が生じることが明らかとなった。即ち、選択的なGe濃縮SiGe層を形成した後にマスクとしてシリコン酸化膜を剥離する際に、素子分離絶縁膜などのシリコン酸化膜領域が剥離されてしまう。このような不具合は素子製造の再現性、歩留まりに影響するため、その改善が求められる。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、酸化濃縮法を用いて半導体層の一部におけるGe濃度を高める際に生じる不具合を解決することができ、素子製造の再現性及び歩留まりの向上に寄与し得る半導体装置及びその製造方法を提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様は、基板上に、素子分離用絶縁膜により互いに分離して、少なくともSiを含む第1及び第2の半導体層を形成した半導体装置であって、前記第1の半導体層のGe濃度は前記第2の半導体層のGe濃度よりも高く設定され、且つ前記第1及び第2の半導体層は同じ膜厚に形成されていることを特徴とする。
さらに、本発明の別の一態様は、上記の半導体装置の製造方法において、基板上に少なくともSiを含む半導体層を形成する工程と、前記半導体層に素子分離用絶縁膜を形成し、該半導体層を第1の半導体層と第2の半導体層に分離する工程と、前記第2の半導体層及び前記素子分離用絶縁膜の上にシリコン窒化膜を形成する工程と、前記第1の半導体層及び前記シリコン窒化膜の上にSiGe膜を形成する工程と、前記SiGe膜を酸化して酸化物を形成すると共に、該膜中のGeを前記第1の半導体層中に拡散させる工程と、前記SiGe膜の酸化物を除去する工程と、前記シリコン窒化膜を除去する工程と、を含むことを特徴とする。
また、本発明の別の一態様は、基板上に少なくともSiを含む半導体層が形成され、この半導体層上にゲート絶縁膜を介してゲート電極が形成され、このゲート電極の両側にソース・ドレイン領域が形成された半導体装置であって、前記半導体層は、前記ゲート電極下のチャネル領域のGe濃度が前記ソース・ドレイン領域のGe濃度よりも高く、且つ前記チャネル領域と前記ソース・ドレイン領域の厚みは等しいことを特徴とする。
さらに、本発明の別の一態様は、上記の半導体装置の製造方法において、基板上に少なくともSiを含む半導体層を形成する工程と、前記半導体層上に、該半導体層に形成すべきMISトランジスタのチャネル領域となる部分に開口を有するシリコン窒化膜を形成する工程と、前記シリコン窒化膜上及び前記開口内にSiGe膜を形成する工程と、前記SiGe膜を酸化して酸化物を形成する共に、該膜中のGeを前記半導体層のチャネル領域となる部分に拡散させる工程と、前記SiGe膜の酸化物を除去する工程と、前記シリコン窒化膜を除去する工程と、前記半導体層上にゲート絶縁膜を介してゲート電極を形成し、更にソース・ドレイン領域を形成する工程と、を含むことを特徴とする。
また、本発明の別の一態様は、基板上に少なくともSiを含む半導体層が形成され、この半導体層上にゲート絶縁膜を介してゲート電極が形成され、このゲート電極の両側にソース・ドレイン領域が形成された半導体装置であって、前記半導体層は、前記ソース・ドレイン領域のGe濃度が前記ゲート電極下のチャネル領域のGe濃度よりも高く、且つ前記チャネル領域とソース・ドレイン領域の厚みは等しいことを特徴とする。
さらに、本発明の別の一態様は、上記の半導体装置の製造方法において、基板上に少なくともSiを含む半導体層を形成する工程と、前記半導体層上に、該半導体層に形成すべきMISトランジスタのソース・ドレイン領域となる部分に開口を有するシリコン窒化膜を形成する工程と、前記シリコン窒化膜上及び前記開口内にSiGe膜を形成する工程と、前記SiGe膜を酸化して酸化物を形成すると共に、該膜中のGeを前記半導体層のソース・ドレイン領域となる部分に拡散させる工程と、前記SiGe膜の酸化物を除去する工程と、前記シリコン窒化膜を除去する工程と、前記半導体層上にゲート絶縁膜を介してゲート電極を形成し、更にソース・ドレイン領域を形成する工程と、を含むことを特徴とする。
本発明によれば、シリコン窒化膜をGeの拡散抑制層として用いることにより、酸化濃縮法を用いて半導体層の一部におけるGe濃度を高める際に生じる不具合を解決することができ、素子製造の再現性及び歩留まりの向上をはかることができる。
まず、発明の実施形態を説明する前に、本発明者らが提案した、半導体層に部分的にGeを導入するための方法を説明する。
図8(a)(b)は、シリコン酸化膜をマスクに用いた選択SiGe酸化濃縮法を説明するための工程断面図である。
まず、図8(a)に示すように、例えばSiからなる支持基板1上に、例えばシリコン酸化膜からなる埋め込み絶縁膜2を形成し、埋め込み絶縁膜2上に例えばSiからなる半導体層3を形成し、これによりSOI構造を形成する。続いて、半導体層3に、素子分離用絶縁膜4を形成し、第1の半導体層3aと第2の半導体層3bに分離する。素子分離用絶縁膜4は主にシリコン酸化膜で形成される。次いで、全面にシリコン酸化膜5を堆積し、Geを導入したい第1の半導体層3a上を開口する。
次いで、第1の半導体層3a及びシリコン酸化膜5上にSiGe層6をエピタキシャル成長する。SiGe層6の組成、厚さは導入するGe組成によって異なり、例えば半導体層3aの厚さがT_ini[nm]、Ge組成がGe_ini[%]で、形成するSiGe層6の厚さがT_fin[nm]、Ge組成がGe_fin[%]とすると、堆積するGe_add[%]SiGe層の膜厚T_add[nm]はT_add=(Ge_fin*T_fin-Ge_ini*T_ini)/Ge_addとなる。
次いで、図8(b)に示すように、T_ini+T_add-T_fin[nm]だけの膜厚を酸化すると所望のGe組成Ge_fin[%]、膜厚T_fin[nm]のSiGe層3aが形成される。このとき、マスクとしてのシリコン酸化膜5の下の半導体層3bにはGeが拡散しないため、Ge組成の変動はない。これ以降、表面のシリコン酸化膜を剥離して、デバイス形成工程に移る。
しかしながら、この種の方法においては、図8(b)に示すように、マスクとしてのシリコン酸化膜5の剥離の際、マスクの残りが無いように十分なエッチング量を確保するためシリコン酸化膜からなる素子分離用絶縁膜4も図中の9で示す箇所のように一部エッチングされてしまう。そのため、半導体層3a,3bと素子分離用絶縁膜4と間に不測の段差が生じたり、最悪、埋め込み絶縁膜2までもがエッチングされたりするという、不具合が生じることが分かった。
このように、選択的なGe濃縮SiGe層を形成する際にシリコン酸化膜を用いた手法では、そのシリコン酸化膜の剥離の際に、必要とするシリコン酸化膜領域が剥離されてしまう。このような不具合は素子製造の再現性、歩留まりに影響するため、その改善が求められる。
そこで本発明者らは、シリコン窒化膜が拡散抑制層として有効であることを実験から明らかにした。図7(a)は300nmの膜厚からなるシリコン窒化膜上にGe組成15%からなるSiGe層を堆積した時のSiGe層及びシリコン窒化膜層中のGeのSIMSプロファイルである。図7(b)に、この試料を酸化した後1150℃のアニールした試料のGeのSIMSプロファイルを示す。ちなみに酸化の主な目的は高温アニール中にSiGeからGeがガス雰囲気中に拡散しないためである。
SIMSプロファイルから明らかなように、高温の熱処理にも拘わらずシリコン窒化膜中にGeは殆ど拡散しないことが明らかとなった。これにより、Ge拡散層としてシリコン酸化膜とシリコン窒化膜の2つを用いることが可能となる。なお、SiGe層とSiN界面においてGeのプロファイルに若干の傾きが見られるが、これはSIMS分析における感度に絡む結果であり、SiN層へのGeの拡散はないとみなされる。
以下に、Ge拡散のマスクにシリコン窒化膜を用いて選択的なGe濃縮SiGe層を形成する実施形態について説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態に係わる半導体装置の概略構成を示す断面図である。
図1は、本発明の第1の実施形態に係わる半導体装置の概略構成を示す断面図である。
単結晶Si基板(支持基板)1上にシリコン酸化膜からなる埋め込み絶縁膜2が形成され、その上に半導体層3が形成されて、いわゆるSOI構造が形成されている。半導体層3は、シリコン酸化膜からなる素子分離用絶縁膜4により、SiGeからなる第1の半導体層3aとSiからなる第2の半導体層3bに分離されている。
第1の半導体層3a上にシリコン酸化膜からなるゲート絶縁膜11を介してゲート電極12が形成され、ゲート電極12の両側面に側壁絶縁膜13が形成されている。さらに、ゲート電極12を挟んで半導体層3aにソース・ドレイン領域14が形成され、これによりMOSトランジスタが形成されている。同様に、第2の半導体層3b上にシリコン酸化膜からなるゲート絶縁膜21を介してゲート電極22が形成され、ゲート電極22の両側面に側壁絶縁膜23が形成されている。さらに、ゲート電極22を挟んで半導体層3bにソース・ドレイン領域24が形成され、これによりMOSトランジスタが形成されている。
図2(a)〜(d)は、本実施形態の半導体装置の製造工程を示す断面図である。
まず、図2(a)に示すように、Siからなる支持基板1、シリコン酸化膜からなる埋め込み絶縁膜2、及びSiからなる半導体層3を積層したSOI基板を形成する。そして、半導体層3の一部にシリコン酸化膜からなる素子分離用絶縁膜4を形成することにより、半導体層3を第1の半導体層3aと第2の半導体層3bに分離する。
次いで、図2(b)に示すように、Ge拡散抑制層としてシリコン窒化膜7を堆積し、SiGe層としたい領域3a上を開口する。なお、この開口は半導体層3aの領域に内包される程度の開口とした方が、後のシリコン酸化膜を剥離した際に素子分離領域が侵されないので望ましい。続いて、シリコン窒化膜7上及び開口内(半導体層3a上)にSiGe層6を堆積する。SiGe層6の堆積は、半導体層3aに欠陥を誘起させないため、低Ge組成でエピタキシャル成長することが望ましい。なお、堆積するGe_add[%]SiGe層6の膜厚T_add[nm]は、例えば半導体層3aの厚さがT_ini[nm]、形成したいSiGe層3aの膜厚がT_fin[nm]、Ge組成がGe_fin[%]とすると、T_add=(Ge_fin*T_fin)/Ge_addとするのが望ましい。
次いで、図2(c)に示すように、T_add+T_ini-T_fin[nm]だけのSiを酸化するようにSiGe層6を酸化する。ここでは、T_ini=T_finとし、T_addだけ酸化する。即ち、半導体層3aは酸化せず、SiGe層6のみを酸化する。酸化は、乾燥酸化でSiGeの融点以下の範囲で高温であることが望ましい。これにより、SiGe層6はシリコン酸化膜8となり、半導体層3aのみにGeが拡散し、半導体層3aはSiGe層となる。
次いで、図2(d)に示すように、シリコン酸化膜8を剥離する。このシリコン酸化膜8を剥離する際、シリコン酸化膜8とシリコン窒化膜7とのエッチングの選択比が高い薬液若しくはガス条件で剥離することが望ましい。これにより、シリコン酸化膜8を剥離しても素子分離用絶縁膜4がエッチングされることがなく、良好な素子分離を保持することが可能である。その後、シリコン窒化膜7を剥離する。
これ以降は、前記図1に示すように、MOSトランジスタなどの半導体素子を形成する。なお、SiGe層3a上にSiをエピタキシャル成長することによって、歪みSiを形成することも可能であるが、Si層のないSiGeチャネルのMOSFETとして素子を形成しても良い。
このようにして形成された半導体装置は、SiGe層3aとSi層3bとを同一基板上に、そして良好な素子分離を有した基板を形成することが可能である。つまり、酸化濃縮法を用いて半導体層の一部におけるGe濃度を高める際に生じる不具合を解決することができ、素子製造の再現性及び歩留まりの向上をはかることができる。また、本実施形態を応用することによって、同一基板上に異なるGe組成のSiGe領域を形成することも可能である。
また、本実施形態では第1の半導体層3aと第2の半導体層3bが同じ膜厚で形成されるため、リソグラフィー工程における半導体層毎のばらつきを小さくでき、これにより均一で歩留まりの高く半導体装置を製造可能となる。
(第2の実施形態)
図3は、本発明の第2の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
図3は、本発明の第2の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態は、MOSFETからなる半導体素子において、チャネル領域がSiGeとなり、ソース・ドレイン領域はSi若しくはチャネルよりも低Ge組成のSiGeからなる構造を実現するものである。
第1の実施形態と同様に、単結晶Si基板1上にシリコン酸化膜からなる埋め込み絶縁膜2が形成され、その上に半導体層3が形成され、いわゆるSOI構造となっている。半導体層3は、シリコン酸化膜からなる素子分離用絶縁膜4により素子分離され、更に同一素子領域内でSiGeからなる第1の半導体層33aとSiからなる第2の半導体層33bに分離されている。
第1の半導体層33a上にゲート絶縁膜11を介してゲート電極12が形成され、ゲート電極の両側面に側壁絶縁膜13が形成されている。さらに、ゲート電極12を挟んで半導体層33bにソース・ドレイン領域14が形成され、これによりMOSトランジスタが形成されている。
図4(a)〜(c)は、本実施形態の半導体装置の製造工程において主要な工程を示す断面図である。
まず、図4(a)に示すように、支持基板1、埋め込み絶縁膜2、及び半導体層3からなるSOIに素子分離用絶縁膜4を形成する。次いで、全面にGe拡散抑制層としてシリコン窒化膜7を堆積し、SiGeにしたい領域を開口する。
次いで、図4(b)に示すように、シリコン窒化膜7上及び開口内にSiGe層6を堆積する。SiGe層6の堆積は、半導体層3の結晶欠陥を低減するため、例えば15%以下の低Ge組成でエピタキシャルに成長するのが望ましい。
次いで、図4(c)に示すように、SiGe層6を酸化する。このとき、SiGe層6の厚さ相当分が酸化されるように酸化時間を制御することにより、半導体層3の膜減りが生じることはない。酸化は乾燥雰囲気中で行われるのが望ましく、SiGeの融点以下で高温の温度で酸化するのが望ましい。これらにより、半導体層3の特定の領域にSiGe層33aが形成され、残りの部分33bはSi層のままである。そして、これによって得られたSiGe層33aはSiの格子定数と一致するため、SiGe層33aの格子に歪みが生じる。
例えば、チャネル領域にのみSiGe層33aを形成すると、歪みSiGeチャネルのMOSFETが形成できる。このMOSFETはソース・ドレイン領域14にGeが殆どないため、例えばシリサイドにおけるジャーマノサイドが形成されない。このため、低抵抗が保持できる。また、SiGe層33aのGe組成は酸化濃縮工程の繰り返しにより高Ge組成化することが可能であるため、非特許文献3に開示されている局所的な酸化濃縮を進めることにより形成する高Ge組成SiGe領域作製とは異なり、高Ge組成のSiGe層をチャネル部の膜減りを招くことなく形成することが可能である。即ち、チャネル領域とソース・ドレイン領域の最表面が同じ高さとなり、素子特性の向上をはかることができる。
(第3の実施形態)
図5は、本発明の第3の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
図5は、本発明の第3の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態は、MOSFETからなる半導体素子において、チャネル領域がSiとなり、ソース・ドレイン領域がSiGeからなる構造を実現したものである。
第1の実施形態と同様に、単結晶Si基板1上にシリコン酸化膜からなる埋め込み絶縁膜2が形成され、その上に半導体層3が形成され、いわゆるSOI構造となっている。半導体層3は、シリコン酸化膜からなる素子分離用絶縁膜4により2つの半導体層43,53に分離されている。そして、半導体層43は、SiGeからなる半導体層43aとSiからなる半導体層43bに分離されている。
半導体層43上にゲート絶縁膜11を介してゲート電極12が形成され、ゲート電極12の両側面に側壁絶縁膜13が形成されている。さらに、ゲート電極12を挟んで半導体層43にソース・ドレイン領域14が形成され、これによりMOSトランジスタが形成されている。ここで、チャネル領域はSiからなる半導体層43bであり、ソース・ドレイン領域14の大部分はSiGeからなる半導体層43aとなっている。同様に、半導体層53上にゲート絶縁膜21を介してゲート電極22が形成され、ゲート電極22の両側面に側壁絶縁膜23が形成されている。さらに、ゲート電極22を挟んで半導体層53にソース・ドレイン領域24が形成され、これによりMOSトランジスタが形成されている。
図6(a)〜(c)は、本実施形態の半導体装置の製造工程において主要な工程を示す断面図である。
まず、図6(a)に示すように、支持基板1、埋め込み絶縁膜2、及び半導体層3からなるSOI基板において、素子分離用絶縁膜4を形成し、半導体層3を2つの半導体層43,53に分離する。続いて、各々の半導体層43,53にそれぞれゲート電極部を形成する。その後、全面にシリコン窒化膜7を堆積し、SiGeにしたい領域上に開口を設ける。本実施形態では、半導体層43のソース・ドレイン領域とすべき部分上にシリコン窒化膜7の開口を設けた。このとき、素子分離用絶縁膜4及びゲート電極部はシリコン窒化膜7に覆われていることが望ましい。
次いで、図6(b)に示すように、シリコン窒化膜7上及び開口内にSiGe層6を堆積する。SiGe層6の堆積は、半導体層43の結晶欠陥を低減するため、例えば15%以下の低Ge組成でエピタキシャルに成長するのが望ましい。
次いで、図6(c)に示すように、乾燥雰囲気中にて高温の酸化を行い、SiGe層6を酸化する。これにより、酸化膜8が形成されると共に、半導体層43の一部にGeが拡散する。具体的には、半導体層43のソース・ドレイン領域はSiGe層43aとなり、チャネル領域はSi層43bのままとなる。
次いで、シリコン酸化膜8を剥離する。この剥離は、シリコン酸化膜8とシリコン窒化膜7とのエッチングの選択比が高い溶液若しくはガスを用いることが望ましく、これによりシリコン酸化膜8の剥離によって素子分離用絶縁膜4、ゲート電極部がエッチングされることがない。その後、シリコン窒化膜7を剥離する。この剥離は、シリコン窒化膜7と素子分離用絶縁膜4であるシリコン酸化膜とのエッチングの選択比が高い溶液若しくはガスを用いることが望ましい。次いで、ソース・ドレインの不純物及び電極を形成して素子を作製する。
このようにして作製された半導体装置は、ソース・ドレイン領域にのみSiGe領域が形成される。このSiGeはチャネルのSiよりも格子定数が大きいため、チャネルに対し圧縮の応力を与えることになる。この圧縮応力により反転層ホールの移動度が向上し、素子性能が改善される。さらに、SiGe層43aの形成がGeの拡散により形成されるため、結晶欠陥が誘起されにくく、接合リーク電流が増加しない利点もある。
(変形例)
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、第1の半導体層をSiGe、第2の半導体層をSiとしているが、図9(a)に示すように、両方共にSiGeであり、第1の半導体層のGe濃度が第2の半導体層のGe濃度よりも高いものとしてもよい。さらに、2種の半導体層に限るものではなく、異なるGe組成のSiGe層が設けられた3種類以上の半導体層からなる構成としても良い。
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、第1の半導体層をSiGe、第2の半導体層をSiとしているが、図9(a)に示すように、両方共にSiGeであり、第1の半導体層のGe濃度が第2の半導体層のGe濃度よりも高いものとしてもよい。さらに、2種の半導体層に限るものではなく、異なるGe組成のSiGe層が設けられた3種類以上の半導体層からなる構成としても良い。
また、実施形態ではSOI構造を示しているが、埋め込み絶縁膜がない、いわゆるバルクSi上に形成することも可能である。さらに、半導体層上に形成するトランジスタは必ずしもMOS構造に限るものではなく、ゲート絶縁膜として酸化膜以外の絶縁膜を用いたMIS構造であってもよい。
また本実施形態は、半導体層間が絶縁膜で埋め込まれた構造に限らない。つまり、図9(b)に示すように、埋め込み絶縁膜上にメサ状に形成された半導体層においてもGeを導入した半導体層を良好に形成することが可能である。この構造からなる半導体基板を用いることによって、例えばFin−FETなどの立体構造素子を形成することが可能である。この場合もGe拡散抑制層としてシリコン窒化膜を用いることで埋め込み絶縁膜がオーバーエッチングされたり、特に半導体層下の埋め込み絶縁膜がエッチングされることによる不具合が発生しない。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
1…単結晶Si基板(支持基板)
2…シリコン酸化膜(埋め込み絶縁膜)
3…Si層(半導体層)
3a,33a,43a…SiGe層(第1の半導体層)
3b,33b,43b…Si層(第2の半導体層)
4…シリコン酸化膜(素子分離用絶縁膜)
5…シリコン酸化膜(Ge拡散抑制層)
6…SiGe層
7…シリコン窒化膜(Ge拡散抑制層)
8…SiGeの酸化によるシリコン酸化膜
11,21…ゲート絶縁膜
12,22…ゲート電極
13,23…側壁絶縁膜
14,24…ソース・ドレイン領域
53,54…半導体層
2…シリコン酸化膜(埋め込み絶縁膜)
3…Si層(半導体層)
3a,33a,43a…SiGe層(第1の半導体層)
3b,33b,43b…Si層(第2の半導体層)
4…シリコン酸化膜(素子分離用絶縁膜)
5…シリコン酸化膜(Ge拡散抑制層)
6…SiGe層
7…シリコン窒化膜(Ge拡散抑制層)
8…SiGeの酸化によるシリコン酸化膜
11,21…ゲート絶縁膜
12,22…ゲート電極
13,23…側壁絶縁膜
14,24…ソース・ドレイン領域
53,54…半導体層
Claims (10)
- 基板上に、素子分離用絶縁膜により互いに分離して、少なくともSiを含む第1及び第2の半導体層を形成した半導体装置であって、
前記第1の半導体層のGe濃度は前記第2の半導体層のGe濃度よりも高く設定され、且つ前記第1及び第2の半導体層は同じ膜厚に形成されていることを特徴とする半導体装置。 - 基板上に少なくともSiを含む半導体層を形成する工程と、
前記半導体層に素子分離用絶縁膜を形成し、該半導体層を第1の半導体層と第2の半導体層に分離する工程と、
前記第2の半導体層及び前記素子分離用絶縁膜の上にシリコン窒化膜を形成する工程と、
前記第1の半導体層及び前記シリコン窒化膜の上にSiGe膜を形成する工程と、
前記SiGe膜を酸化して酸化物を形成すると共に、該膜中のGeを前記第1の半導体層中に拡散させる工程と、
前記SiGe膜の酸化物を除去する工程と、
前記シリコン窒化膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 基板上に少なくともSiを含む半導体層が形成され、この半導体層上にゲート絶縁膜を介してゲート電極が形成され、このゲート電極の両側にソース・ドレイン領域が形成された半導体装置であって、
前記半導体層は、前記ゲート電極下のチャネル領域のGe濃度が前記ソース・ドレイン領域のGe濃度よりも高く、且つ前記チャネル領域と前記ソース・ドレイン領域の厚みは等しいことを特徴とする半導体装置。 - 基板上に少なくともSiを含む半導体層を形成する工程と、
前記半導体層上に、該半導体層に形成すべきMISトランジスタのチャネル領域となる部分に開口を有するシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上及び前記開口内にSiGe膜を形成する工程と、
前記SiGe膜を酸化して酸化物を形成する共に、該膜中のGeを前記半導体層のチャネル領域となる部分に拡散させる工程と、
前記SiGe膜の酸化物を除去する工程と、
前記シリコン窒化膜を除去する工程と、
前記半導体層上にゲート絶縁膜を介してゲート電極を形成し、更にソース・ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 基板上に少なくともSiを含む半導体層が形成され、この半導体層上にゲート絶縁膜を介してゲート電極が形成され、このゲート電極の両側にソース・ドレイン領域が形成された半導体装置であって、
前記半導体層は、前記ソース・ドレイン領域のGe濃度が前記ゲート電極下のチャネル領域のGe濃度よりも高く、且つ前記チャネル領域とソース・ドレイン領域の厚みは等しいことを特徴とする半導体装置。 - 基板上に少なくともSiを含む半導体層を形成する工程と、
前記半導体層上に、該半導体層に形成すべきMISトランジスタのソース・ドレイン領域となる部分に開口を有するシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上及び前記開口内にSiGe膜を形成する工程と、
前記SiGe膜を酸化して酸化物を形成すると共に、該膜中のGeを前記半導体層のソース・ドレイン領域となる部分に拡散させる工程と、
前記SiGe膜の酸化物を除去する工程と、
前記シリコン窒化膜を除去する工程と、
前記半導体層上にゲート絶縁膜を介してゲート電極を形成し、更にソース・ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 第1の半導体層はSiGeであり、第2の半導体層はSi又は第1の半導体層よりもGe濃度の低いSiGeであることを特徴とする請求項1,3,又は5記載の半導体装置。
- 前記素子分離用絶縁膜は、シリコン酸化膜であることを特徴とする請求項1,3,又は5記載の半導体装置。
- 前記基板は、単結晶Si基板上に絶縁膜を形成したものであることを特徴とする請求項1,3,又は5記載の半導体装置。
- 前記シリコン窒化膜を形成する工程として、前記第1,第2の半導体層及び前記素子分離用絶縁膜の上にシリコン窒化膜を形成した後、第1の半導体層上の部分に該層に内包される開口を形成したことを特徴とする請求項2記載の半導体装置の製造方法。
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JP2005040701A JP2006228958A (ja) | 2005-02-17 | 2005-02-17 | 半導体装置及びその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2012054587A (ja) * | 2011-10-24 | 2012-03-15 | Toshiba Corp | 半導体装置の製造方法 |
USRE45462E1 (en) | 2007-03-29 | 2015-04-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
2005
- 2005-02-17 JP JP2005040701A patent/JP2006228958A/ja active Pending
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