JP2010258481A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 格子定数が異なる複数種類の半導体素子を同一の基板上に混載することが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、シリコン基板21の一部に絶縁膜22を形成し、シリコン基板21と絶縁膜22上にアモルファスSiGe層23を形成し、シリコン基板を熱処理し、アモルファスSiGe層23を絶縁膜22上に横方向に固相若しくは液相成長させて結晶化し、シリコン基板22と絶縁膜22上に格子定数が後に形成される材料層の格子定数に整合されたSiGe層23bを形成する。
【選択図】図4
Description
図1は、本発明の第1の実施形態に係る半導体装置の概略構成を示している。図1は、電子機能素子や、光機能素子及びスピン機能素子を1つのシリコン基板上にモノリシックに形成する場合を示している。
(2)SiGeの表面又は下方の層に触媒金属をインプリントし、触媒金属によりSiGeの成長を誘起させる固相成長法、SiGeの表面又は下方の層に局所的に応力を印加し、この応力印加箇所からSiGeを成長させる固相成長法
(3)絶縁膜上で単結晶化する例えばMgO等の結晶性絶縁膜をテンプレートとしてSiGeを結晶化させる方法
(4)金属誘起結晶化法(MIC : Metal Induced Crystallization)を用いて絶縁膜上にSiGe層を形成する方法
上記第1の実施形態によれば、シリコン基板10上に形成された絶縁膜13の上に、混晶比が異なるバッファ層としてのSi1−xGex層14a、14b、14cを設け、このSi1−xGex層14a、14b、14cをテンプレートとしてSiGe層又はGe層15、GaAs層又はFeSi2層16、Fe3Si層17を設けている。このため、シリコン基板10と格子定数が異なる複数の半導体層を1つの基板上に設けることができる。したがって、高機能の半導体装置をチップ面積の増大を抑制して形成することができる。
図3は、本発明の第2の実施形態に係る半導体装置の概略構成を示しており、図3において図1と同一部分には同一符号を付している。図3は、電子機能素子や、光機能素子及びスピン機能素子を1つのシリコン基板上に三次元に形成する場合を示している。
次に、上記第1、第2の実施形態に適用されるバッファ層としてのSi1−xGex層の製造方法について説明する。
図4は、SiGe層を絶縁膜上で横方向に固相若しくは液相エピタキシャル成長させる方法を示している。
図6は、SiGe層のインプリント/インデント成長の原理を示すものである。図6(a)に示すように、図示せぬシリコン基板上に例えばシリコン酸化膜31が形成され、このシリコン酸化膜31上にアモルファスSiGe層32が形成される。アモルファスSiGe層32は、この上に形成される材料に応じて、予め混晶比が調整されている。このアモルファスSiGe層32の表面に、例えばシリコンで形成されたインデント33を用いて触媒金属をインプリントしたり、インデント33を用いて応力が付加される。インプリントは、具体的には、インデント33を構成する針の先端に触媒金属を蒸着し、この触媒金属がアモルファスSiGe層32の表面に圧着して転写される。尚、触媒金属としては、例えばNi、Cu、Pd、Co等のSiGeと表面反応を生じる金属が適用される。
図9は、絶縁膜上で単結晶化する結晶性絶縁膜、例えばMgOを用いたSiGe層の結晶化方法を示している。
図10は、金属誘起結晶化法(MIC : Metal Induced Crystallization)を用いて絶縁膜上にSiGe層を形成する方法を示している。
図11は、図1に示す第1の実施形態に係るモノリシック型の半導体装置の製造方法を概略的に示している。第1の実施形態の場合、トランジスタあるいはCMOSトランジスタ11の形成領域としての第1の領域Aと、機能素子の形成領域としての第2の領域Bがシリコン基板10の平面内に形成される。第2の領域Bに形成される機能素子を形成する際、バッファ層としてのSiGe層の製造方法は、上述したように種々の方法がある。ここでは、例えば液相エピタキシャル成長法を用いる場合について説明する。
Claims (3)
- シリコン基板の一部に絶縁膜を形成し、
前記シリコン基板と絶縁膜上にアモルファスSiGe層を形成し、
前記シリコン基板を熱処理し、前記アモルファスSiGe層を前記絶縁膜上に横方向に固相若しくは液相成長させて結晶化し、前記シリコン基板と絶縁膜上に格子定数が後に形成される材料層の格子定数に整合されたSiGe層を形成することを特徴とする半導体装置の製造方法。 - 前記シリコン基板を熱処理する前に、前記アモルファスSiGe層上に絶縁層が形成されることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記アモルファスSiGe層を前記絶縁膜上に横方向に液相成長させる温度は、Si1−xGexの混晶比と温度の関係を示す液相線以上であることを特徴とする請求項1記載の半導体装置の製造方法。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5825221A (ja) * | 1982-05-26 | 1983-02-15 | Toshiba Corp | 半導体装置の製造方法 |
JP2002280568A (ja) * | 2000-12-28 | 2002-09-27 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2005536054A (ja) * | 2002-08-14 | 2005-11-24 | エーエスエム アメリカ インコーポレイテッド | アモルファスケイ素含有膜の堆積 |
JP2006140503A (ja) * | 2004-11-12 | 2006-06-01 | Samsung Electronics Co Ltd | 半導体基板及びその製造方法 |
JP2007043141A (ja) * | 2005-07-05 | 2007-02-15 | Advanced Lcd Technologies Development Center Co Ltd | nチャネル型薄膜トランジスタ、nチャネル型薄膜トランジスタの製造方法および表示装置 |
JP2007281442A (ja) * | 2006-03-17 | 2007-10-25 | Advanced Lcd Technologies Development Center Co Ltd | 光照射装置、光照射方法、結晶化装置、結晶化方法、および半導体デバイス |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5825221A (ja) * | 1982-05-26 | 1983-02-15 | Toshiba Corp | 半導体装置の製造方法 |
JP2002280568A (ja) * | 2000-12-28 | 2002-09-27 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2005536054A (ja) * | 2002-08-14 | 2005-11-24 | エーエスエム アメリカ インコーポレイテッド | アモルファスケイ素含有膜の堆積 |
JP2006140503A (ja) * | 2004-11-12 | 2006-06-01 | Samsung Electronics Co Ltd | 半導体基板及びその製造方法 |
JP2007043141A (ja) * | 2005-07-05 | 2007-02-15 | Advanced Lcd Technologies Development Center Co Ltd | nチャネル型薄膜トランジスタ、nチャネル型薄膜トランジスタの製造方法および表示装置 |
JP2007281442A (ja) * | 2006-03-17 | 2007-10-25 | Advanced Lcd Technologies Development Center Co Ltd | 光照射装置、光照射方法、結晶化装置、結晶化方法、および半導体デバイス |
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