KR20090031264A - 반도체막이 구비된 기판의 제작 방법 - Google Patents
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Abstract
본 발명은 단결정 반도체층을 가지는 SOI 구조의 기판을 대면적화한다.
직사각형 형상의 단결정 반도체 기판을 복수 준비한다. 각 단결정 반도체 기판에, 수소 이온을 도핑하여 원하는 깊이에 손상 영역을 형성하고, 각 단결정 반도체 기판 표면에 접합층을 형성한다. 손상 영역 및 접합층이 형성된 복수의 단결정 기판을 트레이에 배치한다. 트레이에는, 단결정 반도체 기판을 수납하기 위한 오목부가 형성된다. 트레이에 배치된 상태에서, 손상 영역 및 접합층을 형성한 복수의 단결정 반도체 기판을 베이스 기판과 접합시킨다. 가열 처리에 의하여 손상 영역을 따라 단결정 반도체 기판을 분할함으로써, 베이스 기판에 박편화된 복수의 단결정 반도체층이 형성된다.
단결정 반도체 기판, 접합층, 트레이, 절연층, 손상 영역
Description
본 발명은, 반도체막이 구비된 기판 및 그 제작 방법에 관한 것이다. 본 발명에 따른 반도체막이 구비된 기판은, SOI(Silicon on Insulator) 구조를 가지는 반도체 기판이다.
근년에 들어, VLSI 기술이 비약적인 진보를 이룬 가운데, 고속화, 저소비 전력화를 실현할 수 있는 SOI 기술이 주목을 받고 있다. 이 기술은, 종래 벌크(bulk) 단결정 실리콘 기판으로 형성된 전계 효과 트랜지스터(FET: Field Effect Transistor)의 활성 영역(채널 형성 영역)을, 단결정 실리콘 박막으로 형성하는 기술이다. SOI 구조를 사용하여 MOS형 전계 효과 트랜지스터를 제작하면, 종래의 벌크 단결정 실리콘 기판을 사용하는 경우보다 기생 용량을 작게 할 수 있어, 고속화에 유리하게 되는 것이 알려져 있다.
SOI 기판으로서는, SIMOX 기판, 접합 기판을 들 수 있다. 예를 들어, SIMOX 기판의 제작은, 벌크 단결정 실리콘 기판에 산소 이온을 주입하고, 1300℃ 이상에서 열 처리하여 매립 산화물(BOX: Buried Oxide)층을 형성함으로써, BOX층 표면에 단결정 실리콘 박막을 형성함으로써 행해진다. SIMOX 기판의 제작에 있어서, 산소 이온의 주입을 정밀하게 제어할 수 있으므로, BOX층이 형성되는 깊이를 제어하여, 단결정 실리콘 박막을 균일한 막 두께로 형성할 수 있지만, 산소 이온의 주입에 시간이 많이 걸리기 때문에, 공정 작업 시간 및 비용에 문제가 있다. 또한, 산소 이온 주입에 의하여, 단결정 실리콘 박막을 손상시키기 쉽다는 문제도 있다.
접합 기판의 제작은, 산화막을 통하여 2장의 단결정 실리콘 기판(베이스 기판 및 본드 기판)을 접합하여, 한쪽의 단결정 실리콘 기판(본드 기판)을 이면(접합한 면이 아닌 면)으로부터 박막화함으로써, 단결정 실리콘 박막을 형성함으로써 행해진다. 박막화하는 수단으로서는, 연삭·연마(硏削·硏磨)로는 균일하고 얇은 단결정 실리콘 박막을 형성하기 어렵기 때문에, 스마트 컷(등록 상표)이라고 불리는 수소 이온 주입을 이용하는 기술이 제안되고 있다(예를 들어, 특허 문헌 1 참조).
[특허 문헌 1] 특개평5-211128호 공보
그러나, 종래의 SOI 기판은 단결정 실리콘 웨이퍼의 크기에 의존하므로, 대면적화를 도모하기 어려웠다. 따라서, 본 발명은, 단결정 실리콘 기판보다 대면적 기판에 복수의 단결정 반도체층을 접합한 반도체막이 구비된 기판을 제공하는 것을 과제의 하나로 한다. 또한, 복수의 단결정 반도체층을 효율 좋게 대면적 기판에 접합하는 것을 가능하게 하는 반도체막이 구비된 기판의 제작 방법을 제공하는 것을 과제로 한다.
본 발명의 반도체막이 구비된 기판은, 반도체 장치의 제작용 기판으로서 사용할 수 있다. 본 발명의 반도체막이 구비된 기판의 하나는, 베이스 기판과, 베이스 기판 위쪽 면에 밀착된 복수의 절연층과, 절연층의 위쪽 면에 밀착된 복수의 단결정 반도체층을 가지는 것이다. 베이스 기판에는, 1변이 300mm 이상의 기판을 사용하는 것이 바람직하다.
본 발명의 반도체막이 구비된 기판의 제작 방법의 하나는, 위쪽 면에 절연층이 형성되고, 절연층 위에 접합층이 형성되고, 원하는 깊이에 손상 영역이 형성된 복수의 단결정 반도체 기판과, 베이스 기판을 준비하고, 복수의 단결정 반도체 기판을 트레이에 배치하고, 트레이에 배치된 상태에서 복수의 단결정 반도체 기판을, 접합층을 통하여, 베이스 기판에 밀착시켜, 접합층의 표면과 베이스 기판 표면을 접합시킴으로써, 베이스 기판과 복수의 단결정 반도체 기판을 접합하고, 복수의 단 결정 반도체 기판의 가열에 의하여 손상 영역에 균열을 생기게 하여, 각 단결정 반도체 기판으로부터 분리된 복수의 제 1 단결정 반도체층이 밀착된 베이스 기판을 형성하고, 절연층의 형성 공정은, 단결정 반도체 기판 위에 1층 혹은 2층 이상의 절연막을 형성하는 것을 포함한다. 또한, 손상 영역의 형성 공정은, 소스 가스를 여기(勵起)하여 플라즈마를 생성하고, 플라즈마에 포함되는 이온종을, 절연층이 형성된 단결정 반도체 기판에 첨가함으로써, 단결정 반도체 기판 중에 손상 영역을 형성하는 것을 포함한다. 또한, 접합층의 형성 공정은, 절연층 및 손상 영역이 형성된 단결정 반도체 기판 위에, 절연층을 통하여 접합층을 형성하는 것을 포함한다.
본 발명의 반도체막이 구비된 기판의 제작 방법의 하나는, 위쪽 면에 절연층이 형성되고, 절연층 위에 접합층이 형성되고, 원하는 깊이에 손상 영역이 형성된 복수의 단결정 반도체 기판과, 베이스 기판을 준비하고, 복수의 단결정 반도체 기판을 트레이에 배치하고, 트레이에 배치된 상태에서 복수의 단결정 반도체 기판을, 접합층을 통하여, 베이스 기판에 밀착시켜, 접합층 표면과 베이스 기판 표면을 접합시킴으로써, 베이스 기판과 복수의 단결정 반도체 기판을 접합하고, 복수의 단결정 반도체 기판의 가열에 의하여 손상 영역에 균열을 생기게 하여, 각 단결정 반도체 기판으로부터 분리된 복수의 제 1 단결정 반도체층이 밀착된 베이스 기판을 형성하는 것을 포함한다. 절연층의 형성 공정은, 단결정 반도체 기판 위에, 1층 혹은 2층 이상의 절연막을 형성하는 것을 포함한다. 또한, 접합층의 형성 공정은, 절연층이 형성된 단결정 반도체 기판 위에, 절연층을 통하여 접합층을 형성하는 것 을 포함한다. 또한, 손상 영역의 형성 공정은, 소스 가스를 여기하여 플라즈마를 생성하고, 플라즈마에 포함되는 이온종을, 절연층 및 접합층이 형성된 단결정 반도체 기판에 첨가함으로써, 단결정 반도체 기판 중에 손상 영역을 형성하는 것을 포함한다.
본 발명의 반도체막이 구비된 기판의 제작 방법의 하나는, 위쪽 면에 절연층이 형성되고, 절연층 위에 접합층이 형성되고, 원하는 깊이에 손상 영역이 형성된 복수의 단결정 반도체 기판과, 베이스 기판을 준비하고, 복수의 단결정 반도체 기판을 트레이에 배치하고, 트레이에 배치된 상태에서 복수의 단결정 반도체 기판을, 접합층을 통하여, 베이스 기판에 밀착시켜, 접합층의 표면과 베이스 기판 표면을 접합함으로써, 베이스 기판과 복수의 단결정 반도체 기판을 접합하고, 복수의 단결정 반도체 기판의 가열에 의하여 손상 영역에 균열을 생기게 하여, 각 단결정 반도체 기판으로부터 분리된 복수의 제 1 단결정 반도체층이 밀착된 베이스 기판을 형성하는 것을 포함한다. 또한, 손상 영역의 형성 공정은, 소스 가스를 여기하여 플라즈마를 생성하고, 플라즈마에 포함되는 이온종을 복수의 단결정 반도체 기판에 첨가함으로써, 단결정 반도체 기판 중에 손상 영역을 형성하는 것을 포함한다. 또한, 절연층의 형성 공정은, 손상 영역이 형성된 단결정 반도체 기판 위에 1층 혹은 2층 이상의 절연막을 형성하는 것을 포함한다. 또한, 접합층의 형성 공정은, 손상 영역 및 절연층이 형성된 단결정 반도체 기판 위에, 절연층을 통하여 접합층을 형성하는 것을 포함한다.
본 발명의 반도체막이 구비된 기판의 제작 방법에 있어서, 베이스 기판에는, 1변이 300mm 이상의 기판을 사용하는 것이 바람직하다. 또한, 접합층을 단결정 반도체 기판에 접하여 형성된 절연층 위에 형성하는 것이 바람직하다.
본 발명의 반도체막이 구비된 기판은, Si 웨이퍼 등의 벌크 상태 단결정 반도체 기판보다 대면적의 SOI 구조를 가지는 기판이다. 따라서, 본 발명에 따른 반도체막이 구비된 기판을 사용함으로써, 예를 들어, 반도체 집적 회로 등의 반도체 장치의 생산성을 향상시킬 수 있다. 또한, 본 명세서 중에 있어서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다.
본 발명의 제작 방법에 의하여, Si 웨이퍼 등의 벌크 상태 단결정 반도체 기판보다도 대면적의 SOI 구조를 가지는 반도체막이 구비된 기판을 제작할 수 있다.
이하에, 본 발명을 설명한다. 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 다른 도면 사이에서 동일 참조 부호가 붙여진 요소는 동일 요소를 나타내므로, 재료, 형상, 제작 방법 등에 대하여 반복되는 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 복수의 단결정 반도체층을 기판 위에 가지는 SOI 구조의 반도체막이 구비된 기판, 및 그 제작 방법에 대하여 설명한다.
도 1은, 반도체막이 구비된 기판(100)의 구성예를 도시하는 사시도이다. 반도체막이 구비된 기판(100)은, 1장의 베이스 기판(101)에 복수의 단결정 반도체층(116)이 접합된다. 각 단결정 반도체층(116)은 절연층(102)을 통하여 베이스 기판(101)에 형성되므로, 반도체막이 구비된 기판(100)은 소위 SOI 구조의 반도체 기판이다. 따라서, 이하, 반도체막이 구비된 기판(100)을 「반도체기판(100)」이라고 기재한다.
절연층(102)은, 단층 구조 및 적층 구조의 어느 쪽이라도 좋다. 본 실시형태에서는 절연층(102)은 3층 구조이고, 베이스 기판(101) 측에서, 접합층(114), 절연막(112b), 절연막(112a)이 적층된다.
단결정 반도체층(116)은, 단결정 반도체 기판을 박막화함으로써 형성되는 층이다. 단결정 반도체 기판으로서, 시중 판매되는 반도체 기판을 사용할 수 있고, 예를 들어, 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판 등, 제 4 족 원소로 이루어지는 단결정 반도체 기판을 사용할 수 있다. 또한, 갈륨비소나 인듐인 등의 화합물 반도체 기판도 사용할 수 있다.
베이스 기판(101)은, 절연 표면을 가지는 기판을 사용한다. 구체적으로는, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 전자 공업용에 사용되는 각종 유리 기판, 석영 기판, 세라믹스 기판, 사파이어 기판을 들 수 있다. 바람직하게는, 베이스 기판(101)으로서 유리 기판을 사용한다. 유리 기판으로서, 열 팽창 계수가 25×10-7/℃ 이상 50×10-7/℃ 이하(바 람직하게는 30×10-7/℃ 이상 40×10-7/℃ 이하)이고, 변형점(distortion point)이 580℃ 이상 680℃ 이하(바람직하게는, 600℃ 이상 680℃ 이하)인 기판을 사용하는 것이 바람직하다. 또한, 반도체 장치의 오염을 억제하기 위하여, 유리 기판은 무 알칼리 유리 기판인 것이 바람직하다. 무 알칼리 유리 기판의 재료로서는, 예를 들어, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 유리 재료 등이 있다. 또한, 베이스 기판(101)으로서, 유리 기판 외에, 세라믹스 기판, 석영 기판이나 사파이어 기판 등의 절연체로 이루어지는 절연성 기판, 금속이나 스테인리스 등의 도전체로 이루어지는 도전성 기판, 실리콘이나 갈륨비소 등의 반도체로 이루어지는 반도체 기판 등을 사용할 수 있다.
베이스 기판(101)으로서, 300mm×300mm 이상의 기판을 사용하는 것이 바람직하다. 예를 들어, 이러한 대면적 기판으로서, 액정 패널의 제작용으로 개발된 마더 유리(mother glass) 기판을 사용하는 것이 바람직하다. 마더 유리 기판으로서는, 예를 들어, 제 3 세대(550mm×650mm), 제 3.5 세대(600mm×720mm), 제 4 세대(680mm×880mm 혹은 730mm×920mm), 제 5 세대(1100mm×1300mm), 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm) 등의 크기의 기판이 알려져 있다. 대면적의 마더 유리 기판을 베이스 기판(101)으로서 사용하여 SOI 기판을 제작함으로써, SOI 기판의 대면적화가 실현된다.
마더 유리 기판과 같은 대면적 기판을 베이스 기판(101)으로서 사용함으로써, SOI 기판의 대면적화가 실현된다. SOI 기판의 대면적화가 실현되면, 1장의 SOI 기판으로부터 다수의 IC, LSI 등의 칩을 제작할 수 있어, 1장의 기판으로부터 제작되는 칩의 개수가 증가되므로, 생산성을 비약적으로 향상시킬 수 있다.
이하, 도 2 내지 10b를 참조하여, 도 1에 도시하는 반도체 기판(100: 반도체막이 구비된 기판(100))의 제작 방법을 설명한다.
우선, 단결정 반도체 기판(111)을 준비한다. 단결정 반도체 기판(111)은, 원하는 크기 및 형상으로 가공된다. 도 2는, 단결정 반도체 기판(111)의 구성의 일례를 도시하는 사시도이다. 직사각형 형상의 베이스 기판(101)에 접합하는 점, 및 축소 투영(投影)형 노광 장치 등의 노광 장치의 노광 영역이 직사각형인 점 등을 고려하면, 도 2에 도시하는 바와 같이, 단결정 반도체 기판(111)의 형상은 직사각형인 것이 바람직하다. 또한, 특히 기재하지 않는 한, 직사각형에는 정사각형이 포함되는 것으로 한다. 예를 들어, 직사각형의 단결정 반도체 기판(111)의 긴 변의 길이는, 축소 투영형 노광 장치의 1샷의 노광 영역의 1변의 n배(n은 임의의 양의 정수이며, n≥1)를 충족시키도록 가공하는 것이 바람직하다.
직사각형 단결정 반도체 기판(111)은, 시중 판매되는 원형 형상 벌크 단결정 반도체 기판을 절단함으로써 형성할 수 있다. 기판의 절단에는, 다이서(dicer) 혹은 와이어 소(wire-saw) 등의 절단 장치, 레이저 절단, 플라즈마 절단, 전자 빔 절단, 그 외 임의의 절단 수단을 사용할 수 있다. 또한, 기판으로서 박편화되기 전의 반도체 기판 제작용의 잉곳을, 그 단면이 직사각형이 되도록 직방체 형상으로 가공하고, 이 직방체 형상의 잉곳(ingot)을 박편화함으로써도, 직사각형 형상 단결정 반도체 기판(111)을 제작할 수 있다.
또한, 단결정 반도체 기판(111)에, 단결정 실리콘 기판과 같은 결정 구조가 다이아몬드 구조의 제 4 족 원소로 이루어지는 기판을 사용하는 경우는, 그 주 표면의 면 방위는 (100)면, (110)면, (111)면의 어느 쪽이라도 좋다. 면 방위가 (100)면의 단결정 반도체 기판(111)을 사용함으로써, 단결정 반도체층(116)과 그 표면에 형성되는 절연층과의 계면 준위 밀도를 작게 할 수 있기 때문에, 전계 효과형 트랜지스터의 제작에 바람직하다.
주 표면이 (110)면의 단결정 반도체 기판(111)을 사용함으로써, 절연막(112a)과 단결정 반도체층(116)과의 접합면에 있어서, 접합층(114)을 구성하는 원소와 단결정 반도체층(116)을 구성하는 제 4 족 원소(예를 들어 실리콘 원소)와의 결합이 밀접하게 형성되기 때문에, 접합층(114)과 단결정 반도체층(116)의 결합력이 향상된다.
주 표면이 (110)면의 단결정 반도체 기판(111)을 사용함으로써, 그 주 표면에는, 다른 면 방위와 비교하여 원자가 밀접하게 배열되기 때문에, 단결정 반도체층(116)의 평탄성이 향상된다. 따라서, 주 표면이 (110)면의 단결정 반도체층(116)을 사용하여 제작한 트랜지스터는, 작은 S값, 고전계 효과 이동도 등의, 뛰어난 전기적 특성을 가진다. 또한, 주 표면이 (110)면의 단결정 반도체 기판은, (100)면의 단결정 반도체 기판보다 영률(young's modulus)이 커져, 벽개(劈開)하기 쉽다는 장점이 있다.
다음에, 도3a에 도시하는 바와 같이, 단결정 반도체 기판(111) 위에 절연층(112)을 형성한다. 절연층(112)은 단층 구조, 2층 이상의 다층 구조로 할 수 있 다. 그 두께는 5nm 이상 400nm 이하로 할 수 있다. 절연층(112)을 구성하는 막으로서, 산화실리콘막, 질화실리콘막, 산질화실리콘막, 질산화실리콘막, 산화게르마늄막, 질화게르마늄막, 산질화게르마늄막, 질산화게르마늄막 등의 실리콘 혹은 게르마늄을 조성에 포함하는 절연막을 사용할 수 있다. 또한, 산화알루미늄, 산화탄탈, 산화하프늄 등의 금속 산화물로 이루어지는 절연막, 질화알루미늄 등의 금속 질화물로 이루어지는 절연막, 산질화알루미늄막 등의 금속 산질화물로 이루어지는 절연막, 질산화알루미늄막 등의 금속의 질산화물로 이루어지는 절연막을 사용할 수도 있다.
또한, 본 명세서에 있어서, 산질화물이란, 그 조성으로서, 질소 원자보다 산소 원자의 개수가 많은 물질이고, 또한, 질산화물이란, 그 조성으로서, 산소 원자보다 질소 원자의 개수가 많은 물질로 한다. 예를 들어, 산질화실리콘이란, 산소가 50ato.% 이상 65ato.% 이하, 질소가 0.5ato.% 이상 20ato.% 이하, Si이 25ato.% 이상 35ato.% 이하, 수소가 0.1ato.% 이상 20ato.% 이하의 범위로 포함되는 물질로 한다. 또한, 질산화실리콘이란, 산소가 5ato.% 이상 30ato.% 이하, 질소가 20ato.% 이상 55ato.% 이하, Si이 25ato.% 이상 35ato.% 이하, 수소가 10ato.% 이상 30ato.% 이하의 범위로 포함되는 물질로 한다. 또한, 산질화물 및 질산화물의 조성은, 러더퍼드 후방(後方) 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방(前方) 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정할 수 있다. 또한, 여기서 기재하는 산질화실리콘 및 질산화실리콘의 산소, 질소, 수소, Si의 함유 비율은, 각 물질을 구성하는 원소의 합계를 100atoms%로 한 경우의 값이다.
절연층(112)을 구성하는 절연막은, CVD법, 스퍼터링법, 단결정 반도체 기판(111)을 산화 혹은 질화하는 등의 방법에 의하여 형성할 수 있다.
베이스 기판(101)에 알칼리 금속 및 알칼리 토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물을 포함하는 기판을 사용한 경우, 이러한 불순물이 베이스 기판(101)으로부터, SOI 기판의 반도체층으로 확산되는 것을 방지할 수 있는 막을 적어도 1층 이상 절연층(112)에 형성하는 것이 바람직하다. 이러한 막으로서, 질화실리콘막, 질산화실리콘막, 질화알루미늄막, 혹은 질산화알루미늄막 등이 있다. 이러한 막을 포함시킴으로써, 절연층(112)을 배리어층으로서 기능시킬 수 있다.
예를 들어, 절연층(112)을 단층 구조의 배리어층으로서 형성하는 경우, 두께5nm 이상 200nm 이하의 질화실리콘막, 질산화실리콘막, 질화알루미늄막, 혹은 질산화알루미늄막으로 형성할 수 있다.
절연층(112)을 배리어층으로서 기능하는 2층 구조의 막으로 하는 경우는, 상층은, 배리어 기능이 높은 절연막으로 구성한다. 상술한 바와 같은 절연막으로서, 두께 5nm 내지 200nm의 질화실리콘막, 질산화실리콘막, 질화알루미늄막, 혹은 질산화알루미늄막을 형성할 수 있다. 이들 막은, 불순물의 확산을 방지하는 블로킹 효과가 높지만, 내부 응력이 높다. 따라서, 단결정 반도체 기판(111)과 접하는 하층 절연막으로서, 상층 절연막의 응력을 완화하는 효과가 있는 막을 선택하는 것이 바람직하다. 이러한 절연막으로서, 산화실리콘막, 질화실리콘막, 및 단결정 반도체 기판(111)을 열 산화하여 형성한 열 산화막 등이 있다. 하층의 절연막의 두께는 5nm 이상 300nm 이하로 할 수 있다.
본 실시형태에서는, 절연층(112)을 절연막(112a, 112b)으로 이루어지는 2층 구조로 한다. 절연층(112)을 블로킹막으로서 기능시키는 절연막(112a)과 절연막(112b)의 조합은, 예를 들어, 산화실리콘막과 질화실리콘막, 산질화실리콘막과 질화실리콘막, 산화실리콘막과 질산화실리콘막, 산질화실리콘막과 질산화실리콘막 등이 있다.
예를 들어, 상층의 절연막(112a)은, 프로세스 가스로 SiH4 및 N2O를 사용하여 플라즈마 여기 CVD법(이하, 「PECVD」라고 기재함)으로 형성한 산질화실리콘막으로 형성할 수 있다. 또한, 절연막(112a)으로서, 프로세스 가스로 유기 실란 가스와 산소를 사용하여, PECVD법으로 산화실리콘막을 형성할 수도 있다. 또한, 단결정 반도체 기판(111)을 산화한 산화막으로 절연막(112a)을 형성할 수도 있다.
유기 실란이란, 테트라에톡시실란(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 화합물이다.
하층의 절연막(112b)은, 프로세스 가스로 SiH4, N2O, NH3 및 H2를 사용하여 PECVD법으로 형성한 질산화실리콘막으로 형성할 수 있다. 또한, 프로세스 가스로 SiH4, N2, NH3 및 H2를 사용하여 PECVD법으로 형성한 질화실리콘막으로 형성할 수 있다.
예를 들어, PECVD법으로, 산질화실리콘으로 이루어지는 절연막(112a), 질산화실리콘으로 이루어지는 절연막(112b)을 형성하는 경우, 단결정 반도체 기판(111)을 PECVD 장치의 처리실에 반입한다. 그리고, 절연막(112a) 형성용의 프로세스 가스로서 SiH4 및 N2O를 처리실에 공급하고, 이 프로세스 가스의 플라즈마를 생성하여, 질산화실리콘막을 단결정 반도체 기판(111) 위에 형성한다. 다음에, 처리실에 도입하는 가스를 절연막(112b) 형성용의 프로세스 가스로 변경한다. 여기서는, SiH4, NH3 및 H2 및 N2O를 사용한다. 이들 혼합 가스의 플라즈마를 생성하여, 산질화실리콘막 위에 질산화실리콘막을 연속적으로 형성한다. 또한, 복수의 처리실을 가지는 PECVD 장치를 사용하는 경우에는, 산질화실리콘막과 질산화실리콘막을 다른 처리실에서 형성할 수도 있다. 물론, 처리실에 도입하는 가스를 변경함으로써, 하층에 산화실리콘막을 형성할 수도 있고, 상층에 질화실리콘막을 형성할 수도 있다.
상술한 바와 같이, 절연막(112a) 및 절연막(112b)을 형성함으로써, 스루풋(through put)이 좋게 복수의 단결정 반도체 기판(111)에 절연층(112)을 형성할 수 있다. 또한, 대기에 노출시키지 않고 절연막(112a) 및 절연막(112b)을 형성할 수 있으므로, 절연막(112a)과 절연막(112b)의 계면이 대기로 인하여 오염되는 것을 방지할 수 있다.
또한, 절연막(112a)으로서, 단결정 반도체 기판(111)을 산화 처리함으로써 산화막을 형성할 수 있다. 이 산화막을 형성하기 위한, 열 산화 처리는, 드라이 산화라도 좋지만, 산화 분위기 중에 할로겐을 포함하는 가스를 첨가하는 것이 바람직하다. 할로겐을 포함하는 가스로서, HCl, HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2 등 중에서 선택된 1종 혹은 복수종의 가스를 사용할 수 있다.
예를 들어, 산소에 대하여 HCl을 0.5부피% 내지 10부피%(바람직하게는 3부피%)의 비율로 포함하는 분위기 중에서, 700℃ 이상의 온도에서 열 처리를 행한다. 950℃ 이상 1100℃ 이하의 가열 온도에서 열 산화를 행하면 좋다. 처리 시간은 0.1시간 내지 6시간, 바람직하게는 0.5시간 내지 1시간으로 하면 좋다. 형성되는 산화막의 막 두께는, 10nm 내지 1000nm(바람직하게는 50nm 내지 200nm)로 하고, 예를 들어, 100nm의 두께로 할 수 있다.
이러한 온도 범위에서 산화 처리를 행함으로써, 할로겐 원소에 의한 게터링 효과를 얻을 수 있다. 게터링 효과로서는, 특히, 금속 불순물을 제거하는 효과가 있다. 즉, 염소의 작용에 의하여, 금속 등의 불순물이 휘발성 염화물이 되어 기상(氣相) 중으로 이탈됨으로써, 단결정 반도체 기판(111)으로부터 제거된다. 또한, 산화막에 포함되는 할로겐 원소에 의하여, 단결정 반도체 기판(111) 표면의 미 결합수(未結合手)가 종단되기 때문에, 산화막과 단결정 반도체 기판(111)의 계면의 국재 준위 밀도(localized-level density)를 저감할 수 있다.
이 할로겐을 포함하는 분위기에서의 열 산화 처리에 의하여, 산화막에 할로겐을 포함시킬 수 있다. 할로겐 원소를 1×1017atoms/cm3 내지 5×1020atoms/cm3의 농도로 포함시킴으로써, 반도체 기판(100)에 있어서, 금속 등의 불순물을 포획하여 단결정 반도체층(116)의 오염을 방지하는 보호막으로서의 기능을 발현시킬 수 있다.
다음에, 도 3b를 참조하여, 단결정 반도체 기판(111)에 손상 영역(113)을 형성하는 공정을 설명한다. 절연층(112)을 통하여, 전계에 의하여 가속된 이온으로 이루어지는 이온 빔(121)을, 단결정 반도체 기판(111)에 조사하여, 단결정 반도체 기판(111) 표면으로부터 소정 깊이의 영역에, 손상 영역(113)을 형성한다. 이 이온 조사 공정은, 가속된 이온종으로 이루어지는 이온 빔(121)을 단결정 반도체 기판(111)에 조사함으로써, 이온종을 구성하는 원소를 단결정 반도체 기판(111)에 첨가하는 공정이다. 따라서, 이온 빔(121)을 단결정 반도체 기판(111)에 조사하면, 가속된 이온종의 충돌에 의하여, 단결정 반도체 기판(111)의 소정 깊이에 결정 구조가 취약(脆弱)해진 취화(脆化)층이 형성된다. 이 층이 손상 영역(113)이다. 이온 빔(121)은, 소스 가스를 여기하여, 소스 가스의 플라즈마를 생성하여, 전계의 작용에 의하여, 플라즈마에 포함되는 이온을 플라즈마로부터 추출함으로써 생성된다.
손상 영역(113)이 형성되는 영역의 깊이는, 이온 빔(121)의 가속 에너지와 이온 빔(121)의 입사각(入射角)을 제어함으로써 조절할 수 있다. 가속 에너지는 가속 전압, 도즈(dose)량 등을 제어함으로써 조절할 수 있다. 이온의 평균 침입 깊이와 대략 같은 깊이의 영역에 손상 영역(113)이 형성된다. 이온을 주입하는 깊이로, 단결정 반도체 기판(111)으로부터 분리되는 반도체층의 두께가 결정된다. 손상 영역(113)이 형성되는 깊이는 50nm 이상 500nm 이하이고, 바람직한 깊이 범위는 50nm 이상 200nm 이하이다.
이온을 단결정 반도체 기판(111)에 첨가하는 방법은, 질량 분리가 수반되는 이온 주입법보다, 질량 분리가 수반되지 않는 이온 도핑법이 바람직하다. 단결정 반도체 기판(111)에 손상 영역(113)을 형성하는 택트 타임(tact time)을 단축할 수 있기 때문이다.
단결정 반도체 기판(111)을, 이온 도핑 장치의 처리실에 반입한다. 소스 가스를 여기하여 플라즈마를 생성하고, 플라즈마 중으로부터 이온종을 추출하여 가속함으로써 이온 빔(121)을 생성하고, 이 이온 빔(121)을, 복수의 단결정 반도체 기판(111)에 조사함으로써, 소정의 깊이의 영역에 이온이 고농도로 도입되어, 단결정 반도체 기판(111)에 손상 영역(113)이 형성된다.
소스 가스로 수소(H2)를 사용하는 경우, 수소 가스를 여기하여 H+, H2 +, 및 H3 +을 포함하는 플라즈마를 생성할 수 있다. 소스 가스로 생성되는 이온종의 종류 및 비율은, 플라즈마 여기 방법, 플라즈마를 발생시키는 분위기의 압력, 소스 가스 공급량 등을 조절함으로써, 변화시킬 수 있다. 이온 빔(121)에, H+, H2 +, H3 +의 총량에 대하여 H3 +가 50% 이상 포함되도록 하는 것이 바람직하고, H3 +의 비율은 80% 이상인 것이 더 바람직하다.
H3 +는 다른 수소 이온종(H+, H2 +)보다도, 수소 원자의 개수가 많고 결과적으로 질량이 크므로, 같은 에너지로 가속되는 경우, H+, H2 +보다 단결정 반도체 기판(111)의 더 얕은 영역에 주입된다. 따라서, 이온 빔(121)에 포함되는 H3 +의 비율을 높게 함으로써, 수소 이온의 평균 침입 깊이의 변동이 작아지므로, 단결정 반도체 기판(111)에 있어서의 수소의 깊이 방향의 농도 프로 파일은 보다 급준하게 되고, 그 프로 파일의 피크 위치를 얕게 할 수 있다. 따라서, 이온 빔(121)에 포함되는 H+, H2 +, H3 +의 총량에 대하여 H3 +가 50% 이상 포함되도록 하는 것이 바람직하고, H3 +의 비율은 80% 이상인 것이 바람직하다.
수소 가스를 사용하여, 이온 도핑법으로 이온 주입을 행하는 경우, 가속 전압 10kV 이상 200kV 이하, 도즈량 1×1016ions/cm2 이상 6×1016ions/cm2 이하로 할 수 있다. 이 조건에서 수소 이온을 주입함으로써, 이온 빔(121)에 포함되는 이온종 및 그 비율에 따라 다르지만, 손상 영역(113)을 단결정 반도체 기판(111)의 깊이 50nm 이상 500nm 이하의 영역에 형성할 수 있다.
예를 들어, 단결정 반도체 기판(111)이 단결정 실리콘 기판이고, 절연막(112a)이 두께 50nm의 산질화실리콘막이고, 절연막(112b)이 두께 50nm의 질산화실리콘막인 경우, 소스 가스가 수소이고, 가속 전압 40kV, 도즈량 2.2× 1016ions/cm2의 조건에서는, 단결정 반도체 기판(111)으로부터 두께 120nm 정도의 단결정 반도체층을 박리할 수 있다. 또한, 절연막(112a)을 두께 100nm의 산질화실리콘막으로 하고, 그 외에는 같은 조건에서 수소 이온을 도핑하면, 단결정 반도체 기판(111)으로부터 두께 70nm 정도의 단결정 반도체층을 박리할 수 있다.
이온 빔(121)의 소스 가스로 헬륨(He)을 사용할 수도 있다. 헬륨을 여기하여 생성되는 이온종이 거의 He+이온이므로, 질량 분리가 수반되지 않는 이온 도핑법이라도, He+이온을 주된 이온으로서 단결정 반도체 기판(111)에 주입할 수 있다. 따라서, 이온 도핑법으로, 효율 좋게, 미소한 공공(micro void)을 손상 영역(113)에 형성할 수 있다. 헬륨을 사용하여, 이온 도핑법으로 이온 주입을 행하는 경우, 가속 전압 10kV 이상 200kV 이하, 도즈량 1×1016ions/cm2 이상 6×1016ions/cm2 이하로 할 수 있다.
소스 가스로 염소 가스(Cl2 가스), 불소 가스(F2 가스) 등의 할로겐 가스를 사용할 수도 있다.
손상 영역(113)을 형성한 후, 절연층(112) 위쪽 면에, 도 3c에 도시하는 바와 같이, 접합층(114)을 형성한다. 접합층(114)을 형성하는 공정에서는, 단결정 반도체 기판(111)의 가열 온도는, 손상 영역(113)에 첨가된 원소 혹은 분자가 석출되지 않는 온도로 하고, 그 가열 온도는 350℃ 이하인 것이 바람직하다. 바꾸어 말하면, 이 가열 온도는 손상 영역(113)으로부터 가스가 빠져 나오지 않는 온도이 다. 또한, 접합층(114)은, 손상 영역(113)을 형성하기 전에 형성할 수도 있다. 이 경우는, 접합층(114)을 형성할 때의 프로세스 온도는, 350℃ 이상으로 할 수 있다.
접합층(114)은, 평활하고 친수성의 접합면을 단결정 반도체 기판(111) 표면에 형성하기 위한 층이다. 따라서, 접합층(114)의 평균 거칠기 Ra가 0.7nm 이하, 더 바람직하게는, 0.4nm 이하인 것이 바람직하다. 또한, 접합층(114)의 두께는 10nm 이상 200nm 이하로 할 수 있다. 바람직한 두께는 5nm 이상 500nm 이하이고, 더 바람직하게는 10nm 이상 200nm 이하이다.
접합층(114)은, 화학적 기상 반응에 의하여 형성되는 절연막인 것이 바람직하다. 예를 들어, 산화실리콘막, 산질화실리콘막, 질산화실리콘막, 질화실리콘막 등을, 접합층(114)으로서 형성할 수 있다. 접합층(114)으로서, PECVD법으로 산화실리콘막을 형성하는 경우에는, 소스 가스로 유기 실란 가스 및 산소(O2) 가스를 사용하는 것이 바람직하다. 소스 가스로 유기 실란을 사용함으로써, 프로세스 온도가 350℃ 이하에서, 평활한 표면을 가지는 산화실리콘막을 형성할 수 있다. 또한, 열 CVD법으로, 가열 온도가 200℃ 이상 500℃ 이하로 형성되는 LTO(저온 산화물, Low Temperature Oxide)로 형성할 수 있다. LTO의 형성에는, 실리콘 소스 가스로 모노 실란(SiH4) 혹은 디실란(Si2H6) 등을 사용하고, 산소 소스 가스로 NO2 등을 사용할 수 있다.
예를 들어, 소스 가스로 TEOS와 O2를 사용하여, 산화실리콘막으로 이루어지 는 접합층(114)을 형성하기 위한 조건 예로서는, 처리실에 유량 15sccm로 TEOS를 도입하고, 유량 750sccm로 O2를 도입한다. 성막 압력은 100Pa, 성막 온도 300℃, 고주파 전원 출력 300W, 전원 주파수 13.56MHz를 들 수 있다.
또한, 도 3b의 공정과 도 3c의 공정의 순서를 반대로 바꿀 수도 있다. 즉, 단결정 반도체 기판(111)에, 절연층(112) 및 접합층(114)을 형성한 후, 손상 영역(113)을 형성할 수도 있다. 이 경우, 절연층(112)과 접합층(114)을 같은 성막 장치로 형성할 수 있는 경우는, 절연층(112)과 접합층(114)의 형성을 연속하여 행하는 것이 바람직하다.
또한, 도 3b의 공정을 행한 후, 도 3a의 공정과 도 3c의 공정을 행할 수도 있다. 즉, 단결정 반도체 기판(111)에 이온을 도핑하여 손상 영역(113)을 형성한 후, 절연층(112) 및 접합층(114)을 형성한 후, 손상 영역(113)을 형성할 수도 있다. 이 경우, 절연층(112)과 접합층(114)을 같은 성막 장치로 형성할 수 있는 경우는, 절연층(112)과 접합층(114)을 연속적으로 행하는 것이 바람직하다. 또한, 손상 영역(113)을 형성하기 전에, 단결정 반도체 기판(111) 표면을 보호하기 위하여, 단결정 반도체 기판(111)을 산화 처리하여, 표면에 산화막을 형성하고, 산화막을 통하여 이온종을 단결정 반도체 기판(111)에 도핑할 수도 있다. 손상 영역(113)을 형성한 후에 이 산화막을 제거한다. 또한, 산화막을 남긴 상태에서, 절연층(112)을 형성할 수도 있다.
또한, 손상 영역(113)을 형성하기 위하여, 이온 도핑법으로 소스 가스로 생 성된 이온 종을 단결정 반도체 기판(111)에 도핑하므로, 이온 빔(121) 중에, 소스 가스의 이온종 이외의, 이온종이 포함된다. 이러한 이온종은, 예를 들어, 이온 도핑 장치의 처리실의 치구(治具)나 전극을 구성하는 금속 등이다. 이들 이온종은, 소스 가스(수소, 헬륨 등)의 이온종보다 질량이 크므로, 단결정 반도체 기판(111) 표면에 형성되는 막(절연막(112), 접합층(114) 혹은 산화막) 표면에 도핑된다. 이 금속 등의 불순물을 제거하기 위하여, 이온 도핑 공정 후, 단결정 반도체 기판(111) 표면에 형성되는 막 표면을 웨트 에칭하여, 그 막을 얇게 제거할 수도 있다.
다음에, 절연층(112), 손상 영역(113) 및 접합층(114)이 형성된 단결정 반도체 기판(111)을 세정한다. 이 세정 공정은, 순수(純水)에 의한 초음파 세정으로 행할 수 있다. 초음파 세정은 메가 헤르츠 초음파 세정(메가 소닉 세정)이 바람직하다. 초음파 세정 후, 단결정 반도체 기판(111)을 오존수로 세정하여도 좋다. 오존수로 세정함으로써, 유기물의 제거와, 접합층(114) 표면의 친수성을 향상시키는 표면 활성화 처리를 행할 수 있다.
접합층(114) 표면의 활성화 처리는, 오존수에 의한 세정 외에 원자 빔 혹은 이온 빔의 조사 처리, 플라즈마 처리, 혹은 라디칼 처리로 행할 수 있다. 원자 빔 혹은 이온 빔을 이용하는 경우에는, 아르곤 등의 불활성 가스 중성 원자 빔 혹은 불활성 가스 이온 빔을 사용할 수 있다.
세정 처리, 및 표면 활성화 처리가 끝난 후, 도 3d에 도시하는 바와 같이 복수의 단결정 반도체 기판(111)을 트레이(10)에 배치한다. 트레이(10)에 복수의 단 결정 반도체 기판(111)을 배치함으로써, 스루풋이 좋고 또 원하는 위치에 용이하게 복수의 단결정 반도체 기판(111)을 베이스 기판(101)에 접합할 수 있다. 또한, 표면 활성화 처리는, 트레이(10)에 복수의 단결정 반도체 기판(111)을 배치한 상태에서 행할 수도 있다.
도 7은, 트레이의 구성의 일례를 도시하는 외관도이다. 트레이(10)는, 판 형상의 부재이고, 단결정 반도체 기판(111)을 유지시키기 위한 복수의 오목부(11)가 형성된다. 도 7은, 도 1의 반도체 기판(100)을 제작하기 위한 트레이이고, 3행 3열로 오목부(11)가 형성된다. 트레이(10)는, 반도체 기판(100)의 기판의 제작 공정에서의 열 처리로 변질 및 변형되지 않는 재료로 제작된다. 특히, 열 처리로 인한 열 팽창이 적은 재료를 선택하는 것이 바람직하다. 예를 들어, 석영 유리, 스테인리스, 혹은 무 알칼리 유리 등으로 트레이(10)를 제작할 수 있다. 도 8은, 절연층(112), 접합층(114) 및 손상 영역(113)이 형성된 단결정 반도체 기판(111)을 배치한 트레이(10)의 외관도이다. 도 8의 단면도가 도 3d에 대응한다.
트레이(10)의 두께는, 1.1mm 이상 2mm 이하로 할 수 있다. 오목부(11)의 깊이는, 0.2mm 이상 0.6mm 이하로 할 수 있고, 0.3mm 이상 0.5mm 이하가 바람직하다. 트레이(10)의 크기는, 베이스 기판(101)과 같은 크기로 하는 것이 바람직하다. 오목부(11)의 크기는, 단결정 반도체 기판(111)이 수납되는 크기면 좋다. 또한, 본 실시형태의 제작 방법에서는, 도 8에 도시하는 바와 같이, 오목부(11)의 크기 및 배열에 따라, 반도체 기판(100)의 단결정 반도체층(116)의 크기, 배열이 제약된다.
도 9a 내지 도 10b는 트레이(10)의 구성 예를 도시하는 상면도이다. 도 9a 및 도 9b는, 베이스 기판(101)에, 크기가 600mm×720mm인 마더 유리 기판을 사용하는 경우의 트레이(10)의 평면도이고, 트레이(10)의 크기는 600mm×720mm이다. 도 10a 및 도 10b는, 베이스 기판(101)에, 크기가 730mm×920mm인 제 4 세대의 마더 유리 기판을 사용하는 경우의 트레이(10)의 평면도이고, 트레이(10)의 크기는 730mm×920mm이다.
도 9a는, 노광 영역의 크기가 4인치 모서리의 축소 투영형 노광 장치에 대응하도록, 오목부(11)의 크기 및 배치를 고려한 트레이(10)의 평면도이다. 트레이(10)는 4개의 블록으로 구분되고, 각 블록에는 3행 3열로 배치된 9개의 오목부(11)가 형성된다. 각 오목부(11)의 크기는 1샷 노광 영역에 수납되는 102mm×82mm이다. 1블록에 있어서, 오목부(11)들의 간격은 세로 및 가로 양쪽 모두가 11mm이고, 트레이(10)의 가장자리에서 오목부(11)까지의 거리는 세로 및 가로 양쪽 모두가 16mm이다.
도 9b는, 노광 영역의 크기가 5인치 모서리의 축소 투영형 노광 장치에 대응하도록, 오목부(11)의 크기 및 배치를 고려한 트레이(10)의 평면도이다. 트레이(10)는 4개의 블록으로 구분되고, 각 블록에는 3행 2열로 배치된 6개의 오목부(11)가 형성된다. 각 오목부(11)의 크기는 1샷 노광 영역에 수납되는 102mm×130mm이다. 1블록에 있어서, 오목부(11)들의 간격은 세로는 11mm이고, 가로는 10mm이고, 트레이(10)의 가장자리에서 오목부(11)까지의 거리는 세로 및 가로 양쪽 모두가 16mm이다.
도 10a는, 노광 영역의 크기가 4인치 모서리의 축소 투영형 노광 장치에 대 응하도록, 오목부(11)의 크기 및 배치를 고려한 트레이(10)의 평면도이다. 트레이(10)는 6개의 블록으로 구분되고, 각 블록에는 3행 3열로 배치된 9개의 오목부(11)가 형성된다. 각 오목부(11)의 크기는 1샷 노광 영역에 수납되는 105mm×84mm이다. 1블록에 있어서, 오목부(11)들의 간격은 세로는 11mm이고, 가로는 10mm이고, 트레이(10)의 가장자리에서 오목부(11)까지의 거리는 세로는 16mm이고, 가로는 15mm이다.
도 10b는, 노광 영역의 크기가 5인치 모서리의 축소 투영형 노광 장치에 대응하도록, 오목부(11)의 크기 및 배치를 고려한 트레이(10)의 평면도이다. 트레이(10)는 6개의 블록으로 구분되고, 각 블록에는 2행 3열로 배치된 6개의 오목부(11)가 형성된다. 각 오목부(11)의 크기는 1샷 노광 영역에 수납되는 132mm×105mm이다. 1블록에 있어서, 오목부(11)들의 간격은 세로는 13mm이고, 가로는 10mm이고, 트레이(10)의 가장자리에서 오목부(11)까지의 거리는 세로 및 가로 양쪽 모두가 15mm이다.
도 3d에 도시하는 바와 같이 트레이(10)에 단결정 반도체 기판(111)을 배치하고, 다음에, 트레이(10)에 배치된 단결정 반도체 기판(111)과 베이스 기판(101)을 접합한다. 접합하기 전에, 베이스 기판(101)도 세정한다. 염산과 과산화 수소수를 사용한 세정이나, 메가 헤르츠 초음파 세정으로 행할 수 있다. 또한, 접합층(114)과 마찬가지로, 베이스 기판(101)의 접합면이 되는 표면에 대하여 표면 활성화 처리를 행하는 것이 바람직하다.
도 4a는 접합 공정을 설명하는 단면도이다. 복수의 단결정 반도체 기 판(111)이 배치된 트레이(10) 위쪽으로부터 베이스 기판(101)을 재치(載置)하고, 접합층(114)을 통하여, 베이스 기판(101)과 복수의 단결정 반도체 기판(111)을 밀착시킨다. 베이스 기판(101)의 단부의 1개소에 300N/cm2 내지 15000N/cm2 정도의 압력을 가한다. 이 압력은, 1000N/cm2 내지 5000N/cm2인 것이 바람직하다. 압력을 가한 부분에서 접합층(114)과 베이스 기판(101)이 밀착되기 시작한다. 곧 1장의 베이스 기판(101)에 대하여, 트레이(10) 위의 모든 단결정 반도체 기판(111)이 접합되어, 베이스 기판(101)에 복수의 단결정 반도체 기판(111)을 밀착시킬 수 있다. 이 접합 공정은, 가열 처리가 수반되지 않고, 상온에서 행할 수 있으므로, 베이스 기판(101)에, 유리 기판 등 내열 온도가 700℃ 이하의 내열성이 낮은 기판을 사용할 수 있다.
복수의 단결정 반도체 기판(111)을 트레이(10)에 배치하기 때문에, 단결정 반도체 기판(111)의 두께 차이에 따라, 접합층(114)의 표면이 베이스 기판(101)과 접촉하지 않는 단결정 반도체 기판(111)이 생길 경우가 있다. 따라서, 압력을 가하는 부분은 1개소(1장의 단결정 반도체 기판)가 아니라, 각 단결정 반도체 기판(111)에 압력을 가하도록 하는 것이 바람직하다. 또한, 단결정 반도체 기판(111)이 트레이(10)에 배치된 상태에서, 접합층(114) 표면의 높이가 상이하여도, 베이스 기판(101)이 휨으로써 접합층(114)의 일부분이 베이스 기판(101)과 밀착되면, 접합층(114) 표면 전체에 접합이 진행될 수 있다.
또한, 도 4a와 같이 베이스 기판(101)을 트레이(10)에 재치한 후, 도 5에 도 시하는 바와 같이, 베이스 기판(101)을 하측으로 바꾸어 놓아도 좋다. 베이스 기판(101)과 트레이(10)의 상하를 바꾸어 놓음으로써, 단결정 반도체 기판(110)의 두께의 차이가 상쇄되어, 접합층(114) 표면 전체를 베이스 기판(101) 표면에 용이하게 접촉시킬 수 있다.
베이스 기판(101)에 단결정 반도체 기판(111)을 접합한 후, 베이스 기판(101)과 접합층(114)의 접합 계면에서의 결합력을 증가시키기 위한 가열 처리를 행하는 것이 바람직하다. 이 처리 온도는, 손상 영역(113)에 균열을 발생시키지 않는 온도로 하며, 200℃ 이상 450℃ 이하의 온도 범위에서 처리할 수 있다. 또한, 이 온도 범위에서 가열하면서, 베이스 기판(101)에 단결정 반도체 기판(111)을 접합함으로써, 베이스 기판(101)과 접합층(114)의 접합 계면에서의 결합력을 강고하게 할 수 있다.
도 4a에 도시하는 바와 같이, 트레이(10)에 배치된 단결정 반도체 기판(111) 위에 베이스 기판(101)을 재치할 때, 접합면이 먼지 등으로 오염되어 버리면, 오염 부분은 접합되지 않게 된다. 따라서, 접합면의 오염을 방지하기 위하여, 베이스 기판(101)을 재치할 때는, 기밀한 처리실 내에서 행하는 것이 바람직하다. 또한, 처리실 내를 5.0×10-3Pa 정도의 감압 상태로 하여, 접합 처리의 분위기를 청정하게 하는 것이 바람직하다.
다음에, 가열 처리를 행함으로써, 손상 영역(113)에서 박리를 일으켜, 단결정 반도체 기판(111)으로부터 단결정 반도체층(115)을 분리한다. 도 4b는, 단결정 반도체 기판(111)으로부터 단결정 반도체층(115)을 분리하는 분리 공정을 설명하는 도면이다. 116을 붙인 요소는 단결정 반도체층(115)이 분리된 단결정 반도체 기판(111)을 제시한다.
또한, 도 4b에 도시하는 바와 같이, 단결정 반도체 기판(111)의 주변부가 베이스 기판(101)에 접합되지 않는 경우가 흔히 있다. 이것은, 단결정 반도체 기판(111)의 주변부가 모서리가 깎이거나(chamfered), 혹은 단결정 반도체 기판(111)을 이동할 때 접합층(114)의 주변부가 손상되거나 혹은 오염되기 때문에, 주변부에서 베이스 기판(101)과 접합층(114)이 밀착되지 않는 것이다. 혹은, 단결정 반도체 기판(111)의 주변부에서는 손상 영역(113)이 분리되기 어려운 등의 이유도 있다. 따라서, 베이스 기판(101)에는, 단결정 반도체 기판(111)보다도 크기가 작은 단결정 반도체층(115)이 접합되고, 또한, 단결정 반도체 기판(117) 주위에는 볼록부가 형성되고, 그 볼록부 위에, 베이스 기판(101)에 접합되지 않는, 절연막(112b), 절연막(112a) 및 접합층(114)이 남는다.
가열 처리를 행함으로써, 온도 상승에 의하여 손상 영역(113)에 형성되는 미소한 공공에는, 이온 도핑으로 첨가한 원소가 석출되고, 내부의 압력이 상승된다. 압력의 상승에 의하여, 손상 영역(113)의 미소한 공공에 체적 변화가 일어나, 손상 영역(113)에 균열이 생기므로, 손상 영역(113)을 따라 단결정 반도체 기판(111)이 벽개된다. 접합층(114)은 베이스 기판(101)에 접합됨으로, 베이스 기판(101) 위에는 단결정 반도체 기판(111)으로부터 분리된 단결정 반도체층(115)이 고정된다. 단결정 반도체층(115)을 단결정 반도체 기판(111)으로부터 분리하기 위한 가열 처 리의 온도는, 베이스 기판(101)의 변형점을 넘지 않는 온도로 한다.
이 가열 처리에는, RTA(Rapid Thermal Anneal) 장치, 저항 가열로, 및 마이크로파 가열 장치 등을 사용할 수 있다. RTA 장치에는, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치를 사용할 수 있다. 이 가열 처리로, 단결정 반도체층(115)이 접합된 베이스 기판(101)의 온도를 550℃ 이상 650℃ 이하의 범위로 상승시키는 것이 바람직하다.
GRTA 장치를 사용하는 경우는, 가열 온도 550℃ 이상 650℃ 이하, 처리 시간 0.5분 이상 60분 이내로 할 수 있다. 저항 가열로를 사용하는 경우는, 가열 온도를 200℃ 이상 650℃ 이하, 처리 시간을 2시간 이상 4시간 이내로 할 수 있다. 마이크로파 처리 장치를 사용하는 경우는, 예를 들어, 주파수 2.45GHz의 마이크로파를 조사하고, 처리 시간을 10분 이상 20분 이내로 할 수 있다.
저항 가열을 가지는 종형로(縱型爐)를 사용한 가열 처리의 구체적인 처리 방법을 설명한다. 트레이(10)에 배치된 단결정 반도체 기판(111)이 접합된 베이스 기판(101)(도 4a 참조)을, 종형로의 보트에 재치한다. 이 보트를 종형로의 챔버에 반입한다. 단결정 반도체 기판(111)의 산화를 억제하기 위하여, 우선 챔버 내를 배기하여 진공 상태로 한다. 진공도는, 5×10-3Pa 정도로 한다. 진공 상태로 한 후, 질소를 챔버 내에 공급하여, 챔버 내를 대기압의 질소 분위기로 한다. 그 동안, 가열 온도를 200℃로 상승시킨다.
챔버 내를 대기압의 질소 분위기로 한 후, 온도 200℃에서 2시간 가열한다. 그 후, 1시간에 걸쳐서 400℃로 온도 상승시킨다. 가열 온도 400℃의 상태가 안정되면, 1시간에 걸쳐서 온도를 600℃로 상승시킨다. 가열 온도 600℃의 상태가 안정되면, 600℃에서 2시간 가열 처리한다. 그 후, 1시간에 걸쳐서, 가열 온도 400℃까지 내려, 10분 내지 30분 후에, 챔버 내로부터 보트를 반출한다. 대기 분위기하에서, 보트 위의 트레이(10)에 배치된 단결정 반도체 기판(117), 및 단결정 반도체층(115)이 접합된 베이스 기판(101)을 냉각한다.
상기 저항 가열로를 사용한 가열 처리는, 접합층(114)과 베이스 기판(101)의 결합력을 강화하기 위한 가열 처리와, 손상 영역(113)에 분리를 일으키는 가열 처리가 연속하여 행해진다. 이 2개의 가열 처리를 상이한 장치에서 행하는 경우는, 예를 들어, 저항 가열로에 있어서, 처리 온도 200℃, 처리 시간 2시간의 가열 처리를 행한 후, 접합된 베이스 기판(101)과 단결정 반도체 기판(1110)을 노(爐)로부터 반출한다. 다음에, RTA 장치에서, 처리 온도 600℃ 이상 700℃ 이하, 처리 시간 1분 이상 30분 이하의 가열 처리를 행하여, 단결정 반도체 기판(111)을 손상 영역(113)에서 분할시킨다.
700℃ 이하의 저온 처리에서, 접합층(114)과 베이스 기판(101)을 강고하게 접합시키기 위해서는, 접합층(114) 표면, 및 베이스 기판 표면에 OH기, 물 분자(H2O)가 존재하는 것이 바람직하다. 이것은, 접합층(114)과 베이스 기판(101)의 접합이, OH기나 물 분자가 공유 결합(산소 분자와 수소 분자의 공유 결합)이나 수소 결합을 형성함으로써, 시작되기 때문이다.
따라서, 접합층(114), 및 베이스 기판(101) 표면을 활성화하여, 각 표면을 친수성으로 하는 것이 바람직하다. 또한, 산소 혹은 수소를 포함하는 방법으로, 접합층(114)을 형성하는 것이 바람직하다. 예를 들어, 처리 온도 400℃ 이하의 PECVD법에 의하여, 산화실리콘막, 산질화실리콘막, 혹은 질산화실리콘막, 질화실리콘막 등을 형성함으로써 수소를 막에 포함시킬 수 있다. 산화실리콘막 혹은 산질화실리콘막을 형성하기 위해서는, 예를 들어, 프로세스 가스로서 SiH4, 및 N2O를 사용하면 좋다. 질산화실리콘막을 형성하기 위해서는, 예를 들어, SiH4, NH3 및 N2O를 사용하면 좋다. 질화실리콘막을 형성하기 위해서는, 예를 들어, SiH4 및 NH3를 사용하면 좋다. 또한, PECVD법으로 형성할 경우의 재료로서, TEOS(화학식 Si(OC2H5)4)와 같은 OH기를 가지는 화합물을 사용하는 것이 바람직하다.
또한, 여기서, 가열 온도가 700℃ 이하의 처리를 저온 처리라고 부르는 이유는, 유리 기판의 내열 온도 이하의 온도에서 행하는 처리가 있기 때문이다. 또한, 본 실시형태와 대조적으로, 스마트 컷(등록 상표)으로 형성되는 SOI기판의 경우에는 단결정 실리콘층과 단결정 실리콘 웨이퍼를 접합하기 위하여 800℃ 이상의 가열 처리를 행하며, 유리 기판의 내열 온도를 넘는 온도에서의 가열 처리를 필요로 하기 때문에, 700℃ 이하의 처리를 저온 처리라고 부르기로 한다.
또한, 베이스 기판(101)에 열 수축량이 큰 기판을 사용하면, 반도체 기판(100)의 제작 과정, 및 이 반도체 기판(100)을 사용한 반도체 장치의 제작 과정에서의 온도 상승에 의한 열 수축이 문제가 될 경우가 있다. 이 경우에는, 단결정 반도체 기판(111)에 접합하기 전에, 베이스 기판(101)을 가열 처리하여, 미리 열 수축시킴으로써 그 영향을 억제할 수 있다. 이 가열 처리는, 예를 들어, 저항 가열로에서, 640℃에서 4시간 가열하고, 그 후, 0.2℃/분의 속도로 냉각함으로써 행할 수 있다. 또한, GRTA 장치에서, 650℃에서 6분간의 가열을 3번 내지 5번 정도 반복함으로써 행할 수 있다. 또한, 도 4b의 단결정 반도체 기판(111)을 분할하기 위한 가열 처리에서, 베이스 기판(101)을 열 수축시킬 수 있는 경우는, 접합하기 전의 가열 처리를 행하지 않아도 좋다.
베이스 기판(101)에 밀착된 단결정 반도체층(115)은, 손상 영역(113)의 분리, 및 손상 영역(113)의 형성에 의하여, 결정 결함이 형성된다. 또한, 그 표면은 평탄성이 손상된다. 그래서, 결정 결함의 저감, 및 표면 평탄성의 향상을 위하여, 도 6a에 도시하는 바와 같이, 단결정 반도체층(115)에 레이저 빔(122)을 조사한다.
레이저 빔(122)을 단결정 반도체층(115) 측에서 조사함으로써, 단결정 반도체층(115) 위쪽 면으로부터 용융시킨다. 용융된 후, 단결정 반도체층(115)이 냉각, 고화됨으로써, 도 6b에 도시하는 바와 같이, 그 위쪽 면의 평탄성이 향상된 단결정 반도체층(116)이 형성된다. 도 6b의 외관도가 도 1에 대응한다.
이 레이저 빔의 조사 공정에서는, 레이저 빔(122)을 사용하므로, 베이스 기판(101)의 온도 상승이 억제되고, 유리 기판과 같은 내열성이 낮은 기판을 베이스 기판(101)에 사용할 수 있게 된다. 레이저 빔(122)의 조사에 의하여 단결정 반도체층(115)은 부분 용융시키는 것이 바람직하다. 완전 용융시키면, 액상(液相)으로 된 단결정 반도체층(115)에서의 무질서한 핵 발생으로 인하여, 단결정 반도체 층(115)이 재결정화되게 되고, 단결정 반도체층(115)의 결정성이 저하되기 때문이다. 부분 용융시킴으로써, 단결정 반도체층(115)에서는, 용융되지 않는 고상 부분에서 결정 성장이 진행되는, 소위, 세로 성장이 일어난다. 세로 성장에 의한 재결정화로, 단결정 반도체층(115)의 결정 결함이 감소되고, 결정성이 회복된다. 또한, 단결정 반도체층(115)이 완전 용융 상태라는 것은 도 6a의 적층 구조에서는, 단결정 반도체층(115)이 접합층(114) 계면까지 용융되고, 액체 상태인 것을 가리킨다. 한편, 단결정 반도체층(115)이 부분 용융 상태라는 것은 상층이 용융되어 액상이고, 하층이 고상인 상태를 가리킨다.
레이저 빔(122)을 발진하는 레이저 발진기는, 그 발진 파장이, 자외광 영역 내지 가시광 영역에 있는 것이 선택된다. 레이저 빔(122)의 파장은, 단결정 반도체층(115)에 흡수되는 파장으로 한다. 그 파장은, 레이저 광의 표피 깊이(skin depth) 등을 고려하여 결정할 수 있다. 예를 들어, 파장은 250nm 이상 700nm 이하의 범위로 할 수 있다.
이 레이저 발진기로서, 연속 발진 레이저, 의사 연속 발진 레이저 및 펄스 발진 레이저를 사용할 수 있다. 부분 용융시키기 위하여 펄스 발진 레이저를 사용하는 것이 바람직하다. 예를 들어, 펄스 발진 레이저의 경우는, 반복 주파수 1MHz 이하, 펄스 폭 10n초 이상 500n초 이하이다. 예를 들어, 반복 주파수 10Hz 내지 300Hz, 펄스 폭 25n초, 파장 308nm의 XeCl 엑시머 레이저를 사용할 수 있다.
또한, 레이저 빔(122)의 에너지는, 레이저 빔(122)의 파장, 레이저 광의 표피 깊이, 단결정 반도체 기판(111)의 막 두께 등을 고려하여 결정할 수 있다. 레 이저 빔(122)의 에너지는, 예를 들어, 300mJ/cm2 이상 800 mJ/cm2 이하의 범위로 할 수 있다. 예를 들어, 단결정 반도체층(115)의 두께가 120nm 정도이고, 레이저 발진기에 펄스 발진 레이저를 사용하여, 레이저 빔(122)의 파장이 308nm인 경우는, 레이저 빔(122)의 에너지 밀도는 600mJ/cm2 내지 700mJ/cm2로 할 수 있다.
레이저 빔(122)을 조사하는 분위기는, 희소 가스 혹은 질소 분위기와 같은 불활성 분위기, 혹은 진공 상태에서 행하는 것이 바람직하다. 불활성 분위기 중에서 레이저 빔(122)을 조사하려면, 기밀성이 있는 챔버 내에서 레이저 빔(122)을 조사하여, 이 챔버 내의 분위기를 제어하면 좋다. 챔버를 사용하지 않는 경우는, 레이저 빔(122)이 조사되는 면에 질소 가스, 희소 가스 등의 불활성 가스를 살포함으로써, 불활성 분위기에서의 레이저 빔(122)의 조사를 실현할 수 있다.
질소 등의 불활성 분위기나 진공 상태가, 대기 분위기보다도 단결정 반도체층(116)의 평탄성을 향상시키는 효과가 높고, 또한, 이들 분위기보다도 크랙이나 리지(ridge)의 발생을 억제하는 효과가 높아지기 때문에, 레이저 빔(122)을 사용할 수 있는 에너지 범위가 확대된다.
광학계에 의하여, 레이저 빔(122)은, 에너지 분포를 균일하게 하고, 또 단면의 형상을 선형으로 하는 것이 바람직하다. 이로써, 스루풋이 좋고, 또 레이저 빔(122)의 조사를 균일하게 행할 수 있다. 레이저 빔(122)의 빔 길이는, 베이스 기판(101)의 1변보다 길게 함으로써, 한번의 주사로 베이스 기판(101)에 접합된 모든 단결정 반도체층(115)에 레이저 빔(122)을 조사할 수 있다. 레이저 빔(122)의 빔 길이가 베이스 기판(101)의 1변보다 짧은 경우는, 복수회의 주사로 베이스 기판(101)에 접합된 모든 단결정 반도체층(115)에 레이저 빔(122)을 조사하면 좋다.
또한, 레이저 빔(122)을 단결정 반도체층(115)에 조사하기 전에, 단결정 반도체층(115) 표면에 형성된 자연 산화막 등의 산화막을 제거하는 처리를 행한다. 산화막을 제거하는 이유는, 단결정 반도체층(115) 표면에 산화막이 잔존된 상태에서, 레이저 빔(122)을 조사하여도, 평탄화의 효과를 충분히 얻을 수 없기 때문이다. 산화막의 제거 처리는, 플루오르화수소 수용액으로 단결정 반도체층(115)을 처리함으로써 행할 수 있다. 플루오르화수소에 의한 처리는, 단결정 반도체층(115) 표면이 발수성(撥水性)을 나타낼 때까지 행하는 것이 바람직하다. 발수성을 나타냄으로써, 단결정 반도체층(115)으로부터 산화막이 제거된 것을 확인할 수 있다.
도 6a의 레이저 빔(122)의 조사 공정은, 다음과 같이 행할 수 있다. 우선, 단결정 반도체층(115)을 1:100(=플루오르화수소:물)로 희석한 플루오르화수소 수용액으로 110초간 처리하여, 표면의 산화막을 제거한다. 레이저 빔(122)의 레이저 발진기로서, XeCl 엑시머 레이저(파장: 308nm, 펄스 폭: 25n초, 반복 주파수 60Hz)를 사용한다. 광학계에 의하여, 레이저 빔(122)의 단면을 300mm×0.34mm의 선형으로 정형한다. 레이저 빔(122)의 주사 속도를 2.0mm/초로 하고, 스캔 피치를 33㎛, 빔 샷 횟수를 약 10샷으로 하여, 레이저 빔(122)을 단결정 반도체층(115)에 조사한다. 조사 면에 질소 가스를 살포하면서, 레이저 빔(122)을 주사한다. 베이스 기판(101)이 730mm×920mm인 경우는, 레이저 빔(122)의 빔 길이가 300mm이므로, 레이 저 빔(122)의 조사 영역을 3분할함으로써, 베이스 기판(101)에 접합된 모든 단결정 반도체층(115)에 레이저 빔(122)을 조사할 수 있다.
레이저 빔(122)이 조사된 단결정 반도체층(116) 표면은 평탄화되고, 그 표면의 요철 형상의 평균 면 거칠기를 1nm 이상 7nm 이하로 할 수 있다. 또한, 그 요철 형상의 제곱 평균(root-mean-square) 거칠기를 1nm 이상 10nm 이하로 할 수 있다. 또한, 그 요철 형상의 최대 고저 차이를 5nm 이상 250nm 이하로 할 수 있다. 즉, 레이저 빔(122)의 조사 처리는, 단결정 반도체층(115)의 평탄화 처리와 마찬가지다.
상술한 바와 같이, 표면이 평탄한 단결정 반도체층(116)을 형성함으로써, 단결정 반도체층(116) 위에 형성되는 게이트 절연막의 막 두께를 5nm 내지 50nm 정도까지 얇게 할 수 있다. 따라서, 게이트 전압을 억제하면서도 높은 온(on) 전류의 트랜지스터를 형성할 수 있다.
평탄화 처리에는, 화학 기계 연마(Chemical Mechanical Polishing, 약칭: CMP)가 알려져 있지만, 마더 유리 기판은 대면적이며 구불거릴 수 있기 때문에, 베이스 기판(101)에 마더 유리 기판을 사용하는 경우, CMP로 단결정 반도체층(115)의 평탄화 처리를 행하기 어렵다. 본 실시형태에서는, 이 평탄화 처리를 레이저 빔(122)의 조사 처리로 행하기 때문에, 마더 유리 기판을 파손시키는 힘을 가하지 않고, 또 내열 온도를 넘는 온도로 마더 유리 기판을 가열하지 않고, 단결정 반도체층(115)의 평탄화를 가능하게 한다.
레이저 빔(122)을 조사한 후, 단결정 반도체층(116)에 500℃ 이상 650℃ 이 하의 가열 처리를 행하는 것이 바람직하다. 이 가열 처리에 의하여, 레이저 빔(122)의 조사로 회복되지 않는, 단결정 반도체층(116)의 결함이 소멸되거나, 단결정 반도체층(116)의 변형이 완화될 수 있다. 이 가열 처리에는, RTA(Rapid Thermal Anneal) 장치, 저항가열로, 및 마이크로파 가열 장치 등을 사용할 수 있다. RTA 장치로서, GRTA(Gas Rapid Thermal Anneal)장치, LRTA 장치(Lamp Rapid Thermal Anneal) 장치를 사용할 수 있다. 예를 들어, 저항 가열로를 사용하는 경우는, 이 가열 처리는 500℃에서 1시간 가열한 후, 550℃에서 4시간 가열함으로써 행하면 좋다.
상술한 공정에 의하여, 도 1 및 도 6b에 도시하는 반도체 기판(100)을 제작할 수 있다. 본 실시형태에서는, 트레이(10)에 단결정 반도체 기판(111)을 재치한 상태에서, 베이스 기판(101)을 접합하므로, 복수의 단결정 반도체 기판(111)을 베이스 기판(101)의 원하는 위치에, 스루풋이 좋고 또 용이하게 접합할 수 있다.
도 3a 내지 도 6b까지의 공정을 700℃ 이하의 온도에서 행할 수 있기 때문에, 베이스 기판(101)에 내열 온도가 700℃ 이하의 유리 기판을 사용할 수 있다. 따라서, 가격이 저렴한 유리 기판을 사용할 수 있으므로, 반도체 기판(100)의 재료 비용을 저감할 수 있다. 또한, 마더 유리 기판과 같은 대면적 기판(500mm×500mm 이상, 바람직하게는 600mm×700mm 이상, 더 바람직하게는 700mm×900mm 이상)을 베이스 기판에 사용할 수 있으므로, 단결정 반도체층을 가지는 대면적의 반도체막이 구비된 기판을 제공할 수 있다.
(실시형태 2)
본 실시형태에서는, 단결정 반도체 기판의 재생 처리에 대하여 설명한다. 여기서는, 도 8b에 도시하는 단결정 반도체층(115)이 분리된 단결정 반도체 기판(117)을 재생 처리하는 방법을, 도 11a 내지 도 11d를 사용하여, 설명한다.
도 8b의 공정 후, 도 11a에 도시하는 바와 같이, 단결정 반도체 기판(117)의 주위에는 볼록부(117a)가 형성되고, 그 볼록부(117a) 위에, 베이스 기판(101)에 접합되지 않는, 절연막(112b, 112a) 및 접합층(114)이 남는다.
우선, 절연막(112b, 112a) 및 접합층(114)을 제거하는 에칭 처리를 행한다. 이들 막이, 산화실리콘, 산질화실리콘, 질산화실리콘으로 형성되는 경우, 플루오르화수소를 사용한 웨트 에칭 처리를 행한다. 이 에칭 처리에 의하여, 도 11b에 도시하는 바와 같이, 단결정 반도체 기판(117)이 얻어진다. 도 11c는, 도 11b의 쇄선XY에 있어서의 단면도이다.
다음에, 도 11b 및 도 11c에 도시하는 단결정 반도체 기판(117)을 에칭 처리하여, 볼록부(117a) 및 단결정 반도체층(115)의 분리 면(117b)을 제거한다. 도 11c의 쇄선으로 둘러싼 부분은, 이 에칭 처리에 의하여, 제거하는 부분을 도시한 것이다. 이 에칭에 의하여, 단결정 반도체 기판(117)에 남은 손상 영역(113)과 같은 수소를 과잉으로 포함하는 영역을 제거한다. 단결정 반도체 기판(117)의 에칭 처리는 웨트 에칭 처리가 바람직하고, 에칭액으로서 수산화 테트라메틸암모늄(Tetra Methyl Ammonium Hydroxide, 약칭: TMAH) 용액을 사용할 수 있다.
단결정 반도체 기판(117)을 에칭 처리하여, 도 11c에 도시하는 볼록부(117a), 분리 면(117b), 및 손상 영역(113)을 제거한 후, 그 표면을 연마함으로 써, 도 11d에 도시하는 바와 같은 평활한 표면을 가지는 단결정 반도체 기판(118)을 형성한다. 이 단결정 반도체 기판(118)을 도 2에 도시하는 단결정 반도체 기판(111)으로서 재이용할 수 있다.
연마 처리에는, 화학 기계 연마(Chemical Mechanical Polishing, 약칭: CMP)를 사용할 수 있다. 단결정 반도체 기판(118) 표면을 평활하게 하기 위하여, 1㎛ 내지 10㎛ 정도 연마하는 것이 바람직하다. 연마 후에는, 단결정 반도체 기판(118) 표면에 연마 입자 등이 남으므로, 플루오르화수소 세정이나 RCA 세정을 행한다.
단결정 반도체 기판(118)을 재이용함으로써, 반도체 기판(100)의 재료 비용을 삭감할 수 있다.
(실시형태 3)
도 12a 내지 도 14를 사용하여, 본 실시형태에서는, 반도체 기판(100)을 사용한 반도체 장치의 제작 방법의 일례로서, 박막 트랜지스터(TFT)를 제작하는 방법을 설명한다. 복수의 박막 트랜지스터를 조합함으로써, 각종 반도체 장치가 제작된다. 본 실시형태에서는, 실시형태 1의 제작 방법으로 제작한 반도체 기판(100)을 사용한다.
도 12a에 도시하는 바와 같이, 베이스 기판(101) 위의 단결정 반도체층(116)을 에칭에 의하여 원하는 형상으로 가공(패터닝)함으로써, 반도체막(603, 604)을 형성한다. 반도체막(603)으로 p형 트랜지스터가 형성되고, 반도체막(604)으로 n형 트랜지스터가 형성된다.
반도체막(603, 604)에는, 임계값 전압을 제어하기 위하여, 붕소, 알루미늄, 갈륨 등의 p형 불순물 원소, 혹은 인, 비소 등의 n형 불순물 원소가 첨가되어도 좋다. 예를 들어, p형을 부여하는 불순물로서 붕소를 첨가하는 경우, 5×1016cm-3 이상 1×1017cm-3 이하의 농도로 첨가하면 좋다. 임계값 전압을 제어하기 위한 불순물 원소의 첨가는, 단결정 반도체층(116)에 대하여 행하여도 좋고, 반도체막(603, 604)에 대하여 행하여도 좋다. 또한, 임계값 전압을 제어하기 위한 불순물의 첨가를, 단결정 반도체 기판(111)에 대하여 행하여도 좋다. 혹은, 불순물 원소의 첨가를, 임계값 전압을 대충 조정하기 위하여 단결정 반도체 기판(111)에 대하여 행한 다음, 임계값 전압을 미조정(微調整)하기 위하여, 단결정 반도체층(116)에 대하여 혹은 반도체막(603, 604)에 대하여도 행하도록 하여도 좋다.
단결정 반도체 기판(111)에 약한 p형 단결정 실리콘 기판을 사용한 경우를 예를 들어, 이 불순물 원소의 첨가 방법의 일례를 설명한다. 우선, 단결정 반도체층(116)을 에칭하기 전에, 단결정 반도체층(116) 전체에 붕소를 첨가한다. 이 붕소의 첨가는, p형 트랜지스터의 임계값 전압을 조정하는 것을 목적으로 한다. 도펀트 가스에 B2H6를 사용하여, 1×1016/cm3 내지 1×1017/cm3의 농도로 붕소를 첨가한다. 붕소의 농도는, 활성화율 등을 고려하여 결정된다. 예를 들어, 붕소의 농도는 6×1016/cm3로 할 수 있다. 다음에, 단결정 반도체층(116)을 에칭하여, 반도체막(603, 604)을 형성한다. 그리고, 반도체막(604)에만 붕소를 첨가한다. 이 2번 째의 붕소의 첨가는, n형 트랜지스터의 임계값 전압을 조정하는 것을 목적으로 한다. 도펀트 가스로서 B2H6를 사용하여, 1×1016/cm3 내지 1×1017/cm3의 농도로 붕소를 첨가한다. 예를 들어, 붕소의 농도는 6×1016/cm3로 할 수 있다.
또한, 단결정 반도체 기판(111)에, p형 트랜지스터 혹은 n형 트랜지스터의 한쪽의 임계값 전압에 적합한 도전형 및 저항을 가지는 기판을 사용할 수 있는 경우는, 임계값을 제어하기 위한 불순물 첨가의 공정을 1번으로 할 수 있어, 반도체막(603 혹은 604)의 한쪽에 임계값 전압을 제어하기 위한 불순물 원소를 첨가하면 좋다.
다음에, 도 12b에 도시하는 바와 같이, 반도체막(603, 604)을 덮도록, 게이트 절연막(606)을 형성한다. 게이트 절연막(606)은, 고밀도 플라즈마 처리를 행함으로써 반도체막(603, 604) 표면을 산화 혹은 질화함으로써 형성할 수 있다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr, Xe 등의 희소 가스와 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 사용하여 행한다. 이 경우, 플라즈마의 여기를 마이크로파의 의하여 행함으로써, 저전자 온도에서 고밀도의 플라즈마를 생성할 수 있다. 상술한 바와 같은 고밀도 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있다)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있다)에 의하여, 반도체막 표면을 산화 혹은 질화함으로써, 1nm 내지 20nm, 바람직하게는 5nm 내지 10nm의 절연막이 반도체막에 접하여 형성된다. 이 5nm 내지 10nm의 절연막을 게이트 절연막(606)으로서 사용한다.
상술한 고밀도 플라즈마 처리에 의한 반도체막의 산화 혹은 질화는 고상 반응으로 진행되기 때문에, 게이트 절연막(606)과 반도체막(603, 604)의 계면 준위 밀도를 극히 낮게 할 수 있다. 또한, 고밀도 플라즈마 처리에 의하여 반도체막을 직접 산화 혹은 질화함으로써, 형성되는 절연막의 두께의 변동을 억제할 수 있다. 또한, 반도체막이 결정성을 가지는 경우, 고밀도 플라즈마 처리를 사용하여 반도체막 표면을 고상 반응으로 산화시킴으로써, 결정립계에 있어서만 산화가 빨리 진행되는 것을 억제하고, 균일성이 좋고, 계면 준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 따라서, 고밀도 플라즈마 처리에 의하여 형성된 절연막을, 게이트 절연막의 일부 혹은 전부에 포함하여 형성되는 트랜지스터는, 특성의 변동을 억제할 수 있다.
혹은, 반도체막(603, 604)을 열 산화시킴으로써, 게이트 절연막(606)을 형성하도록 하여도 좋다. 또한, PECVD법 혹은 스퍼터링법 등을 사용하여, 산화실리콘, 질산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 혹은 산화탄탈을 포함하는 막을, 단층으로, 혹은 적층으로, 게이트 절연막(606)을 형성하여도 좋다.
혹은, 수소를 포함하는 게이트 절연막(606)을 형성한 후, 350℃ 이상 450℃ 이하의 온도에서 가열 처리를 행함으로써, 게이트 절연막(606) 중에 포함되는 수소를 반도체막(603, 604) 중에 확산시키도록 하여도 좋다. 이 경우, 게이트 절연막(606)은, 프로세스 온도를 350℃ 이하에서, PECVD법으로 질화실리콘 혹은 질산화실리콘을 퇴적함으로써, 형성하면 좋다. 반도체막(603, 604)에 수소를 공급함으로써, 반도체막(603, 604) 중, 및 게이트 절연막(606)과 반도체막(603, 604) 계면에 서의, 전하 포획 중심이 되는 결정 결함을 효과적으로 저감시킬 수 있다.
다음에, 도 12c에 도시하는 바와 같이, 게이트 절연막(606) 위에 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공(패터닝)함으로써, 반도체막(603, 604)의 위쪽에 전극(607)을 형성한다. 도전막의 형성에는 CVD법, 스퍼터링법 등을 사용할 수 있다. 도전막은, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등으로 이루어지는 금속막을 사용할 수 있다. 또한, 상기 금속을 주성분으로 하는 합금막을 사용하여도 좋고, 상기 금속을 포함하는 화합물막을 사용하여도 좋다. 또한, 인을 포함하는 다결정 실리콘막 등의 도전성을 부여하는 불순물 원소가 첨가된 반도체막을 사용하여 형성하여도 좋다.
또한, 본 실시형태에서는, 전극(607)을 단층의 도전막으로 형성하지만, 본 실시형태는 이 구성에 한정되지 않는다. 전극(607)은 적층된 복수의 도전막으로 형성되어도 좋다. 2층 구조의 경우, 2개의 도전막의 조합으로서, 1층째에 질화탄탈 혹은 탄탈(Ta)로 이루어지는 막을 사용하고, 2층째에 텅스텐(W)막을 사용할 수 있다. 그 외에, 질화텅스텐막과 텅스텐막, 질화몰리브덴막과 몰리브덴막, 알루미늄막과 탄탈막, 알루미늄막과 티타늄막 등의 조합을 들 수 있다. 텅스텐막이나 질화탄탈막은 내열성이 높기 때문에, 2층 구조의 도전막을 형성한 후의 공정에 있어서, 열 활성화를 목적으로 한 가열 처리를 행할 수 있게 한다. 또한, 2층 구조의 도전막을 구성하는 막의 다른 조합으로서, 예를 들어, n형을 부여하는 불순물이 첨가된 Si막과 니켈실리사이드막, n형을 부여하는 불순물이 첨가된 Si막과 텅스텐 실 리사이드막 등도 있다.
또한, 전극(607)을 3개 이상의 도전막을 적층하는 3층 구조로 하는 경우는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 좋다.
또한, 전극(607)을 형성할 때 사용하는 마스크로서, 레지스트 대신에 산화실리콘, 질산화실리콘 등을 마스크로서 사용하여도 좋다. 이 경우, 산화실리콘, 질산화실리콘 등을 에칭하는 공정이 추가되지만, 에칭을 할 때 마스크의 막 감소가 레지스트보다 적기 때문에, 원하는 폭을 가지는 전극(607)을 형성할 수 있다. 또한, 마스크를 사용하지 않고, 액적 토출법을 사용하여 선택적으로 전극(607)을 형성하여도 좋다.
또한, 액적 토출법이란, 소정의 조성물을 포함하는 액적을 세공(pore)으로부터 토출 혹은 분출함으로써 소정의 패턴을 형성하는 방법을 의미하고, 잉크젯법 등이 그 범주에 포함된다.
또한, 전극(607)은, 도전막을 형성한 후, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용한다. 에칭 조건(코일형 전극층에 인가되는 전력량, 기판 측의 전극층에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절함으로써, 원하는 테이퍼 형상을 가지도록 에칭할 수 있다. 또한, 테이퍼 형상은, 마스크의 형상에 따라 각도 등을 제어할 수 있다. 또한, 에칭용 가스로서는, 염소, 염화붕소, 염화실리콘 혹은 사염화탄소 등의 염소계 가스, 사불화탄소, 불화유황 혹은 불화질소 등의 불소계 가스 혹은 산소를 적절히 사용할 수 있다.
다음에, 도 12d에 도시하는 바와 같이, 전극(607)을 마스크로 하여 일 도전 형을 부여하는 불순물 원소를 반도체막(603, 604)에 첨가한다. 본 실시형태에서는, 반도체막(603)에 p형을 부여하는 불순물 원소(예를 들어, 붕소)를 첨가하고, 반도체막(604)에 n형을 부여하는 불순물 원소(예를 들어, 인 혹은 비소)를 첨가한다. 이 공정은, 반도체막(603)에 소스 영역, 혹은 드레인 영역이 되는 불순물 영역을 형성하고, 반도체막(604)에 고저항 영역으로서 기능하는 불순물 영역을 형성하기 위한 공정이다.
또한, p형을 부여하는 불순물 원소를 반도체막(603)에 첨가할 때는, p형을 부여하는 불순물 원소가 첨가되지 않도록, 반도체(604)는 마스크 등으로 덮는다. 한편, n형을 부여하는 불순물 원소를 반도체막(604)에 첨가할 때는, n형을 부여하는 불순물 원소가 첨가되지 않도록, 반도체막(603)은 마스크 등으로 덮는다. 혹은, 우선, 반도체막(603, 604) 양쪽 모두에 p형(혹은 n형) 불순물 원소를 첨가한다. 다음에, 마스크를 사용하여, 반도체막(604)에만(혹은 반도체막(603)에만), n형(혹은 p형) 불순물 원소를, 이미 첨가된 p형(혹은 n형) 불순물 원소보다도 고농도로 첨가하도록 하여도 좋다. 이 불순물 원소의 첨가 공정에 의하여, 반도체막(603)에 p형 고농도 불순물 영역(608)이 형성되고, 반도체막(604)에 n형 저농도 불순물 영역(609)이 형성된다. 또한, 반도체막(603, 604)에 있어서, 각각, 전극(607)이 겹치는 영역은 채널 형성 영역(610, 611)이 된다.
다음에, 도 13a에 도시하는 바와 같이, 전극(607) 측면에 사이드 월(612)을 형성한다. 사이드 월(612)은, 예를 들어, 게이트 절연막(606) 및 전극(607)을 덮도록 새로 절연막을 형성하고, 수직 방향을 주체로 한 이방성 에칭에 의하여, 새로 형성된 상기 절연막을 부분적으로 에칭함으로써, 형성할 수 있다. 이 이방성 에칭에 의하여, 새로 형성된 절연막이 부분적으로 에칭되어, 전극(607) 측면에 사이드 월(612)이 형성된다. 또한, 이 이방성 에칭에 의하여, 게이트 절연막(606)도 부분적으로 에칭된다. 사이드 월(612)을 형성하기 위한 절연막은, PECVD법이나 스퍼터링법 등에 의하여, 실리콘막, 산화실리콘막, 질산화실리콘막이나, 유기 수지 등의 유기 재료를 포함하는 막을, 1층 혹은 2층 이상의 적층으로 형성할 수 있다. 본 실시형태에서는, 막 두께 100nm의 산화실리콘막을 PECVD법에 의하여 형성한다. 산화실리콘막의 에칭 가스로서, CHF3와 헬륨의 혼합 가스를 사용할 수 있다. 또한, 사이드 월(612)을 형성하는 공정은, 이들에 한정되지 않는다.
다음에, 도 13b에 도시하는 바와 같이, 전극(607) 및 사이드 월(612)을 마스크로 하여, 반도체막(604)에 n도전형을 부여하는 불순물 원소를 첨가한다. 이 공정은, 반도체막(604)에 소스 영역 혹은 드레인 영역으로서 기능하는 불순물 영역을 형성하기 위한 공정이다. 이 공정에서는, 반도체막(603)은 마스크 등으로 덮고, 반도체막(604)에 n형을 부여하는 불순물 원소를 첨가한다.
상기 불순물 원소의 첨가에 의하여, 전극(607) 및 사이드 월(612)이 마스크가 되어, 반도체막(604)에 한 쌍의 n형 고농도 불순물 영역(614)이 자기 정합적으로 형성된다. 다음에, 반도체막(603)을 덮는 마스크를 제거한 후, 가열 처리를 행하여, 반도체막(603)에 첨가한 p형을 부여하는 불순물 원소, 및 반도체막(604)에 첨가한 n형을 부여하는 불순물 원소를 활성화한다. 도 12a 내지 도 13b에 도시하 는 일련의 공정에 의하여, p채널형 트랜지스터(617), 및 n채널형 트랜지스터(618)가 형성된다.
또한, 소스 및 드레인의 저항을 낮추기 위하여, 반도체막(603)의 p형 고농도 불순물 영역(608), 반도체막(604)의 한 쌍의 n형 고농도 불순물 영역(614)을 실리사이드화함으로써, 실리사이드층을 형성하여도 좋다. 실리사이드화는, 반도체막(603, 604)에 금속을 접촉시키고, 가열 처리에 의하여, 반도체층 중의 실리콘과 금속을 반응시켜 실리사이드 화합물을 생성한다. 이 금속에는 코발트 혹은 니켈이 바람직하고, 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 탄탈(Ta), 바나듐(V), 네오디뮴(Nd), 크롬(Cr), 백금(Pt), 팔라듐(Pd) 등을 사용할 수 있다. 반도체막(603, 604)의 두께가 얇은 경우에는, 이 영역의 반도체막(603, 604)의 저부까지 실리사이드 반응을 진행시켜도 좋다. 실리사이드화를 위한 가열 처리에는, 저항 가열로, RTA 장치, 마이크로파 가열 장치, 혹은 레이저 조사 장치를 사용할 수 있다.
다음에, 도 13c에 도시하는 바와 같이, p채널형 트랜지스터(617), n채널형 트랜지스터(618)를 덮도록 절연막(619)을 형성한다. 절연막(619)으로서, 수소를 포함하는 절연막을 형성한다. 본 실시형태에서는, 모노실란, 암모니아, N2O를 포함하는 소스 가스를 사용하여, PECVD법으로 형성한 막 두께 600nm 정도의 질산화실리콘막을 형성한다. 이것은, 수소를 절연막(619)에 포함시킴으로써, 절연막(619)으로부터 수소를 확산시켜, 반도체막(603, 604)의 미결합수를 종단할 수 있기 때문이 다. 또한, 절연막(619)을 형성함으로써, 알칼리 금속이나 알칼리 토류 금속 등의 불순물이 p채널형 트랜지스터(617), n채널형 트랜지스터(618)에 침입하는 것을 방지할 수 있다. 구체적으로는 절연막(619)으로서, 질화실리콘, 질산화실리콘, 질화알루미늄, 산화알루미늄, 산화실리콘 등으로 이루어지는 막을 사용하는 것이 바람직하다.
다음에, p채널형 트랜지스터(617), n채널형 트랜지스터(618)를 덮도록, 절연막(619) 위에 절연막(620)을 형성한다. 절연막(620)은, 폴리이미드, 아크릴, 폴리이미드, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 가지는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, 산화실리콘, 질화실리콘, 질산화실리콘, PSG(인 유리), BPSG(붕소 인 유리), 알루미나 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막(620)을 형성하여도 좋다. 절연막(620)은, 그 표면을 CMP법 등에 의하여 평탄화시켜도 좋다.
또한, 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는, 치환기에 수소 외에, 불소, 알킬기, 혹은 아릴기 중, 적어도 1종을 가져도 좋다.
절연막(620)의 형성에는, 그 재료에 따라, CVD법, 스퍼터링법, SOG법, 스핀코팅법, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
다음으로, 질소 분위기 중에서, 400℃ 내지 450℃ 정도(예를 들어, 410℃)의 가열 처리를 1시간 정도 행하고, 절연막(619)으로부터 수소를 확산시켜, 반도체막(603) 및 반도체막(604)의 미결합수를 수소로 종단한다. 또한, 단결정 반도체층(116)은, 비정질 실리콘막을 결정화한 다결정 실리콘막과 비교하여 매우 결함 밀도가 작기 때문에, 이 수소에 의한 종단 처리 시간을 단축할 수 있다.
다음에, 도 14에 도시하는 바와 같이, 반도체막(603, 604)이 각각 일부 노출되도록 절연막(619, 620)에 콘택트 홀을 형성한다. 콘택트 홀의 형성은, CHF3과 He의 혼합 가스를 사용한 드라이 에칭법으로 행할 수 있지만, 이것에 한정되지 않는다. 그리고, 상기 콘택트 홀을 통하여 반도체막(603, 604)에 접하는 도전막(621, 622)을 형성한다. 도전막(621)은 p채널형 트랜지스터(617)의 p형 고농도 불순물 영역(608)에 접속된다. 도전막(622)은 n채널형 트랜지스터(618)의 한 쌍의 n형 고농도 불순물 영역(614)에 접속된다.
도전막(621, 622)은 CVD법이나 스퍼터링법 등에 의하여 형성할 수 있다. 구체적으로 도전막(621, 622)으로서 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd) 등으로 이루어지는 금속막을 사용할 수 있다. 또한 상기 금속을 주성분으로 하는 합금막을 사용하여도 좋고, 상기 금속을 포함하는 화합물막(예를 들어, 금속 실리사이드막)을 사용하여도 좋다. 도전막(621, 622)은 이들 도전막 중에서 선택된 단층막으로 형성하거나, 혹은 이들을 복수 적층시켜 형성할 수 있다.
알루미늄을 주성분으로 하는 합금의 예로서, 알루미늄을 주성분으로 하고 니 켈을 포함하는 합금을 들 수 있다. 또한, 알루미늄을 주성분으로 하고, 니켈과, 탄소 혹은 실리콘의 한쪽 혹은 양쪽 모두를 포함하는 합금도 예로 들 수 있다. 알루미늄이나 알루미늄실리콘은 저항값이 낮고, 가격이 저렴하기 때문에, 도전막(621, 622)을 형성하는 재료로서 최적이다. 특히, 알루미늄실리콘(Al-Si)막의 형상을 에칭으로 가공하는 경우는, 에칭용의 마스크를 형성할 때, 레지스트 베이크에 있어서의 힐록(hillock)의 발생을 알루미늄막과 비교하여 방지할 수 있다. 또한, 실리콘(Si) 대신에, 알루미늄막에 0.5% 정도의 Cu를 혼입시켜도 좋다.
도전막(621, 622)은 예를 들어, 배리어막과 알루미늄실리콘(A1-Si)막과 배리어막의 적층 구조, 배리어막과 알루미늄실리콘(Al-Si)막과 질화티타늄막과 배리어막의 적층 구조를 채용하면 좋다. 또한, 배리어막으로서는, 티타늄, 티타늄의 질화물, 몰리브덴 혹은 몰리브덴의 질화물을 사용하여 형성된 막을 사용할 수 있다. 알루미늄실리콘(Al-Si)막을 사이에 끼우도록 배리어막을 형성하면, 알루미늄이나 알루미늄실리콘의 힐록의 발생을 더 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄을 사용하여 배리어막을 형성하면, 반도체막(603, 604) 위에 얇은 산화막이 형성되어 있다고 하여도, 배리어막에 포함되는 티타늄이 이 산화막을 환원하여, 도전막(621, 622)과 반도체막(603, 604) 각각이 양호한 콘택트를 취할 수 있다. 또한 배리어막을 복수 적층되도록 하여 사용하여도 좋다. 이 경우, 예를 들어, 도전막(621, 622)을 하층에서 Ti막, 질화티타늄막, Al-Si막, Ti막, 질화티타늄막의 순서로 적층된 5층 구조로 할 수 있다.
또한, 도전막(621, 622)으로서, WF6 가스와 SiH4 가스를 사용하여 화학 기상 성장법으로 형성한 텅스텐실리사이드막을 사용하여도 좋다. 또한, WF6를 수소 환원하여 형성한 텅스텐막을, 도전막(621, 622)으로서 사용하여도 좋다.
도 14에는, p채널형 트랜지스터(617) 및 n채널형 트랜지스터(618)의 상면도와, 이 상면도의 절단선A-B에 따른 단면도가 함께 도시된다. 또한, 도 14의 상면도에서는 도전막(621, 622), 절연막(619, 620)을 생략한다.
또한, 본 실시형태에서는, p채널형 트랜지스터(617)와 n채널형 트랜지스터(618)가, 각각 게이트로서 기능하는 전극(607)을 하나씩 가지는 경우를 예시하지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명에서 제작되는 트랜지스터는, 게이트로서 기능하는 전극을 복수 가지고, 또 상기 복수의 전극이 전기적으로 접속되는 멀티 게이트 구조를 가져도 좋다.
또한, 본 발명에서 제작되는 반도체 장치가 가지는 트랜지스터는, 게이트 프레이너 구조를 가져도 좋다.
또한, 본 발명의 반도체막이 구비된 기판이 가지는 반도체층은, 단결정 반도체 기판을 박편화한 층이기 때문에, 배향이 균일하다. 따라서, 반도체 기판을 사용하여 제작되는 복수의 트랜지스터의 임계값 전압이나 이동도 등의 전기적 특성의 변동을 작게 할 수 있다. 또한, 결정립계가 거의 없기 때문에, 결정립계에 기인하는 누설 전류를 억제하고, 또한, 반도체 장치의 전력 절약화를 실현할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제작할 수 있다.
레이저 결정화에 의하여 얻어지는 다결정의 반도체막으로 트랜지스터를 제작하는 경우, 높은 이동도를 얻기 위하여, 레이저 광의 주사 방향을 고려하여, 트랜지스터의 반도체막의 레이아웃을 결정할 필요가 있지만, 본 발명의 반도체막이 구비된 기판은, 그 필요가 없기 때문에, 반도체 장치의 설계에 있어서 제약이 적다.
(실시형태 4)
실시형태 3에서는, 반도체 장치의 제작 방법의 일례로서, TFT의 제작 방법을 설명하였지만, 반도체막이 구비된 기판에, TFT와 함께 용량, 저항 등의 반도체 소자를 형성함으로써, 고부가 가치의 반도체 장치를 제작할 수 있다. 본 실시형태에서는, 도면을 참조하면서 반도체 장치의 구체적인 양태를 설명한다.
우선, 반도체 장치의 일례로서, 마이크로프로세서에 대하여 설명한다. 도 15는 마이크로프로세서(200)의 구성예를 도시하는 블록도이다.
마이크로프로세서(200)는, 연산 회로(201; ALU: Arithmetic Logic Unit), 연산 회로 제어부(202; ALU Controller), 명령 해석부(203; Instruction Decoder), 인터럽트 제어부(204; Interrupt Controller), 타이밍 제어부(205; Timing Controller), 레지스터(206; Register), 레지스터 제어부(207; Register Controller), 버스 인터페이스(208; Bus I/F), 판독 전용 메모리(209; ROM), 및 ROM 인터페이스(210)를 가진다.
버스 인터페이스(208)를 통하여 마이크로프로세서(200)에 입력된 명령은, 명령 해석부(203)에 입력되어 디코더된 후, 연산 회로 제어부(202), 인터럽트 제어부(204), 레지스터 제어부(207), 타이밍 제어부(205)에 입력된다. 연산 회로 제어 부(202), 인터럽트 제어부(204), 레지스터 제어부(207), 타이밍 제어부(205)는, 디코더된 명령에 의거하여, 각종 제어를 행한다.
연산 회로 제어부(202)는, 연산 회로(201)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(204)는, 마이크로프로세서(200)의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를 처리하는 회로이며, 인터럽트 제어부(204)는, 인터럽트 요구의 우선도나 마스크 상태를 판단하여 인터럽트 요구를 처리한다. 레지스트 제어부(207)는, 레지스트(206)의 어드레스를 생성하여, 마이크로프로세서(200)의 상태에 따라 레지스트(206)의 판독이나 기록을 행한다. 타이밍 제어부(205)는, 연산 회로(201), 연산 회로 제어부(202), 명령 해석부(203), 인터럽트 제어부(204), 레지스트 제어부(207)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 제어부(205)는, 기준 클록 신호CLK1에 의거하여, 내부 클록 신호CLK2를 생성하는 내부 클록 생성부를 구비한다. 도 15에 도시하는 바와 같이, 내부 클록 신호CLK2는 다른 회로에 입력된다.
다음에, 비접촉으로 데이터의 송수신을 행하는 기능, 및 연산 기능을 구비한 반도체 장치의 일례를 설명한다. 도 16은, 이러한 반도체 장치의 구성예를 도시하는 블록도이다. 도 16에 도시하는 반도체 장치(211)는, 무선 통신에 의하여 외부 장치와 신호의 송수신을 행하여 동작하는 연산 처리 장치로서 기능한다.
도 16에 도시하는 바와 같이, 반도체 장치(211)는, 아날로그 회로부(212)와 디지털 회로부(213)를 가진다. 아날로그 회로부(212)로서, 공진 용량을 가지는 공진 회로(214), 정류 회로(215), 정전압 회로(216), 리셋 회로(217), 발진 회 로(218), 복조 회로(219), 변조 회로(220)를 가진다. 디지털 회로부(213)는 RF 인터페이스(221), 제어 레지스터(222), 클록 컨트롤러(223), CPU 인터페이스(224), 중앙 처리 유닛(225; CPU), 랜덤 액세스 메모리(226; RAM), 판독 전용 메모리(227; ROM)를 가진다.
반도체 장치(211)의 동작의 개요는 이하와 같다. 안테나(228)가 수신한 신호는 공진 회로(214)에 의하여 유도 기전력이 생긴다. 유도 기전력은 정류 회로(215)를 거쳐 용량부(229)에 충전된다. 이 용량부(229)는 세라믹 콘덴서나 전기 2중층 콘덴서 등의 커패시터로 형성되는 것이 바람직하다. 용량부(229)는 반도체 장치(211)를 구성하는 기판에 집적될 필요는 없고, 다른 부품으로서 반도체 장치(211)에 내장할 수도 있다.
리셋 회로(217)는 디지털 회로부(213)를 리셋하여 초기화하는 신호를 생성한다. 예를 들어, 전원 전압의 상승에 지연되어 상승되는 신호를 리셋 신호로서 생성한다. 발진 회로(218)는 정전압 회로(216)에 의하여 생성되는 제어 신호에 따라, 클록 신호의 주파수와 듀티비를 변경한다. 복조 회로(219)는, 수신 신호를 복조하는 회로이고, 변조 회로(220)는, 송신하는 데이터를 변조하는 회로이다.
예를 들어, 복조 회로(219)는, 로우 패스 필터로 형성되고, 진폭 편이(偏移) 변조(ASK) 방식의 수신 신호를, 그 진폭의 변동에 의거하여 2치화(値化)한다. 또한, 송신 데이터를 진폭 편이 변조(ASK) 방식의 송신 신호의 진폭을 변동시켜 송신하기 위하여, 변조 회로(220)는, 공진 회로(214)의 공진점을 변화시킴으로써 통신 신호의 진폭을 변화시킨다.
클록 컨트롤러(223)는, 전원 전압 혹은 중앙 처리 유닛(225)에 있어서의 소비 전류에 따라 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성한다. 전원 전압의 감시는 전원 관리 회로(230)가 행한다.
안테나(228)로부터 반도체 장치(211)에 입력된 신호는 복조 회로(219)에서 복조된 후, RF 인터페이스(221)에서 제어 커맨드나 데이터 등으로 분해된다. 제어 커맨드는 제어 레지스터(222)에 격납된다. 제어 커맨드에는 판독 전용 메모리(227)에 기억되는 데이터의 판독, 랜덤 액세스 메모리(226)에 대한 데이터의 기록, 중앙 처리 유닛(225)에 대한 연산 명령 등이 포함된다.
중앙 처리 유닛(225)은 CPU 인터페이스(224)를 통하여 판독 전용 메모리(227), 랜덤 액세스 메모리(226), 제어 레지스터(222)에 액세스한다. CPU 인터페이스(224)는 중앙 처리 유닛(225)이 요구하는 어드레스에 의거하여, 판독 전용 메모리(227), 랜덤 액세스 메모리(226), 제어 레지스터(222) 중의 어느 것에 대한 액세스 신호를 생성하는 기능을 가진다.
중앙 처리 유닛(225)의 연산 방식은, 판독 전용 메모리(227)에 OS(Operating System)를 기억시키고, 기동됨과 함께 프로그램을 판독하여 실행하는 방식을 채용할 수 있다. 또한, 전용 회로로 연산 회로를 구성하여, 연산 처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식은, 전용 연산 회로에서 일부의 연산 처리를 행하고, 나머지의 연산을 프로그램을 사용하여 중앙 처리 유닛(225)이 처리하는 방식을 적용할 수 있다.
다음에, 도 17 내지 도 19b를 사용하여, 반도체 장치의 구성예로서 표시 장 치에 대하여 설명한다.
도 17은, 실시형태 1의 제작 방법에 의하여 제작된 반도체 기판(100)의 주요 부분을 도시하는 도면이다. 1장의 반도체 기판(100)으로부터, 복수의 표시 장치를 구성하는 표시 패널을 제작할 수 있다. 도 17에는, 하나의 단결정 반도체층(116)으로부터, 하나의 표시 장치를 제작하기 위한 회로 배치 예를 도시한다. 각 단결정 반도체층(116)에는, 하나의 표시 패널 형성 영역(300)이 형성된다. 표시 장치는, 주사선 구동 회로, 신호선 구동 회로, 화소부를 가진다. 따라서, 각 표시 패널 형성 영역(300)에 있어서, 이들이 형성되는 영역(주사선 구동 회로 형성 영역(301), 신호선 구동 회로 형성 영역(302), 화소 형성 영역(303))을 가진다.
도 18a 및 도 18b는, 액정 표시 장치의 구성예를 도시하는 도면이다. 도 18a는 액정 표시 장치의 화소의 평면도이고, 도 18b는 J-K 절단선에 의한 도 18a의 단면도이다. 도 18a에 있어서, 반도체층(311)은, 단결정 반도체층(116)으로부터 형성되는 층이고, 화소의 TFT(325)를 구성한다. 화소는, 반도체층(311), 반도체층(311)와 교차되는 주사선(322), 주사선(322)과 교차되는 신호선(323), 화소 전극(324), 화소 전극(324)과 반도체층(311)을 전기적으로 접속하는 전극(328)을 가진다.
도 18b에 도시하는 바와 같이, 기판(310) 위에, 접합층(114), 절연막(112b)와 절연막(112a)으로 이루어지는 절연층(112), 반도체층(311)이 적층된다. 기판(310)은 분할된 베이스 기판(101)이다. 반도체층(311)은, 단결정 반도체층(116)을 에칭에 의한 소자 분리에 의하여 형성된 층이다. 반도체층(311)에는, 채널 형 성 영역(312), n형 불순물 영역(313)이 형성된다. TFT(325)의 게이트 전극은 주사선(322)에 포함되고, 소스 전극 혹은 드레인 전극의 한쪽은 신호선(323)에 포함된다.
층간 절연막(327) 위에는, 신호선(323), 화소 전극(324) 및 전극(328)이 형성된다. 층간 절연막(327) 위에는, 기둥 형상 스페이서(329)가 형성되고, 신호선(323), 화소 전극(324), 전극(328) 및 기둥 형상 스페이서(329)를 덮어 배향막(330)이 형성된다. 대향 기판(332)에는, 대향 전극(333), 대향 전극을 덮는 배향막(334)이 형성된다. 기둥 형상 스페이서(329)는, 기판(310)과 대향 기판(332)의 틈을 유지하기 위하여 형성된다. 기둥 형상 스페이서(329)에 의하여 형성되는 틈에 액정층(335)이 형성된다. 신호선(323) 및 전극(328)과 n형 불순물 영역(313)의 접속부는, 콘택트 홀의 형성에 의하여 층간 절연막(327)에 단차(段差)가 생기므로, 이 접속부에서는 액정층(335)의 액정의 배향이 불균일하게 되기 쉽다. 따라서, 이 단차부에 기둥 형상 스페이서(329)를 형성하여, 액정의 배향의 불균일을 방지한다.
다음에, 일렉트로 루미네선스 표시 장치(이하, EL 표시 장치라고 기재함)에 대하여 설명한다. 도 19a 및 도 19b는 실시형태 2의 방법으로 제작된 EL 표시 장치를 설명하기 위한 도면이다. 도 19a는 EL 표시 장치의 화소의 평면도이고, 도 19b는 화소의 단면도이다. 도 19a에 도시하는 바와 같이, 화소는 TFT로 이루어지는 선택용 트랜지스터(401), 표시 제어용 트랜지스터(402), 주사선(405), 신호선(406), 및 전류 공급선(407), 화소 전극(408)을 포함한다. 일렉트로 루미네선스 재료를 포함하여 형성되는 층(EL층)이 한 쌍의 전극 사이에 끼워진 구조의 발광 소자가 각 화소에 형성된다. 발광 소자의 한쪽의 전극이 화소 전극(408)이다.
선택용 트랜지스터(401)는 n채널형 TFT이고, 단결정 반도체층(116)으로 이루어지는 반도체층(403)을 가진다. 선택용 트랜지스터(401)에 있어서, 게이트 전극은 주사선(405)에 포함되고, 소스 전극 혹은 드레인 전극의 한쪽은 신호선(406)에 포함되고, 다른 쪽은 전극(411)으로서 형성된다. 표시 제어용 트랜지스터(402)는, 게이트 전극(412)이 전극(411)과 전기적으로 접속되고, 소스 전극 혹은 드레인 전극의 한 쪽은, 화소 전극(408)에 전기적으로 접속되는 전극(413)으로서 형성되고, 다른 쪽은, 전류 공급선(407)에 포함된다.
표시 제어용 트랜지스터(402)는 p채널형 TFT이고, 단결정 반도체층(116)으로 이루어지는 반도체층(404)을 가진다. 도 19b에 도시하는 바와 같이, 반도체층(404)에는, 채널 형성 영역(451), p형 불순물 영역(452)이 형성된다. 표시 제어용 트랜지스터(402)의 게이트 전극(412)을 덮어, 층간 절연막(427)이 형성된다. 층간 절연막(427) 위에, 신호선(406), 전류 공급선(407), 전극(411, 413) 등이 형성된다. 또한, 층간 절연막(427) 위에는, 전극(413)에 전기적으로 접속되는 화소 전극(408)이 형성된다. 화소 전극(408)은 주변부가 절연성의 격벽층(428)으로 둘러싸인다. 화소 전극(408) 위에는 EL층(429)이 형성되고, EL층(429) 위에는 대향 전극(430)이 형성된다. 보강판으로서 대향 기판(431)이 형성되고, 대향 기판(431)은 수지층(432)에 의하여 기판(400)에 고정된다. 기판(400)은 베이스 기판(101)을 분할한 기판이다.
또한, 도 17의 반도체 가판(100)에 있어서, 표시 패널 형성 영역(300)에는, 도 15 및 도 16에서 설명한 바와 같은 반도체 장치도 형성할 수 있다. 즉, 표시 장치 내에 컴퓨터의 기능을 탑재할 수도 있다. 또한, 비접촉으로 데이터의 입출력을 가능하게 한 표시 장치를 제작할 수도 있다.
따라서, 반도체 기판(100)을 사용하여 다양한 전기 기기를 제작할 수 있다. 전기 기기로서는, 비디오 카메라, 디지털 카메라 등의 카메라, 내비게이션 시스템, 음향 재생 장치(카 오디오, 오디오 컴포넌트 등), 컴퓨터, 게임 기기, 휴대 정보 단말(모바일 컴퓨터, 휴대 전화, 휴대형 게임 기기 혹은 전자 서적 등), 기록 매체를 구비한 화상 재생 장치(구체적으로는, DVD(Digital Versatile Disc) 등의 화상 데이터를 표시하는 표시 장치를 가지는 장치) 등이 포함된다.
도 20a 내지 도 20c를 사용하여, 전자 기기의 구체적인 양태를 설명한다. 도 20a는 휴대 전화기(901)의 일례를 도시하는 외관도이다. 이 휴대 전화기(901)는, 표시부(902), 조작 스위치(903) 등을 포함하여 구성된다. 표시부(902)에, 도 18a 및 도 18b에서 설명한 액정 표시 장치 혹은 19a 및 도 19b에서 설명한 EL 표시 장치를 적용함으로써, 표시 불균일이 적고 화질이 뛰어난 표시부(902)로 할 수 있다.
또한, 도 20b는, 디지털 플레이어(911)의 구성예를 도시하는 외관도이다. 디지털 플레이어(911)는, 표시부(912), 조작부(913), 이어폰(914) 등을 포함한다. 이어폰(914) 대신에 헤드폰이나 무선식 이어폰을 사용할 수 있다. 표시부(912)에, 도 18a 및 도 18b에서 설명한 액정 표시 장치 혹은 도 19a 및 도 19b에서 설명한 EL 표시 장치를 적용함으로써, 화면 크기가 0.3인치 내지 2인치 정도의 경우라도, 고정세한 화상 및 다량의 문자 정보를 표시할 수 있다.
또한, 도 20c는, 전자 책(921)의 외관도이다. 이 전자 책(921)은, 표시부(922), 조작 스위치(923)를 포함한다. 전자 책(921)에는 모뎀을 내장하여도 좋고, 도 16의 반도체 장치를 내장시켜, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 표시부(922)에는, 도 18a 및 도 18b에서 설명한 액정 표시 장치, 혹은 도 19a 및 도 19b에서 설명한 EL 표시 장치를 적용함으로써, 고화질의 표시를 행할 수 있다.
(실시형태 5)
본 실시형태에서는, 반도체막이 구비된 기판을 제작하기 위하여 사용하는 트레이에 대하여 설명한다. 도 3a 내지 도 3d의 트레이(10)에는, 1장의 단결정 반도체 기판을 수납하기 위한 복수의 오목부(11)를 가진다. 트레이의 하나의 오목부에 복수의 단결정 반도체 기판을 수납하여, 반도체막이 구비된 기판을 제작할 수도 있다.
도 21에, 상술한 바와 같은 트레이의 구성의 일례를 도시한다. 트레이(20)는, 트레이(10)와 같은 재료로 형성된 판 형상의 부재이다. 단결정 반도체 기판(111)을 유지하기 위한 오목부(21)가 형성된다. 오목부(21)는, 복수의 단결정 반도체 기판(111)을 틈이 없이 배치할 수 있는 형상으로 한다. 도 21의 트레이(20)는, 예를 들어, 3행 3열로 단결정 반도체 기판(111)을 배열시켜 하나의 블록으로 하는 경우의 오목부(11)를 도시한 것이다.
도 1은 반도체막이 구비된 기판의 구성의 일례를 도시하는 사시도.
도 2는 단결정 반도체 기판의 구성의 일례를 도시하는 사시도.
도 3a 내지 도 3d는 반도체막이 구비된 기판의 제작 방법을 도시하는 단면도.
도 4a 및 도 4b는 반도체막이 구비된 기판의 제작 방법을 도시하는 단면도.
도 5는 반도체막이 구비된 기판의 제작 방법을 도시하는 단면도.
도 6a 및 도 6b는 반도체막이 구비된 기판의 제작 방법을 도시하는 단면도.
도 7은 트레이의 구성의 일례를 도시하는 외관도.
도 8은 트레이에 배치된 복수의 단결정 반도체 기판을 도시하는 외관도.
도 9a 및 도 9b는 트레이의 구성예를 도시하는 상면도.
도 10a 및 도 10b는 트레이의 구성예를 도시하는 상면도.
도 11a 내지 도 11d는 단결정 반도체 기판의 재생 처리를 설명하는 도면.
도 12a 내지 도 12d는 반도체 장치의 제작 방법을 설명하는 단면도.
도 13a 내지 도 13c는 반도체 장치의 제작 방법을 설명하는 단면도.
도 14는 반도체 장치의 단면도 및 상면도.
도 15는 마이크로 프로세서의 구성의 일례를 도시하는 블록도.
도 16은 반도체 장치의 구성의 일례를 도시하는 블록도.
도 17은 반도체막이 구비된 기판의 주요 부분을 도시하는 사시도.
도 18a는 액정 표시 장치의 화소의 평면도이고, 도 18b는 J-K 절단선에 있어 서의 도 18a의 단면도.
도 19a는 일렉트로 루미네선스 표시 장치의 화소의 평면도이고, 도 19b는 J-K 절단선에 있어서의 도 19a의 단면도.
도 20a는 휴대 전화의 외관도이고, 도 20b는 디지털 플레이어의 외관도이고, 도 20c는 전자 책의 외관도.
도 21은 트레이의 구성의 일례를 도시하는 외관도.
<도면의 주요 부분에 대한 부호의 설명>
10: 트레이 101: 베이스 기판
111: 단결정 반도체 기판 112a: 절연막
112b: 절연막 112: 절연층
113: 손상 영역 114: 접합층
115: 단결정 반도체층 117: 단결정 반도체 기판
Claims (15)
- 위쪽 면에 절연층이 형성되고, 상기 절연층 위에 접합층(bonding layer)이 형성되고, 소정의 깊이의 영역에 손상 영역이 형성되는 복수의 단결정 반도체 기판들을 준비하는 단계와;베이스 기판을 준비하는 단계와;상기 복수의 단결정 반도체 기판들을 트레이에 배치하는 단계와;상기 접합층들의 표면들과 상기 베이스 기판의 표면을 접합하기 위하여 상기 트레이에 배치된 상기 복수의 단결정 반도체 기판들을 상기 접합층들을 사이에 두고 상기 베이스 기판에 밀접시킴으로써, 상기 베이스 기판과 상기 복수의 단결정 반도체 기판들을 접합하는 단계와;상기 복수의 단결정 반도체 기판들로부터 분리된 복수의 제 1 단결정 반도체층들이 밀착된 상기 베이스 기판을 얻기 위하여 상기 복수의 단결정 반도체 기판들을 가열함으로써, 상기 손상 영역에 균열을 생기게 하는 단계를 포함하고,상기 절연층 각각은 상기 단결정 반도체 기판들 각각 위에 적어도 하나의 절연층을 포함하고,상기 손상 영역의 형성 단계는 소스 가스를 여기하여 플라즈마를 생성하고, 상기 플라즈마에 포함되는 이온종을 상기 절연층이 형성된 상기 단결정 반도체 기판에 첨가함으로써, 상기 단결정 반도체 기판 중에 상기 손상 영역을 형성하는 단계를 포함하고,상기 접합층의 형성 단계는 상기 손상 영역의 형성 단계 후에 상기 절연층을 사이에 두고 상기 단결정 반도체 기판 위에 상기 접합층을 형성하는 단계를 포함하는, 반도체막이 구비된 기판의 제작 방법.
- 제 1 항에 있어서,수소 가스가 상기 손상 영역을 형성하기 위한 소스 가스로서 사용되고,상기 손상 영역은 상기 수소 가스를 여기하여 H3 +을 포함하는 플라즈마를 생성하고, 상기 플라즈마에 포함된 이온종을 가속하고, 상기 이온종을 상기 단결정 반도체 기판들에 첨가함으로써 형성되는, 반도체막이 구비된 기판의 제작 방법.
- 제 1 항에 있어서,상기 베이스 기판에 밀접된 상기 복수의 제 1 단결정 반도체층들은 복수의 제 2 단결정 반도체층들을 형성하기 위하여 레이저 빔이 조사되는, 반도체막이 구비된 기판의 제작 방법.
- 제 1 항에 있어서,상기 베이스 기판에 밀접된 상기 복수의 제 1 단결정 반도체층들에의 레이저 조사가 포함되고,상기 복수의 제 2 단결정 반도체층들은 상기 레이저 빔의 조사 영역을 적어 도 질소 혹은 희소 가스 분위기로 하고, 상기 레이저 빔을 상기 단결정 반도체층들에 조사함으로써 형성되는, 반도체막이 구비된 기판의 제작 방법.
- 제 1 항에 있어서,상기 베이스 기판은 유리 기판인, 반도체막이 구비된 기판의 제작 방법.
- 위쪽 면에 절연층이 형성되고, 상기 절연층 위에 접합층이 형성되고, 소정의 깊이의 영역에 손상 영역이 형성되는 복수의 단결정 반도체 기판들을 준비하는 단계와;베이스 기판을 준비하는 단계와;상기 복수의 단결정 반도체 기판들을 트레이에 배치하는 단계와;상기 접합층들의 표면들과 상기 베이스 기판의 표면을 접합하기 위하여 상기 트레이에 배치된 상기 복수의 단결정 반도체 기판들을 상기 접합층들을 사이에 두고 상기 베이스 기판에 밀접시킴으로써, 상기 베이스 기판과 상기 복수의 단결정 반도체 기판들을 접합하는 단계와;상기 복수의 단결정 반도체 기판들로부터 분리된 복수의 제 1 단결정 반도체층들이 밀착된 상기 베이스 기판을 얻기 위하여 상기 복수의 단결정 반도체 기판들을 가열함으로써, 상기 손상 영역에 균열을 생기게 하는 단계를 포함하고,상기 절연층들 각각은 상기 단결정 반도체 기판들 각각 위에 적어도 하나의 절연층을 포함하고,상기 접합층의 형성 단계는 상기 절연층을 사이에 두고 상기 단결정 반도체 기판 위에 상기 접합층을 형성하는 단계를 포함하고,상기 손상 영역의 형성 단계는 상기 접합층의 형성 단계 후에, 소스 가스를 여기하여 플라즈마를 생성하고, 상기 플라즈마에 포함되는 이온종을 상기 단결정 반도체 기판에 첨가함으로써, 상기 단결정 반도체 기판 중에 상기 손상 영역을 형성하는 단계를 포함하는, 반도체막이 구비된 기판의 제작 방법.
- 제 6 항에 있어서,수소 가스가 상기 손상 영역을 형성하기 위한 소스 가스로서 사용되고,상기 손상 영역은 상기 수소 가스를 여기하여 H3 +을 포함하는 플라즈마를 생성하고, 상기 플라즈마에 포함된 이온종을 가속하고, 상기 이온종을 상기 단결정 반도체 기판들에 첨가함으로써 형성되는, 반도체막이 구비된 기판의 제작 방법.
- 제 6 항에 있어서,상기 베이스 기판에 밀접된 상기 복수의 제 1 단결정 반도체층들은 복수의 제 2 단결정 반도체층들을 형성하기 위하여 레이저 빔이 조사되는, 반도체막이 구비된 기판의 제작 방법.
- 제 6 항에 있어서,상기 베이스 기판에 밀접된 상기 복수의 제 1 단결정 반도체층들에의 레이저 조사가 포함되고,상기 복수의 제 2 단결정 반도체층들은 상기 레이저 빔의 조사 영역을 적어도 질소 혹은 희소 가스 분위기로 하고, 상기 레이저 빔을 상기 단결정 반도체층들에 조사함으로써 형성되는, 반도체막이 구비된 기판의 제작 방법.
- 제 6 항에 있어서,상기 베이스 기판은 유리 기판인, 반도체막이 구비된 기판의 제작 방법.
- 위쪽 면에 절연층이 형성되고, 상기 절연층 위에 접합층이 형성되고, 소정의 깊이의 영역에 손상 영역이 형성되는 복수의 단결정 반도체 기판들을 준비하는 단계와;베이스 기판을 준비하는 단계와;상기 복수의 단결정 반도체 기판들을 트레이에 배치하는 단계와;상기 접합층들의 표면들과 상기 베이스 기판의 표면을 접합하기 위하여 상기 트레이에 배치된 상기 복수의 단결정 반도체 기판들을 상기 접합층들을 사이에 두고 상기 베이스 기판에 밀접시킴으로써, 상기 베이스 기판과 상기 복수의 단결정 반도체 기판들을 접합하는 단계와;상기 복수의 단결정 반도체 기판들로부터 분리된 복수의 제 1 단결정 반도체층들이 밀착된 상기 베이스 기판을 얻기 위하여 상기 복수의 단결정 반도체 기판들 을 가열함으로써, 상기 손상 영역에 균열을 생기게 하는 단계를 포함하고,상기 손상 영역의 형성 단계는 소스 가스를 여기하여 플라즈마를 생성하고, 상기 플라즈마에 포함되는 이온종을 상기 단결정 반도체 기판에 첨가함으로써, 상기 단결정 반도체 기판들 중에 상기 손상 영역을 형성하는 단계를 포함하고,상기 절연층의 형성 단계는 상기 손상 영역의 형성 단계 후에, 상기 단결정 반도체 기판 위에 적어도 하나의 절연층을 형성하는 단계를 포함하고,상기 접합층의 형성 단계는 상기 절연층의 형성 단계 후에, 상기 절연층을 사이에 두고 상기 단결정 반도체 기판 위에 상기 접합층을 형성하는 단계를 포함하는, 반도체막이 구비된 기판의 제작 방법.
- 제 11 항에 있어서,수소 가스가 상기 손상 영역을 형성하기 위한 소스 가스로서 사용되고,상기 손상 영역은 상기 수소 가스를 여기하여 H3 +을 포함하는 플라즈마를 생성하고, 상기 플라즈마에 포함된 이온종을 가속하고, 상기 이온종을 상기 단결정 반도체 기판들에 첨가함으로써 형성되는, 반도체막이 구비된 기판의 제작 방법.
- 제 11 항에 있어서,상기 베이스 기판에 밀접된 상기 복수의 제 1 단결정 반도체층들은 복수의 제 2 단결정 반도체층들을 형성하기 위하여 레이저 빔이 조사되는, 반도체막이 구 비된 기판의 제작 방법.
- 제 11 항에 있어서,상기 베이스 기판에 밀접된 상기 복수의 제 1 단결정 반도체층들에의 레이저 조사가 포함되고,상기 복수의 제 2 단결정 반도체층들은 상기 레이저 빔의 조사 영역을 적어도 질소 혹은 희소 가스 분위기로 하고, 상기 레이저 빔을 상기 단결정 반도체층들에 조사함으로써 형성되는, 반도체막이 구비된 기판의 제작 방법.
- 제 11 항에 있어서,상기 베이스 기판은 유리 기판인, 반도체막이 구비된 기판의 제작 방법.
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