KR101558192B1 - 반도체 기판의 제작 방법 및 반도체 장치의 제작 방법 - Google Patents

반도체 기판의 제작 방법 및 반도체 장치의 제작 방법 Download PDF

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Abstract

본 발명은, 유리 기판 등의 내열성이 낮은 지지 기판에 버퍼층을 개재하여 단결정 반도체 층이 고정된 반도체 기판을 제작한다.
가속된 수소 이온을 반도체 기판에 조사하고, 수소를 다량으로 포함한 손상(損傷) 영역을 형성한다. 단결정 반도체 기판과 지지 기판을 접합한 후, 반도체 기판을 가열하여 손상 영역에서 단결정 반도체 기판을 분리한다. 단결정 반도체 기판으로부터 분리된 단결정 반도체 층에 레이저 빔을 조사한다. 레이저 빔의 조사에 의하여 단결정 반도체 층을 용융시킴으로써, 재결정화하여 그 결정성을 회복시키고, 또 단결정 반도체 층의 표면을 평탄화시킨다. 레이저 빔을 조사한 후, 단결정 반도체 층을 용융시키지 않는 온도로 가열하여 그 라이프 타임(life time)을 향상시킨다.

Description

반도체 기판의 제작 방법 및 반도체 장치의 제작 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 버퍼층을 개재하여 단결정 반도체 층이 고정된 반도체 기판의 제작 방법 및 반도체 장치의 제작 방법에 관한 것이다.
단결정 반도체의 잉곳을 얇게 슬라이스하여 제작되는 실리콘 웨이퍼 대신에 절연 표면에 얇은 단결정 반도체 층을 형성한 실리콘 온 인슐레이터(이하, 「SOI」라고 함)라고 불리는 반도체 기판을 사용한 집적 회로가 개발된다. SOI 기판을 사용한 집적 회로는, 트랜지스터의 드레인과 기판 사이에 있어서의 기생 용량을 저감할 수 있기 때문에, 반도체 집적 회로의 성능을 향상시키는 것으로서 주목을 받고 있다.
SOI 기판으로서, SIMOX 기판, 점착 기판이 알려져 있다. 예를 들어, SIMOX 기판은, 단결정 실리콘 기판에 산소 이온을 주입하고, 1300℃ 이상으로 열 처리하여 매립 산화물(BOX; Buried Oxide)층을 형성함으로써, 표면에 단결정 실리콘 박막을 형성하여 SOI 구조를 얻는다.
SOI 기판을 제조하는 다른 방법으로서는, 수소 이온 주입 박리법이 알려져 있다(예를 들어, 특허 문헌 1 참조). 수소 이온 주입 박리법은, 실리콘 웨이퍼에 수소 이온을 주입함으로써, 표면으로부터 소정의 깊이에 미소 기포층을 형성하고, 상기 미소 기포층을 벽개면(劈開面)으로 함으로써, 다른 실리콘 웨이퍼에 얇은 실리콘 층을 접합한다. 또한, 실리콘 층을 분리하는 열 처리를 행하는 것에 덧붙여 산화성 분위기하에서의 열 처리에 의하여 실리콘 층에 산화막을 형성한 후에 상기 산화막을 제거하고, 다음에 1000℃ 내지 1300℃로 열 처리를 행하여 접합 강도를 높일 필요가 있다.
또한, 유리 기판에 단결정 실리콘 층이 점착된 SOI 기판을 제조하는 방법이 알려져 있다(예를 들어, 특허 문헌 2 참조). 특허 문헌 2에는, 800℃를 넘는 고온의 열 처리를 필요로 하지 않는 SOI 기판의 제작 방법으로서, 접합 강도를 높이기 위해서 절연 기판에 레이저 광을 조사한다. 또한, 특허 문헌 2에서는, 바람직한 실시형태로서, 레이저 광을 조사한 후, 단결정 실리콘 층을 경면 연마(鏡面硏磨)하는 것이 기재된다.
또한, 본 출원인은, 특허 문헌 3 및 특허 문헌 4에 스마트 컷(smart cut)(등록 상표)을 이용하여 내열성이 높은 기판을 지지 기판으로서 사용하는 반도체 장치의 제작 방법을 개시한다. 또한, 특허 문헌 5에 스마트 컷(등록 상표)을 이용하여 지지 기판으로서 투광성 기판을 사용한 반도체 장치의 제작 방법을 개시한다.
[특허 문헌 1] 특개2000-124092호 공보
[특허 문헌 2] 특개2005-252244호 공보
[특허 문헌 3] 특개평11-163363호 공보
[특허 문헌 4] 특개2000-012864호 공보
[특허 문헌 5] 특개2000-150905호 공보
유리 기판은 실리콘 웨이퍼보다 대면적이며, 싼값이기 때문에, 유리 기판을 지지 기판으로서 사용함으로써, 대면적이고 싼값의 SOI 기판을 제작할 수 있다. 그러나, 유리 기판은 변형점이 700℃ 이하이며, 내열성이 낮다. 따라서, 유리 기판의 내열 온도를 넘는 온도로 가열할 수 없고, 프로세스 온도는 700℃ 이하로 제한된다. 즉, 박리면에 있어서의 결정 결함의 제거, 표면의 평탄화의 공정에도 프로세스 온도의 제약이 있다.
종래, 실리콘 웨이퍼에 점착된 반도체 층의 결정 결함의 제거는, 1000℃ 이상의 온도로 가열함으로써 실현할 수 있지만, 변형점이 700℃ 이하인 유리 기판에 점착된 반도체 층의 결정 결함의 제거에는 이러한 고온 프로세스는 사용할 수 없다. 즉, 종래는, 변형점이 700℃ 이하인 유리 기판에 점착된 단결정 반도체 층을 가공하기 전의 단결정 반도체 기판과 같은 정도의 결정성을 가지는 단결정 반도체 층에 회복시키는 재결정화 방법은 확립되지 않는다.
또한, 유리 기판은 실리콘 웨이퍼보다 휘기 쉽고, 표면에 기복(起伏)이 있다. 특히, 1변이 30cm를 넘는 대면적 유리 기판에 대해서 기계 연마에 의한 처리를 행하는 것은 어렵다. 따라서, 가공 정밀도나 수율 등의 관점에서, 박리 면의 기계 연마에 의한 처리는 지지 기판에 점착된 반도체 층의 평탄화 처리에 사용하는 것은 추장(推奬)되지 않는다. 한편, 고성능의 반도체 소자를 제작하기 위해서는, 박리 면에 있어서의 표면의 요철을 억제하는 것이 요구된다. 그 이유로서는, SOI 기판으로 트랜지스터를 제작하는 경우, 반도체 층 위에 게이트 절연층을 개재하여 게이트 전극이 형성되기 때문이다. 따라서, 반도체 층의 요철이 크면, 절연 내압성이 높은 게이트 절연층을 제작하는 것이 어렵다. 따라서, 절연 내압성을 높이기 위해서 두꺼운 게이트 절연층이 필요하게 된다. 따라서, 반도체 층의 표면의 요철이 크면, 전계 효과 이동도가 저하되고, 임계값 전압값의 크기가 증가하는 등의 반도체 소자의 성능이 저하되는 원인이 된다.
이와 같이, 내열성이 낮고, 휘기 쉬운 유리 기판과 같은 기판이 지지 기판으로서 사용되면, 실리콘 웨이퍼로부터 박리되어 지지 기판 위에 고정된 반도체 층의 표면 요철을 개선하는 것이 어렵다는 문제가 표면화된다.
이러한 문제를 감안하여, 본 발명은 내열성이 낮은 기판이 지지 기판으로서 사용되어도 고성능의 반도체 소자를 형성할 수 있는 반도체 기판 및 반도체 장치의 제작 방법을 제공하는 것을 과제의 하나로 한다. 또한, 고성능의 반도체 소자를 형성할 수 있는 반도체 기판을 제공하는 것을 과제의 하나로 한다.
본 발명의 반도체 기판의 제작 방법의 하나는, 단결정 반도체 기판 및 지지 기판을 준비하고, 이온 도핑 장치를 사용하여 가속된 이온을 단결정 반도체 기판에 조사함으로써, 단결정 반도체 기판의 표면으로부터 소정의 깊이의 영역에 손상 영역을 형성하고, 지지 기판 또는 단결정 반도체 기판의 적어도 한쪽에 버퍼층을 형성하고, 버퍼층을 개재하여 지지 기판과 단결정 반도체 기판을 밀착시키고, 버퍼층의 표면과 버퍼층의 표면과 밀접(密接)하는 면을 접합시킴으로써, 지지 기판에 단결정 반도체 기판을 고정하고, 단결정 반도체 기판의 가열에 의하여 손상 영역에 균열이 생기도록 하고, 단결정 반도체 기판을 지지 기판으로부터 분리함으로써, 단결정 반도체 기판으로부터 분리된 단결정 반도체 층이 고정된 지지 기판을 형성하고, 단결정 반도체 층에 레이저 빔을 조사하고, 단결정 반도체 층을 용융함으로써, 단결정 반도체 층을 재결정화시키고, 재결정화된 단결정 반도체 층을 400℃ 이상이고 또 용융시키지 않는 온도에서 가열하는 것이다.
본 발명의 반도체 장치의 제작 방법의 하나는, 단결정 반도체 기판 및 변형점이 700℃ 이하인 지지 기판을 준비하고, 이온 도핑 장치에 의하여 가속된 이온을 단결정 반도체 기판에 조사함으로써, 단결정 반도체 기판의 표면으로부터 소정의 깊이의 영역에 손상 영역을 형성하고, 지지 기판 또는 단결정 반도체 기판의 적어도 하나에 버퍼층을 형성하고, 버퍼층을 개재하여 지지 기판과 단결정 반도체 기판을 밀착시키고, 버퍼층의 표면과 버퍼층의 표면과 밀접하는 면을 접합시킴으로써, 지지 기판에 단결정 반도체 기판을 고정하고, 단결정 반도체 기판의 가열에 의하여 손상 영역에 균열이 생기도록 하고, 단결정 반도체 기판을 지지 기판으로부터 분리함으로써, 단결정 반도체 기판으로부터 분리된 단결정 반도체 층이 고정된 지지 기판을 형성하고, 단결정 반도체 층에 레이저 빔을 조사하여 단결정 반도체 층을 용융함으로써, 단결정 반도체 층을 재결정화시키고, 재결정화된 단결정 반도체 층을 400℃ 이상이고 또 변형점 이하의 온도에서 단결정 반도체 층을 용융시키지 않도록 가열하고, 가열된 단결정 반도체 층을 에칭하여 복수의 제 2 단결정 반도체 층으로 분할하고, 복수의 제 2 단결정 반도체 층 위에 게이트 절연층을 형성하고, 게이트 절연층을 개재하여 복수의 제 2 단결정 반도체 층 위에 게이트 전극을 형성하고, 복수의 제 2 단결정 반도체 층에 도너 또는 억셉터가 되는 불순물을 첨가한다.
발명의 반도체 기판의 하나는, 변형점이 700℃ 이하인 지지 기판과 버퍼층과, 버퍼층을 개재하여 지지 기판에 고정된 단결정 반도체 층을 가지고, 단결정 반도체 층의 수소 농도는 5×1018atoms/cm3 이상 5×1020atoms/cm3 이하와 같다.
또한, 단결정이란, 어느 결정축을 주목하는 경우, 그 결정축의 방향이 시료(試料)의 어느 부분에 있어서 같은 방향을 향하는 결정을 의미하고, 또 결정과 결정의 사이에 결정립계가 존재하지 않는 결정이다. 또한, 본 명세서에서는, 결정 결함이나 댕글링 본드를 포함하여도 상기와 같이 결정축의 방향이 일치하고, 입계가 존재하지 않는 결정은, 단결정으로 정의한다.
또한, 결정 구조를 가지는 층의 재결정화란, 그 결정 구조와 다른 상태(예를 들어, 액상(液相) 상태)를 거쳐, 다시 결정 구조를 가지는 층으로 되는 것을 의미한다. 또한, 본 명세서에서는, 단결정 반도체를 재결정화하여 단결정 반도체가 되는 것을 재단결정화라고 기재한다.
본 발명의 반도체 기판 및 반도체 장치의 제작 방법에 있어서, 레이저 빔의 조사에 의하여, 단결정 반도체 층의 레이저 빔이 조사되는 영역의 표면으로부터 깊이 방향의 일부를 용융한다. 예를 들어, 표면 및 그 표면 근방을 용융한다. 또는, 단결정 반도체 층의 레이저 빔이 조사되는 영역의 깊이 방향의 모두를 용융한다.
본 발명의 반도체 기판 및 반도체 장치의 제작 방법에 있어서, 불활성 기체 분위기 중에서, 반도체 층에 레이저 빔을 조사하는 것이 바람직하다. 혹은, 레이저 빔의 조사는 단결정 반도체 층의 상면에 있어서의 레이저 빔의 조사 영역에 불활성 기체를 뿜으면서 행하는 것이 바람직하다. 불활성 기체에는 질소 가스 또는 희소 가스를 사용할 수 있다. 불활성 기체란, 레이저 빔의 조사 공정에 있어서, 단결정 반도체 층의 표면과 반응하여 산화막을 형성하지 않는 분자 또는 원자의 기체이다. 예를 들어, 불활성 기체에는 질소 가스(N2 가스), 아르곤이나 크세논 등의 희소 가스가 있다.
본 발명에 있어서, 지지 기판에는 변형점이 650℃ 이상 700℃ 이하인 기판을 사용하는 것이 바람직하다. 지지 기판에는 유리 기판을 사용할 수 있다. 예를 들어, 무알칼리 유리 기판을 사용할 수 있다.
본 발명에 있어서, 버퍼층은, 1층 또는 2층 이상의 막으로 형성할 수 있다. 버퍼층에는 지지 기판 측으로부터 나트륨이 확산되는 것을 방지할 수 있는 배리어 층을 포함하는 것이 바람직하다. 또한, 버퍼층은, 단결정 반도체 층에 밀착하고 또 염소 또는 불소 등의 할로겐을 포함하는 절연막을 가지는 것이 바람직하다.
본 발명의 반도체 장치의 제작 방법은, 프로세스 온도 700℃ 이하이고, 단결정 반도체 기판으로부터 분리된 단결정 반도체 층을 용융함으로써, 재결정화하여, 결정성을 회복시킬 수 있다. 또한, 프로세스 온도가 700℃ 이하이고, 단결정 반도체 기판으로부터 분리된 단결정 반도체 층을 평탄화하는 것이 가능하다.
또한, 레이저 빔을 조사하여 단결정 반도체 층을 용융하여 재단결정화한 후, 용융시키지 않는 가열 처리를 행함으로써, 재단결정화된 단결정 반도체 층의 라이프 타임을 향상시킬 수 있다.
따라서, 내열성이 낮은 기판이 지지 기판으로서 사용되어도 본 발명에 따른 반도체 기판을 사용하여 고성능의 반도체 소자를 형성할 수 있게 된다. 예를 들어, 대면적의 투광성 유리 기판을 사용하여 고성능의 표시 장치를 제작하는 것이 가능하게 된다.
도 1은 반도체 기판의 구성의 일례를 도시하는 외관도.
도 2는 단결정 반도체 기판의 구성의 일례를 도시하는 외관도.
도 3은 반도체 기판의 제작 방법을 도시하는 외관도.
도 4a 내지 도 4e는 반도체 기판의 방법을 도시하는 단면도.
도 5a 내지 도 5c는 반도체 기판의 제작 방법을 도시하는 단면도.
도 6은 반도체 기판의 구성의 일례를 도시하는 외관도.
도 7은 단결정 반도체 기판의 구성의 일례를 도시하는 외관도.
도 8은 반도체 기판의 제작 방법을 도시하는 단면도.
도 9a 내지 도 9e는 반도체 기판의 제작 방법을 도시하는 단면도.
도 10a 내지 도 10c는 반도체 기판의 제작 방법을 도시하는 단면도.
도 11a 내지 도 11e는 반도체 기판의 제작 방법을 도시하는 단면도, 및 평면도.
도 12a 내지 도 12d는 반도체 기판의 제작 방법을 도시하는 단면도, 및 평면도.
도 13a 및 도 13b는 반도체 기판의 구성의 일례를 도시하는 단면도, 및 평면도.
도 14a 내지 도 14c는 반도체 기판의 제작 방법을 도시하는 단면도, 및 평면도.
도 15a 내지 도 15d는 반도체 기판의 제작 방법을 도시하는 단면도.
도 16a 및 도 16b는 반도체 기판의 제작 방법을 도시하는 단면도.
도 17a 내지 도 17d는 반도체 장치의 제작 방법을 설명하는 단면도.
도 18a 내지 도 18c는 반도체 장치의 제작 방법을 설명하는 단면도.
도 19는 반도체 장치의 제작 방법을 설명하는 단면도.
도 20a 내지 도 20e는 반도체 장치의 제작 방법을 설명하는 단면도.
도 21a 내지 도 21c는 반도체 장치의 제작 방법을 설명하는 단면도.
도 22a 및 도 22b는 반도체 장치의 제작 방법을 설명하는 단면도.
도 23a 내지 도 23e는 반도체 장치의 제작 방법을 설명하는 단면도.
도 24는 마이크로프로세서의 구성의 일례를 도시하는 블록도.
도 25는 RFCPU의 구성의 일례를 도시하는 블록도.
도 26은 액티브 매트릭스 표시 장치의 구성예를 도시하는 블록도.
도 27은 액정 표시 장치의 화소의 구성예를 도시하는 회로도.
도 28은 일렉트로 루미네선스 장치의 화소의 구성예를 도시하는 회로도.
도 29는 반도체 기판에 있어서의 회로의 배치예를 도시하는 사시도.
도 30a는 액정 표시 장치의 화소의 단면도이고, 도 30b는 J-K 절단선에 의한 도 30a의 단면도.
도 31a는 일렉트로 루미네선스 표시 장치의 화소의 평면도이고, 도 31b는 J-K 절단선에 의한 도 31a의 단면도.
도 32a는 휴대 전화의 외관도이고, 도 32b는 디지털 플레이어의 외관도이고, 도 32c는 전자 서적의 외관도.
도 33a 내지 도 33c는 휴대 전화의 외관도.
도 34는 측정에 사용한 반도체 기판의 단면도.
도 35는 단결정 실리콘 층의 라만 시프트의 피크 파수(波數)를 도시하는 그래프.
도 36은 단결정 실리콘 층의 라만 스펙트럼의 반치전폭을 도시하는 그래프.
도 37은 단결정 실리콘 층의 라이프 타임의 평가 측정 결과를 도시하는 그래프.
도 38은 오실로스코프의 신호 파형의 사진.
도 39a 내지 도 39c는 EBSP에 의하여 얻어진 단결정 실리콘 층의 IPF맵.
도 40a 내지 도 40d는 AFM로 관찰한 단결정 실리콘 층의 AFM상.
도 41a 내지 도 41c는 AFM상을 기초로 하여 계산된 단결정 실리콘 층의 표면 거칠기의 그래프.
도 42는 SIMS에 의한 단결정 실리콘 층의 수소 농도의 깊이 방향 프로파일.
도 43은 SIMS에 의한 단결정 실리콘 층의 수소 농도의 깊이 방향 프로파일.
도 44는 이온 도핑 장치에서 H2 가스로 생성되는 이온종의 질량 분석 결과를 도시하는 그래프.
도 45는 이온 주입 장치에서 PH3 가스로 생성되는 이온종의 질량 분석 결과를 도시하는 그래프.
도 46은 수소 분자, 수소 이온(H+, H2 +, H3 +)의 에너지 다이어그램.
도 47은 가속 전압이 80kV의 경우의 수소 원소의 깊이 방향 프로파일(계산값 및 실측값)의 그래프.
도 48은 가속 전압이 80kV의 경우의 수소 원소의 깊이 방향 프로파일(계산값, 실측값, 및 피팅 함수)의 그래프.
도 49는 가속 전압이 60kV의 경우의 수소 원소의 깊이 방향 프로파일(계산값, 실측값, 및 피팅 함수)의 그래프.
도 50은 가속 전압이 40kV의 경우의 수소 원소의 깊이 방향 프로파일(계산값, 실측값, 및 피팅 함수)의 그래프.
도 51은 도 48 내지 도 50에 도시하는 피팅 함수의 피팅 파라미터(수소 원소 비율 및 수소 이온종 비율)의 표.
도 52a 내지 도 52h는 실시예 6의 반도체 기판의 제작 방법을 도시하는 단면도.
도 53은 단결정 실리콘 층의 라이프 타임 평가 측정 결과를 도시하는 그래프.
이하에 본 발명을 설명한다. 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 다른 도면간에서 동일한 부호를 붙이는 요소는 동일한 요소를 나타내고, 재료, 형상, 제작 방법 등에 대해서 반복되는 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 버퍼층을 개재하여 단결정 반도체 층이 지지 기판에 고정되는 반도체 기판 및 그 제작 방법에 대해서 설명한다.
도 1은 반도체 기판의 구성예를 도시하는 외관도이다. 반도체 기판(10)은, 버퍼층(111)을 개재하여 단결정 반도체 층(112)이 지지 기판(100)에 고정되는 기판이다. 단결정 반도체 층(112)은, 단결정 반도체 층을 얇게 함으로써 형성되는 층이다. 버퍼층(111)의 표면과 지지 기판(100)의 표면이 접합함으로써, 단결정 반도체 층(112)이 지지 기판(100)에 고정된다. 반도체 기판(10)은 소위 SOI 구조의 기판이며, 절연층 위에 단결정 반도체 층이 형성되는 기판이다.
버퍼층(111)은, 단층 구조라도 좋고, 막을 2층 이상 적층한 다층 구조라도 좋다. 버퍼층(111)을 구성하는 막은, 단결정 반도체 기판의 표면에 성막 처리에 의하여 형성된 막으로 이루어진다. 본 실시형태에서는, 버퍼층(111)은 3층 구조이며, 지지 기판(100) 측으로부터, 제 2 절연층(114), 제 1 절연층(113b), 제 1 절연층(113a)이 적층된다.
도 1의 반도체 기판(10)에 있어서, 제 1 절연층(114)은 접합층으로서 기능하는 막이다. 즉, 제 2 절연층(114)의 표면과 지지 기판(100)의 표면이 접합함으로써, 단결정 반도체 층(112)이 지지 기판(100)에 고정된다.
또한, 제 1 절연층(113a)은 배리어 층으로서 기능하는 절연막이다. 배리어 층은 반도체 기판의 제작시, 및 이 반도체 기판을 사용한 반도체 장치의 제작시에 알칼리 금속 또는 알칼리 토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물(대표적으로는, 나트륨)이 지지 기판(100) 측으로부터 단결정 반도체 층(112)에 침입하는 것을 방지하는 막이다. 배리어 층을 형성함으로써, 반도체 기판 및 반도체 장치가 불순물로 오염되는 것을 방지할 수 있기 때문에, 그 신뢰성을 향상시킬 수 있다.
단결정 반도체 층(112)은 단결정 반도체 기판을 박막화함으로써 형성되는 층이다. 단결정 반도체 기판에는, 시중 판매되는 반도체 기판을 사용할 수 있고, 예를 들어, 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판 등, 제 14 족 원소로 이루어지는 단결정 반도체 기판을 사용할 수 있다. 또한, 갈륨 비소나 인듐 인 등의 화합물 반도체 기판도 사용할 수 있다.
지지 기판(100)은, 절연 표면을 가지는 기판을 사용한다. 구체적으로는, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 전자 공업용에 사용되는 각종 유리 기판, 석영 기판, 세라믹스 기판, 사파이어 기판을 들 수 있다. 바람직하게는, 지지 기판(100)으로서 유리 기판을 사용하는 것이 바람직하다. 유리 기판으로서는, 열 팽창 계수가 25×10-7/℃ 이상 50×10-7/℃ 이하(바람직하게는, 30×10-7/℃ 이상 40×10-7/℃ 이하)이며, 변형점이 580℃ 이상 700℃ 이하, 바람직하게는, 650℃ 이상 690℃ 이하인 기판을 사용하는 것이 바람직하다. 또한, 반도체 장치의 오염을 억제하기 위해서, 유리 기판은 무알칼리 유리 기판이 바람직하다. 무알칼리 유리 기판의 재료로서는, 예를 들어, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리 등의 유리 재료가 있다. 예를 들어, 지지 기판(100)으로서, 무알칼리 기판(상품명 : AN100), 무알칼리 유리 기판(상품명 : EAGLE2000(등록 상표)) 또는 무알칼리 유리 기판(상품명 : EAGLEXG(등록 상표))을 사용하는 것이 바람직하다.
무알칼리 유리 기판(상품명 : AN100)은, 이하의 물성(物性)값을 가지는 무알칼리 유리 기판이다. 비중 : 2.51g/cm3, 푸아송비(poisson ration) : 0.22, 영률 : 77GPa, 2축 탄성 계수 : 98.7GPa, 열 팽창률 : 38×10-7/℃.
무알칼리 유리 기판(상품명 : EAGLE2000(등록 상표))은 이하의 물성값을 가지는 무알칼리 유리이다. 비중 : 2.37g/cm3, 푸아송비 : 0.23, 영률 : 70.9GPa, 2축 탄성 계수 : 92.07GPa, 열 팽창률 : 31.8×10-7/℃.
또한, 지지 기판(100)에는 유리 기판 이외에도, 세라믹스 기판, 석영 기판이나 사파이어 기판 등의 절연체로 이루어지는 절연성 기판, 금속이나 스테인리스 등의 도전체로 이루어지는 도전성 기판, 실리콘이나 갈륨 비소 등 반도체로 이루어지는 반도체 기판 등을 사용할 수 있다. 또한, 지지 기판에는 유리 기판, 석영 기판 등의 투광성의 기판이 바람직하다. 투광성의 기판을 사용함으로써, 표시 장치의 제조에 적합한 반도체 기판(10)을 제작할 수 있다.
이하, 도 3 내지 도 5c를 참조하여 도 1에 도시하는 반도체 기판(10)의 제작 방법을 설명한다.
우선, 단결정 반도체 기판(110)을 준비한다. 단결정 반도체 기판(110)은, 원하는 크기, 형상으로 가공된다. 도 3은 단결정 반도체 기판(110)의 구성의 일례를 도시하는 외관도이다. 직사각형상의 지지 기판(100)에 점착하는 것 및 축소 투영형 노광 장치 등의 노광 장치의 노광 영역이 직사각형상인 것 등을 고려하면, 도 3에 도시하는 바와 같이, 단결정 반도체 기판(110)의 형상은 직사각형상인 것이 바람직하다. 또한, 본 명세서에 있어서, 특별이 양해가 없는 경우는, 직사각형상은 정사각형 및 장방형을 포함한다.
물론, 단결정 반도체 기판(110)에는 도 3의 형상의 기판에 한정되지 않고, 다양한 형상의 단결정 반도체 기판을 사용할 수 있다. 예를 들어, 원형, 오각형, 육각형 등의 다각형의 기판을 사용할 수 있다. 물론, 시중 판매되는 원형상의 단결정 반도체 웨이퍼를 단결정 반도체 기판(110)에 사용할 수도 있다.
원형상의 단결정 반도체 웨이퍼에는 실리콘이나 게르마늄 등의 반도체 웨이퍼, 갈륨 비소나 인듐 인 등의 화합물 반도체 웨이퍼 등이 있다. 단결정 반도체 웨이퍼의 대표예는, 단결정 실리콘 웨이퍼이며, 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm), 직경 400mm, 직경 450mm의 원형의 웨이퍼가 알려져 있다.
직사각형상의 단결정 반도체 기판(110)은, 원형상의 단결정 반도체 웨이퍼를 절단함으로써 형성할 수 있다. 기판의 절단은 다이서 또는 와이어 소 등의 절단 장치, 레이저 절단, 플라즈마 절단, 전자 빔 절단, 그 이외 임의의 절단 수단을 사용할 수 있다. 또한, 기판으로서 박편화(薄片化)하기 전의 반도체 기판 제작용의 잉곳을 그 단면이 직사각형상으로 되도록 직방체 형상으로 가공하고, 이 직방체 형상의 잉곳을 박편화함으로써도, 직사각형상의 단결정 반도체 기판(110)을 제조할 수 있다.
또한, 단결정 반도체 기판(110)의 두께는, 특히 한정되지 않지만, 단결정 반도체 기판(110)을 재이용(再利用)하는 것을 고려하면, 두꺼운 쪽이 1장의 원료 웨이퍼로부터 보다 많은 단결정 반도체 층(112)을 형성할 수 있기 때문에, 바람직하다. 시장에 유통되고 있는 단결정 실리콘 웨이퍼의 두께는, 그 크기는 SEMI규격에 준하고, 예를 들어, 직경 6인치의 웨이퍼는 막 두께 625㎛, 직경 8인치의 웨이퍼는 막 두께 725㎛, 직경 12인치의 웨이퍼는 775㎛로 된다. 또한, SEMI규격의 웨이퍼의 두께는, 공차(公差) ±25㎛를 포함한다. 물론, 원료가 되는 단결정 반도체 기판(110)의 두께는, SEMI규격에 한정되지 않고, 잉곳을 슬라이스할 때에, 그 두께를 적절히 조절할 수 있다. 물론, 재이용된 단결정 반도체 기판(110)을 사용할 때는, 그 두께는 SEMI규격보다 얇게 된다.
또한, 단결정 반도체 기판(110)에 단결정 실리콘 기판과 같은 결정 구조가 다이아몬드 구조의 제 14 족 원소가 되는 기판을 사용하는 경우에는, 그 주표면의 면방위는 (100)이라도 좋고, (110)면이라도 좋고, (111)이라도 좋다. (100)의 단결정 반도체 기판(110)을 사용함으로써, 단결정 반도체 층(112)과 그 표면에 형성되는 절연층의 계면 준위 밀도를 작게 할 수 있기 때문에, 전계 효과형 트랜지스터의 제작에 적합하다.
주표면이 (110)인 단결정 반도체 기판(110)을 사용함으로써, 제 2 절연층(114)과 단결정 반도체 층(112)의 접합면에 있어서, 제 2 절연층(114)을 구성하는 원소와 단결정 반도체 층(112)을 구성하는 제 4 족 원소(예를 들어, 실리콘 원소)와의 결합이 밀접하게 형성되기 때문에, 제 2 절연층(114)과 단결정 반도체 층(112)의 결합력이 향상된다.
주표면이 (110)면인 단결정 반도체 기판(110)을 사용함으로써, 그 주표면에는 다른 면방위와 비교하여 원자가 밀접하게 배열하기 때문에, 단결정 반도체 층(112)의 평탄성이 향상된다. 따라서, 주표면이 (110)면인 단결정 반도체 층(112)을 사용하여 제작한 트랜지스터는, 작은 S값, 고전계 효과 이동도 등의 뛰어난 전기적 특성을 가진다. 또한, 주표면이 (110)면인 단결정 반도체 기판은, (100)면의 단결정 반도체 기판과 비교하여 영률이 크고, 벽개(劈開)하기 쉽다는 장점이 있다.
우선, 단결정 반도체 기판(110)을 세정하고, 청정하게 한다. 다음, 도 4a에 도시하는 바와 같이, 단결정 반도체 기판(110) 위에 제 1 절연층(113)을 형성한다. 제 1 절연층(113)은 단층 구조, 2층 이상의 다층 구조로 할 수 있다. 제 1 절연층(113)의 두께는, 5nm 이상 400nm 이하로 할 수 있다. 제 1 절연층(113)을 구성하는 막에는, 산화실리콘 막, 질화실리콘 막, 산화질화실리콘 막, 질화산화실리콘 막, 산화게르마늄 막, 질화게르마늄 막, 산화질화게르마늄 막, 질화산화게르마늄 막 등의 실리콘 또는 게르마늄을 조성으로 포함하는 절연막을 사용할 수 있다. 또한, 산화 알루미늄, 산화 탄탈, 산화 하프늄 등의 금속의 산화물로 이루어지는 절연막, 질화알루미늄 등의 금속의 질화물로 이루어지는 절연막, 산화질화알루미늄 막 등의 금속의 산화질화물로 이루어지는 절연막, 질화산화알루미늄 막 등의 금속의 질화산화물로 이루어지는 절연막을 사용할 수도 있다.
제 1 절연층(113)을 구성하는 절연막은, 화학 기상법(CVD법), 스퍼터링법, 원자층 에피택시법(ALE법), 단결정 반도체 기판(110)을 산화하는, 또는 질화하는 등의 방법에 의하여 형성할 수 있다. CVD법에는 감압 CVD법, 열 CVD법, 플라즈마 여기 CVD법(이하, PECVD법이라고도 한다) 등이 있다. PECVD법은, 350℃ 이하의 저온 처리이며, 또한 다른 CVD법보다 성막 속도가 빠르기 때문에, 바람직하다.
또한, 본 명세서에 있어서, 산화질화물이란, 그 조성으로서, 질소원자보다 산소원자의 수가 많은 물질이며, 또한, 질화산화물이란, 그 조성으로서 산소원자보다 질소원자의 수가 많은 물질로 한다. 예를 들어, 산화질화실리콘이란, 그 조성으로서, 질소보다 산소의 함유량이 많은 것이며, 러더퍼드 후방 산란법(RBS : Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS : Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 조성 범위로서 산소가 50at.% 내지 70at.%, 질소가 0.5at.% 내지 15at.%, 실리콘이 25at.% 내지 35at.%, 수소가 0.1at.% 내지 10at.%의 범위로 포함되는 것을 가리킨다. 또한, 질화산화실리콘이란, 그 조성으로서, 산소보다 질소의 함유량이 많은 것이며, RBS 및 HFS를 사용하여 측정한 경우에, 조성 범위로서 산소가 5at.% 내지 30at.%, 질소가 20at.% 내지 55at.%, 실리콘이 25at.% 내지 35at.%, 수소가 10at.% 내지 30at.%의 범위로 포함되는 것을 가리킨다. 다만, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100at.%로 할 때, 질소, 산소, 실리콘 및 수소의 함유비율이 상기의 범위 내에 포함되는 것으로 한다.
제 1 절연층(113)에는, 나트륨이 단결정 반도체 층(112)에 침입하는 것을 방지하기 위한 배리어 층이 되는 절연막을 적어도 1층 포함하는 것이 바람직하다. 배리어 층은 1층이라도 좋고, 2층 이상이라도 좋다. 예를 들어, 지지 기판(100)에 알칼리 금속 또는 알칼리 토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물을 포함하는 기판(대표적으로는, 유리 기판)을 사용하는 경우, 지지 기판(100)이 가열되면, 이러한 불순물이 지지 기판(100)으로부터 단결정 반도체 층(112)에 확산될 우려가 있다. 따라서, 배리어 층을 형성함으로써, 이와 같은 알칼리 금속 또는 알칼리 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물이 단결정 반도체 층(112)으로 이동하는 것을 방지할 수 있다. 배리어 층으로서 기능하는 막으로서는, 질화실리콘 막, 질화산화실리콘 막, 질화알루미늄 막, 또는 질화산화알루미늄 막 등이 있다. 이러한 막을 포함시킴으로써, 제 1 절연층(113)을 배리어 층으로서 기능시킬 수 있다.
예를 들어, 제 1 절연층(113)을 단층 구조로 하는 경우는, 배리어 층으로서 기능하는 막으로 제 1 절연층(113)을 형성하는 것이 바람직하다. 이 경우, 두께 5nm 이상 200nm 이하의 질화실리콘 막, 질화산화실리콘 막, 질화알루미늄 막, 또는 질화산화알루미늄 막으로, 단층 구조의 제 1 절연층(113)을 형성할 수 있다.
제 1 절연층(113)을 배리어 층을 1층 포함하는 2층 구조의 막으로 하는 경우는, 상층은 나트륨 등의 불순물을 블로킹하기 위한 배리어 층으로 구성한다. 상층은, 두께 5nm 내지 200nm의 질화실리콘 막, 질화산화실리콘 막, 질화알루미늄 막, 또는 질화산화알루미늄 막으로 형성할 수 있다. 배리어 층으로서 기능하는 이들의 막은, 불순물의 확산을 방지하는 블로킹 효과가 높지만, 내부 응력이 높다. 따라서, 단결정 반도체 기판(110)과 접하는 하층의 절연막에는 상층의 절연막의 응력을 완화하는 효과가 있는 막을 선택하는 것이 바람직하다. 이러한 절연막에는, 산화실리콘 막, 및 산화질화실리콘 막 및 단결정 반도체 기판(110)을 열 산화하여 형성한 열 산화막 등이 있다. 하층의 절연막의 두께는 5nm 이상 300nm 이하로 할 수 있다.
본 실시형태에서는, 제 1 절연층(113)을 제 1 절연층(113a)과 제 1 절연층(113b)으로 이루어지는 2층 구조로 한다. 제 1 절연층(113)을 블로킹 막으로서 기능시키는 제 1 절연층(113a)과 제 1 절연층(113b)의 조합은, 예를 들어, 산화실리콘 막과 질화실리콘 막, 산화질화실리콘 막과 질화실리콘 막, 산화실리콘 막과 질화산화실리콘 막, 산화질화실리콘 막과 질화산화실리콘 막 등이 있다.
예를 들어, 하층의 제 1 절연층(113a)으로서, 프로세스 가스에 SiH4 및 N2O를 사용하여 PECVD법에 의하여 산화질화실리콘 막으로 형성할 수 있다. 또한, 제 1 절연층(113a)으로서, 프로세스 가스에 유기 실란 가스와 산소를 사용하여, PECVD법에 의하여 산화실리콘 막을 형성할 수도 있다. 또한, 단결정 반도체 기판(110)을 산화한 산화막으로 제 1 절연층(113a)을 형성할 수도 있다.
유기 실란이란, 규산에틸(TEOS, 화학식; Si(OC2H5)4), 테트라메틸실란(TMS, 화학식; Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(화학식; SiH(OC2H5)3), 트리스디메틸아미노실란(화학식; SiH(N(CH3)2)3) 등의 화합물이다.
상층의 제 1 절연층(113b)은, 프로세스 가스에 SiH4, N2O, NH3, 및 H2를 사용하여 PECVD법에 의하여 형성한 질화산화실리콘 막, 또는 프로세스 가스에 SiH4, N2, NH3, 및 H2를 사용하여 PECVD법에 의하여 형성한 질화실리콘 막으로 형성할 수 있다.
예를 들어, PECVD법에 의하여 산화질화실리콘으로 이루어지는 제 1 절연층(113a), 질화산화실리콘이 되는 제 1 절연층(113b)을 형성하는 경우, 단결정 반도체 기판(110)을 PECVD 장치의 챔버에 반입한다. 그리고, 제 1 절연층(113a)의 형성용 프로세스 가스로서 SiH4 및 N2O를 챔버에 공급하고, 이 프로세스 가스의 플라즈마를 생성하고, 산화질화실리콘 막을 단결정 반도체 기판(110) 위에 형성한다. 다음, 챔버에 도입하는 가스를 제 1 절연층(113b) 형성용의 프로세스 가스로 변경한다. 여기서는, SiH4, N2O, NH3 및 H2를 사용한다. 이들의 혼합 가스의 플라즈마를 생성하고, 산화질화실리콘 막 위에 질화산화실리콘 막을 연속적으로 형성한다. 또한, 복수의 챔버를 가지는 PECVD 장치를 사용하는 경우는, 산화질화실리콘 막과 질화산화실리콘 막과 다른 챔버에서 형성할 수도 있다. 물론, 챔버에 도입하는 가스를 변경함으로써, 하층에 산화실리콘 막을 형성할 수도 있고, 상층에 질화실리콘 막을 형성할 수도 있다.
상기와 같이, 제 1 절연층(113a) 및 제 1 절연층(113b)을 형성함으로써, 스루풋이 좋게 복수의 단결정 반도체 기판(110)에 제 1 절연층(113)을 형성할 수 있다. 또한, 대기에 노출시키지 않고, 제 1 절연층(113a), 제 1 절연층(113b)을 형성할 수 있기 때문에, 제 1 절연층(113a)과 제 1 절연층(113b)의 계면이 대기에 의하여 오염되는 것을 방지할 수 있다.
또한, 제 1 절연층(113a)으로서, 단결정 반도체 기판(110)을 열산화 처리하여 산화막을 형성할 수 있다. 이 산화막을 형성하기 위한 열산화 처리에는, 드라이 산화라도 좋지만, 산화 분위기 중에 할로겐을 포함하는 가스를 첨가하는 것이 바람직하다. 할로겐을 포함한 분위기 중에서, 단결정 반도체 기판(110)을 산화함으로써, 할로겐을 포함한 산화막을 제 1 절연층(113a)으로서 형성 할 수 있다. 할로겐을 포함하는 가스로서, HCl, HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2 등으로부터 선택된 1종류 또는 복수 종류의 가스를 사용할 수 있다.
예를 들어, 산소에 대해서 HCl를 0.5vol% 내지 10vol%(바람직하게는, 3vol%)의 비율로 포함하는 분위기 중에서, 700℃ 이상의 온도로 열 처리를 행한다. 950℃ 이상 1100℃ 이하의 가열 온도로 열 산화를 행하면 좋다. 처리 시간은, 0.1시간 내지 6시간, 바람직하게는, 0.5시간 내지 1시간으로 하면 좋다. 형성되는 산화막의 막 두께는, 10nm 내지 1000nm(바람직하게는, 50nm 내지 200nm), 예를 들어, 100nm의 두께로 할 수 있다.
이러한 온도 범위로 산화 처리를 행함으로써, 할로겐 원소에 의한 게터링 효과를 얻을 수 있다. 게터링으로서는, 특히, 금속 불순물을 제거하는 효과가 있다. 즉, 염소의 작용에 의하여 금속 등의 불순물이 휘발성의 염화물이 되어 기상 중으로 이탈하고, 단결정 반도체 기판(110)으로부터 제거된다. 또한, 산화막에 포함되는 할로겐 원소에 의하여, 단결정 반도체 기판(110)의 표면의 미결합수(未結合手)가 종단되기 때문에, 산화막과 단결정 반도체 기판(110)과의 계면의 국재 준위 밀도를 저감할 수 있다.
이 할로겐을 포함하는 분위기에서의 열 산화 처리에 의하여, 산화막에 할로겐을 포함시킬 수 있다. 할로겐 원소를 1×1017atoms/cm3 내지 5×1020atoms/cm3의 농도로 포함시킴으로써, 반도체 기판(10)에 있어서, 금속 등의 불순물을 포획(捕獲)하여 단결정 반도체 층(112)의 오염을 방지하는 보호막으로서 기능시킬 수 있다.
또한, 단결정 반도체 기판(110)의 산화막을 형성하는 방법은, 700℃ 이상의 온도로 가열하는 열 산화 처리의 다른 방법을 사용할 수도 있다. 예를 들어, 산소 라디칼(O라디칼), 또는 수산화 라디칼(OH 라디칼)을 포함한 플라즈마에 의한 플라즈마 처리, 또는 고밀도 플라즈마 처리, 오존 첨가수(O3 수(水))에 의한 산화 처리 등에 의하여, 단결정 반도체 기판(110)의 산화막을 형성할 수 있다.
또한, 열 산화 처리는 고온 프로세스이기 때문에, 열 응력이 발생하기 쉽고, 그 때문에, 단결정 반도체 기판(110)에 미끄럼 전위(dislocation slip) 등의 결정 결함이 발생하기 쉬워진다. 따라서, 제 1 절연층(113)을 형성하기 위해서, 단결정 반도체 기판(110)을 산화 처리하는 경우는, 열 산화 처리보다 CVD법, 스퍼터링법, 또는 오존 첨가수에 의한 산화 처리 등, 700℃ 이하의 저온 프로세스의 처리를 행하는 것이 바람직하다.
다음, 운동 에너지를 가지는 이온을 단결정 반도체 기판(110)에 조사함으로써, 단결정 반도체 기판(110)의 소정의 깊이에 결정 구조가 손상된 손상 영역(115)을 형성한다. 도 4b는 손상 영역(115)을 형성하는 공정을 설명하는 단면도이다. 도 4b에 도시하는 바와 같이, 제 1 절연층(113)을 통하여 가속된 이온(121)을 단결정 반도체 기판(110)에 조사함으로써, 단결정 반도체 기판(110)의 표면으로부터 소정의 깊이의 영역에 이온이 첨가되어, 손상 영역(115)을 형성할 수 있다. 이온(121)은, 소스 가스를 여기하여 소스 가스의 플라즈마를 생성하고, 이 플라즈마에 포함되는 이온을 전계의 작용에 의하여 플라즈마로부터 인출(引出)하여 가속한 이온이다.
손상 영역(115)이 형성되는 영역의 깊이는, 이온(121)의 가속 에너지와 이온(121)의 입사각에 의하여 조절할 수 있다. 가속 에너지는 가속 전압, 도즈량 등에 의하여 조절된다. 이온(121)의 평균 침입 깊이로, 단결정 반도체 기판(110)으로부터 분리되는 단결정 반도체 층(117)의 두께가 결정된다. 이 단결정 반도체 층의 두께가 20nm 이상 200nm 이하, 바람직하게는, 50nm 이상 200nm 이하가 되도록, 손상 영역(115)이 형성되는 깊이를 조절한다.
손상 영역(115)의 형성은, 이온 도핑 처리로 행할 수 있다. 이온 도핑 처리에는, 이온 도핑 장치를 사용하여 행할 수 있다. 이온 도핑 장치의 대표적인 장치는, 프로세스 가스를 플라즈마 여기하여 생성된 모든 이온종을 챔버 내에 배치된 피처리체에 조사하는 비질량 분리형의 장치이다. 비질량 분리형의 장치인 이유는, 플라즈마 중의 이온종을 질량 분리하지 않고, 모든 이온종을 피처리체에 조사하기 때문이다. 이것에 대해서, 이온 주입 장치는, 질량 분리형의 장치이다. 이온 주입 장치는, 플라즈마 중의 이온종을 질량 분리하고, 어느 특정의 질량의 이온종을 피처리체에 조사하는 장치이다.
이온 도핑 장치의 주요한 구성은, 피처리물을 배치하는 챔버, 원하는 이온을 발생시키는 이온원, 및 이온을 가속하여 조사하기 위한 가속 기구이다. 이온원은 원하는 이온종을 생성하기 위한 소스 가스를 공급하는 가스 공급 장치, 소스 가스를 여기하여 플라즈마를 생성하기 위한 전극 등으로 구성된다. 플라즈마를 형성하기 위한 전극으로서, 필라멘트형의 전극이나 용량 결합 고주파 방전용의 전극 등이 사용된다. 가속 기구는, 인출 전극, 가속 전극, 감속 전극, 접지 전극 등의 전극 등, 및 이들의 전극에 전력을 공급하기 위한 전원 등으로 구성된다. 가속 기구를 구성하는 전극에는 다수의 개구나 슬릿이 형성되며, 이온원으로 생성된 이온은 전극에 형성된 개구나 슬릿을 통과하여 가속된다. 또한, 이온 도핑 장치의 구성은, 상술한 것에 한정되지 않고, 필요에 따른 기구가 형성된다.
본 실시형태에서는, 이온 도핑 장치에서 수소를 반도체 웨이퍼에 첨가한다. 플라즈마 소스 가스로서 수소를 포함하는 가스를 공급한다. 예를 들어, H2를 공급한다. 수소 가스를 여기하여 플라즈마를 생성하고, 질량 분리하지 않고 플라즈마 중에 포함되는 이온을 가속하고, 가속된 이온을 단결정 반도체 기판(110)에 조사한다.
이온 도핑 장치에 있어서, 수소 가스로 생성되는 이온종(H+, H2 +, H3 +)의 총량에 대해서 H3 +의 비율이 50% 이상으로 한다. 보다 바람직하게는, 그 H3 +의 비율을 80% 이상으로 한다. 이온 도핑 장치는 질량 분리를 행하지 않기 때문에, 플라즈마 중에 생성되는 복수의 이온종 중, 하나를 50% 이상으로 하는 것이 바람직하고, 80% 이상으로 하는 것이 바람직하다. 동일한 질량의 이온을 조사함으로써, 단결정 반도체 기판(110)의 동일한 깊이에 집중시켜 이온을 첨가할 수 있다.
손상 영역(115)을 얕은 영역에 형성하기 위해서는, 이온(121)의 가속 전압을 낮게 할 필요가 있지만, 플라즈마 중의 H3 + 이온의 비율을 높게 함으로써, 원자상(原子狀) 수소(H)를 효율 좋게 단결정 반도체 기판(110)에 첨가할 수 있다. H3 + 이온은, H+ 이온의 3배의 질량을 가지기 때문에, 동일한 깊이에 수소 원자를 1개 첨가하는 경우, H3 + 이온의 가속 전압은, H+ 이온의 가속 전압의 3배로 할 수 있다고 생각할 수 있다. 이온의 가속 전압을 크게 할 수 있으면, 이온의 조사 공정의 택트 타임을 단축할 수 있고, 생산성이나 스루풋의 향상을 도모할 수 있다.
또한, 가속된 이온(121)을 단결정 반도체 기판(110)에 조사하는 공정은, 이온 주입 장치에 의하여 행할 수도 있다. 이온 주입 장치는, 챔버 내에 배치된 피처리체에 소스 가스를 플라즈마 여기하여 생성된 복수의 이온종을 질량 분리하고, 특정의 이온종을 조사하는 질량 분리형의 장치이다. 따라서, 이온 주입 장치를 사용하는 경우는, 수소 가스를 여기하여 생성된 H+ 이온 및 H2 + 이온을 질량 분리하고, H+ 이온 또는 H2 + 이온의 한쪽의 이온을 가속하여 단결정 반도체 기판(110)에 조사한다.
손상 영역(115)에는 5×1020atoms/cm3 이상의 수소(H)를 포함시키는 것이 바람직하다. 단결정 반도체 기판(110)에 국재적인 고농도의 수소 첨가 영역을 형성하면, 결정 구조가 상실되고, 미소한 공동(空洞)이 형성되기 때문에, 손상 영역(115)은 다공질 구조가 된다. 따라서, 비교적으로 저온(600℃ 이하)의 열 처리에 의하여 손상 영역(115)에 형성된 미소한 공동의 체적 변화가 발생하고, 손상 영역(115)을 따라 단결정 반도체 기판(110)을 벽개(분리)할 수 있다. 또한, 손상 영역(115)에 포함되는 수소 농도는, 이온(121)의 도즈량이나 가속 전압 등에 의하여 제어된다.
수소 가스를 사용하여 이온 도핑 장치에 의하여 이온을 단결정 반도체 기판(110)에 첨가하는 경우, 가속 전압 10kV 이상 200kV 이하, 도즈량 1×1016ions/cm2 이상 6×1016ions/cm2 이하로 할 수 있다. 이 조건으로 수소 이온을 첨가함으로써, 이온(121)에 포함되는 이온종 및 그 비율에도 따르지만, 손상 영역(115)을 단결정 반도체 기판(110)의 깊이 50nm 이상 500nm 이하의 영역에 형성할 수 있다.
예를 들어, 단결정 반도체 기판(110)이 단결정 실리콘 기판이며, 제 1 절연층(113a)이 두께 50nm의 산화질화실리콘 막이며, 제 1 절연층(113b)이 두께 50nm의 질화산화실리콘 막의 경우, 소스 가스가 수소이며, 가속 전압 40kV, 도즈량 2.2×1016ions/cm2의 조건에서는, 단결정 반도체 기판(110)으로부터 두께 100nm 정도의 단결정 반도체 층을 분리할 수 있다. 또한, 제 1 절연층(113a)을 두께 100nm의 산화질화실리콘 막으로 하고 그 이외는 같은 조건으로 수소 이온을 도핑하면, 단결정 반도체 기판(110)으로부터 두께 70nm 정도의 단결정 반도체 층을 분리할 수 있다.
이온(121)의 소스 가스에 헬륨(He)을 사용할 수도 있다. 헬륨을 여기하여 생성되는 이온종이 He+가 대부분이기 때문에, 질량 분리를 수반하지 않는 이온 도핑법이라도 He+를 주된 이온(121)으로서, 단결정 반도체 기판(110)에 조사할 수 있다. 따라서, 이온 도핑법에 의하여 효율 좋게, 미소한 공공(空孔)을 손상 영역(115)에 형성할 수 있다. 헬륨을 사용하여 이온 도핑법에 의하여 이온을 단결정 반도체 기판(110)에 조사하는 경우, 가속 전압 10kV 이상 200kV 이하, 도즈량 1×1016ions/cm2 이상 6×1016ions/cm2 이하로 할 수 있다.
소스 가스에 염소 가스(Cl2 가스), 불소 가스(F2 가스) 등의 할로겐 가스를 사용할 수도 있다.
이온 주입 장치와 이온 도핑 장치에서는, 소스 가스로 생성되는 수소 이온종 H+, H2 +, 및 H3 +의 비율은 크게 다르다. 도 44는 이온 도핑 장치에서 100% 수소 가스(이온원의 압력 : 4.7×10-2Pa)로 생성되는 이온종의 질량 분석 결과를 도시하는 그래프이다. 가로축은 이온종의 질량이다. 질량 1, 질량 2, 질량 3의 스펙트럼은 각각 H+, H2 +, H3 +에 대응한다. 세로 축은 스펙트럼의 강도이며, 이온의 양에 대응한다. 도 44에서는, 질량 3의 이온의 개수를 100으로 한 경우의 상대 비율로, 다른 질량을 가지는 이온종의 수량을 표시한다. 도 44에 의하여, 플라즈마 중에 생성되는 수소 이온종의 비율은, H+ : H2 + : H3 +=1 : 1 : 8 정도가 되는 것을 알 수 있다. 이온 도핑 장치에서 수소 이온을 도핑한 단결정 실리콘 웨이퍼에 대해서, 수소 농도 분포를 2차 이온 질량 분석한 결과에 의해서도, 단결정 실리콘 웨이퍼에 조사되는 수소 이온종 중, H3 +가 약 80%를 차지하는 것이 확인된다.
도 45는, 이온 주입 장치이며, 이온원의 압력이 대략 3×10-3Pa의 경우의, PH3로 생성한 이온종의 질량 분석 결과를 도시하는 그래프이다. 도 44와 마찬가지로, 가로축은 이온종의 질량을 도시하고, 질량 1, 질량 2, 질량 3의 스펙트럼은 각각 H+, H2 +, H3 +에 대응한다. 세로축은 이온의 양에 대응하는 스펙트럼의 강도이다. 도 45에서는 플라즈마 중의 수소 이온종의 비율이 H+ : H2 + : H3 +=37 : 56 : 7인 것을 알 수 있다. 또한, 도 45는 소스 가스가 PH3의 경우의 데이터이지만, 소스 가스에 H2 가스를 100% 사용할 때도, 수소 이온종의 비율은 마찬가지다. 즉, 수소 가스로 생성되는 이온종의 비율은 H+ : H2 + : H3 +=37 : 56 : 7이다.
따라서, 이온 주입 장치에서는, 수소 이온종 H+, H2 +, 및 H3 + 중, H3 +는 7% 정도밖에 생성되지 않고, 한편, 이온 도핑 장치에서는, H3 +의 비율을 50% 이상 80% 이하 정도로 할 수 있다. 이하에 이온 도핑 장치와 이온 주입 장치에 의하여 H3 +가 생성되는 비율이 크게 다른 이유를 고찰한다.
(수소 플라즈마 중의 이온)
수소 플라즈마 중에는, H+, H2 +, H3 +라고 하는 수소 이온종이 존재한다. 이하에, 각 수소 이온의 반응 과정(생성 과정, 소멸 과정)을 나타내는 반응식을 열거한다. 또한, 도 46에 이들의 반응의 일부를 모식적으로 도시한 에너지 다이어그램을 도시한다. 또한, 도 46에 도시하는 에너지 다이어그램은 모식도에 불과하고, 반응에 따른 에너지의 관계를 엄밀하게 규정하는 것이 아닌 점에 주의할 필요가 있다.
e+H→e+H++e ····· (1)
e+H2→e+H2 ++e ····· (2)
e+H2→e+(H2 +)*→e+H+H ····· (3)
e+H2 +→e+(H2 +)*→e+H++H ····· (4)
H2 ++H2→H3 ++H ····· (5)
H2+H2→H++H+H2 ····· (6)
e+H3 +→e+H++H+H ····· (7)
e+H3 +→H2+H ····· (8)
e+H3 +→H+H+H ····· (9)
(H3 +의 생성 과정)
상술한 바와 같이, H3 +는 주로 반응식(5)에 의하여 나타내는 반응 과정에 의하여 생성된다. 한편, 반응식(5)과 경합하는 반응으로서, 반응식(6)에 의하여 나타내는 반응 과정이 존재한다. H3 +가 증가하기 위해서는, 적어도 반응식(5)의 반응이, 반응식(6)의 반응보다 많이 일어날 필요가 있다(또한, H3 +가 감소하는 반응으로서는, 그 외에도 (7), (8), (9)가 존재하기 때문에, (5)의 반응이 (6)의 반응보다 많다고 해서 반드시 H3 +가 증가한다고 말할 수 없다). 반대로, 반응식(5)의 반응이, 반응식(6)의 반응보다 적은 경우에는, 플라즈마 중에 있어서의 H3 +의 비율은 감소한다. 각 반응식에 있어서, 우변(최우변(最右邊))의 생성물의 증가량은, 반응식의 좌변(최좌변(最左邊))에서 나타내는 원료의 밀도나 그 반응에 따른 속도 계수 등에 의존한다. 여기서, H2 +의 운동 에너지가 약 11eV보다 작은 경우에는 (5)의 반응이 주요가 되고(즉, 반응식(5)에 따른 속도 계수가, 반응식(6)에 따른 속도 계수와 비교하여 충분히 커지고), H2 +의 운동 에너지가 약 11eV보다 큰 경우에는, (6)의 반응이 주요가 되는 것이 실험적으로 확인된다.
하전 입자는 전장(電場)으로부터 힘을 받아 운동 에너지를 얻는다. 이 운동 에너지는 전장에 의한 포텐셜 에너지의 감소량에 대응하고 있다. 예를 들어, 어느 하전 입자가 다른 입자와 충돌하기까지의 동안에 얻는 운동 에너지는 하전 입자가 이동함으로써 손실한 포텐셜 에너지와 같다. 즉, 전장 중에서, 다른 입자와 충돌하지 않고 긴 거리를 이동할 수 있는 상황에서는, 그렇지 않은 상황과 비교하여, 하전 입자의 운동 에너지(의 평균)는 커지는 경향이 있다. 이와 같은 하전 입자에 관한 운동 에너지의 증대 경향은 입자의 평균 자유 행정(行程)이 큰 상황, 즉, 압력이 낮은 상황에서 생길 수 있다. 또한, 평균 자유 행정이 작아도, 그 사이에 큰 운동 에너지를 얻을 수 있는 상황이면, 하전 입자의 운동 에너지는 커진다. 즉, 평균 자유 행정이 작아도 전위차가 큰 상황이면, 하전 입자가 가지는 운동 에너지는 커진다고 말할 수 있다.
이것을 H2 ＋에 적용해 본다. 플라즈마의 생성에 관한 챔버 내와 같이 전장의 존재를 전제로 하면, 상기 챔버 내의 압력이 낮은 상황에서는 H2 ＋의 운동 에너지는 커지고, 이 챔버 내의 압력이 높은 상황에서는 H2 ＋의 운동 에너지는 작아진다. 즉, 챔버 내의 압력이 낮은 상황에서는 (6)의 반응이 주요가 되기 때문에, H3 ＋는 감소하는 경향이 되고, 챔버 내의 압력이 높은 상황에서는 (5)의 반응이 주요가 되기 때문에, H3 ＋는 증가하는 경향이 된다. 또한, 플라즈마 생성 영역에서의 전장(또는, 전계)이 강한 상황, 즉, 어느 2점간의 전위차가 큰 상황에서는 H2 ＋의 운동 에너지는 커진다. 반대의 상황에서는 H2 ＋의 운동 에너지는 작아진다. 즉, 전장이 강한 상황에서는 (6)의 반응이 주요가 되기 때문에 H3 ＋는 감소하는 경향이 되고, 전장이 약한 상황에서는 (5)의 반응이 주요가 되기 때문에, H3 ＋는 증가하는 경향이 된다.
예를 들어, 도 45의 데이터를 얻은 이온원의 경우에는, H＋, H2 ＋ 및 H3 ＋ 중, H3 ＋가 7% 정도 밖에 생성되지 않았다. 한편, 도 44의 데이터를 얻은 이온원의 경우에는, H3 ＋의 비율을 50% 이상(상기의 조건에서는 80% 정도)으로 하는 것이 가능하다. 이것은 상술된 바와 같이 챔버 내의 압력 및 전장에 기인하는 것이라고 생각된다.
(H3 ＋의 조사 메카니즘)
도 44와 같은 복수의 이온종을 포함하는 플라즈마를 생성하고, 생성된 이온종을 질량 분리하지 않고 반도체 기판에 조사하는 경우, 반도체 기판의 표면에는 H＋, H2 ＋, H3 ＋의 각 이온이 조사된다. 이온의 조사로부터 이온 주입층의 형성에 걸친 메카니즘을 고찰하기 위하여, 이하의 5 종류의 모델(모델 1 내지 모델 5)을 고려한다.
1. 조사되는 이온종이 H＋이고, 조사 후에도 H＋(H)인 경우
2. 조사되는 이온종이 H2 ＋이고, 조사 후에도 H2 ＋(H2)인 채인 경우
3. 조사되는 이온종이 H2 ＋이고, 조사 후에 2개의 H(H＋)로 분열하는 경우
4. 조사되는 이온종이 H3 ＋이고, 조사 후에도 H3 ＋(H3)인 채인 경우
5. 조사되는 이온종이 H3 ＋이고, 조사 후에 3개의 H(H＋)로 분열하는 경우
(시뮬레이션 결과와 실측값과의 비교)
상기 모델 1 내지 모델 5를 기초로 하여, 수소 이온종을 Si 기판에 조사하는 경우의 시뮬레이션을 행하였다. 시뮬레이션용 소프트웨어로서는, SRIM(the Stopping and Range of Ions in Matter)을 사용하였다. SRIM은 몬테카를로법(Monte Carlo method)에 의한 이온 도입 과정의 시뮬레이션 소프트웨어이며, TRIM(the Transport of Ions in Matter)의 개량판이다. 또한, SRIM은 비정질 구조를 대상으로 하는 소프트웨어이지만, 고에너지, 고도즈의 조건으로 수소 이온종을 실리콘 기판에 조사하는 경우에는 SRIM을 적용할 수 있다. 수소 이온종과 Si 원자의 충돌에 의해, Si 기판의 결정 구조가 비단결정 구조로 변화하기 때문이다.
이하에, 시뮬레이션 결과에 대해서 설명한다. 또한, 본 실시형태의 시뮬레이션에서는, 모델 2를 사용한 계산에서는 H2 ＋를 질량 2배의 H＋로 치환하여 계산하였다. 또한, 모델 3에서는 H2 ＋를 운동 에너지 1/2의 H＋로 치환하고, 모델 4에서는 H3 ＋를 질량 3배의 H＋로 치환하고, 모델 5에서는 H3 ＋를 운동 에너지 1/3의 H＋로 치환하여 계산을 행하였다.
상기 모델 1 내지 모델 5를 사용하여, 가속 전압 80kV로 수소 이온종을 Si 기판에 조사한 경우(H 환산으로 10만개 조사시)에 대해서 각각 실리콘 기판 중의 수소 원소(H)의 깊이 방향의 분포를 계산하였다. 도 47에 그 계산 결과를 도시한다. 또한, 도 47에 Si 기판 중의 수소 원소(H)의 깊이 방향의 분포의 실측값도 도시한다. 이 실측값은 SIMS(Secondary Ion Mass Spectroscopy)에 의하여 측정한 데이터이다(이하, SIMS 데이터라고 부른다). SIMS로 측정한 시료는, 도 44의 데이터를 측정한 조건으로 생성한 수소 이온종(H＋, H2 ＋, H3 ＋)을 가속 전압 80kV로 조사한 Si 기판이다.
도 47에 있어서, 상기 모델 1 내지 모델 5를 사용한 계산값의 그래프의 세로축은, 각각 수소 원자의 개수를 나타내는 우(右)세로축이다. SIMS 데이터의 그래프의 세로축은, 수소 원자의 농도를 나타내는 좌(左)세로축이다. 계산값 및 SIMS 데이터는, 그 그래프의 가로축은 Si 기판 표면으로부터의 깊이를 나타낸다. 실측값인 SIMS 데이터와 계산값을 비교하면, 모델 2 및 모델 4는 확실하게 SIMS 데이터로부터 벗어나고, 또한, SIMS 데이터 중에는 모델 3에 대응하는 피크는 존재하지 않다. 이것으로부터, 모델 2 내지 모델 4의 기여는 상대적으로 작다는 것을 알 수 있다. 이온의 운동 에너지가 keV 정도인 것에 대하여, H-H의 결합 에너지는 수eV 정도에 불과하는 것을 고려하면, 모델 2 및 모델 4의 기여가 작은 것은 Si 원소와의 충돌에 의해 대부분의 H2 ＋나 H3 ＋가 H＋나 H로 분리되어 있기 때문이라고 생각된다. 따라서, 모델 2 내지 모델 4는 이하의 고찰에서는 고려하지 않는다. 다음, 모델 1 및 모델 5를 사용하여, 가속 전압이 80kV, 60kV, 및 40kV로, 수소 이온종을 Si 기판에 조사한 경우(H 환산으로 10만개 조사시)를 시뮬레이션한 결과를 설명한다.
도 48 내지 도 50에 Si 기판 중의 수소(H)의 깊이 방향의 분포를 계산한 결과를 도시한다. 도 48, 도 49 및 도 50에는 각각 가속 전압이 80kV, 60kV, 및 40kV의 경우의 계산 결과가 도시된다. 또한, 도 48 내지 도 50에는 실측값인 SIMS 데이터, 및 SIMS 데이터에 피팅(fitting)한 커브(curve)(이하, 피팅함수라고 부른다)도 도시된다. SIMS로 측정한 시료는, 도 44의 데이터를 측정한 조건으로 생성한 수소 이온종(H＋, H2 ＋, H3 ＋)을 가속 전압 80kV, 60kV, 및 40kV로 가속하고, 조사한 Si 기판이다. 또한, 모델 1 및 모델 5를 사용한 계산값의 그래프의 세로축은, 우세로축의 수소 원자의 개수이며, SIMS 데이터 및 피팅 함수의 그래프의 세로축은 좌세로축의 수소 원자의 농도이다. 또한, 각 그래프의 가로축은 Si 기판 표면으로부터의 깊이를 도시한다.
피팅 함수는 모델 1 및 모델 5를 고려하여 이하의 계산식(f1)에 의해 구한다. 또한, 계산식(f1) 중, X, Y는 피팅에 관한 파라미터이고, V는 체적이다.
[피팅 함수]=X/V×[모델 1의 데이터]＋Y/V×[모델 5의 데이터]···· (f1)
피팅 함수의 결정에는, 실제 조사되는 이온종의 비율(H＋ : H2 ＋ : H3 ＋=1 : 1 : 8 정도)을 고려하면, H2 ＋의 기여(즉, 모델 3)에 대해서도 고려해야 하지만, 이하에 나타내는 이유에 의해, 여기서는 H2 ＋의 기여를 제외한다.
모델 3으로 나타내는 조사 과정에 의해 도입되는 수소는 모델 5의 조사 과정과 비교하여 적기 때문에, 제외하고 생각해도 큰 영향은 없다(SIMS 데이터에 모델 3에 대응하는 피크가 나타나지 않았다(도 47 참조)).
모델 3에 의한 Si 기판 중의 수소 원소의 깊이 방향 프로파일은, 모델 5의 깊이 방향 프로파일과 피크 위치가 가깝기 때문에(도 47 참조), 모델 3의 기여는 모델 5의 조사 과정에 있어서 생기는 채널링(channeling)(결정의 격자 구조에 기인하는 원소의 이동)에 의해 가려질 가능성이 높다. 즉, 모델 3의 피팅 파라미터를 추측하는 것은 어렵다. 이것은, 본 시뮬레이션이 비정질 Si를 전제로 하고, 결정성에 기인하는 영향을 고려하지 않은 것에 의한 것이다.
도 51에, 계산식(f1)의 피팅 파라미터를 도시한다. 어느 가속 전압에서나, Si 기판에 도입되는 H의 개수의 비율은 [모델 1] : [모델 5]=1 : 42 내지 1 : 45 정도(모델 1에서의 H의 개수를 1로 한 경우, 모델 5에서의 H의 개수는 42 이상 45 이하 정도)이고, 조사되는 이온종의 수의 비율은 [H＋(모델 1)] : [H3 ＋(모델 5)]=1 : 14 내지 1 : 15 정도(모델 1에서의 H＋의 수를 1로 한 경우, 모델 5에서의 H3 ＋의 수는 14 이상 15 이하 정도)이다. 모델 3을 고려하지 않는 것이나 비정질 Si로 가정하여 계산하고 있는 것 등을 생각하면, 도 48에 도시하는 비율은 실제의 조사에 따른 이온종의 비율(H＋ : H2 ＋ : H3 ＋=1 : 1 : 8 정도, 도 44 참조)에 가까운 값이 얻어진다고 말할 수 있다.
(H3 ＋를 사용하는 효과)
도 44에 도시하는 바와 같은 H3 ＋의 비율을 높인 수소 이온종을 기판에 조사함으로써, H3 ＋에 기인하는 복수의 메리트를 누릴 수 있다. 예를 들어, H3 ＋는 H＋나 H 등으로 분리하여 기판 내에 도입되기 때문에, 주로 H＋나 H2 ＋를 조사하는 경우와 비교하여, 이온의 도입 효율을 향상시킬 수 있다. 이것에 의해, SOI 기판의 생산성 향상을 도모할 수 있다. 또한, 마찬가지로, H3 ＋가 분리된 후의 H＋나 H의 운동 에너지는 작아지는 경향이 있기 때문에, 얇은 반도체층의 제조에 적합하다. 또한, 여기서는, H3 ＋를 효율적으로 조사하기 위하여, 도 44에 도시하는 바와 같은 수소 이온종을 조사할 수 있는 이온 도핑 장치를 사용하는 방법에 대하여 설명하고 있다. 이온 도핑 장치는 저렴하고, 대면적 처리가 우수하기 때문에, 이와 같은 이온 도핑 장치를 사용하여 H3 ＋를 조사함으로써, 반도체 특성의 향상, 및 SOI 기판의 대면적화, 저비용화, 생산성 향상 등의 현저한 효과를 얻을 수 있다.
이상의 고찰에 의하여, H3 ＋를 보다 많게 단결정 반도체 기판(110)에 도핑하기 위해서는, 이온 주입 장치보다 이온 도핑 장치를 사용하는 것이 바람직하다.
또한, 이온 도핑 장치에서는, 생성된 이온종의 질량 분리를 행하지 않기 때문에, 소스 가스의 이용 효율이 높다. 또한, 가속된 이온을 면(面)형 또는 선형으로 조사할 수 있기 때문에, 택트 타임을 단축하는 것이 용이하다. 이것에 대해서, 이온 주입 장치는, 생성한 이온을 질량 분리하여 특정의 이온종만을 기판에 도핑할 수 있다는 특징이 있다. 그러나, 질량 분리를 행함으로써, 소스 가스로 생성되는 이온의 이용 효율이 이온 도핑 장치보다 낮아진다. 또한, 이온 주입 장치에서는, 빔 형상이 점 형상의 이온 빔을 주사함으로써 이온을 도핑하기 때문에, 대면적을 처리하기는 스루풋에 문제가 생긴다. 따라서, 소스 가스의 이용 효율, 및 대면적 처리의 점에서, 이온 도핑 장치에 의하여 이온(121)을 조사하고, 단결정 반도체 기판(110) 중에 손상 영역(115)을 형성하는 것이 바람직하다.
손상 영역(115)을 형성한 후, 도 4c에 도시하는 바와 같이, 제 1 절연층(113)의 상면에 제 2 절연층(114)을 형성한다. 제 2 절연층(114)을 형성하는 공정에서는, 단결정 반도체 기판(110)의 가열 온도는 손상 영역(115)에 첨가한 원소 또는 분자가 석출되지 않는 온도로 하고, 그 가열 온도는 350℃ 이하가 바람직하다. 바꾸어 말하면, 이 가열 온도는 손상 영역(115)으로부터 가스가 빠지지 않는 온도이다. 또한, 손상 영역(115)을 형성하기 전에 제 2 절연층(114)을 형성할 수도 있다. 이 경우는, 제 2 절연층(114)을 형성할 때의 프로세스 온도는 350℃ 이상으로 할 수 있다.
제 2 절연층(114)은, 평활하고 친수성의 접합면을 단결정 반도체 기판(110)의 표면에 형성하기 위한 층이다. 따라서, 제 2 절연층(114)의 평균 면 거칠기(Ra)가 0.7nm 이하가 바람직하고, 0.4nm 이하가 보다 바람직하다. 또한, 제 2 절연층(114)의 두께는, 10nm 이상 200nm 이하로 할 수 있다. 바람직한 두께는 5nm 이상 500nm 이하이며, 보다 바람직하게는, 10nm 이상 200nm 이하와 같다.
제 2 절연층(114)에는 화학 기상 반응에 의하여 형성되는 절연막이 바람직하다. 예를 들어, 산화실리콘 막, 산화질화실리콘 막, 질화산화실리콘 막, 질화실리콘 막 등을 제 2 절연층(114)으로서 형성할 수 있다. 제 2 절연층(114)으로서, PECVD법에 의하여 산화실리콘 막을 형성하는 경우에는, 소스 가스에 유기 실란 가스 및 산소(O2) 가스를 사용하는 것이 바람직하다. 소스 가스에 유기 실란을 사용함으로써, 프로세스 온도가 350℃ 이하에서, 평활한 표면을 가지는 산화실리콘 막을 형성할 수 있다. 또한, 열 CVD법으로, 가열 온도가 500℃ 이하 200℃ 이상으로 형성되는 LTO(저온 산화물, Low Temperature Oxide)로 형성할 수 있다. LTO의 형성에는, 실리콘 소스 가스에 모노실란(SiH4) 또는 디실란(Si2H6) 등을 사용하고, 산소 소스 가스에 NO2 등을 사용할 수 있다.
예를 들어, 소스 가스에 TEOS와 O2를 사용하여 산화실리콘 막으로 이루어지는 제 2 절연층(114)을 형성하기 위한 조건예로서는, 챔버에 TEOS를 유량 15sccm로 도입하고, O2를 유량 750sccm로 도입한다. 성막 압력은 100Pa, 성막 온도 300℃, RF 출력 300W, 전원 주파수 13.56MHz를 들 수 있다.
또한, 도 4b의 공정과 도 4c의 공정의 순서를 반대로 할 수도 있다. 즉, 단결정 반도체 기판(110)에 제 1 절연층(113) 및 제 2 절연층(114)을 형성한 후, 손상 영역(115)을 형성할 수도 있다. 이 경우, 제 1 절연층(113)과 제 2 절연층(114)을 동일한 성막 장치에서 형성할 수 있는 경우는, 제 1 절연층(113)과 제 2 절연층(114)의 형성을 연속적으로 행하는 것이 바람직하다.
또한, 도 4b의 공정을 행한 후, 도 4a의 공정과 도 4c의 공정을 행할 수도 있다. 즉, 단결정 반도체 기판(110)에 이온(121)을 조사하여 손상 영역(115)을 형성한 후, 제 1 절연층(113) 및 제 2 절연층(114)을 형성할 수도 있다. 이 경우, 제 1 절연층(113)과 제 2 절연층(114)을 동일한 성막 장치에 의하여 형성할 수 있는 경우는, 제 1 절연층(113)과 제 2 절연층(114)의 형성을 연속적으로 행하는 것이 바람직하다. 또한, 손상 영역(115)을 형성하기 전에, 단결정 반도체 기판(110)의 표면을 보호하기 위해서 단결정 반도체 기판(110)을 산화 처리하고, 표면에 산화막을 형성하고, 산화막을 통하여 이온을 단결정 반도체 기판(110)에 조사할 수도 있다. 손상 영역(115)을 형성한 후는, 이 산화막을 제거한다. 또한, 산화막을 남긴 상태로, 제 1 절연층(113)을 형성할 수도 있다.
다음, 제 1 절연층(113), 손상 영역(115) 및 제 2 절연층(114)이 형성된 단결정 반도체 기판(110)과 지지 기판(100)을 세정한다. 이 세정 공정은, 순수 중에서의 초음파 세정에 의하여 행할 수 있다. 초음파 세정은 메가헤르츠 초음파 세정(메가소닉(megasonic) 세정)이 바람직하다. 초음파 세정 후, 단결정 반도체 기판(110) 및 지지 기판(100)의 한쪽 또는 양쪽 모두를 오존 첨가수로 세정하는 것이 바람직하다. 오존 첨가수로 세정함으로써, 유기물의 제거와 제 2 절연층(114) 표면 및 지지 기판(100)의 친수성을 향상시키는 표면 활성화 처리를 행할 수 있다. 또한, 오존 첨가수 외에, 산소 첨가수, 수소 첨가수, 또는 순수 등으로 세정 처리하여도 좋다. 이러한 세정 처리를 행함으로써, 접합면을 친수성으로 할 수 있고, 접합면의 OH기를 증대시킬 수 있다. OH기의 증대에 의하여 수소 결합에 의한 접합을 보다 강고하게 할 수 있다.
또한, 제 2 절연층(114)의 표면, 및 지지 기판(100)의 활성화 처리에는, 오존 첨가수에 의한 세정 외에, 원자 빔 혹은 이온 빔의 조사 처리, 플라즈마 처리, 또는 라디칼 처리에 의하여 행할 수 있다. 원자 빔 또는 이온 빔을 이용할 경우에는, 아르곤 등의 불활성 가스 중성 원자 빔 혹은 불활성 가스 이온 빔을 사용할 수 있다. 이러한 표면 처리에 의해 400℃ 이하의 온도이어도 이종 재료간의 접합을 행하는 것이 용이하게 된다.
도 4d는 접합 공정을 설명하는 단면도이다. 제 2 절연층(114)을 개재하여 지지 기판(100)과 단결정 반도체 기판(110)을 밀접시킨다. 본 실시형태의 경우는, 지지 기판(100) 표면과 제 2 절연층(114) 표면을 밀접시켜, 밀접된 부분이 접합된다. 지지 기판(100) 표면과 제 2 절연층(114) 표면의 접합의 결합력은, 초기 단계에서 반데르발스 힘(Van der Waal's force)이 작용하는 것으로 생각되고, 제 2 절연층(114) 표면과 지지 기판(100) 표면에 압력을 가하면, 밀접 부분에 수소 결합이 형성되고, 제 2 절연층(114) 표면과 지지 기판(100) 표면을 보다 강고하게 결합시킬 수 있다.
따라서, 단결정 반도체 기판(110)의 가장자리 부분의 1개소에 300N/cm2 내지 15000N/cm2 정도의 압력을 가한다. 이 압력은, 1000N/cm2 내지 5000N/cm2가 바람직하다. 압력을 가한 부분부터 제 2 절연층(114)과 지지 기판(100)이 접합하기 시작하여, 접합 부분이 제 2 절연층(114)의 전체면에 이른다. 그 결과, 지지 기판(100)에 단결정 반도체 기판(110)이 고정된다. 이 접합 공정은, 가열 처리를 행하지 않고, 상온으로 행할 수 있기 때문에, 지지 기판(100)에 유리 기판과 같이, 내열 온도가 700℃ 이하의 저내열성의 기판을 사용할 수 있다.
지지 기판(100)에 단결정 반도체 기판(110)을 접합시킨 후, 지지 기판(100)과 제 2 절연층(114)의 결합력을 증가시키기 위한 가열 처리 또는 가압 처리를 행하는 것이 바람직하다. 이 처리 온도는, 손상 영역(115)에 균열이 발생하지 않는 온도로 하고, 실온 이상 400℃ 미만의 온도 범위로 처리할 수 있다. 또한, 이 온도 범위로 가열하면서, 지지 기판(100)에 단결정 반도체 기판(110)을 점착시킴으로써, 지지 기판(100)과 제 2 절연층(114)의 접합 계면에서의 결합력을 강고하게 할 수 있다. 또한, 가압 처리에서는, 접합면에 수직인 방향으로 압력이 가해지도록 행하는 것이 바람직하다. 이 가열 처리에는, 확산로, 저항 가열로 등의 가열로, RTA(순간 열 어닐링, Rapid Thermal Anneal) 장치, 마이크로파 가열 장치 등을 사용할 수 있다.
다음, 가열 처리를 행하여, 손상 영역(115)에서 박리가 생기게 하고, 단결정 반도체 기판(110)으로부터 단결정 반도체 층(117)을 분리한다. 도 4e는 단결정 반도체 기판(110)으로부터 단결정 반도체 층(117)을 분리하는 공정을 설명하는 도면이다. (118)을 붙인 요소는, 단결정 반도체 층(117)이 분리된 단결정 반도체 기판(110)을 나타낸다.
가열 처리를 행함으로써, 온도 상승에 의하여 손상 영역(115)에 형성되는 미소한 구멍에는 이온 도핑에 의하여 첨가한 원소가 석출하고, 내부의 압력이 상승한다. 압력의 상승에 의하여 손상 영역(115)의 미소한 구멍에 체적 변화가 일어나고, 손상 영역(115)에 균열이 생기기 때문에, 손상 영역(115)을 따라 단결정 반도체 기판(110)이 벽개된다. 제 2 절연층(114)은 지지 기판(100)에 접합되기 때문에, 지지 기판(100) 위에는 단결정 반도체 기판(110)으로부터 분리된 단결정 반도체 층(117)이 고정된다. 단결정 반도체 층(117)을 단결정 반도체 기판(110)으로부터 분리하기 위한 가열 처리의 온도는, 지지 기판(100)의 변형점을 넘지 않는 온도로 한다.
이 가열 처리에는, 확산로, 저항 가열로 등의 가열로, RTA 장치, 마이크로파 가열 장치 등을 사용할 수 있다.
가열로는, 저항 발열체 등에 의하여 가열된 노(爐)로부터의 복사(輻射)를 주로 하여, 피처리물을 가열하는 장치이다.
RTA 장치는, 램프 광을 이용한 가열 장치이다. RTA 장치로서, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치가 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 빛(전자파)의 복사에 의하여, 피처리물을 가열하는 장치이다. GRTA 장치는, 상기의 램프로부터 발하는 빛에 의한 열 복사, 및 램프로부터 발하는 빛으로 기체를 가열하고, 가열된 기체로부터의 열 전도에 의하여 피처리물을 가열하는 장치이다. 기체에는, 질소, 아르곤 등의 희소 가스와 같은, 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다. 또한, LRTA 장치, GRTA 장치에는, 램프뿐만 아니라, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 구비하여도 좋다.
마이크로파 가열 장치는, 마이크로파의 복사에 의하여 피처리물을 가열하는 장치이다. 마이크로파 가열 장치에는 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 구비하여도 좋다.
RTA 장치 등의 가열 장치를 사용하여 지지 기판(100)에 점착된 단결정 반도체 기판(110)의 온도를 400℃ 이상, 지지 기판의 변형점 이하의 범위로 상승시킨다. 예를 들어, 가열 온도의 상승은 650℃로 할 수 있다.
GRTA 장치를 사용하는 경우는, 예를 들어, 가열 온도를 550℃ 이상 650℃ 이하, 처리 시간을 0.5분 이상 60분 이내로 한다. 저항 가열 장치를 사용하는 경우는, 가열 온도를 550℃ 이상 650℃ 이하, 처리 시간을 2시간 이상 4시간 이내로 한다. 마이크로파 가열 장치를 사용하는 경우는, 예를 들어, 주파수 2.45GHz의 마이크로파를 10분간 이상 20분간 이내로 조사한다.
저항 발열체를 가지는 종형로(縱型爐)를 사용한 가열 처리의 구체적인 처리 방법을 설명한다. 단결정 반도체 기판(110)이 점착된 지지기판(100)을 종형로의 보트에 재치(載置)한다. 보트를 종형로의 챔버에 반입한다. 단결정 반도체 기판(110)의 산화를 억제하기 위해서, 우선 챔버 내를 배기하여 진공 상태로 한다. 진공도는 5×10-3Pa 정도로 한다. 진공 상태로 한 후, 질소를 챔버 내에 공급하여 챔버 내를 대기압의 질소 분위기로 한다. 이 동안, 온도를 200℃로 상승시킨다.
챔버 내를 대기압의 질소 분위기로 한 후, 온도 200℃로 2시간 가열한다. 그 후, 1시간에 걸쳐서 400℃로 온도 상승시킨다. 가열 온도 400℃의 상태가 안정되면, 1시간에 걸쳐서 600℃로 온도 상승시킨다. 가열 온도 600℃의 상태가 안정되면, 600℃로 2시간 가열 처리한다. 그 후, 1시간에 걸쳐서 가열 온도를 400℃로 하강시키고, 10분간 내지 30분간 후에 챔버 내로부터 보트를 반출한다. 대기 분위기하에서 보트 위의 단결정 반도체 기판(118) 및 단결정 반도체 층(117)이 점착된 지지 기판(100)을 냉각한다.
상기의 저항 가열로를 사용한 가열 처리는, 제 2 절연층(114)과 지지 기판(100)과의 결합력을 강화하기 위한 가열 처리와, 손상 영역(115)에 분리를 생기게 하는 가열 처리가 연속적으로 행해진다. 이 2개의 가열 처리를 다른 장치에서 행하는 경우는, 예를 들어, 저항 가열로에 있어서, 처리 온도 200℃, 처리 시간 2시간의 가열 처리를 행한 후, 점착된 지지 기판(100)과 단결정 반도체 기판(110)을 노로부터 반출한다. 다음, RTA 장치에서 처리 온도가 600℃ 이상 700℃ 이하, 처리 시간이 1분 이상 30분 이하의 가열 처리를 행하고, 단결정 반도체 기판(110)을 손상 영역(115)에서 분할시킨다.
700℃ 이하의 저온 처리에 의하여 제 2 절연층(114)과 지지 기판(100)을 강고하게 접합시키기 위해서는, 제 2 절연층(114)의 표면, 및 지지 기판의 표면에 OH기, 물분자(H2O)가 존재하는 것이 바람직하다. 이것은, 제 2 절연층(114)과 지지 기판(100)의 접합이 OH기나 물분자가 공유 결합(산소 분자와 수소 분자의 공유 결합)이나 수소 결합을 형성함으로써 개시하기 때문이다.
따라서, 제 2 절연층(114), 지지 기판(100)의 표면을 활성화하여 친수성으로 하는 것은 바람직하다. 또한, 산소 또는 질소를 포함시키는 방법에 의하여, 제 2 절연층(114)을 형성하는 것이 바람직하다. 예를 들어, 처리 온도 400℃ 이하의 PECVD법에 의하여 산화실리콘 막, 산화질화실리콘 막, 또는 질화산화실리콘 막, 질화실리콘 막 등을 형성함으로써 수소를 막에 포함시킬 수 있다. 산화실리콘 막 또는 산화질화실리콘 막을 형성하기 위해서는, 예를 들어, 프로세스 가스에 SiH4 및 N2O를 사용하면 좋다. 질화산화실리콘 막을 형성하기 위해서는, 예를 들어, 프로세스 가스에 SiH4, NH3 및 N2O를 사용하면 좋다. 질화실리콘 막을 형성하기 위해서는, 예를 들어, 프로세스 가스에 SiH4 및 NH3을 사용하면 좋다. 또한, PECVD법에 의하여 형성하기 위한 원료에 TEOS(화학식 : Si(OC2H5))와 같은 OH기를 가지는 화합물을 사용하는 것이 바람직하다.
또한, 프로세스 온도가 700℃ 이하인 것을 저온 처리라고 하는 이유는, 프로세스 온도가 유리 기판의 변형점 이하의 온도가 되기 때문이다. 대조적으로, 스마트 컷(등록 상표)으로 형성되는 SOI 기판에는 단결정 실리콘 층과 단결정 실리콘 웨이퍼를 점착하기 위해서 800℃ 이상의 가열 처리를 행하고, 유리 기판의 변형점을 넘는 온도에서의 가열 처리가 필요하기 때문이다.
또한, 도 4e에 도시하는 바와 같이, 단결정 반도체 기판(110)의 주변부가 지지 기판(100)에 접합하지 않는 경우가 많다. 이것은, 단결정 반도체 기판(110)의 주변부가 모떼기되기 때문에, 또는 단결정 반도체 기판(110)을 이동하였을 때에 제 2 절연층(114)의 주변부를 손상시키거나 오염시키기 때문에, 지지 기판(100)과 제 2 절연층(114)이 밀착하지 않는 단결정 반도체 기판(110)의 주변부에서는 손상 영역(115)을 분리하기 어렵다 등의 이유에 의한 것이라고 생각할 수 있다. 따라서, 지지 기판(100)에는 단결정 반도체 기판(110)보다 크기가 작은 단결정 반도체 층(117)이 점착되고, 또한, 단결정 반도체 기판(118)의 주위에는 볼록부가 형성되고, 그 볼록부 위에 지지 기판(100)에 점착될 수 없는 제 1 절연층(113b), 제 1 절연층(113a) 및 제 2 절연층(114)이 남은 경우가 있다.
지지 기판(100)에 밀착된 단결정 반도체 층(117)에는 손상 영역(115)의 형성, 및 손상 영역(115)에서의 벽개 등에 의하여 결정성이 손상된다. 즉, 가공 전의 단결정 반도체 기판(110)에는 없었던 전위 등의 결정 결함이나, 댕글링 본드와 같은 마이크로의 결정 결함이 단결정 반도체 층(117)에 형성된다. 또한, 단결정 반도체 층(117)의 표면은, 단결정 반도체 기판(110)으로부터의 분리면이며, 평탄성이 손상된다. 단결정 반도체 층(117)의 결정성을 회복시키기 위해서, 레이저 빔을 조사하여 단결정 반도체 층(117)을 용융시키고, 재결정화시킨다. 또한, 단결정 반도체 층(117)의 표면을 평탄화시키기 위해서 레이저 빔을 조사하고, 단결정 반도체 층(117)을 용융시킨다. 도 5a는 레이저 조사 처리 공정을 설명하기 위한 도면이다.
도 5a에 도시하는 바와 같이, 레이저 빔(122)을 단결정 반도체 층(117)에 대해서 주사하면서 레이저 빔(122)을 단결정 반도체 층(117)의 분리면의 전면(全面)에 조사한다. 레이저 빔(122)의 주사는, 예를 들어, 레이저 빔(122)을 이동시키지 않고, 단결정 반도체 층(117)이 고정된 지지 기판(100)을 이동한다. 화살표(123)는, 지지 기판(100)의 이동 방향을 나타낸다.
레이저 빔(122)을 조사하면, 단결정 반도체 층(117)이 레이저 빔(122)을 흡수하고, 레이저 빔(122)이 조사된 부분이 온도 상승한다. 이 부분의 온도가 단결정 반도체 기판(110)의 융점(融點) 이상의 온도가 되면, 용융한다. 레이저 빔(122)이 조사되지 않게 되면, 단결정 반도체 층(117)의 용융 부분의 온도는 하강하고, 얼마 안 있어 용융 부분은 응고(凝固)하여 재결정화한다. 레이저 빔(122)을 주사함으로써, 단결정 반도체 층(117) 전면에 레이저 빔(122)을 조사한다. 또는, 단결정 반도체 층(117)의 재결정화할 필요가 있는 영역에만 선택적으로 레이저 빔(122)을 조사할 수도 있다.
도 5b는, 레이저 조사 공정 후의 반도체 기판의 구조를 도시하는 단면도이며, 단결정 반도체 층(119)은, 재단결정화된 단결정 반도체 층(117)이다. 또한, 도 5b의 외관도가 도 1이다.
레이저 조사 처리된 단결정 반도체 층(119)은, 단결정 반도체 층(117)보다 결정성이 향상된다. 또는 레이저 조사 처리에 의하여 평탄성을 향상시킬 수 있다. 이것은, 단결정 반도체 층(117)을 용융시킴으로써, 단결정 반도체 층 중의 댕글링 본드나, 단결정 반도체 층과 버퍼층 계면에 존재하는 결함과 같은 마이크로의 결함을 수복(修復)할 수 있기 때문이다. 또한, 단결정 반도체 층의 결정성은, 전자후방산란회절상(ＥＢＳＰ; Electron Back Scatter Diffraction Pattern)의 측정, X선 회절상의 측정, 광학 현미경 및 전자 현미경에 의한 관찰, 및 라만 분광 스펙트럼 등에 의하여 평가할 수 있다. 또한, 단결정 반도체 층 표면의 평탄성은, 원자간력 현미경에 의한 관찰 등에 의하여 평가할 수 있다.
레이저 빔(122)의 조사에 의하여 단결정 반도체 층(117)의 레이저 빔(122)이 조사되는 영역을 부분 용융 또는 완전 용융시킨다. 또한, 단결정 반도체 층(117)이 완전 용융 상태란, 막의 표면으로부터 하면까지의 층 전체가 용융되는 것을 가리킨다. 도 5a의 적층 구조에서는, 완전 융용 상태란, 단결정 반도체 층(117)의 상면으로부터 제 1 절연층(113)의 계면까지 용융되고, 액체 상태가 되는 것을 가리킨다. 한편, 단결정 반도체 층(117)을 부분 용융시킨다는 것은, 용융되는 깊이가 제 1 절연층(113)과의 계면(단결정 반도체 층(117)의 두께)보다 얕아지도록 단결정 반도체 층(117)을 용융시키는 것이다. 즉, 단결정 반도체 층(117)이 부분 용융 성태란, 상층은 용융되어 액상(液相)이 되고, 하층은 용융하지 않고, 고상(固相)의 단결정 반도체 그대로의 상태를 가리킨다.
레이저 빔(122)의 조사에 의하여 단결정 반도체 층(117)이 부분 용융하면, 액상이 된 반도체의 표면 장력에 의하여 평탄화가 진행된다. 동시에 지지 기판(100)으로의 열의 확산에 의하여 단결정 반도체 층(117)의 냉각이 진행되고, 단결정 반도체 층(117) 중에는 깊이 방향으로 온도 구배(勾配)가 생기고, 지지 기판(100) 측으로부터 단결정 반도체 층(117) 표면에 고액 계면이 이동하여 재결정화한다. 소위 세로 성장이 일어난다. 또한, 이 결정화에는 하층의 용융하지 않는 영역을 기초로 하여 재결합화가 진행된다.
하층의 고상 부분은 단결정이며, 결정 방위가 일치되기 때문에, 결정립계가 형성되지 않고, 레이저 처리한 후의 단결정 반도체 층(119)은 결정립계가 없는 단결정 반도체 층으로 할 수 있다. 또한, 용융된 상층은, 응고함으로써 재결정화하지만, 하층이 고상 상태인 채로 남은 단결정 반도체와 결정 방위가 일치한 단결정 반도체가 형성된다. 따라서, 주표면의 면 방위가 (100)인 단결정 실리콘 웨이퍼를 단결정 반도체 기판(110)에 사용한 경우, 단결정 반도체 층(117)의 주표면의 면 방위는 (100)이며, 레이저 조사 처리에 의하여 부분 용융하고, 재결정화된 단결정 반도체 층(112)의 주표면의 면 방위는 (100)이 된다.
또한, 레이저 빔(122)의 조사에 의하여, 단결정 반도체 층(117)이 완전 용융하면, 액상이 된 반도체의 표면 장력에 의하여 평탄화가 진행된다. 또한, 완전 용융된 영역은, 응고하는 과정에서 용융된 영역과 인접하는 단결정 반도체로부터 결정 성장하고, 가로 성장이 일어난다. 용융되지 않는 부분은 단결정이며, 결정 방위가 일치하기 때문에, 결정립계가 형성되지 않고, 레이저 조사 처리를 행한 후의 단결정 반도체 층(119)을 결정립계가 없는 단결정 반도체 층으로 할 수 있다. 즉, 완전 용융된 영역은, 응고함으로써 재결정화하지만, 인접하는 용융되지 않는 부분의 단결정 반도체와 결정 방위가 일치한 단결정 반도체가 형성된다. 따라서, 주표면의 면 방위가 (100)의 단결정 실리콘 웨이퍼를 단결정 반도체 기판(110)에 사용한 경우, 단결정 반도체 층(117)의 주표면의 면 방위는, (100)이며, 레이저 조사 처리에 의하여 완전 용융하고, 재결정화된 단결정 반도체 층(119)의 주표면의 면 방위는 (100)이 된다.
레이저 빔(122)의 조사에 의하여, 단결정 반도체 층(117)을 부분 용융 또는 완전 용융시킴으로써, 표면이 평탄한 단결정 반도체 층(119)을 형성할 수 있다. 이것은, 단결정 반도체 층(117)의 용융된 부분은 액체이기 때문에, 표면 장력의 작용에 의하여 그 표면적이 최소가 되도록 변형한다. 즉, 액체 부분은 오목부, 및 볼록부가 없어지도록 변형하고, 이 액체 부분이 응고하여 재결정화하기 때문에, 표면이 평탄화된 단결정 반도체 층(119)을 형성할 수 있다.
단결정 반도체 층(119)의 표면을 평탄화함으로써, 단결정 반도체 층(119) 위에 형성되는 게이트 절연막의 막 두께를 5nm 내지 50nm 정도까지 얇게 할 수 있다. 따라서, 게이트 전압을 억제하고, 또 높은 온 전류의 트랜지스터를 형성할 수 있다.
종래의 SOI 기판의 제조 기술에서는, 단결정 반도체 층의 평탄화에는 기계 연마가 필요하게 된다. 이것에 대해서, 본 실시형태의 레이저 조사 처리는, 단결정 반도체 층의 평탄화와 결정성이 뛰어난 단결정 반도체 층의 형성이란 2개의 중요한 처리를 실현하고, 종래의 SOI 기판의 제조 기술에서는 전혀 상정되지 않는 새로운 기술이다.
레이저 빔(122)을 조사할 때의 단결정 반도체 층(117)의 온도는 실온 또는 지지 기판의 변형점 이하의 온도로 할 수 있다. 지지 기판(100)에 고정된 단결정 반도체 층(117)을 가열하고, 단결정 반도체 층(117)의 온도를 실온보다 상승시킬 수 있다. 가열 온도는 지지 기판(100)의 변형점 이하이며, 200℃ 이상 650℃ 이하로 할 수 있다.
레이저 빔 조사시에 단결정 반도체 층이 고정된 지지 기판을 가열함으로써, 단결정 반도체 층의 용융에 필요한 레이저 빔의 에너지를 저감할 수 있다. 따라서, 레이저 빔의 빔 형상의 폭(주사 방향)을 길게 할 수 있기 때문에, 또는 레이저 빔의 오버랩율을 작게 할 수 있기 때문에, 주사 속도를 빠르게 할 수 있다. 따라서, 1장의 기판을 처리하는 택트 타임이 짧아지기 때문에, 레이저 조사 처리의 스루풋이 향상된다. 레이저 빔의 에너지가 저하될 수 있는 이유는, 가열에 의하여 1숏의 펄스에 의하여 단결정 반도체 층(117)이 용융하는 시간이 연장되기 때문이라고 생각할 수 있다.
레이저 발진기에는, 발진의 사양에 따라, 펄스 발진, 연속 발진 레이저, 의사 연속 발진 레이저 펄스로 분류할 수 있다. 단결정 반도체 층(117)의 용융 부분을 재단결정화시키기 위해서는, 펄스 발진 레이저를 사용하는 것이 추장(推奬)된다. 펄스 발진 레이저를 사용하는 경우에는, 레이저 빔이 1펄스(1숏) 조사되면, 다음 펄스가 조사될 때까지 펄스가 조사된 영역은 용융하고 응고하여 재결정화한다. 즉, 1개의 펄스가 조사되어 용융된 영역은, 다음 펄스가 조사될 때에는 재결정화하고, 고상 상태로 되돌아간다. 따라서, 펄스 레이저 발진으로부터 발진된 레이저 빔에 의하여 용융된 영역이 응고할 때는, 용융되지 않는 단결정으로부터 결정 성장하고, 단결정 구조가 되는 것이 가장 안정한 상태가 된다.
한편, 연속 발진 레이저의 경우는, 레이저 빔이 간헐적으로 조사되지 않고, 상시(常時) 조사되기 때문에, 레이저 빔의 주사에 의하여 용융 영역(액상 영역)과 고상 영역의 계면이 그 방향으로 이동한다. 따라서, 용융된 부분이 응고할 때에, 결정 성장이 균일하게 되기 어렵고, 결정축의 방향이 일치하지 않고, 입계가 생기기 쉽다. 이것은 의사 연속 발진 레이저도 마찬가지다.
따라서, 레이저 조사 공정에서는, 펄스 발진 레이저를 사용하면, 재현성(再現性) 좋게 단결정 반도체 층(117)을 재단결정화할 수 있다. 펄스 발진 레이저에는, 반복 주파수가 10MHz 미만, 바람직하게는, 10kHz 이하의 레이저를 사용할 수 있다. 반복 주파수를 10MHz 미만으로 함으로써, 레이저 빔의 1숏마다 다음 숏이 조사되기 전에 조사 영역을 용융, 응고시킬 수 있다. 또한, 펄스 발진 레이저로부터 조사되는 레이저 빔의 펄스 폭은 10n초 이상 500n초 이하로 할 수 있다.
도 5a의 레이저 조사 공정에 사용하는 펄스 발진 레이저에는, 예를 들어, XeCl 레이저, KrF 레이저 등의 엑시머 레이저, Ar 레이저, Kr 레이저 등의 기체 레이저가 있다. 또한, 고체 레이저도 사용할 수 있고, 예를 들면 YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, KGW 레이저, KYW 레이저, Y2O3 레이저 등이 있다. 레이저 빔으로서는, 이들의 레이저 발진기의 기본파, 고조파(제 2 고조파, 제 3 고조파, 제 4 고조파 등)를 사용할 수 있다. 이들의 고체 레이저에는 동일한 레이저 매질을 사용하여도 발진이 연속 발진, 또는 의사 연속 발진이 되는 발진기도 있다.
또한, 레이저 빔(122)을 발진하는 레이저 발진기는, 그 발진 파장이, 자외광 영역 내지 가시광 영역에 있는 것이 선택된다. 레이저 빔(122)의 파장은, 단결정 반도체 층(117)에 흡수되는 파장이 된다. 그 파장은, 레이저 광의 표피(表皮) 깊이(skin depth) 등을 고려하여 결정할 수 있다. 예를 들어, 파장은 250nm 이상 700nm 이하의 범위로 할 수 있다.
레이저 빔(122)의 에너지는, 레이저 빔(122)의 파장, 레이저 빔(122)의 표피 깊이, 단결정 반도체 층(117)의 두께 등을 고려하여 결정할 수 있다. 펄스 발진 레이저를 사용한 경우, 레이저 빔(122)의 에너지 밀도는, 예를 들어, 300mJ/cm2 이상 700mJ/cm2 이하의 범위로 할 수 있다.
레이저 빔(122)의 조사의 분위기는, 분위기를 제어하지 않는 대기 분위기라도 좋고, 불활성 기체 분위기라도 좋다. 대기 분위기 및 불활성 기체 분위기의 양쪽 모두에서, 단결정 반도체 층(117)의 결정성의 회복 및 평탄화의 효과가 있는 것이 확인된다. 또한, 대기 분위기보다 불활성 기체 분위기가 바람직한 것이 확인된다. 질소 등의 불활성 기체 분위기가 대기 분위기보다 단결정 반도체 층(117)의 평탄성을 향상시키는 효과가 높고, 또한, 불활성 기체 분위기가 대기 분위기보다 크랙과 같은 변형이 발생하는 것이 억제되고, 결정 결함의 감소 및 평탄화를 실현하기 위한 레이저 빔(122)의 사용할 수 있는 에너지 범위가 넓어진다.
불활성 기체 분위기 중에서 레이저 빔(122)을 조사하기 위해서는, 기밀성이 있는 챔버 내에서 레이저 빔(122)을 조사하면 좋다. 이 챔버 내에 불활성 기체를 공급함으로써, 불활성 기체 분위기 중에서 레이저 빔(122)을 조사할 수 있다. 챔버를 사용하지 않는 경우는, 단결정 반도체 층(117)에 있어서의 레이저 빔(122)의 피조사면에 불활성 기체를 뿜으면서, 그 피조사면에 레이저 빔(122)을 조사함으로써, 불활성 기체 분위기에서의 레이저 빔(122)의 조사를 실현할 수 있다.
불활성 기체란, 레이저 빔의 조사 공정에서, 단결정 반도체 층의 표면과 반응하여 산화막을 형성하지 않는 분자 또는 원자의 기체이다. 예를 들어, 불활성 기체에는 질소 가스(N2 가스), 아르곤이나 크세논 등의 희소 가스 등이 있다. 또한, 불활성 기체의 산소 농도는 30ppm 이하인 것이 바람직하고, 10ppm 이하가 보다 바람직하다.
또한, 레이저 조사 처리를 기밀성이 있는 챔버 내에서 행하는 경우는, 챔버 내를 감압하고, 진공 상태로 함으로써, 불활성 기체 분위기로 레이저 조사 처리를 행하는 것과 같은 효과를 얻을 수 있다. 챔버 내의 압력은 12Pa 이하, 또는 산소 분압(分壓)은 30ppm 이하로 하는 것이 바람직하다. 보다 바람직하게는, 챔버 내의 압력은 4Pa 이하, 산소 분압은 10ppm 이하로 한다.
또한, 레이저 빔(122)을 광학계를 통과시키고, 피조사면에서의 레이저 빔(122)의 빔 형상을 선형 또는 직사각형상으로 한다. 따라서, 스루풋이 좋게 레이저 빔(122)의 조사를 행할 수 있다.
레이저 빔(122)을 단결정 반도체 층(117)에 조사하기 전에, 단결정 반도체 층(117)의 표면에 형성되는 자연 산화막 등의 산화막을 제거하는 처리를 행한다. 그것은, 단결정 반도체 층(117) 표면에 산화막이 존재하는 상태이며, 레이저 빔(122)을 조사하여도, 평탄화의 효과를 충분히 얻을 수 없는 경우가 있기 때문이다. 산화막의 제거 처리는, 불산으로 단결정 반도체 층(117)을 처리함으로써 행할 수 있다. 불산에 의한 처리는, 단결정 반도체 층(117)의 표면이 발수성(撥水性)을 나타낼 때까지 행하는 것이 바람직하다. 발수성이 있는 것에 의하여, 단결정 반도체 층(117)으로부터 산화막이 제거된 것을 확인할 수 있다.
도 5a의 레이저 빔(122)의 조사 공정은, 이하와 같이 행할 수 있다. 우선, 단결정 반도체 층(117)을 1/100로 희석된 불산으로 110초간 처리하고, 표면의 산화막을 제거한다. 다음, 단결정 반도체 층(117)이 점착된 지지 기판(100)을 레이저 조사 장치의 스테이지 위에 배치한다. 단결정 반도체 층(117)을 가열하는 경우는, 스테이지에 형성된 저항 가열 장치 등의 가열 수단에 의하여, 단결정 반도체 층(117)을 200℃ 이상 650℃ 이하의 온도로 가열한다. 예를 들어, 가열 온도를 500℃로 한다.
레이저 빔(122)의 레이저 발진기로서, XeCl 엑시머 레이저(파장 : 308nm, 펄스 폭 : 25n초, 반복 주파수 : 60Hz)를 사용한다. 광학계에 의하여, 레이저 빔(122)의 단면을 300mm×0.34mm의 선형으로 정형(整形)한다. 레이저 빔(122)을 단결정 반도체 층(117)에 대해서 주사하면서 레이저 빔(122)을 단결정 반도체 층(117)에 조사한다. 레이저 빔(122)의 주사는, 레이저 조사 장치의 스테이지를 이동함으로써 행할 수 있고, 스테이지의 이동 속도가 레이저 빔의 주사 속도에 대응한다. 레이저 빔(122)의 주사 속도를 조절하고 단결정 반도체 층(117)의 같은 영역에 레이저 빔(122)이 1숏 내지 20숏 조사되도록 한다. 레이저 빔(122)의 숏 수는 1 이상 11 이하가 바람직하다. 레이저 빔(122)을 1숏 조사하고, 단결정 반도체 층(117)을 용융시킴으로써, 재단결정화시키고, 또 표면을 평탄화할 수 있다. 숏 수가 적을수록, 레이저 조사 처리의 택트 타임을 단축할 수 있다.
레이저 빔(122)의 조사에 의하여 용융시키는 가열 처리와 그 후의 용융시키지 않는 가열 처리에 의하여, 보다 완전한 단결정 반도체 층을 얻을 수 있다. 이와 같이 뛰어난 결정성을 가지는 단결정 반도체 층(112)이 고정된 반도체 기판(10)으로, 높은 온 전류, 높은 전계 효과 이동도의 트랜지스터를 형성할 수 있다.
단결정 반도체 층(117)에 레이저 빔(122)을 조사하기 전에, 단결정 반도체 층(117)을 에칭할 수 있다. 이 에칭에 의하여, 단결정 반도체 층(117)의 분리면에 남은 손상 영역(115)을 제거할 수 있다. 손상 영역(115)을 제거함으로써, 레이저 빔(122)의 조사에 의한 표면의 평탄화의 효과, 및 결정성의 회복의 효과를 높일 수 있다.
이 에칭에는, 드라이 에칭법, 또는 드라이 에칭법을 사용할 수 있다. 드라이 에칭법에서는, 에칭 가스에 염화붕소, 염화실리콘 또는 사염화탄소 등의 염화물 가스, 염소 가스, 불화유황, 불화질소 등의 불화물 가스, 산소 가스 등을 사용할 수 있다. 웨트 에칭법에서는, 에칭액에 수산화테트라메틸암모늄(tetramethylammonium hydroxide, 약칭 : TMAH) 용액을 사용할 수 있다.
이 에칭을 행하는 경우도, 단결정 반도체 층(117)에 레이저 빔(122)을 조사하기 전에, 에칭 처리된 단결정 반도체 층(117) 표면에 형성되는 자연 산화막 등의 산화막을 제거하는 처리를 행하는 것이 바람직하다. 산화막의 제거 처리는, 불산으로 단결정 반도체 막(117)을 처리함으로써 행할 수 있다.
레이저 빔(122)을 조사한 후, 단결정 반도체 층(119)을 용융시키지 않는 온도로 가열하는 가열 처리를 행한다. 도 5b는 이 가열 처리 공정을 설명하기 위한 단면도이다. 도 5b에는, 전자파(124)의 복사에 의하여 단결정 반도체 층(119)이 가열되는 것을 도시한다. 단결정 반도체 층(119)의 가열은, 전자파(124)의 복사에 한정되지 않고, 열 전도에 의하여 단결정 반도체 층(119)을 가열하는 것도 가능하다. 물론, 복사와 열 전도의 조합에 의하여 단결정 반도체 층(119)을 가열하는 것도 가능하다.
도 5c는, 가열 처리 후의 반도체 기판의 구조를 도시하는 단면도이며, 단결정 반도체 층(112)은, 단결정 반도체 층을 용융시키지 않는 온도로 가열된 단결정 반도체 층(119)에 대응한다. 또한, 도 5c의 외관도가 도 1이다.
도 5b의 가열 처리에는, 확산로, 저항 가열로 등의 가열로, RTA 장치, 마이크로파 가열 장치 등을 사용할 수 있다.
단결정 반도체 층(119)의 결함 등을 수복하기 위해서, 단결정 반도체 층(119)의 온도는 400℃ 이상으로 한다. 또한, 이 가열 온도는 단결정 반도체 층(119)을 용융시키지 않는 온도 및 지지 기판(100)의 변형점 이하의 온도이다. 이 가열 온도는 500℃ 이상이 바람직하고, 예를 들어, 가열 온도는 500℃ 이상 650℃ 이하로 할 수 있고, 550℃ 이상에 단결정 반도체 층(119)을 가열하는 것이 보다 바람직하다.
가열 처리의 분위기는 불활성 기체 분위기로 할 수 있다. 불활성 기체란, 이 가열 처리에 있어서 단결정 반도체 층의 표면과 반응하여 산화막을 형성하지 않는 분자 또는 원자의 기체이다. 예를 들어, 불활성 기체에는 질소 가스(N2 가스), 아르곤이나 크세논 등의 희소 가스 등이 있다. 또한, 불활성 기체 분위기 중의 산소 농도는 30ppm 이하인 것이 바람직하고, 10ppm 이하가 보다 바람직하다. 또한, 가열 처리의 분위기를 감압 상태(진공 상태)로 함으로써, 단결정 반도체 층 표면의 산화를 방지할 수 있다. 압력은 1×10-3Pa 내지 5×10-3Pa로 하는 것이 바람직하다.
가열 처리에 의하여 단결정 반도체 층(112)의 라이프 타임을 가열 처리를 행하지 않는 단결정 반도체 층(119)보다 향상시킬 수 있다. 이 이유는 명백하지 않지만, 단결정 반도체 층(119)을 용융시키지 않는 가열 처리에 의하여, 레이저 조사 공정으로 수복되지 않는 단결정 반도체 층(119) 내부의 마이크로의 결함이 수복되는 것, 버퍼층(111)과 단결정 반도체 층(119)의 계면에서의 댕글링 본드가 수복되는 것이 아닌가라고 생각할 수 있다. 라이프 타임의 향상의 효과를 얻기 위해서, 가열 온도는 400℃ 이상으로 하고, 500℃ 이상이 바람직하고, 550℃ 이상이 보다 바람직하다.
반도체(실리콘)에 빛을 조사하면, 반도체 중에 전자 및 정공(캐리어)이 생성되고, 얼마 안 있어 전자와 정공이 재결합하여 소멸한다. 이 캐리어가 생성되고, 재결합하고, 소멸할 때까지의 평균 수명을 라이프 타임이라고 한다. 라이프 타임은, 재결합 라이프 타임, 및 캐리어 라이프 타임이라고도 불린다. 라이프 타임이 길수록, 반도체 중의 결함, 불순물이 적다. 따라서, 라이프 타임이 긴 단결정 반도체 층에 의하여, 뛰어난 전기 특성을 가지고, 또 고신뢰성의 트랜지스터를 제작할 수 있다.
이와 같이, 본 실시형태에서는, 레이저 빔(122)의 조사에 의한 용융시키는 가열 처리와 그 후의 용융시키지 않는 가열 처리에 의하여 보다 완전한 단결정 구조의 단결정 반도체 층(112)을 형성할 수 있다. 이와 같은 뛰어난 결정성을 가지는 단결정 반도체 층(112)이 고정된 반도체 기판(10)으로부터, 높은 온 전류, 높은 전계 효과 이동도 트랜지스터를 형성할 수 있다.
또한, 도 4b의 손상 영역(115)의 형성에 이온 도핑법에 의하여 소스 가스에 수소 가스를 사용하여 수소 이온을 단결정 반도체 기판(110)에 첨가한 경우, 단결정 반도체 기판(110)으로부터 분리된 단결정 반도체 층(117)에도 수소가 고농도로 포함된다. 도 5a의 레이저 조사 공정, 도 5b의 가열 처리를 행한 후의 단결정 반도체 층(112)의 수소 농도는, 단결정 반도체 층(117)보다 낮아지지만, 프로세스 온도를 700℃ 이하로 함으로써, 5×1018원자/cm3 이상 5×1020원자/cm3 이하로 할 수 있다. 그 수소 농도는 1×1019원자/cm3 이상 1×1020원자/cm3 이하가 바람직하다. 수소 농도가 높아지면, 단결정 반도체 층(112)의 수소 농도가 변동하기 쉬워지고, 반도체 장치의 신뢰성을 저하시키는 요인이 된다.
도 5b의 가열 처리를, 예를 들어, 저항 가열로에 의하여 행하는 경우, 단결정 반도체 층(119)을 처리 온도 500℃에서 1시간 가열한 후, 가열 온도를 550℃ 이상 650℃ 이하로 상승시키고, 이 온도에서 4시간 가열한다. 또는, 처리 온도 500℃에서 단결정 반도체 층(119)을 1시간 가열한 후, 가열 온도를 600℃로 상승시키고, 600℃의 온도에서 4시간 가열한다. RTA 장치에서 행하는 경우는, 처리 온도 600℃ 이상 700℃ 이하, 처리 시간 0.5분 이상 30분 이하의 가열 처리를 행한다.
단결정 반도체 층(117)에 레이저 빔(122)을 조사한 후, 단결정 반도체 층(119)을 에칭하고, 박막화하여도 좋다. 단결정 반도체 층(119)의 두께는, 단결정 반도체 층(112)으로 형성되는 소자의 특성에 따라 결정할 수 있다. 지지 기판(100)에 점착된 단결정 반도체 층(112)의 표면에 얇은 게이트 절연층을 단차(段差) 피복성 좋게 형성하기 위해서는, 단결정 반도체 층(119)의 두께는 50nm 이하로 하는 것이 바람직하고, 그 두께는 50nm 이하 5nm 이상으로 하면 좋다. 이 박막화 공정은, 도 5b의 가열 처리 전에 행하는 것이 바람직하다. 그것은 박막화 공정의 에칭에 의한 단결정 반도체 층(119)의 손상을 도 5b의 가열 처리에 의하여 회복할 수 있기 때문이다.
단결정 반도체 층(119)을 박막화하기 위한 에칭에는, 드라이 에칭법 또는 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에서는, 에칭 가스에 염화 붕소, 염화실리콘 또는 사염화탄소 등의 염화물 가스, 염소 가스, 불화유황, 불화질소 등의 불화물 가스, 산소 가스 등을 사용할 수 있다. 웨트 에칭법은, 에칭액에 TMAH 용액을 사용할 수 있다.
도 4a 내지 도 5c의 공정을 700℃ 이하의 온도에서 행할 수 있기 때문에, 지지 기판(100)에 변형 온도가 700℃ 이하의 유리 기판을 사용할 수 있다. 따라서, 싼값의 유리 기판을 사용할 수 있기 때문에, 반도체 기판(10)의 재료 비용을 저감할 수 있다.
또한, 본 실시형태의 방법을 사용하여 1장의 지지 기판(100)에 복수의 단결정 반도체 층(112)을 점착할 수도 있다. 단결정 반도체 기판(100)에 대해서 도 4a 내지 도 4c의 공정을 행하고, 도 4c의 구조의 단결정 반도체 기판(110)을 복수 매수 형성한다. 그리고, 도 4d의 공정을 복수 횟수 반복하여 복수의 단결정 반도체 기판(110)을 1장의 지지 기판(100)에 점착한다. 그리고, 도 4e 내지 도 5c의 공정을 행함으로써, 도 2에 도시하는 바와 같이, 복수의 단결정 반도체 층(112)이 점착된 지지 기판(100)으로 이루어지는 반도체 기판(20)을 제작할 수 있다.
반도체 기판(20)을 제작하기 위해서는, 지지 기판(100)에 300mm×300mm 이상의 유리 기판을 사용하는 것이 바람직하다. 대면적 유리 기판으로서, 액정 패널의 제조용으로서 개발된 마더 유리 기판이 적합하다. 마더 유리 기판으로서는, 예를 들어, 제 3 세대(550mm×650mm), 제 3.5 세대(600mm×720mm), 제 4 세대(680mm×880mm, 또는 730mm×920mm), 제 5 세대(1100mm×1300mm), 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm) 등의 크기의 기판이 알려져 있다.
마더 유리 기판과 같은 대면적의 기판을 지지 기판(100)으로서 사용함으로써, SOI 기판의 대면적화를 실현할 수 있다. SOI 기판의 대면적화가 실현되면, 1장의 SOI 기판으로부터 다수의 IC, LSI 등의 칩을 제조할 수 있고, 1장의 기판으로부터 제조되는 칩의 개수가 증가하기 때문에, 생산성을 비약적으로 향상시킬 수 있다.
도 2의 반도체 기판(20)과 같이, 지지 기판(100)이 유리 기판과 같이 휘기 쉽고, 깨지기 쉬운 지지 기판의 경우, 1장의 지지 기판에 점착된 복수의 단결정 반도체 층(112)을 연마 처리로 평탄화하는 것은 극히 어렵다. 본 실시형태에서는, 이 평탄화 처리를 레이저 빔(122)의 조사 처리로 행하기 때문에, 지지 기판(100)을 손괴(損壞)시키는 힘을 가하지 않고, 또 변형점을 넘은 온도로 지지 기판(100)을 가열하지 않고, 1장의 지지 기판(100)에 고정된 복수의 단결정 반도체 층(117)의 평탄화를 가능하게 된다. 즉, 레이저 빔의 조사 처리는, 도 2와 같은 복수의 단결정 반도체 층(112)을 고정한 반도체 기판(20)의 제작 공정에 있어서는, 매우 중요한 처리이다. 즉, 본 실시형태는, 레이저 빔의 조사 처리에 대해서, 종래의 SOI 기판의 제조 기술에서는, 전혀 상정(想定)되지 않은, 극히 새로운 개념인 것을 나타낸다.
본 실시형태에서 나타내는 바와 같이, 본 발명은 레이저 조사 처리에 의하여 단결정 반도체 층을 용융시키는 것에 의한 재결정화 및 평탄화를 행하는 레이저 처리 공정, 및 그 후의 용융시키지 않는 가열 처리에 의하여 수소를 5×1018원자/cm3 이상의 농도로 포함하고, 또 라이프 타임이 향상된 단결정 반도체 층을 유리 기판 위에 형성하는 방법에 관해서, 종래에 없는 혁신적(革新的)인 기술을 제공하는 것이다. 또한, 본 실시형태는, 수소를 5×1018원자/cm3 이상의 농도로 포함하는 단결정 반도체 층을 유리 기판에 고정하기 위한 기술을 제공하는 것이다. 본 실시형태의 반도체 기판을 사용하여, 트랜지스터를 포함하는 반도체 장치를 형성함으로써, 고성능, 다기능의 반도체 장치를 제작할 수 있다.
또한, 본 실시형태의 반도체 기판의 제작 방법은, 다른 실시형태의 반도체 기판의 제작 방법, 및 다른 실시형태의 반도체 장치의 제작 방법을 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 버퍼층을 개재하여 단결정 반도체 층이 지지 기판에 고정되는 반도체 기판 및 그 제작 방법에 대해서 설명한다. 본 실시형태에서는, 지지 기판에 버퍼층을 형성하고, 반도체 기판을 제작하는 방법을 설명한다.
도 6은 반도체 기판의 구성예를 도시하는 사시도이다. 반도체 기판(30)은 지지 기판(100)에 단결정 반도체 층(112)이 점착된다. 단결정 반도체 층(112)은 단결정 반도체 기판을 얇게 함으로써 형성된 층이며, 버퍼층(111) 및 버퍼층(101)을 개재하여 지지 기판(100)에 고정된다. 반도체 기판(30)은 소위 SOI 구조의 기판이며, 절연층 위에 단결정 반도체 층이 형성되는 기판이다. 지지 기판(100)에 형성된 버퍼층(101)의 표면과 단결정 반도체 층(112)에 형성된 버퍼층(111)의 표면이 접합함으로써, 단결정 반도체 층(112)이 지지 기판(100)에 고정된다.
버퍼층(101)은 단층 구조의 막 또는 막을 2층 이상 적층한 다층 구조의 막이며, 버퍼층(101)을 구성하는 막은, 지지 기판(100)의 표면에 성막 처리에 의하여 형성된 막으로 이루어진다. 본 실시형태에서는, 버퍼층(101)은 2층 구조의 막이며, 지지 기판(100) 측으로부터 절연층(103), 절연층(104)이 적층된다. 본 실시형태에서는, 지지 기판(100)에 밀접하여 형성된 절연층(103)을 배리어 층으로서 기능시킨다. 또한, 버퍼층(111)은 단층 구조의 막 또는 막을 2층 이상 적층한 다층 구조의 막이며, 버퍼층(111)을 구성하는 막은, 단결정 반도체 기판의 표면에 성막 처리에 의하여 형성된 막으로 이루어진다. 본 실시형태에서는, 버퍼층(111)은 단층 구조이며, 절연층(131)으로 된다.
이하, 도 8 내지 도 10c를 참조하여, 도 6에 도시하는 반도체 기판(30)의 제작 방법을 설명한다.
우선, 지지 기판(100)에 버퍼층(101)을 형성하는 공정을 설명한다. 도 8a 내지 도 8c는, 버퍼층(101)을 형성하는 공정을 설명하기 위한 단면도이다. 버퍼층(101)을 구성하는 막은, 산화실리콘 막, 질화실리콘 막, 산화질화실리콘 막, 질화산화실리콘 막, 산화게르마늄 막, 질화게르마늄 막, 산화질화게르마늄 막, 질화산화게르마늄 막 등의 실리콘 또는 게르마늄을 조성으로 포함하는 절연막을 사용할 수 있다. 또한, 산화알루미늄, 산화탄탈, 산화하프늄 등의 금속의 산화물로 이루어지는 절연막, 질화알루미늄 등의 금속의 질화물로 이루어지는 절연막, 산화질화알루미늄 막 등의 금속의 산화질화물로 이루어지는 절연막, 질화산화알루미늄 막 등의 금속의 질화산화물로 이루어지는 절연막을 사용할 수도 있다. 버퍼층(101)을 구성하는 절연막은, CVD법, 스퍼터링법 등의 방법에 의하여 형성할 수 있다.
버퍼층(101)에는 나트륨이 단결정 반도체 층(112)에 침입하는 것을 방지하기 위한 배리어 층을 포함하는 것이 바람직하다. 배리어 층은 단층이라도 2층 이상이라도 좋다. 예를 들어, 지지 기판(100)에 알칼리 금속 또는 알칼리 토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물을 포함하는 기판을 사용한 경우, 지지 기판(100)이 가열되면, 이러한 불순물이 지지 기판(100)으로부터 단결정 반도체 층(112)에 확산될 우려가 있다. 따라서, 버퍼층(101)에 배리어 층을 형성함으로써, 이러한 알칼리 금속 또는 알칼리 토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물이 단결정 반도체 층(112)으로 이동하는 것을 방지할 수 있다. 배리어 층으로서 기능하는 막으로서는, 질화실리콘 막, 질화산화실리콘 막, 질화알루미늄 막, 또는 질화산화알루미늄 막 등이 있다. 이러한 막을 포함시킴으로써, 버퍼층(101)을 배리어 층으로서 기능시킬 수 있다.
예를 들어, 버퍼층(101)을 단층 구조로 하는 경우는, 배리어 층으로서 기능하는 막으로 버퍼층(101)을 형성하는 것이 바람직하다. 이 경우, 두께 5nm 이상 200nm 이하의 질화실리콘 막, 질화산화실리콘 막, 질화알루미늄 막, 또는 질화산화알루미늄 막으로 단층 구조의 버퍼층(101)을 형성할 수 있다.
버퍼층(101)을 배리어 층을 1층 포함하는 2층 구조의 막으로 하는 경우는, 지지 기판(100)에 밀접하여 형성되는 막에 나트륨 등의 불순물을 블로킹하기 위한 배리어 층으로 구성된다. 본 실시형태에서는, 절연층(103)을 배리어 층으로서 형성하는 절연막으로 형성한다. 절연층(103)은 두께가 5nm 내지 200nm의 질화실리콘 막, 질화산화실리콘 막, 질화알루미늄 막, 또는 질화산화알루미늄 막으로 형성할 수 있다.
배리어 층으로서 기능하는 이들의 막은, 불순물의 확산을 방지하는 블로킹 효과가 높지만, 내부 응력이 높다. 따라서, 절연층(103)과 밀접하여 형성되는 절연층(104)은 버퍼층(101)의 응력을 완화하는 효과가 있는 막을 형성하는 것이 바람직하다. 이러한 절연막에는 산화실리콘 막 및 산화질화실리콘 막 등이 있다. 절연층(104)의 두께는 5nm 이상 300nm 이하로 할 수 있다. 절연층(104)의 상면은, 접합면이 되기 때문에, 그 평균 거칠기(Ra)가 0.7nm 이하가 바람직하고, 0.4nm 이하가 보다 바람직하다. 또한, 절연층(104)의 두께는 10nm 이상 200nm 이하로 할 수 있다. 바람직한 두께는, 5nm 이상 500nm 이하이며, 보다 바람직하게는, 10nm 이상 200nm 이하와 같다.
예를 들어, 절연층(103)은, 프로세스 가스에 SiH4 및 N2O를 사용하여 PECVD법에 의하여 형성한 산화질화실리콘 막으로 형성할 수 있다. 또한, 절연층(104)으로서 프로세스 가스에 유기 실란 가스와 산소를 사용하여, PECVD법에 의하여 산화 실리콘 막을 형성할 수 있다.
예를 들어, PECVD법에 의하여 질화산화실리콘으로 이루어지는 절연층(103), 산화질화실리콘으로 이루어지는 절연층(104)을 형성하는 경우, 지지 기판(100)을 PECVD 장치의 챔버에 반입한다. 그리고, 절연층(103)을 형성하기 위한 프로세스 가스로서 SiH4, N2O, NH3 및 H2 및 N2O를 챔버에 공급하고, 이 프로세스 가스의 플라즈마를 생성하고, 질화산화실리콘 막을 지지 기판(100) 위에 형성한다. 다음, 챔버에 도입하는 가스를 절연층(104) 형성용의 프로세스 가스로 변경한다. 여기서는, SiH4 및 N2O를 사용한다. 이들의 혼합 가스의 플라즈마를 생성하고, 질화산화실리콘 막 위에 산화질화실리콘 막을 연속적으로 형성한다. 또한, 복수의 챔버를 가지는 PECVD 장치를 사용하는 경우는, 산화질화실리콘 막과 질화산화실리콘 막과 다른 챔버에서 형성할 수도 있다. 물론, 챔버에 도입하는 가스를 변경함으로써, 하층에 산화실리콘 막을 형성할 수도 있고, 상층에 질화실리콘 막을 형성할 수도 있다.
상기와 같이, 절연층(103)과 절연층(104)을 연속적으로 형성함으로써, 스루풋 좋게 복수의 지지 기판(100)에 버퍼층(101)을 형성할 수 있다. 또한, 대기에 노출시키지 않고, 절연층(103)과 절연층(104)을 형성할 수 있기 때문에, 절연층(103)과 절연층(104)의 계면이 대기에 의하여 오염되는 것을 방지할 수 있다.
다음, 도 9a 내지 도 9e를 사용하여 단결정 반도체 기판(110)을 처리하는 방법을 설명한다. 우선, 실시형태 1과 마찬가지로, 단결정 반도체 기판(110)을 세정하여 청정하게 한다. 그리고, 도 9a에 도시하는 바와 같이, 단결정 반도체 기판(110) 표면에 보호막(132)을 형성한다. 이온 조사 공정에서, 단결정 반도체 기판(110)이 금속 등의 불순물로 오염되는 것을 방지하고, 조사되는 이온의 충격으로 단결정 반도체 기판(110)의 표면이 손상하는 것을 방지하는 등의 목적을 위해서 보호막(132)을 형성한다. 이 보호막(132)은, CVD법 등에 의하여 산화실리콘, 질화실리콘, 질화산화실리콘, 산화질화실리콘 등의 절연 재료를 퇴적함으로써 형성할 수 있다. 또한, 단결정 반도체 기판(110)을 산화 또는 질화함으로써, 보호막(132)을 형성할 수 있다. 예를 들어, 단결정 반도체 기판(110)을 산화하고, 산화막으로 이루어지는 보호막(132)을 형성하기 위해서는, 열 산화 처리(드라이 산화 처리, 수증기 산화 처리)나 오존 첨가수에 의한 산화 처리에 의하여 형성할 수 있다. 드라이 산화 처리의 경우, 산화 분위기 중에 할로겐을 포함하는 가스를 첨가하는 것이 바람직하다. 할로겐을 포함하는 가스로서, HCl, HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2 등으로부터 선택된 1종 또는 복수 종류의 가스를 사용할 수 있다.
다음, 도 9b에 도시하는 바와 같이, 보호막(132)을 통하여, 전계로 가속된 이온으로 이루어지는 이온(121)을 단결정 반도체 기판(110)에 조사하고, 단결정 반도체 기판(110)의 표면으로부터 소정의 깊이의 영역에 손상 영역(115)을 형성한다. 이 공정은, 실시형태 1의 손상 영역(115)의 형성 방법과 마찬가지로 행할 수 있다.
손상 영역(115)을 형성한 후, 보호막(132)을 제거한다. 다음, 도 9c에 도시하는 바와 같이, 단결정 반도체 기판(110) 상면에 버퍼층(111)을 구성하는 절연층(131)을 형성한다. 절연층(131)은, 도 4a의 제 1 절연막(113a)과 마찬가지로 형성할 수 있다. 또한, 절연층(131)은 단결정 반도체 기판(110)을 산화 처리하여 형성할 수도 있다. 또한, 산화 처리의 프로세스 온도는 손상 영역(115)에 첨가한 원소 또는 분자가 석출되지 않는 온도로 하여, 그 가열 온도는 350℃ 이하가 바람직하다. 이러한 저온의 산화 처리에는, 오존 첨가수에 의한 산화 처리, 플라즈마 처리 또는 고밀도 플라즈마 처리에 의한 산화 처리 등을 사용할 수 있다.
절연층(131)은, 평활하고 친수성의 접합면을 단결정 반도체 기판(110)의 표면에 형성하기 위한 층이다. 따라서, 절연층(131)의 평균 면 거칠기(Ra)가 0.7nm 이하가 바람직하고, 0.4nm 이하가 보다 바람직하다. 또한, 절연층(131)의 두께는, 10nm 이상 200nm 이하로 할 수 있다. 바람직한 두께는 5nm 이상 500nm 이하이며, 보다 바람직하게는, 10nm 이상 200nm 이하와 같다.
절연층(131)에는 화학 기상 반응에 의하여 형성되는 절연막이 바람직하다. 예를 들어, 산화실리콘 막, 산화질화실리콘 막, 질화산화실리콘 막, 질화실리콘 막 등을 절연층(131)으로서 형성할 수 있다. 절연층(131)으로서, PECVD법에 의하여 산화실리콘 막을 형성하는 경우에는, 소스 가스에 유기 실란 가스 및 산소(O2) 가스를 사용하는 것이 바람직하다. 소스 가스에 유기 실란을 사용함으로써, 프로세스 온도가 350℃ 이하에서, 평활한 표면을 가지는 산화실리콘 막을 형성할 수 있다. 또한, 열 CVD법으로, 가열 온도가 500℃ 이하 200℃ 이상으로 형성되는 LTO(저온 산화물, Low Temperature Oxide)로 형성할 수 있다. LTO의 형성에는, 실리콘 소스 가스에 모노실란(SiH4) 또는 디실란(Si2H6) 등을 사용하고, 산소 소스 가스에 NO2 등을 사용할 수 있다.
예를 들어, 소스 가스에 TEOS와 O2를 사용하여 산화실리콘 막으로 이루어지는 절연층(131)을 형성하기 위한 조건예로서는, 챔버에 TEOS를 유량 15sccm로 도입하고, O2를 유량 750sccm로 도입한다. 성막 압력은 100Pa, 성막 온도 300℃, RF 출력 300W, 전원 주파수 13.56MHz로 하는 예를 들 수 있다.
다음, 손상 영역(115) 및 버퍼층(111)이 형성된 단결정 반도체 기판(110)과 버퍼층(101)이 형성된 지지 기판(100)을 세정한다. 이 세정 공정은, 순수에 의한 초음파 세정에 의하여 행할 수 있다. 초음파 세정은 메가헤르츠 초음파 세정(메가소닉 세정)이 바람직하다. 초음파 세정 후, 단결정 반도체 기판(110) 및 지지 기판(100)의 양쪽 모두 또는 한쪽을 오존 첨가수로 세정하는 것을 바람직하다. 오존 첨가수로 세정함으로써, 유기물의 제거와 버퍼층(101), 및 버퍼층(111)의 친수성을 향상시키는 표면 활성화 처리를 행할 수 있다.
또한, 버퍼층(101), 및 버퍼층(111)의 표면 활성화 처리는, 오존 첨가수에 의한 세정 이외에, 원자 빔 혹은 이온 빔의 조사 처리, 플라즈마 처리, 또는 라디칼 처리에 의하여 행할 수 있다. 원자 빔 또는 이온 빔의 조사 처리를 행하는 경우는, 아르곤 등의 희소 가스를 여기함으로써, 중성 원자 빔 또는 이온 빔을 생성한다.
도 9d는, 접합 공정을 설명하는 단면도이다. 이 접합 공정은, 도 4d의 접합 공정과 마찬가지로 실시할 수 있다. 버퍼층(101) 및 버퍼층(111)을 개재하여, 지지 기판(100)과 단결정 반도체 기판(110)을 밀접시키고, 버퍼층(101) 표면과 버퍼층(111)의 표면을 접합시키고, 지지 기판(100)에 단결정 반도체 기판(110)을 고정한다.
지지 기판(100)에 단결정 반도체 기판(110)을 점착한 후, 버퍼층(101)과 버퍼층(111)의 접합 계면에서의 결합력을 증가시키기 위한 가열 처리를 행하는 것이 바람직하다. 이 처리 온도는, 손상 영역(115)에 균열이 발생하지 않는 온도로 하고, 200℃ 이상 450℃ 이하의 온도 범위로 처리할 수 있다.
다음, 가열 처리를 행하고, 손상 영역(115)에서 박리를 발생시키고, 단결정 반도체 기판(110)으로부터 단결정 반도체 층(117)을 분리한다. 도 9e는, 단결정 반도체 기판(110)으로부터 단결정 반도체 층(117)을 분리하는 분리 공정을 설명하는 도면이다. 이 공정은, 도 4e의 분리 공정과 마찬가지로 행할 수 있다.
가열 처리를 행함으로써, 손상 영역(115)의 미소한 구멍에 체적 변화가 일어나고, 손상 영역(115)에 균열이 생기기 때문에, 손상 영역(115)을 따라 단결정 반도체 기판(110)이 분리되어, 지지 기판(100) 위에는 도 9e에 도시하는 바와 같이, 단결정 반도체 기판(110)으로부터 분리된 단결정 반도체 층(117)이 지지 기판(100)에 고정된다.
다음, 도 10a에 도시하는 바와 같이, 지지 기판(100)에 밀착된 단결정 반도체 층(117)에 레이저 빔(122)을 조사한다. 이 레이저 조사 공정은 실시형태 1(도 5a 참조)의 레이저 조사 공정과 마찬가지로 행할 수 있다. 레이저 빔(122)을 단결정 반도체 층(117)에 대해서 주사하면서 레이저 빔(122)을 단결정 반도체 층(117)의 분리면에 조사하고 단결정 반도체 층(117)을 용융시킴으로써, 재단결정화되고, 또 표면이 평탄화된 단결정 반도체 층(119)을 형성한다.
레이저 빔(122)을 조사할 때에, 지지 기판(100)에 고정된 단결정 반도체 층(117)을 가열하고, 단결정 반도체 층(117)의 온도를 상승시킨다. 가열 온도는 200℃ 이상 지지 기판(100)의 변형점 이하로 할 수 있다. 가열 온도는, 400℃ 이상이 바람직하고, 450℃ 이상이 보다 바람직하다. 구체적으로는, 가열 온도는 400℃ 이상 670℃ 이하가 바람직하고, 450℃ 이상 650℃ 이하가 보다 바람직하다.
단결정 반도체 층을 가열함으로써, 단결정 반도체 층 중의 댕글링 본드나, 단결정 반도체 층과 하지막의 계면의 결함 등의 마이크로의 결함을 제거할 수 있고, 보다 완전한 단결정 반도체 층을 얻을 수 있다. 전위 등의 결정 결함이나, 댕글링 본드 등의 마이크로의 결정 결함이 적은 단결정 반도체 층(112)이 고정된 반도체 기판(30)으로부터 높은 온 전류, 높은 전계 효과 이동도의 트랜지스터를 형성할 수 있다.
또한, 단결정 반도체 층(117)에 레이저 빔(122)을 조사하기 전에, 단결정 반도체 층(117)을 에칭할 수 있다. 이 에칭에 의하여 단결정 반도체 층(117)의 분리면에 남은 손상 영역(115)을 제거하는 것이 바람직하다. 손상 영역(115)을 제거함으로써, 레이저 빔(122)의 조사에 의한 표면의 평탄화의 효과, 및 결정성의 회복의 효과를 높일 수 있다.
이 에칭에는, 드라이 에칭법 또는 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에서는, 에칭 가스에 염화붕소, 염화실리콘 또는 사염화탄소 등의 염화물 가스, 염소 가스, 불화유황, 불화질소 등의 불화물 가스, 산소 가스 등을 사용할 수 있다. 웨트 에칭법에서는, 에칭액에 수산화테트라메틸암모늄(tetramethylammonium hydroxide, 약칭 : TMAH) 용액을 사용할 수 있다.
단결정 반도체 층(117)에 레이저 빔(122)을 조사한 후, 단결정 반도체 층(112)을 에칭하여 박막화하여도 좋다. 단결정 반도체 층(112)의 두께는, 단결정 반도체 층(112)으로 형성되는 소자의 특성에 맞추어 결정할 수 있다. 지지 기판(100)에 점착된 단결정 반도체 층(112)의 표면에, 얇은 게이트 절연층을 단차 피복성 좋게 형성하기 위해서는, 단결정 반도체 층(112)의 두께는 50nm 이하로 하는 것이 바람직하고, 그 두께는 50nm 이하 5nm 이상으로 하면 좋다.
단결정 반도체 층(112)을 박막화하기 위한 에칭에는, 드라이 에칭법, 또는 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에서는, 에칭 가스에 염화붕소, 염화실리콘 또는 사염화탄소 등의 염화물 가스, 염소 가스, 불화유황, 불화질소 등의 불화물 가스, 산소 가스 등을 사용할 수 있다. 웨트 에칭법에서는, 에칭액에 TMAH 용액을 사용할 수 있다.
다음, 단결정 반도체 층(119)의 결함의 수복 등을 행하기 위해서, 단결정 반도체 층(119)을 용융시키지 않는 온도로 가열 처리를 행한다. 도 10b에는, 전자파(124)의 복사에 의하여 단결정 반도체 층(119)을 가열하는 것을 도시하는 단면도이다. 이 가열 처리는, 실시형태 1의 가열 처리(도 5b 참조)와 마찬가지로 행할 수 있다. 400℃ 이상의 가열에 의하여 단결정 반도체 층(112)의 라이프 타임을 향상시킬 수 있다.
이상의 공정을 거쳐, 단결정 반도체 층(112)이 버퍼층(101), 버퍼층(111)을 개재하여 지지 기판(100)에 고정된 반도체 기판(30)이 제작된다(도 10c, 도 6 참조).
또한, 도 9b의 손상 영역(115)의 형성에 이온 도핑법에 의하여 소스 가스에 수소 가스를 사용하여 수소 이온을 단결정 반도체 기판(110)에 첨가한 경우, 단결정 반도체 기판(110)으로부터 분리된 단결정 반도체 층(117)에도 수소가 고농도로 포함된다. 도 10b의 가열 처리를 행한 후의 단결정 반도체 층(112)의 수소 농도는, 단결정 반도체 층(117)보다 낮아지지만, 프로세스 온도를 700℃ 이하로 함으로써, 5×1018원자/cm3 내지 5×1020원자/cm3로 할 수 있다. 단결정 반도체 층(112)의 수소 농도는 1×1019원자/cm3 이상 1×1020원자/cm3 이하가 바람직하다. 수소 농도가 높아지면, 단결정 반도체 층(112)의 수소 농도가 변동하기 쉬워지고, 반도체 장치의 신뢰성을 저하시키는 요인이 된다.
도 9a 내지 도 10b의 공정을 700℃ 이하의 온도에서 행할 수 있기 때문에, 지지 기판(100)에 내열 온도가 700℃ 이하인 유리 기판을 사용할 수 있다. 따라서, 싼값의 유리 기판을 사용할 수 있기 때문에, 반도체 기판(10)의 재료 비용을 저감할 수 있다.
실시형태 1의 반도체 기판(10)(도 1 참조)과 달리, 본 실시형태의 반도체 기판(30)은 지지 기판(100)의 표면이 버퍼층(101)에 의하여 덮인다. 따라서, 반도체 기판(30)의 버퍼층(101)에 배리어 층을 형성함으로써, 실시형태 1의 반도체 기판(10)보다 단결정 반도체 층(112)의 오염을 방지하는 효과를 높일 수 있다.
또한, 본 실시형태의 방법을 사용하여 1장의 지지 기판(100)에 복수의 단결정 반도체 층(112)을 점착할 수도 있다. 도 8에 도시하는 바와 같이, 버퍼층(101)을 형성한 지지 기판(100)을 준비한다. 버퍼층(101)에는 배리어 층으로서 기능하는 층을 포함시키는 것이 바람직하다. 도 9a 내지 도 9c까지의 공정을 반복하여 버퍼층(111) 및 손상 영역(115)이 형성된 단결정 반도체 기판(110)을 복수 매수 준비한다. 그리고, 버퍼층(101)이 형성된 지지 기판(100)에 도 9c의 구조의 단결정 반도체 기판(110)을 복수 매수 점착한다. 다음, 도 9e 내지 도 10b의 공정을 행함으로써, 도 7에 도시하는 바와 같이, 1장의 지지 기판(100)에 복수의 단결정 반도체 층(112)이 점착된 반도체 기판(40)을 제작할 수 있다.
반도체 기판(40)을 제작하기 위해서는, 지지 기판(100)에 300mm×300mm 이상의 유리 기판을 사용하는 것이 바람직하다. 대면적 유리 기판으로서, 액정 패널의 제조용으로서 개발된 마더 유리 기판이 적합하다. 마더 유리 기판으로서는, 예를 들어, 제 3 세대(550mm×650mm), 제 3.5 세대(600mm×720mm), 제 4 세대(680mm×880mm, 또는 730mm×920mm), 제 5 세대(1100mm×1300mm), 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm) 등의 크기의 기판이 알려져 있다.
마더 유리 기판과 같은 대면적의 기판을 지지 기판(100)으로서 사용함으로써, SOI 기판의 대면적화를 실현할 수 있다. SOI 기판의 대면적화가 실현되면, 1장의 SOI 기판으로 다수의 IC, LSI 등의 칩을 제조할 수 있고, 1장의 기판으로 제조되는 칩의 개수가 증가하기 때문에, 생산성을 비약적으로 향상시킬 수 있다.
도 7의 반도체 기판(40)과 같이, 유리 기판과 같이 휘기 쉽고, 깨지기 쉬운 지지 기판의 경우, 1장의 지지 기판에 점착된 복수의 단결정 반도체 층을 연마 처리로 평탄화하는 것은 극히 어렵다. 본 실시형태에서는, 이 평탄화 처리를 레이저 빔(122)의 조사 처리로 행하기 때문에, 지지 기판(100)을 손괴시키는 힘을 가하지 않고, 또 변형점을 넘는 온도로 지지 기판(100)을 가열하지 않고, 1장의 지지 기판(100)에 고정된 복수의 단결정 반도체 층(117)의 평탄화를 가능하게 한다. 즉, 레이저 빔의 조사 처리는, 도 7과 같은 복수의 단결정 반도체 층을 고정한 반도체 기판(40)의 제작 공정에 있어서는, 매우 중요한 처리이다.
본 실시형태에서 나타내는 바와 같이, 본 발명은 레이저 조사 처리에 의하여 단결정 반도체 층을 용융시키는 것에 의한 재결정화 및 평탄화를 행하는 레이저 처리 공정, 및 그 후의 용융시키지 않는 가열 처리에 의하여 수소를 5×1018원자/cm3 이상의 농도로 포함하고, 또 라이프 타임이 향상된 단결정 반도체 층을 유리 기판 위에 형성하는 방법에 관해서, 종래에는 없는 혁신적(革新的)인 기술을 제공하는 것이다. 또한, 본 실시형태는, 수소를 5×1018원자/cm3 이상의 농도로 포함하는 단결정 반도체 층을 유리 기판에 고정하기 위한 기술을 제공하는 것이다. 본 실시형태의 반도체 기판을 사용하여, 트랜지스터를 포함하는 반도체 장치를 형성함으로써, 고성능, 다기능의 반도체 장치를 제작할 수 있다.
또한, 본 실시형태의 반도체 기판의 제작 방법은, 다른 실시형태의 반도체 기판의 제작 방법, 및 다른 실시형태의 반도체 장치의 제작 방법과 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 버퍼층을 개재하여 단결정 반도체 층이 지지 기판에 고정되는 반도체 기판 및 그 제작 방법에 대해서 설명한다. 본 실시형태에서는, 1장의 반도체 기판으로부터 복수의 단결정 반도체 층을 지지 기판에 고정하는 방법을 설명한다.
우선, 단결정 반도체 기판(110)에 실시형태 1의 도 4a 내지 도 4d의 공정을 행한다. 가공된 단결정 반도체 기판(110)의 단면도를 도 11a에 도시한다.
다음, 손상 영역(115)에서 분할함으로써, 복수로 분할된 단결정 반도체 층을 지지 기판에 고정하기 위해서, 버퍼층(111) 및 단결정 반도체 기판(110)을 에칭하고, 홈(145)을 형성한다. 도 11b는, 홈(145)이 형성된 단결정 반도체 기판(110)의 단면도이며, 도 11e는, 평면도이다. 도 11e의 절단선 x-x에 의한 단면도가 도 11b이다.
단결정 반도체 기판(140)은 홈(145)이 형성된 단결정 반도체 기판(110)에 대응한다. 단결정 반도체 기판(140)은 복수의 볼록부를 가진다. 홈(145)의 저면(底面)은 손상 영역(115)보다 깊게 하고, 볼록부에 손상 영역(115)이 포함되도록 한다. 이것에 따라, 분할된 단결정 반도체 층을 지지 기판에 고정할 수 있다. 또한, 버퍼층(111)이 부착된 단결정 반도체 기판(140)을 단결정 반도체 기판(141)이라고 부른다.
다음, 단결정 반도체 기판(141)과 지지 기판(100)을 세정한 후, 도 11c에 도시하는 바와 같이, 단결정 반도체 기판(141)과 지지 기판을 접합한다. 이 공정은 실시형태 1과 마찬가지로 행할 수 있다.
다음, 가열 처리를 행하고, 도 11d에 도시하는 바와 같이, 단결정 반도체 기판(140)의 손상 영역(115)에서 분리를 발생시킨다. 단결정 반도체 기판(141)에 홈(145)이 형성되기 때문에, 복수의 단결정 반도체 층(147)이 버퍼층(111)을 개재하여 지지 기판(100)에 고정된다. 단결정 반도체 기판(148)은, 단결정 반도체 층(147)이 분리된 후의 단결정 반도체 기판(140)이다. 단결정 반도체 기판(140)의 분할 위한 가열 처리는, 실시형태 1과 마찬가지로 행할 수 있다.
다음, 도 12a에 도시하는 바와 같이, 지지 기판(100)에 밀착된 단결정 반도체 층(147)에 레이저 빔(122)을 조사한다. 이 레이저 조사 공정은 실시형태 1(도 5a 참조)의 레이저 조사 공정과 마찬가지로 행할 수 있다. 레이저 빔(122)을 단결정 반도체 층(147)에 대해서 주사하면서 레이저 빔(122)을 단결정 반도체 층(147)의 분리면에 조사한다. 레이저 빔(122)의 조사에 의하여 단결정 반도체 층(147)은 용융됨으로써, 재결정화하고, 또 평탄화되어, 단결정 반도체 층(149)이 형성된다. 또한, 실시형태 1과 마찬가지로, 레이저 빔 조사 공정 전에, 단결정 반도체 층(147)을 에칭 처리할 수도 있다.
다음, 단결정 반도체 층(149)의 결함의 수복 등을 행하기 위해서, 단결정 반도체 층(149)을 용융하지 않는 온도로 가열 처리한다. 도 12b에는 전자파(124)의 복사에 의하여 단결정 반도체 층(149)을 가열하는 것을 도시하는 단면도이다. 또한, 단결정 반도체 층(149)의 가열은 전자파(124)의 복사에 의한 것에 한정되지 않는다. 이 가열 처리는 실시형태 1의 가열 처리(도 5b 참조)와 마찬가지로 행할 수 있다. 400℃ 이상의 가열 처리에 의하여 단결정 반도체 층(142)의 라이프 타임을 향상시킬 수 있다. 또한, 실시형태 1과 마찬가지로, 가열 처리 공정 전에, 단결정 반도체 층(149)을 에칭 처리할 수도 있다.
이상의 공정을 거쳐, 복수의 단결정 반도체 층(142)이 버퍼층(111)을 개재하여 지지 기판(100)에 고정된 반도체 기판(50)이 제작된다(도 12c 참조). 도 12d는, 반도체 기판(50)의 평면도이며, 도 12c는 도 12d의 절단선 x-x에 의한 단면도이다.
또한, 본 실시형태에서도 손상 영역(115)을 형성하기 위해서 이온 도핑법에 의하여 소스 가스에 수소 가스를 사용하여 수소 이온을 단결정 반도체 기판(110)에 첨가한 경우, 단결정 반도체 기판(110)으로부터 분리된 단결정 반도체 층(147)에도 수소가 고농도로 포함된다. 도 12c의 가열 처리를 행한 단결정 반도체 층(142)의 수소 농도는, 단결정 반도체 층(147)보다 낮아지지만, 프로세스 온도를 700℃ 이하로 함으로써, 단결정 반도체 층(142)에 5×1018원자/cm3 이상 5×1020원자/cm3 이하의 수소를 포함시킬 수 있다. 단결정 반도체 층(142)의 수소 농도는, 1×1019원자/cm3 이상 1×1020원자/cm3 이하가 바람직하다. 수소 농도가 높아지면, 단결정 반도체 층(142)의 수소 농도가 변동하기 쉬워지고, 반도체 장치의 신뢰성을 저하시키는 요인이 된다.
본 실시형태에서 나타내는 바와 같이, 본 발명은 레이저 조사 처리에 의하여 단결정 반도체 층을 용융시키는 것에 의한 재결정화 및 평탄화를 행하는 레이저 처리 공정, 및 그 후의 용융시키지 않는 가열 처리에 의하여 라이프 타임이 향상된 단결정 반도체 층을 유리 기판 위에 형성하는 방법에 관해서, 종래에는 없는 혁신적(革新的)인 기술을 제공하는 것이다. 또한, 본 실시형태는, 수소를 5×1018원자/cm3 이상의 농도로 포함하는 단결정 반도체 층을 유리 기판에 고정하기 위한 기술을 제공하는 것이다. 본 실시형태의 반도체 기판을 사용하여, 트랜지스터를 포함하는 반도체 장치를 형성함으로써, 고성능, 다기능의 반도체 장치를 제작할 수 있다.
또한, 본 실시형태의 반도체 기판의 제작 방법은, 다른 실시형태에 나타내는 반도체 기판의 제작 방법, 및 반도체 장치의 제작 방법과 조합할 수 있다. 예를 들어, 본 실시형태에서도, 실시형태 2와 같이, 지지 기판(100)에 버퍼층(101)을 형성할 수도 있다.
(실시형태 4)
본 실시형태에서는, 버퍼층을 개재하여 단결정 반도체 층이 지지 기판에 고정되는 반도체 기판 및 그 제작 방법에 대해서 설명한다. 본 실시형태에서는, 복수의 단결정 반도체 기판을 지지 기판에 점착하고, 복수의 단결정 반도체 층을 지지 기판에 고정하는 방법을 설명한다.
도 13a는 반도체 기판의 구성예를 도시하는 단면도이며, 도 13b는 평면도이다. 도 13b의 절단선 x-x에 의한 단면도가 도 13a이다. 본 실시형태에서는, 1장의 지지 기판(100)에, 버퍼층(111)을 개재하여 25개의 단결정 반도체 층(152)이 고정된다. 단결정 반도체 층(152)은, 단결정 반도체 기판(110)으로부터 분리된 층이다. 그 이외의 구성에 대해서는, 실시형태 1의 반도체 기판(10)과 마찬가지다. 이하, 도 14a 내지 도 16b를 사용하여 본 실시형태의 반도체 기판의 제작 방법을 설명한다.
우선, 단결정 반도체 기판(110)에 실시형태 1의 도 4a 내지 도 4d의 공정을 행한다. 가공된 단결정 반도체 기판(110)의 단면도를 도 14a에 도시한다.
다음, 도 14b에 도시하는 바와 같이, 버퍼층(111) 및 단결정 반도체 기판(110)의 주위를 에칭하고, 주위에 단차(155)를 형성한다. 손상 영역(115)에서 분리함으로써, 복수의 분리된 단결정 반도체 층(152)을 지지 기판(100)에 고정하기 위해서, 단차(155)를 형성한다. 도 14b는 단차(155)가 형성된 단결정 반도체 기판(110)의 단면도이며, 도 14c는 평면도이다. 도 14c의 절단선 x-x에 의한 단면도가 도 14b이다.
단결정 반도체 기판(150)은 단차(155)가 형성된 단결정 반도체 기판(110)에 대응한다. 단결정 반도체 기판(150)은 손상 영역(115)을 포함하는 볼록부를 포함한다. 즉, 단차(155)의 저부는 손상 영역(115)보다 깊어지도록 단결정 반도체 기판(110)을 에칭한다. 따라서, 반도체 기판(60)에 있어서, 인접하는 단결정 반도체 층(152)의 간격을 좁게 하기 쉬워진다. 또한, 버퍼층(111)이 부착된 단결정 반도체 기판(150)을 단결정 반도체 기판(151)이라고 부른다.
다음, 단결정 반도체 기판(151)과 지지 기판(100)을 세정한 후, 도 15a에 도시하는 바와 같이, 복수의 단결정 반도체 기판(151)과 지지 기판(100)을 접합한다. 이 공정은 실시형태 1과 마찬가지로 행할 수 있지만, 실시형태 1과 다른 점은, 단결정 반도체 기판(151)을 복수 접합하는 것이다. 복수의 단결정 반도체 기판(151)은 인접시키지 않고, 1장 간격으로 접합시킨다.
다음, 가열 처리를 행하고 도 15b에 도시하는 바와 같이, 단결정 반도체 기판(151)의 손상 영역(115)에서 분리를 발생시킨다. 이 가열 처리는 실시형태 1과 마찬가지로 행할 수 있다. 단결정 반도체 기판(158)은, 단결정 반도체 층(157)이 분리된 후의 단결정 반도체 기판(150)이다.
또한, 도 15c에 도시하는 바와 같이, 지지 기판(100)에 있어서, 단결정 반도체 층(157)의 사이에 복수의 단결정 반도체 기판(151)을 접합한다. 그리고, 가열 처리를 행하고, 도 15d에 도시하는 바와 같이, 단결정 반도체 기판(151)의 손상 영역(115)에서 분리를 발생시킨다. 이 가열 처리는, 실시형태 1과 마찬가지로 행할 수 있다. 도 15a 내지 도 15d의 공정을 반복함으로써, 1장의 지지 기판(100)에 복수의 단결정 반도체 층(157)을 인접하여 고정할 수 있다. 단결정 반도체 기판(151)의 주위에 단차(155)를 형성함으로써, 도 15c에 도시하는 바와 같이, 단결정 반도체 층(157)에 접촉시키지 않고, 단결정 반도체 기판(151)을 쉽게 접합할 수 있다. 또한, 본 실시형태에서는, 모든 단결정 반도체 기판(151)에 단차(155)를 형성할 필요는 없다. 예를 들어, 도 15a에 있어서는, 단차(155)가 형성되지 않는, 도 14a의 구조의 단결정 반도체 기판(110)을 점착할 수도 있다. 단차(155)를 형성함으로써, 인접하는 2개의 단결정 반도체 층(157)의 간격을 좁게 하는 것이 쉬워진다.
다음, 도 16a에 도시하는 바와 같이, 지지 기판(100)에 밀착된 복수의 단결정 반도체 층(157)에 레이저 빔(122)을 조사한다. 이 레이저 조사 공정은 실시형태 1(도 5a 참조)의 레이저 조사 공정과 마찬가지로 행할 수 있다. 레이저 빔(122)을 단결정 반도체 층(157)에 대해서 주사하면서 레이저 빔(122)을 단결정 반도체 층(157)의 분리면에 조사한다. 레이저 빔(122)의 조사에 의하여 단결정 반도체 층(157)은 용융되고, 재결정화됨으로써 결정성이 향상되고, 또 표면이 평탕화된 단결정 반도체 층(159)이 형성된다. 또한, 실시형태 1과 마찬가지로 레이저 조사 처리 공정 전에, 단결정 반도체 층(157)을 에칭 처리할 수 있다.
다음, 단결정 반도체 층(159)의 결함의 수복 등을 행하기 위해서, 단결정 반도체 층(159)을 용융시키지 않는 온도로 가열 처리를 행한다. 도 16b에는, 전자파(124)의 복사에 의하여 단결정 반도체 층(159)을 가열하는 것을 도시하는 단면도이다. 가열 처리는 전자파(124)의 복사에 의한 것에 한정되지 않는다. 이 가열 처리는, 실시형태 1의 가열 처리(도 5b 참조)와 마찬가지로 행할 수 있다. 400℃ 이상의 가열에 의하여 단결정 반도체 층(159)의 라이프 타임을 향상시키고, 단결정 반도체 층(152)을 얻을 수 있다. 또한, 실시형태 1과 마찬가지로, 가열 처리 공정 전에 단결정 반도체 층(159)을 에칭 처리할 수 있다.
이상의 공정을 거쳐, 단결정 반도체 층(152)이 버퍼층(111)을 개재하여 지지 기판(100)에 고정된 반도체 기판(60)이 제작된다(도 13a 및 도 13b 참조).
또한, 본 실시형태에 있어서도, 손상 영역(115)의 형성에 이온 도핑법에 의하여 소스 가스에 수소 가스를 사용하여 수소 이온을 단결정 반도체 기판(110)에 첨가한 경우, 단결정 반도체 기판(110)으로부터 분리된 단결정 반도체 층(157)에도 수소가 고농도로 포함된다. 도 16b의 가열 처리를 행한 단결정 반도체 층(152)의 수소 농도는, 단결정 반도체 층(157)보다 낮아지지만, 프로세스 온도를 700℃ 이하로 함으로써, 단결정 반도체 층(152)에 5×1018원자/cm3 내지 5×1020원자/cm3 이하의 수소를 포함시킬 수 있다. 단결정 반도체 층(152)의 수소 농도는 1×1019원자/cm3 이상 1×1020원자/cm3 이하가 바람직하다. 수소 농도가 높아지면, 단결정 반도체 층(152)의 수소 농도가 변동하기 쉬워지고, 반도체 장치의 신뢰성을 저하시키는 요인이 된다.
본 실시형태에서 나타내는 바와 같이, 본 발명은 레이저 조사 처리로 단결정 반도체 층을 용융시키는 것에 의한 재결정화 및 평탄화를 행하는 레이저 처리 공정, 및 그 후의 용융시키지 않는 가열 처리에 의하여 수소를 5×1018원자/cm3 이상의 농도로 포함하고, 또 라이프 타임이 향상된 단결정 반도체 층을 유리 기판 위에 형성하는 방법에 관해서, 종래에는 없는 혁신적인 기술을 제공하는 것이다. 또한, 본 실시형태는, 수소를 5×1018원자/cm3 이상의 농도로 포함하는 단결정 반도체 층을 유리 기판에 고정하기 위한 기술을 제공하는 것이다. 본 실시형태의 반도체 기판을 사용하여, 트랜지스터를 포함하는 반도체 장치를 형성함으로써, 고성능, 다기능의 반도체 장치를 제작할 수 있다.
또한, 본 실시형태의 반도체 기판의 제작 방법은, 다른 실시형태의 반도체 기판의 제작 방법, 및 다른 실시형태의 반도체 장치의 제작 방법과 조합할 수 있다. 예를 들어, 본 실시형태에서도, 실시형태 2와 같이, 지지 기판(100)에 버퍼층(101)을 형성할 수도 있다. 혹은, 실시형태 1과 같이, 단결정 반도체 기판(110) 위에 3층 구조의 버퍼층(111)을 형성할 수도 있다. 또한, 단결정 반도체 기판(151) 대신에, 실시형태 3의 단결정 반도체 기판(141)(도 11b 참조)을 지지 기판(100)에 점착할 수도 있다.
(실시형태 5)
단결정 반도체 층이 분리된 단결정 반도체 기판은 재생 처리하고, 단결정 반도체 기판(110)으로서 재이용할 수 있다. 본 실시형태에서는, 재생 처리에 대해서 설명한다. 본 실시형태에서는 실시형태 1에서 사용된 단결정 반도체 기판(118)의 재생 처리 방법을 설명한다.
도 4e에 도시하는 바와 같이, 단결정 반도체 기판(118)의 주위에는 지지 기판(100)에 점착되지 않는 부분이 남는다. 이 부분에 지지 기판(100)에 점착되지 않는 제 1 절연층(113b), 제 1 절연층(113a) 및 제 2 절연층(114)이 남는다.
우선, 제 1 절연층(113b), 제 1 절연층(113a) 및 제 2 절연층(114)을 제거하는 에칭 처리를 행한다. 예를 들어, 이들의 막이 산화실리콘, 산화질화실리콘, 또는 질화산화실리콘 등으로 형성되는 경우, 불산을 사용한 웨트 에칭 처리에 의하여 제 1 절연층(113b), 제 1 절연층(113a), 제 2 절연층(114)을 제거할 수 있다.
다음, 단결정 반도체 기판(118)을 에칭 처리하여 그 주위의 볼록부 및 단결정 반도체 층(117)의 분리면을 제거한다. 단결정 반도체 기판(118)의 에칭 처리는 웨트 에칭 처리가 바람직하고, 에칭액에 수산화테트라메틸암모늄(tetramethylammonium hydroxide, 약칭 : TMAH) 용액을 사용할 수 있다.
단결정 반도체 기판(118)을 에칭 처리한 후, 그 표면을 연마하고, 표면을 평탄화한다. 연마 처리에는, 기계연마, 또는 화학기계연마(Chemical Mechanical Polishing, 약칭 : CMP) 등을 사용할 수 있다. 단결정 반도체 기판의 표면을 평활하게 하기 위해서, 1㎛ 내지 10㎛ 정도 연마하는 것이 바람직하다. 연마한 후는, 단결정 반도체 기판 표면에 연마 입자 등이 남기 때문에, 불산 세정이나 RCA 세정을 행한다.
이상의 공정을 거침으로써, 단결정 반도체 기판(118)을 실시형태 1 내지 실시형태 4의 단결정 반도체 기판(110)으로서 재이용할 수 있다. 단결정 반도체 기판(118)을 재이용함으로써, 반도체 기판(10)의 재료 비용을 삭감할 수 있다.
실시형태 2 내지 실시형태 4의 반도체 기판의 제조 방법으로 사용된 단결정 반도체 기판도 본 실시형태의 방법에 의하여 재생 처리할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명에 따른 반도체 기판을 사용한 반도체 장치, 및 그 제작 방법에 대해서 설명한다. 본 실시형태에서는, 본 발명에 따른 반도체 기판을 사용한 반도체 장치의 일례로서, 트랜지스터에 대해서 설명한다. 복수의 트랜지스터를 조합함으로써, 각종의 반도체 장치가 형성된다. 이하, 도 17a 내지 도 19의 단면도를 사용하여 트랜지스터의 제작 방법을 설명한다. 또한, 본 실시형태에서는, n채널형의 트랜지스터와 p채널 형의 트랜지스터를 동시에 제작하는 방법을 설명한다.
우선, 반도체 기판을 준비한다. 본 실시형태에서는, 도 1의 반도체 기판(10)을 사용한다. 즉, 절연 표면을 가지는 지지 기판(100) 위에 버퍼층(111)을 개재하여 단결정 반도체 층(112)이 고정된 반도체 기판을 사용한다. 또한, 트랜지스터를 제작하는 반도체 기판은, 도 1의 구성에 한정되지 않고, 본 발명에 따른 반도체 기판을 사용할 수 있다.
도 17a에 도시하는 바와 같이, 지지 기판(100) 위의 단결정 반도체 층(112)을 에칭에 의하여 원하는 형상으로 가공(패터닝)함으로써, 단결정 반도체 층(603)과 단결정 반도체 층(604)을 형성한다. 단결정 반도체 층(603)으로 p형 트랜지스터가 형성되고, 단결정 반도체 층(604)으로 n형 트랜지스터가 형성된다. 또한, 실시형태 3의 반도체 기판(50)(도 12c 및 도 12d 참조)을 사용한 경우는, 단결정 반도체 층(142)을 에칭함으로써, 단결정 반도체 층(603)과 단결정 반도체 층(604)을 형성한다.
단결정 반도체 층(603)과 단결정 반도체 층(604)에는 임계값 전압을 제어하기 위해서 도너 또는 억셉터가 되는 원소를 첨가하여도 좋다. 억셉터가 되는 원소는 p형 불순물 원소이며, 붕소, 알루미늄, 갈륨 등이 있다. 또한, 도너가 되는 원소는 n형 불순물이며, 인, 비소 등이 있다. 예를 들어, 억셉터 원소로서 붕소를 첨가하는 경우, 5×1016cm-3 이상 1×1017cm-3 이하의 농도로 첨가하면 좋다. 임계값 전압을 제어하기 위한 불순물의 첨가는, 단결정 반도체 층(112)에 대해서 행하여도 좋고, 단결정 반도체 층(603)과의 단결정 반도체 층(604)에 대해서 행하여도 좋다. 또한, 임계값 전압을 제어하기 위한 불순물의 첨가를 단결정 반도체 기판(110)에 대해서 행하여도 좋다. 또는, 단결정 반도체 기판(110)에 불순물을 첨가한 후, 또 임계값 전압을 미조정하기 위해서 단결정 반도체 층(112)에 불순물을 첨가하여도 좋다. 또는, 단결정 반도체 층(112)으로 단결정 반도체 층(603) 및 단결정 반도체 층(604)을 형성한 후, 단결정 반도체 층(603)과 단결정 반도체 층(604)에 불순물 원소를 첨가하여도 좋다.
예를 들어, 단결정 반도체 기판(110)에 약한 p형 단결정 실리콘 기판을 사용한 경우를 예로 들어, 이 불순물 원소의 첨가 방법의 일례를 설명한다. 우선, 단결정 반도체 층(112)을 에칭하기 전에 단결정 반도체 층(112) 전체에 붕소를 첨가한다. 이 붕소의 첨가는 p형 트랜지스터의 임계값 전압을 조절하는 것을 목적으로 한다. 도펀트 가스에 B2H6를 사용하여, 1×1016/cm3 내지 1×1017/cm3의 농도로 붕소를 첨가한다. 붕소의 농도는 활성화율 등을 고려하여 결정된다. 예를 들어, 붕소의 농도는 6×1016/cm3로 할 수 있다. 다음, 단결정 반도체 층(112)을 에칭하여 단결정 반도체 층(603, 604)을 형성한다. 그리고, 단결정 반도체 층(604)에만 붕소를 첨가한다. 이 2번째의 붕소의 첨가는, n형 트랜지스터의 임계값 전압을 조절하는 것을 목적으로 한다. 도펀트 가스에 B2H6를 사용하여 1×1016/cm3 내지 1×1017/cm3의 농도로 붕소를 첨가한다. 예를 들어, 붕소의 농도는 6×1016/cm3로 할 수 있다.
또한, 단결정 반도체 기판(110)에 p형 트랜지스터 또는 n형 트랜지스터의 한쪽의 임계값 전압에 적합한 도전형 및 저항을 가지는 기판을 사용할 수 있는 경우는, 임계값 제어를 하기 위한 불순물 첨가의 공정을 1번만 할 수 있고, 단결정 반도체 층(603) 또는 단결정 반도체 층(604)의 한쪽에 임계값 전압의 제어를 하기 위한 불순물 원소를 첨가하면 좋다.
다음, 도 17b에 도시하는 바와 같이, 단결정 반도체 층(603)과 단결정 반도체 층(604)을 덮도록 게이트 절연막(606)을 형성한다. 게이트 절연막(606)은, 프로세스 온도는 350℃ 이하에서, PECVD법에 의하여 산화실리콘 막, 산화질화실리콘 막, 질화산화실리콘 막 또는 질화실리콘 막 등을 1층 또는 2층 이상 적층하여 형성할 수 있다. 또한, 고밀도 플라즈마 처리를 행함으로써, 단결정 반도체 층(603)과 단결정 반도체 층(604)의 표면을 산화 또는 질화함으로써 형성한 산화물 막 또는 질화물 막을 게이트 절연막(606)으로 할 수 있다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr, Xe 등의 희소 가스와 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 사용하여 행한다. 이 경우, 플라즈마의 여기를 마이크로파에 의하여 행함으로써, 저전자 온도에서 고밀도의 플라즈마를 생성할 수 있다. 이러한 고밀도의 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있다)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있다)에 의하여, 단결정 반도체 층의 표면을 산화 또는 질화함으로써, 1nm 내지 20nm, 바람직하게는, 5nm 내지 10nm의 절연막이 단결정 반도체 층에 접하도록 형성된다. 두께가 5nm 내지 10nm의 절연막을 게이트 절연막(606)으로서 사용할 수 있다.
다음, 도 17c에 도시하는 바와 같이, 게이트 절연막(606) 위에 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공(패터닝)함으로써, 단결정 반도체 층(603)과 단결정 반도체 층(604)의 상방에 전극(607)을 형성한다. 도전막의 형성에는, CVD법, 스퍼터링법 등을 사용할 수 있다. 도전막의 재료로서는, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등을 사용할 수 있다. 또한 상기 금속을 주성분으로 하는 합금을 사용하여도 좋고, 상기 금속을 포함하는 화합물을 사용하여도 좋다. 또는, 반도체 막에 도전성을 부여하는 인 등의 불순물 원소를 도핑한 다결정실리콘 등의 반도체를 도전막으로서 사용하여도 좋다.
또한, 본 실시형태에서는 전극(607)을 단층의 도전막으로 형성하지만, 본 실시형태는 이 구성으로 한정되지 않는다. 전극(607)은 적층된 복수의 도전막으로 형성되어도 좋다. 전극(607)을 2층 구조로 하는 경우, 2개의 도전막의 재료의 조합으로서, 1층째로 질화탄탈 또는 탄탈(Ta)을, 2층째에 텅스텐(W)을 사용할 수 있다. 상기 예 이외에 질화텅스텐과 텅스텐, 질화몰리브덴과 몰리브덴, 알루미늄과 탄탈, 알루미늄과 티타늄 등을 들 수 있다. 텅스텐이나 질화탄탈은 내열성이 높기 때문에, 2층의 도전막을 형성한 후의 공정에 있어서, 열 활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2층의 도전막의 조합으로서, 예를 들어, n형을 부여하는 불순물이 도핑된 실리콘과 니켈실리사이드, n형을 부여하는 불순물이 도핑된 Si와 WSix 등도 사용할 수 있다.
또한, 전극(607)을 3개 이상의 도전막을 적층하는 3층 구조의 경우는, 몰리브덴 막과 알루미늄 막과 몰리브덴 막과의 적층 구조를 채용하면 좋다.
또한, 도전막을 에칭하여 전극(607)을 형성할 때에, 에칭에 사용하는 마스크로서, 레지스트 대신에 산화실리콘 막, 질화산화실리콘 막 등을 마스크로서 사용하여도 좋다. 이 경우, 산화실리콘 막, 질화산화실리콘 막 등을 에칭하는 공정이 가해지지만, 에칭할 때에 있어서의 마스크의 막 감소가 레지스트보다 적기 때문에, 원하는 폭을 가지는 전극(607)을 형성할 수 있다. 또한 마스크를 사용하지 않고 액적 토출법을 사용하여 선택적으로 전극(607)을 형성하여도 좋다.
또한, 액적 토출법이란, 소정의 조성물을 포함하는 액적을 세공(細孔)으로부터 토출 또는 분출함으로써 소정의 패턴을 형성하는 방법을 의미하고, 잉크젯법 등이 그 범주에 포함된다.
또한, 도전막을 에칭하는 방법으로서는, 도전막을 형성한 후, ICP(Inductively Coupled Plasma : 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 에칭 조건(코일형의 전극층에 인가되는 전력량, 기판 측의 전극층에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절함으로써, 원하는 테이퍼 형상을 가지도록 에칭할 수 있다. 또한, 마스크의 상태에 따라, 테이퍼 형상의 각도 등을 제어할 수 있다. 또한, 에칭용 가스로서는, 염소, 염화붕소, 염화실리콘 및 사염화탄소 등의 염소계 가스, 사불화탄소, 불화유황 및 불화질소 등의 불소계 가스, 또는 산소를 적절히 사용할 수 있다.
다음, 도 17d에 도시하는 바와 같이, 전극(607)을 마스크로 하여 일도전형을 부여하는 불순물 원소를 단결정 반도체 층(603), 단결정 반도체 층(604)에 첨가한다. 본 실시형태에서는, 단결정 반도체 층(603)에 p형을 부여하는 불순물 원소(예를 들어, 붕소)를 첨가하고, 단결정 반도체 층(604)에 n형을 부여하는 불순물 원소(예를 들어 인 또는 비소)를 첨가한다. 이 공정은, 단결정 반도체 층(603)에 소스 영역 또는 드레인 영역이 되는 불순물 영역을 형성하고, 단결정 반도체 층(604)에는 고저항 영역으로서 기능하는 불순물 영역을 형성하기 위한 공정이다.
또한, p형을 부여하는 불순물 원소를 단결정 반도체 층(603)에 첨가할 때는, p형을 부여하는 불순물 원소가 첨가되지 않도록, 단결정 반도체 층(604)은 마스크 등으로 덮는다. 한편, n형을 부여하는 불순물 원소를 단결정 반도체 층(604)에 첨가할 때는, n형을 부여하는 불순물 원소가 첨가되지 않도록 단결정 반도체 층(603)은 마스크 등으로 덮는다. 혹은 먼저 단결정 반도체 층(603) 및 단결정 반도체 층(604)에 p형 또는 n형을 부여하는 불순물 원소의 어느 한쪽을 첨가한 후, 한쪽의 반도체 막에만 선택적으로 보다 높은 농도로 p형 또는 n형 중의 다른 쪽을 부여하는 불순물 원소의 어느 한쪽을 첨가하여도 좋다. 이 불순물의 첨가 공정에 의하여 단결정 반도체 층(603)에 p형 고농도 불순물 영역(608)이 형성되고, 단결정 반도체 층(604)에는 n형 저농도 불순물 영역(609)이 형성된다. 또한, 단결정 반도체 층(603, 604)에 있어서, 각각 전극(607)과 겹치는 영역은 채널 형성 영역(610, 611)이 된다.
다음, 도 18a에 도시하는 바와 같이, 전극(607)의 측면에 사이드 월(612)을 형성한다. 사이드 월(612)은 예를 들어, 게이트 절연막(606) 및 전극(607)을 덮도록 새롭게 절연막을 형성하고, 수직 방향을 주체로 한 이방성 에칭에 의하여 새롭게 형성된 상기 절연막을 부분적으로 에칭함으로써 형성할 수 있다. 이 이방성 에칭에 의하여 새롭게 형성된 절연막이 부분적으로 에칭되어, 전극(607)의 측면에 사이드 월(612)이 형성된다. 또한 이 이방성 에칭에 의하여 게이트 절연막(606)도 부분적으로 에칭된다. 사이드 월(612)을 형성하기 위한 절연막은 PECVD법이나 스퍼터링법에 의하여 산화실리콘 막, 산화질화실리콘 막, 질화산화실리콘 막이나 유기 수지 등의 유기 재료를 포함하는 막을 1층 또는 2층 이상 적층하여 형성할 수 있다. 본 실시형태에서는, 막 두께 100nm의 산화실리콘 막을 PECVD법에 의하여 형성한다. 산화실리콘 막의 에칭 가스에는, CHF3와 헬륨의 혼합 가스를 사용할 수 있다. 또한, 사이드 월(612)을 형성하는 공정은, 이들에 한정되지 않는다.
다음, 도 18b에 도시하는 바와 같이, 전극(607) 및 사이드 월(612)을 마스크로 하여 단결정 반도체 층(604)에 n형을 부여하는 불순물 원소를 첨가한다. 이 공정은 단결정 반도체 층(604)에 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역을 형성하기 위한 공정이다. 이 공정은, 단결정 반도체 층(603)은 마스크 등으로 덮고, 단결정 반도체 층(604)에 n형을 부여하는 불순물 원소를 첨가한다.
상기 불순물 원소의 첨가에 의하여, 전극(607), 사이드 월(612)이 마스크가 되고, 단결정 반도체 층(604)에 한쌍의 n형 고농도 불순물 영역(614)이 자기 정합적으로 형성된다. 다음, 단결정 반도체 층(603)을 덮는 마스크를 제거한 후, 가열 처리를 행하고, 단결정 반도체 층(603)에 첨가한 p형을 부여하는 불순물 원소, 및 단결정 반도체 층(604)에 첨가한 n형을 부여하는 불순물 원소를 활성화한다. 도 17a 내지 도 18b에 도시하는 일련의 공정에 의하여, p채널형 트랜지스터(617), 및 n채널형 트랜지스터(618)가 형성된다.
또한, 소스 영역 및 드레인 영역의 저항을 내리기 위해서, 단결정 반도체 층(603)의 고농도 불순물 영역(608), 단결정 반도체 층(604)의 고농도 불순물 영역(614)을 실리사이드화하고, 실리사이드 층을 형성하여도 좋다. 단결정 반도체 층(603, 604)에 금속을 접촉시키고, 가열 처리에 의하여 반도체 층 중의 실리콘과 금속을 반응시키고 실리사이드 화합물을 생성함으로써 실리사이드화를 행할 수 있다. 이 금속에는, 코발트 또는 니켈이 바람직하고, 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 탄탈(Ta), 바나듐(V), 네오디뮴(Nd), 크롬(Cr), 백금(Pt), 팔라듐(Pd) 등을 사용할 수 있다. 단결정 반도체 층(603), 단결정 반도체 층(604)의 두께가 얇은 경우에는, 이 영역의 단결정 반도체 층(603), 단결정 반도체 층(604)의 저부까지 실리사이드 반응을 진행시켜도 좋다. 실리사이드화를 하기 위한 가열 처리에는 저항 가열로, RTA 장치, 마이크로파 가열 장치, 또는 레이저 조사 장치를 사용할 수 있다.
다음, 도 18c에 도시하는 바와 같이, p채널형 트랜지스터(617), n채널형 트랜지스터(618)를 덮도록 절연막(619)을 형성한다. 절연막(619)으로서 수소를 포함하는 절연막을 형성한다. 본 실시형태에서는, 모노실란, 암모니아, N2O를 포함하는 소스 가스를 사용하여, PECVD법에 의하여 형성한 막 두께 600nm 정도의 질화산화실리콘 막을 형성한다. 이것은, 수소를 절연막(619)에 포함시킴으로써, 절연막(619)으로부터 수소를 확산시키고, 단결정 반도체 층(603), 단결정 반도체 층(604)의 미결합수를 종단시킬 수 있기 때문이다. 또한, 절연막(619)을 형성함으로써, 알칼리 금속이나 알칼리 토류 금속 등의 불순물이 p채널형 트랜지스터(617), n채널형 트랜지스터(618)에 침입하는 것을 방지할 수 있다. 구체적으로는, 절연막(619)으로서 질화실리콘, 질화산화실리콘, 질화알루미늄, 산화알루미늄, 산화실리콘 등을 사용하는 것이 바람직하다.
다음, p채널형 트랜지스터(617), n채널형 트랜지스터(618)를 덮도록 절연막(619) 위에 절연막(620)을 형성한다. 절연막(620)은, 폴리이미드, 아크릴, 벤조사이클로부텐, 폴리아미드, 에폭시 등의 내열성을 가지는 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, 산화실리콘, 질화실리콘, 질화산화실리콘, PSG(인 유리), BPSG(인붕소 유리), 알루미나 등을 사용할 수 있다. 실록산계 수지는 치환기에 수소 이외에 불소, 알킬기, 또는 아릴기 중의 적어도 1종을 가져도 좋다. 또한, 이들의 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막(620)을 형성하여도 좋다. 절연막(620)은 그 표면을 CMP법 등에 의하여 평탄화시켜도 좋다.
또한, 실록산계 수지란, 실록산계 재료를 출발 재료로서 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는, 치환기에 수소 이외에 불소, 알킬기, 또는 방향족 탄화수소 중, 적어도 1종을 가져도 좋다.
절연막(620)의 형성에는 그 재료에 따라, CVD법, 스퍼터링법, SOG법, 스핀 코팅법, 딥 코팅법, 스프레이 도포, 액적 토출법(잉크젯법, 스크린인쇄, 오프셋인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
다음, 질소 분위기 중에서, 400℃ 내지 450℃ 정도(예를 들어, 410℃)의 가열 처리를 1시간 정도 행하고, 절연막(619)으로부터 수소를 확산시키고, 단결정 반도체 층(603) 및 단결정 반도체 층(604)의 미결합수를 수소로 종단한다. 또한, 단결정 반도체 층(112)은, 비정질 실리콘 막을 결정화한 다결정 실리콘 막과 비교하여 매우 결함 밀도가 작기 때문에, 이 수소에 의한 종단 처리를 단시간에 할 수 있다.
다음, 도 19에 도시하는 바와 같이, 단결정 반도체 층(603)과 단결정 반도체 층(604)이 각각 일부 노출하도록 절연막(619) 및 절연막(620)에 콘택트 홀을 형성한다. 콘택트 홀의 형성은, CHF3와 He의 혼합 가스를 사용한 드라이 에칭법에 의하여 행할 수 있지만, 이것에 한정되지 않는다. 그리고, 상기 콘택트 홀을 통하여 단결정 반도체 층(603)과 단결정 반도체 층(604)에 접하는 도전막(621, 622)을 형성한다. 도전막(621)은 p채널형 트랜지스터(617)의 고농도 불순물 영역(608)에 접속된다. 도전막(622)은 n채널형 트랜지스터(618)의 고농도 불순물 영역(614)에 접속된다.
도전막(621, 622)은 CVD법이나 스퍼터링법 등에 의해 형성할 수 있다. 구체적으로 도전막(621, 622)으로서 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오듐(Nd), 탄소(C), 실리콘(Si) 등을 사용할 수 있다. 또한, 상기 금속을 주성분으로 하는 합금을 사용하여도 좋고, 상기 금속을 포함하는 화합물을 사용하여도 좋다. 도전막(621, 622)은 상기 금속이 사용된 막을 단층 또는 복수 적층시켜 형성할 수 있다.
알루미늄을 주성분으로 하는 합금의 예로서 알루미늄을 주성분으로 하여 니켈을 포함하는 것을 들 수 있다. 또한, 알루미늄을 주성분으로 하여, 니켈과, 탄소 또는 규소의 한쪽 또는 양쪽을 포함하는 것도 예로서 들 수 있다. 알루미늄이나 알루미늄실리콘은 저항치가 낮고, 싼값이기 때문에, 도전막(621, 622)을 형성하는 재료로서 최적이다. 특히, 알루미늄실리콘(Al-Si)막의 형상을 에칭에 의하여 가공하는 경우는, 에칭용의 마스크를 형성할 때의 레지스트 베이크에서의 힐록(hillock)의 발생을 알루미늄막과 비교하여 방지할 수 있다. 또한, 실리콘(Si) 대신에, 알루미늄막에 0.5% 정도의 Cu를 혼입시켜도 좋다.
도전막(621, 622)은, 예를 들어, 배리어 막과 알루미늄실리콘(A1-Si)막과 배리어 막의 적층 구조, 배리어 막과 알루미늄실리콘(Al-Si)막과 질화티타늄 막과 배리어 막의 적층 구조를 채용하면 좋다. 또한, 배리어 막은, 티타늄, 티타늄의 질화물, 몰리브덴 또는 몰리브덴의 질화물을 사용하여 형성된 막이다. 알루미늄실리콘(Al-Si)막을 사이에 끼우도록 배리어 막을 형성하면, 알루미늄이나 알루미늄실리콘의 힐록의 발생을 더욱 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄을 사용하여 배리어 막을 형성하면, 단결정 반도체 층(603)과 단결정 반도체 층(604) 위에 얇은 산화막이 생겼다고 해도, 배리어 막에 포함되는 티타늄이 이 산화막을 환원하여, 도전막(621, 622)과 단결정 반도체 층(603) 및 단결정 반도체 층(604)이 각각 양호한 콘택트를 취할 수 있다. 또한, 배리어 막을 복수 적층하도록 하여 사용하여도 좋다. 이 경우, 예를 들어, 도전막(621, 622)을 하층으로부터 Ti, 질화티타늄, Al-Si, Ti, 질화티타늄의 5층 구조로 할 수 있다.
또한, 도전막(621, 622)으로서, WF6 가스와 SiH4 가스로부터 화학 기상 성장법에 의하여 형성한 텅스텐 실리사이드를 사용하여도 좋다. 또한, WF6를 수소 환원하여 형성한 텅스텐을 도전막(621, 622)으로서 사용하여도 좋다.
도 19에는 p채널형 트랜지스터(617) 및 n채널형 트랜지스터(618)의 상면도와 이 상면도의 절단선 A-A'에 연한 단면도가 함께 도시된다. 또한, 도 19의 상면도에서는, 도전막(621, 622), 절연막(619, 620)을 생략한 도면을 도시한다.
본 실시형태에서는, p채널형 트랜지스터(617)와 n채널형 트랜지스터(618)가 각각 게이트로서 기능하는 전극(607)을 1개씩 가지는 경우를 예시하지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명에서 제작되는 트랜지스터는 게이트로서 기능하는 전극을 복수 가지고, 또 상기 복수의 전극이 전기적으로 접속되는 멀티 게이트 구조의 트랜지스터로 할 수 있다. 또한, 이 트랜지스터는 게이트 프레이너 구조의 트랜지스터로 할 수 있다.
또한, 본 발명의 반도체 기판이 가지는 반도체 층은 단결정 반도체 기판을 박편화한 층이기 때문에, 결정 배향의 편차가 없다. 따라서, 본 발명의 반도체 장치를 사용하여 제작되는 복수의 트랜지스터의 임계값 전압이나 이동도 등의 전기적 특성의 편차를 작게 할 수 있다. 또한, 결정립계 등이 거의 없기 때문에, 결정립계에 기인하는 트랜지스터의 리크 전류를 억제하고, 또한 반도체 장치의 전력 절약화를 실현할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제작할 수 있다.
레이저 결정화에 의하여 얻어지는 다결정의 반도체 막으로 트랜지스터를 제작하는 경우, 높은 이동도를 얻기 위해서 레이저 광의 주사 방향을 고려하여 트랜지스터의 반도체 막의 레이아웃을 결정할 필요가 있지만, 본 발명의 반도체 기판은 그 필요가 없기 때문에, 반도체 장치의 설계에 있어서의 제약이 적다.
(실시형태 7)
본 실시형태에서는, 본 발명에 따른 반도체 기판을 사용한 반도체 장치, 및 그 제작 방법에 대해서 설명한다. 본 실시형태에서는, 본 발명에 따른 반도체 기판을 사용한 반도체 장치의 일례로서, 트랜지스터에 대해서 설명한다. 복수의 트랜지스터를 조합함으로써, 각종의 반도체 장치가 형성된다. 이하, 도 20a 내지 도 22b의 단면도를 사용하여 트랜지스터의 제작 방법을 설명한다. 또한, 본 실시형태에서는, n채널형의 트랜지스터와 p채널형의 트랜지스터를 동시에 제작하는 방법을 설명한다.
우선, 도 20a에 도시하는 바와 같이, 반도체 기판을 준비한다. 본 실시형태에서는, 도 1의 반도체 기판(10)을 사용한다. 즉, 절연 표면을 가지는 지지 기판(100) 위에 버퍼층(111)을 개재하여 단결정 반도체 층(112)이 고정된 반도체 기판을 사용한다. 또한, 트랜지스터를 제작하는 반도체 기판은 도 1의 구성으로 한정되지 않고, 본 발명에 따른 반도체 기판을 사용할 수 있다.
또한, 단결정 반도체 층(112)에는 n채널형 전계 효과 트랜지스터 및 p채널형 전계 효과 트랜지스터의 형성 영역에 맞추어, 붕소, 알루미늄, 갈륨 등의 p형 불순물 원소(억셉터가 되는 불순물 원소), 또는 인, 비소 등의 n형 불순물 원소(도너가 되는 불순물 원소)를 첨가하는 것이 바람직하다. 즉, n채널형 전계 효과 트랜지스터의 형성 영역에 대응하여 p형 불순물 원소를 첨가하고, p채널형 전계 효과 트랜지스터의 형성 영역에 대응하여 n형 불순물 원소를 첨가하고, 소위 웰 영역을 형성한다. 불순물 이온의 도즈량은, 1×1012ions/cm2 내지 1×1014ions/cm2로 하는 것이 바람직하다. 또, 전계 효과 트랜지스터의 임계값 전압을 제어하는 경우에는, 이들의 웰 영역에 p형 또는 n형 불순물 원소를 첨가하면 좋다.
다음, 도 20b에 도시하는 바와 같이, 단결정 반도체 층(112)을 에칭하고, 반도체 소자의 배치에 맞추어 섬 형상으로 분리된 단결정 반도체 층(651), 단결정 반도체 층(652)을 형성한다. 본 실시형태에서는, 단결정 반도체 층(651)으로 n채널형의 트랜지스터를 제작하고, 단결정 반도체 층(652)으로 p채널형의 트랜지스터를 제작한다. 또한, 실시형태 3의 반도체 기판(50)(도 12b 및 도 12c 참조)을 사용한 경우는, 단결정 반도체 층(142)을 에칭함으로써, 단결정 반도체 층(651), 단결정 반도체 층(652)을 형성한다.
다음, 도 20c에 도시하는 바와 같이, 단결정 반도체 층(651), 단결정 반도체 층(652) 위에 게이트 절연막(653), 게이트 전극을 형성하는 도전층(654), 및 도전층(655)을 순차로 형성한다.
게이트 절연층(653)은 CVD법, 스퍼터링법, 또는 ALE법 등에 의하여 산화실리콘 층, 산화질화실리콘 층, 질화실리콘 층, 또는 질화산화실리콘 층 등의 절연층을 사용하여 단층 구조 또는 적층 구조로 형성한다.
또한, 게이트 절연층(653)은, 단결정 반도체 층(651), 단결정 반도체 층(652)에 대해서 플라즈마 처리를 행함으로써, 표면을 산화 또는 질화함으로써 형성하여도 좋다. 이 경우의 플라즈마 처리는 마이크로파(대표적인 주파수는 2.45GHz)를 사용하여 여기한 플라즈마에 의한 플라즈마 처리도 포함한다. 예를 들어, 마이크로파에 의하여 여기되어, 전자 밀도가 1×1011/cm3 이상 1×1013/cm3 이하, 또 전자 온도가 0.5eV 이상 1.5eV 이하의 플라즈마를 사용한 처리도 포함한다. 이러한 플라즈마 처리를 적용하여 단결정 반도체 층 표면의 산화 처리 또는 질화 처리를 행함으로써, 얇고 치밀한 막을 형성할 수 있다. 또한, 단결정 반도체 층 표면을 직접 산화시키기 위해서, 계면 특성의 양호한 막을 얻을 수 있다. 또한, 게이트 절연층(653)은, CVD법, 스퍼터링법, 또는 ALE법에 의하여 형성한 막에 대해서 마이크로파를 사용한 프라즈마 처리를 행함으로써 형성하여도 좋다.
또한, 게이트 절연층(653)은, 단결정 반도체 층(651), 단결정 반도체 층(652)과의 계면을 형성하기 때문에, 게이트 절연층(653) 중, 단결정 반도체 층(651), 및 단결정 반도체 층(652)과 접하는 층은 산화실리콘 층 또는 산화질화실리콘 층으로 형성하는 것이 바람직하다. 이것은 질화실리콘 층 또는 질화산화실리콘 층과 같이, 산소보다 질소의 함유량이 많은 막을 형성하면, 트랩 준위가 형성되고, 계면 특성이 문제가 될 우려가 있기 때문이다.
게이트 전극을 형성하는 도전층은 탄탈, 질화탄탈, 텅스텐, 티타늄, 몰리브덴, 알루미늄, 구리, 크롬, 또는 니오븀 등으로부터 선택된 원소, 또는 이들의 원소를 주성분으로 하는 합금 재료 또는 화합물 재료, 인 등의 불순물 원소를 도핑한 다결정 실리콘에 대표되는 반도체 재료로 이루어지는 막을 사용하고, CVD법이나 스퍼터링법에 의하여 단층막 또는 적층막으로 형성한다. 적층막으로 하는 경우는, 다른 도전 재료를 사용하여 형성할 수도 있고, 동일한 도전 재료를 사용하여 형성할 수도 있다. 본 실시형태에서는, 게이트 전극을 형성하는 도전층을 도전층(654) 및 도전층(655)의 2층 구조로 형성하는 예를 나타낸다.
게이트 전극을 형성하는 도전층을 도전층(654) 및 도전층(655)의 2층의 적층 구조로 하는 경우는, 예를 들어, 질화탄탈 층과 텅스텐 층, 질화텅스텐 층과 텅스텐 층, 질화몰리브덴 층과 몰리브덴 층의 적층막을 형성할 수 있다. 또한, 질화탄탈 층과 텅스텐 층의 적층막으로 하면, 양쪽 모두의 에칭 선택비율이 취하기 쉽기 때문에 바람직하다. 또한, 예시한 2층의 적층막에 있어서, 상술한 막이 게이트 절연층(653) 위에 형성되는 막으로 하는 것이 바람직하다. 여기서는, 도전층(654)은 20nm 내지 100nm의 두께로 형성한다. 도전층(655)은 100nm 내지 400nm의 두께로 형성한다. 또한, 게이트 전극은 3층 이상의 적층 구조로 할 수도 있고, 그 경우는 몰리브덴 층과 알루미늄 층과 몰리브덴 층의 적층 구조를 채용하면 좋다.
다음, 도전층(655) 위에 레지스트 마스크(657)을 선택적으로 형성한다. 그리고, 레지스트 마스크(656), 레지스트 마스크(657)를 사용하여 제 1 에칭 처리 및 제 2 에칭 처리를 행한다.
우선, 레지스트 마스크(656), 레지스트 마스크(657)를 사용한 제 1 에칭 처리에 의하여 도전층(654) 및 도전층(655)을 선택적으로 에칭하고, 단결정 반도체 층(651) 위에 도전층(658) 및 도전층(659)을 형성하고, 단결정 반도체 층(652) 위에 도전층(660) 및 도전층(661)을 형성한다(도 20d 참조).
다음, 레지스트 마스크(656), 레지스트 마스크(657)를 사용한 제 2 에칭 처리에 의하여 도전층(659) 및 도전층(661)의 단부를 에칭하여 도전층(662) 및 도전층(663)을 형성한다(도 20e 참조). 또한, 도전층(662) 및 도전층(663)은 도전층(658) 및 도전층(660)보다 폭(캐리어가 채널 형성 영역을 흐르는 방향(소스 영역과 드레인 영역을 연결하는 방향)으로 평행한 방향의 길이)이 작아지도록 형성한다. 이렇게 해서, 도전층(658) 및 도전층(662)으로 이루어지는 2층 구조의 게이트 전극(665), 및 도전층(660) 및 도전층(663)으로 이루어지는 2층 구조의 게이트 전극(666)을 형성한다.
제 1 에칭 차리 및 제 2 에칭 처리에 적용하는 에칭법은, 적절히 선택하면 좋지만, 에칭 속도를 향상시키기 위해서는, ECR(Electron Cyclotron Resonance) 방식이나, ICP(Inductively Coupled Plasma : 유도 결합 플라즈마) 방식 등의 고밀도 플라즈마 원을 사용한 드라이 에칭 장치를 사용하면 좋다. 제 1 에칭 차리 및 제 2 에칭 처리의 에칭 조건을 적절히 조절함으로써, 도전층(658, 660), 및 도전층(662, 663)의 측면을 원하는 테이퍼 형상으로 할 수 있다. 원하는 게이트 전극(665, 666)을 형성한 후, 레지스트 마스크(656, 657)는 제거하면 좋다.
다음 게이트 전극(665), 게이트 전극(666)을 마스크로 하여, 단결정 반도체 층(651) 및 단결정 반도체 층(652)에 억셉터 또는 도너가 되는 불순물 원소(668)를 첨가한다. 단결정 반도체 층(651)에는 도전층(658) 및 도전층(662)을 마스크로 하여 자기 정합적으로 한 쌍의 불순물 영역(669)이 형성된다. 또한, 단결정 반도체 층(652)에는 도전층(660) 및 도전층(663)을 마스크로 하여 자기 정합적으로 한 쌍의 영역(670)이 형성된다(도 21a 참조).
불순물 원소(668)로서는, 붕소, 알루미늄, 갈륨 등의 p형 불순물 원소, 또는 인, 비소 등의 n형 불순물 원소를 첨가한다. 여기서는, n채널형 트랜지스터의 고저항 영역을 형성하기 위해서, 불순물 원소(668)로서 n형 불순물 원소인 인을 첨가한다. 또한, 불순물 영역(669)에 1×1017atoms/cm3 내지 5×1018atoms/cm3 정도의 농도로 인이 포함되도록, 인을 첨가한다.
다음, n채널형 트랜지스터의 소스 영역 및 드레인 영역이 되는 불순물 영역을 형성하기 위해서, 단결정 반도체 층(651)을 부분적으로 덮도록 레지스트 마스크(671)을 형성하고, 단결정 반도체 층(652)을 덮도록 레지스트 마스크(672)을 선택적으로 형성한다. 그리고, 레지스트 마스크(671)를 마스크로 하여, 단결정 반도체 층(651)에 억셉터 또는 도너가 되는 불순물 원소(673)을 첨가하여 단결정 반도체 층(651)에 한 쌍의 불순물 영역(675)을 형성한다(도 21b 참조).
여기서는, 불순물 원소(673)로서는, n형 불순물 원소인 인을 단결정 반도체 층(651)에 첨가하고, 첨가되는 인의 농도를 5×1019atoms/cm3 내지 5×1020atoms/cm3로 할 수 있다. 불순물 영역(675)은 소스 영역 또는 드레인 영역으로서 기능한다. 불순물 영역(675)은 도전층(658) 및 도전층(662)과 겹치지 않는 영역에 형성된다.
또한, 단결정 반도체 층(651)에 있어서, 불순물 영역(676)은 불순물 영역(669)에 있어서, 불순물 원소(673)가 첨가되지 않은 영역이다. 불순물 영역(676)은, 불순물 영역(675)보다 불순물 농도가 낮고, 고저항 영역 또는 LDD 영역으로서 기능한다. 단결정 반도체 층(651)에 있어서, 도전층(658) 및 도전층(662)과 겹치는 영역에 채널 형성 영역(677)이 형성된다.
또한, LDD 영역이란, 채널 형성 영역과 고농도로 불순물 원소를 첨가하여 형성하는 소스 영역 또는 드레인 영역의 사이에 형성된 저농도로 불순물 원소를 첨가한 영역을 가리킨다. LDD 영역을 형성하면, 드레인 영역 근방의 전계를 완화하기 때문에 핫 캐리어 주입에 의한 열화를 방지한다는 효과가 있다. 또한, 핫 캐리어에 의한 온 전류값의 감소를 방지하기 위해서, 게이트 절연층을 개재하여 LDD 영역을 게이트 전극과 겹쳐 배치시킨 구조(「GOLD(Gate-drain Overlapped LDD)구조」라고 부른다)로 하여도 좋다.
다음, 레지스트 마스크(671) 및 레지스트 마스크(672)를 제거한 후, p채널형 트랜지스터의 소스 영역 및 드레인 영역을 형성하기 위해서, 단결정 바도체 층(651)을 덮도록 레지스트 마스크(679)를 형성한다. 그리고, 레지스트 마스크(679), 도전층(660) 및 도전층(663)을 마스크로 하여 불순물 원소(680)를 첨가하여 단결정 반도체 층(652)에 한 쌍의 불순물 영역(681)과 한 쌍의 불순물 영역(682)과 채널 형성 영역(683)을 형성한다(도 21c 참조).
불순물 원소(680)는 붕소, 알루미늄, 갈륨 등의 p형 불순물 원소가 사용된다. 여기서는, p형 불순물 원소인 붕소를 1×1020atoms/cm3 내지 5×1021atoms/cm3 정도 포함되도록 첨가한다.
단결정 반도체 층(652)에 있어서, 불순물 영역(681)은 도전층(660) 및 도전층(663)과 겹치지 않는 영역에 형성되고, 소스 영역 또는 드레인 영역으로서 기능한다. 불순물 영역(681)에 여기서는 p형 불순물 원소인 붕소가 1×1020atoms/cm3 내지 5×1021atoms/cm3 정도 포함되도록 한다.
불순물 영역(682)은 도전층(660)과 겹치고, 도전층(663)과 겹치지 않는 영역에 형성되고, 불순물 원소(680)가 도전층(660)을 관통(貫通)하여 단결정 반도체 층(652)에 첨가된 영역이다. 불순물 영역(670)은 n형의 도전성을 나타내기 때문에, 불순물 영역(682)이 p형의 도전성을 가지도록, 불순물 원소(680)를 첨가한다. 불순물 영역(682)에 포함되는 불순물 원소(680)의 농도를 조절함으로써, 불순물 영역(682)을 소스 영역 또는 드레인 영역으로서 기능시킬 수 있다. 또한, LDD 영역으로서 기능시킬 수도 있다.
단결정 반도체 층(652)에 있어서, 도전층(660) 및 도전층(663)과 겹치는 영역에 채널 형성 영역(683)이 형성된다.
다음, 층간 절연층을 형성한다. 층간 절연층은 단층 구조 또는 적층 구조로 형성할 수 있지만, 여기서는 절연층(684) 및 절연층(685)의 2층의 적층 구조로 형성한다(도 22a 참조).
층간 절연층으로서는, CVD법이나 스퍼터링법에 의하여 산화실리콘 층, 산화질화실리콘 층, 질화실리콘 층, 또는 질화산화실리콘 층 등을 형성할 수 있다. 또한, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조사이클로부텐, 아크릴 또는 에폭시 등의 유기 재료, 실록산 수지 등의 실록산 재료, 또는 옥사졸 수지 등을 사용하여 스핀코팅법 등의 도포법에 의하여 형성할 수 있다. 또한, 실록산 재료란, Si-O-Si 결합을 포함하는 재료에 상당한다. 실록산은 실리콘(Si)과 산소(O)의 결합에 의하여 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들어, 알킬기, 방향족 탄화수소)가 사용된다. 유기기에는, 플루오로기가 포함되어도 좋다. 옥사졸 수지는, 예를 들어, 감광성 폴리벤조옥사졸 등이다. 감광성 폴리벤조옥사졸은, 유전율이 낮고(상온 1MHz에서 유전율 2.9), 내열성이 높고(시차열 천칭(TG/DTA : Thermogravimetry-Differential Thermal Analysis)으로 승온 5℃/min로 열분해 온도 550℃), 흡수율이 낮은(상온 24시간에서 0.3wt%) 재료이다. 옥사졸 수지는 폴리이미드 등의 비유전율(3.2 내지 3.4 정도)과 비교하면, 비유전율이 낮기 때문에(2.9 정도), 기생 용량의 발생을 억제하여, 반도체 장치를 고속 동작시킬 수 있다.
예를 들어, 절연층(684)으로서 질화산화실리콘 층을 막 두께 100nm로 형성하고, 절연층(684)으로서 산화질화실리콘 층을 막 두께 900nm로 형성한다. 또한, 절연층(684) 및 절연층(685)을 플라즈마 CVD법을 적용하여 연속 성막한다. 또한, 층간 절연층은 3층 이상의 적층 구조로 할 수도 있다. 또한, 산화실리콘 층, 산화질화실리콘 층 또는 질화실리콘 층과, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조사이클로부텐, 아크릴, 에폭시 등의 유기 재료, 실록산 수지 등의 실록산 재료, 또는 옥사졸 수지를 사용하여 형성한 절연막과의 적층 구조로 할 수도 있다.
다음에, 층간 절연막(본 실시형태에서는 절연층(684) 및 절연층(685))에 콘택트 홀을 형성하고, 상기 콘택트 홀에 소스 전극 또는 드레인 전극으로서 기능하는 도전막(686)을 형성한다(도 22b 참조).
콘택트 홀은 반도체 층(651)에 형성된 불순물 영역(675), 단결정 반도체 층(652)에 형성된 불순물 영역(681)에 도달하도록, 절연층(684) 및 절연층(685)에 선택적으로 형성한다.
도전막(686)은 알루미늄, 텅스텐, 티타늄, 탄탈, 몰리브덴, 니켈, 네오듐으로부터 선택된 1종의 원소 또는 상기 원소를 복수 포함하는 합금으로 이루어지는 단층막 또는 적층막을 사용할 수 있다. 예를 들어, 상기 원소를 복수 포함하는 합금으로 이루어지는 도전막으로서, 티타늄을 함유한 알루미늄합금, 네오듐을 함유한 알루미늄합금 등을 형성할 수 있다. 또한, 적층막으로 하는 경우, 예를 들어, 알루미늄막 또는 상술한 바와 같은 알루미늄합금 층을, 티타늄 층으로 협지하는 구성으로 할 수 있다.
도 22b에 도시하는 바와 같이, 반도체 기판(10)을 사용하여 n채널형 트랜지스터 및 p채널형 트랜지스터를 제작할 수 있다.
(실시형태 8)
본 실시형태에서는, 본 발명에 따른 반도체 기판을 사용한 반도체 장치, 및 그 제작 방법에 대해서 설명한다. 복수의 트랜지스터를 조합함으로써, 각종의 반도체 장치가 형성된다. 도 23a 내지 도 23e를 사용하여 본 실시형태에서는, 반도체 기판(10)을 사용한 반도체 장치의 제작 방법의 일례로서 트랜지스터를 제작하는 방법을 설명한다. 또한, 본 실시형태에서는, n채널형 트랜지스터와 p채널형 트랜지스터를 동시에 제작하는 방법을 설명한다.
도 23a에 도시하는 바와 같이, 지지 기판(100) 위에 버퍼층(111), 단결정 반도체 층(112)이 형성된 반도체 기판을 준비한다. 버퍼층(111)은 3층 구조이며, 배리어 층이 되는 제 1 절연층을 포함한다. 또한, 도 1에 도시하는 구성의 반도체 기판(10)을 적용하는 예를 도시하지만, 본 명세서에서 도시하는 그 이외의 구성의 반도체 기판도 적용할 수 있다.
단결정 반도체 층(112)에는, n채널형 전계 효과 트랜지스터 및 p채널형 전계 효과 트랜지스터의 형성 영역에 맞추어, 붕소, 알루미늄, 갈륨 등의 p형 불순물 원소 또는 인, 비소 등의 n형 불순물 원소를 첨가된 불순물 영역(채널 도프 영역)을 가진다.
보호층(804)을 마스크로 하여 에칭을 행하고, 노정하는 단결정 반도체 층(112) 및 그 하방의 버퍼층(111)의 일부를 제거한다. 다음, 유기 실란을 소스 가스에 사용하여 산화실리콘 막을 PECVD법에 의하여 퇴적한다. 이 산화실리콘 막은, 단결정 반도체 층(112)의 표면보다 높아지도록 두껍게 퇴적한다. 다음, 단결정 반도체 층(112) 위에 중첩하는 산화실리콘 막을 연마에 의하여 제거한 후, 보호층(804)을 제거하고, 소자 분리 절연층(803)을 잔존시킨다. 소자 분리 절연층(803)에 의하여 단결정 반도체 층(112)은, 소자 영역(805) 및 소자 영역(806)으로 분리된다(도 23b 참조).
다음, 단결정 반도체 층(112) 위에 제 1 절연막을 형성하고, 제 1 절연막 위에 게이트 전극층(808a, 808b)을 형성하고, 게이트 전극층(808a, 808b)을 마스크로 하여 제 1 절연막을 에칭하여 게이트 절연층(807a, 807b)을 형성한다.
게이트 절연층(807a, 807b)은 산화실리콘 막, 또는 산화실리콘 막과 질화실리콘 막의 적층 구조로 형성하면 좋다. 게이트 절연층으로서 산화질화실리콘 막, 질화산화실리콘 막 등도 사용할 수 있다. 게이트 절연막(807a, 807b)은 플라즈마 CVD법이나 감압 CVD법에 의하여 절연막을 퇴적함으로써 형성하여도 좋고, 플라즈마 처리에 의한 고상 산화 또는 고상 질화로 형성하면 좋다. 반도체 층을 플라즈마 처리에 의하여 산화 또는 질화함으로써 형성하는 게이트 절연막은, 치밀하고 절연 내압이 높고, 신뢰성이 뛰어나기 때문이다. 예를 들어, 아산화질소(N2O)을 Ar로 1배 내지 3배(유량비율)로 희석하고 10Pa 내지 30Pa의 압력에 있어서 3kW 내지 5kW의 마이크로파(2.45GHz) 전력을 인가하여 단결정 반도체 층(112)(소자 영역(805, 806))의 표면을 산화 또는 질화시킨다. 이 처리에 의하여 1nm 내지 10nm(바람직하게는, 2nm 내지 6nm)의 절연막을 형성한다. 또한, 아산화질소(N2O)와 실란(SiH4)을 도입하고, 10Pa 내지 30Pa의 압력에 있어서, 3kW 내지 5kW의 마이크로파(2.45GHz) 전력을 인가하여 PECVD법에 의하여 산화질화실리콘 막을 형성하고 게이트 절연층을 형성한다. 고상 반응과 기상 성장법에 의한 반응을 조합함으로써, 계면 준위 밀도가 낮고 절연 내압이 뛰어난 게이트 절연층을 형성할 수 있다.
또한, 게이트 절연층(807a, 807b)으로서, 이산화지르코늄, 산화하프늄, 이산화티타늄, 오산화탄탈 등의 고유전율 재료를 사용하여도 좋다. 게이트 절연층(807a, 807b)에 고유전율 재료를 사용함으로써, 게이트 리크 전류를 저감할 수 있다.
게이트 전극층(808a, 808b)은, 스퍼터링법, 증착법, CVD법 등의 수법에 의하여 형성할 수 있다. 게이트 전극층(808a, 808b)은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 네오디뮴(Nd)으로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성하면 좋다. 또한, 게이트 전극층(808a, 808b)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘 막으로 대표되는 반도체 막이나 AgPdCu 합금을 사용하여도 좋다.
다음, 게이트 전극층(808a, 808b)을 덮는 제 2 절연막(810)을 형성하고, 또 사이드 월 구조의 측벽 절연층(816a, 816b, 817a, 817b)을 형성한다. p채널형 전계 효과 트랜지스터(pFET)가 되는 영역의 측벽 절연층(816a, 816b)은, n채널형 전계 효과 트랜지스터(nFET)가 되는 영역의 측벽 절연층(817a, 817b)보다 폭을 넓게 한다. 다음, n채널형 전계 효과 트랜지스터가 되는 영역에 비소(As) 등을 첨가하여 얕은 접합 깊이의 제 1 불순물 영역(880a, 880b)을 형성하고, p채널형 전계 효과 트랜지스터가 되는 영역에 붕소(B) 등을 첨가하여 얕은 접합 깊이의 제 2 불순물 영역(815a, 815b)을 형성한다(도 23c 참조).
다음, 제 2 절연막(810)을 부분적으로 에칭하여 게이트 전극층(808a, 808b)의 상면과, 제 1 불순물 영역(880a, 880b) 및 제 2 불순물 영역(815a, 815b)을 노출시킨다. 다음, n채널형 전계 효과 트랜지스터가 되는 영역에 As 등을 도핑하여 깊은 접합 깊이의 제 3 불순물 영역(819a, 819b)을 형성하고, p채널형 전계 효과 트랜지스터가 되는 영역에 B 등을 도핑하고, 깊은 접합 깊이의 제 4 불순물 영역(824a, 824b)을 형성한다. 다음, 활성화를 위해서 열 처리를 행한다. 다음, 실리사이드를 형성하기 위한 금속막으로서 코발트 막을 형성한다. 다음, RTA 등의 열 처리(500℃에서 1분)를 행하고, 코발트 막에 접하는 부분의 실리콘을 실리사이드화시키고, 실리사이드(822a, 822b, 823a, 823b)를 형성한다. 또한, 게이트 전극층(808a, 808b) 위에도 이들의 층을 구성하는 다결정 실리콘 막과 코발트 막이 반응하여 실리사이드(818a, 818b)가 형성된다. 그 후, 코발트 막을 선택적으로 제거한다. 다음, 실리사이드화의 열 처리보다 높은 온도로 열 처리를 행하고, 실리사이드 부분의 저저항화를 도모한다(도 23d 참조). 소자 영역(806)에는 채널 형성 영역(826)이 형성되고, 소자 영역(805)에는 채널 형성 영역(821)이 형성된다.
다음, 층간 절연층(827)을 형성하고, 레지스트로 이루어지는 마스크를 사용하여 층간 절연층(827)에 깊은 접합 깊이의 제 3 불순물 영역(819a, 819b)이나 깊은 접합 깊이의 제 4 불순물 영역(824a, 824b)에 각각 도달하는 콘택트 홀(개구)을 형성한다. 에칭은, 사용하는 재료의 에칭의 선택 비율에 의하여 1회 행하여도 좋고, 복수 횟수로 행하여도 좋다.
에칭 방법 및 에칭 조건은, 콘택트 홀을 형성하는 층간 절연층(827)의 재료에 따라 적절히 설정하면 좋다. 웨트 에칭, 드라이 에칭, 또는 그 양쪽 모두를 적절히 사용할 수 있다. 본 실시형태에서는, 드라이 에칭을 사용한다. 에칭용 가스로서는, Cl2, BCl3, SiCl4, 또는 CCl4 등을 대표로 하는 불소계 가스 또는 O2를 적절히 사용할 수 있다. 또한, 사용하는 에칭용 가스에 희소 가스 기체를 첨가하여도 좋다. 첨가하는 희소 가스 원소로서는, He, Ne, Ar, Kr, Xe 중으로부터 선택된 1종 또는 복수 중의 원소를 사용할 수 있다. 웨트 에칭의 에천트는, 불소계 수소 암모늄 및 불화암모늄을 포함하는 혼합 용액과 같은 불산계의 용액을 사용하면 좋다.
콘택트 홀을 덮도록 도전막을 형성하고, 도전막을 에칭하여 각 소스 영역 또는 드레인 영역의 일부와 각각 전기적으로 접속하는 소스 전극층 또는 드레인 전극층으로서도 기능하는 배선층(840a, 840b, 840c, 840d)을 형성한다. 배선층은 PVD법, CVD법, 증착법 등에 의하여 도전막을 형성한 후, 원하는 형상으로 에칭하여 형성할 수 있다. 또한, 액적 토출법, 인쇄법, 전해 도금법 등에 의하여 소정의 장소에 선택적으로 도전층을 형성할 수 있다. 또, 리플로우법, 상감법을 사용하여도 좋다. 배선층의 재료는, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Zr, Ba 등의 금속, 및 Si, Ge, 또는 그 합금, 또는 그 질화물을 사용하여 형성한다. 또한, 이들의 적층 구조로 하여도 좋다.
본 실시형태에서는, 층간 절연막(827)에 형성된 콘택트 홀을 묻도록 매립 배선층으로서 배선층(840a, 840b, 840c, 840d)을 형성한다. 매립형의 배선층(840a, 840b, 840c, 840d)은, 콘택트 홀을 매립하기 위해서 충분한 막 두께의 도전막을 형성하고, 콘택트 홀부에만 도전막을 남고, 불필요한 도전막 부분을 제거하여 형성한다.
매립형의 배선층(840a, 840b, 840c, 840d) 위에 절연층(828) 및 리드(lead) 배선층으로서 배선층(841a, 841b, 841c)을 형성한다.
이상의 공정으로 지지 기판(100)에 접합된 단결정 반도체 층(112)의 소자 영역(805)을 사용하여 n채널형 전계 효과 트랜지스터(832)를, 소자 영역(806)을 사용하여 p채널형 전계 효과 트랜지스터(831)를 제작할 수 있다(도 23e 참조). 또한, 본 실시형태에 있어서, n채널형 전계 효과 트랜지스터(832) 및 p채널형 전계 효과 트랜지스터(831)는, 배선층(841b)에 의하여 전기적으로 접속된다.
실시형태 6 내지 실시형태 8에서는, p채널형 트랜지스터와 n채널형 트랜지스터가 각각 게이트로서 기능하는 전극을 1개씩 가지는 경우를 예시하지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명에서 제작되는 트랜지스터는, 게이트로서 기능하는 전극을 복수 가지고, 또 상기 복수의 전극이 전기적으로 접속되는 멀티 게이트 구조의 트랜지스터로 할 수 있다. 또한, 이 트랜지스터는 게이트 프레이너 (gate planar)구조의 트랜지스터로 할 수 있다.
본 발명의 반도체 기판이 가지는 단결정 반도체 층은, 단결정 반도체 기판을 박편화한 층이기 때문에, 결정 배향의 편차가 없다. 따라서, 실시형태 6 내지 실시형태 8에 나타내는 바와 같이, 반도체 기판을 사용하여 제작되는 복수의 트랜지스터의 임계값 전압이나, 이동도 등의 전기적 특성의 편차를 작게 할 수 있다. 또한, 본 발명의 반도체 기판이 가지는 단결정 반도체 층은 결정립계가 거의 없기 때문에, 결정립계에 기인하는 리크 전류를 억제하고, 또한, 반도체 장치의 전력 절약화를 실현할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제작할 수 있다.
레이저 결정화에 의하여 얻어지는 다결정의 반도체 막으로 트랜지스터를 제작하는 경우, 높은 이동도를 얻기 위해서, 레이저 광의 주사 방향을 고려하여 트랜지스터의 반도체 막의 레이아웃을 결정할 필요가 있지만, 본 발명의 반도체 기판은 그 필요가 없기 때문에, 반도체 장치의 설계에 있어서의 제약이 적다.
실시형태 6 내지 실시형태 8에 나타내는 바와 같이, n채널형 트랜지스터와 p채널형 전계 효과 트랜지스터를 동시에 반도체 기판에 형성할 수 있기 때문에, 이들의 트랜지스터를 사용하여 각종의 회로를 형성할 수 있다. 예를 들어, n채널형 트랜지스터와 p채널형 트랜지스터를 상보적으로 조합함으로써, CMOS 구조를 구성할 수 있다.
이 CMOS 구조 위에 또 배선이나 소자 등을 적층함으로써, 마이크로 프로세서 등의 반도체 장치를 제작할 수 있다. 또한, 마이크로 프로세서는 연산 회로(Arithmetic logic unit; ALU라고도 한다), 연산 회로 제어부(ALU Controller), 명령 해석부(Instruction Decoder), 인터럽트 제어부(Interrupt Controller), 타이밍 제어부(Timing Controller), 레지스터(Register), 레지스터 제어부(Register Controller), 버스 인터페이스(Bus I/F), 판독 전용 메모리, 및 메모리 인터페이스(ROM I/F)를 가진다.
마이크로 프로세서를 CMOS 구조를 포함하는 집적 회로로 형성함으로써, 처리 속도의 고속화뿐만 아니라, 저소비 전력화를 도모할 수 있다.
트랜지스터의 구조는 실시형태 6 내지 실시형태 8에 한정되지 않고, 그 구조는 채널 형성 영역이 1개 형성되는 싱글 게이트 구조라도 좋고, 2개 형성되는 더블 게이트 구조 라도 좋고, 또는 3개 형성되는 트리플 게이트 구조라도 좋다.
본 발명에 따른 반도체 기판을 사용하여 복수의 트랜지스터를 조합함으로써, 각 종의 반도체 장치가 형성된다. 이하, 실시형태 9 내지 실시형태 11에서는, 트랜지스터, 용량 소자 등을 포함하는 회로를 가지는 반도체 장치에 대해서 설명한다.
(실시형태 9)
본 실시형태에서는, 반도체 장치의 일례로서, 마이크로 프로세서에 관해서 설명한다. 도 24는 마이크로 프로세서(2000)의 구성예를 도시하는 블록도이다.
마이크로 프로세서(2000)는, 연산 회로(2001; Arithmetic logic unit; ALU라고도 한다), 연산 회로 제어부(2002; ALU Controller), 명령 해석부(2003; Instruction Decoder), 인터럽트 제어부(2004; Interrupt Controller), 타이밍 제어부(205; Timing Controller), 레지스터(2006; Register), 레지스터 제어부(2007; Register Controller), 버스 인터페이스(2008; Bus I/F), 판독 전용 메모리(2009), 및 ROM 인터페이스(2010; ROM I/F)를 가진다.
버스 인터페이스(2008)를 통하여 마이크로 프로세서(2000)에 입력된 명령은, 명령 해석부(2003)에 입력되고, 디코드된 후, 연산 회로 제어부(2002), 인터럽트 제어부(2004), 레지스터 제어부(2007), 타이밍 제어부(2005)에 입력된다. 연산 회로 제어부(2002), 인터럽트 제어부(2004), 레지스터 제어부(2007), 타이밍 제어부(2005)는, 디코드된 명령에 기초하여 각종 제어를 행한다.
연산 회로 제어부(2002)는, 연산 회로(2001)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(2004)는, 마이크로 프로세서(2000)의 프로그램 실행중에, 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 처리하는 회로이며, 인터럽트 제어부(2004)는 인터럽트 요구의 우선도나 마스크 상태로부터 판단하여 인터럽트 요구를 처리한다. 레지스터 제어부(2007)는, 레지스터(2006)의 어드레스를 생성하고, 마이크로 프로세서(2000)의 상태에 따라서 레지스터(2006)의 판독이나 기록을 행한다. 타이밍 제어부(2005)는, 연산 회로(2001), 연산 회로 제어부(2002), 명령 해석부(2003), 인터럽트 제어부(2004), 레지스터 제어부(2007)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 제어부(2005)는, 기준 클록 신호(CLK1)를 기초로 하여, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있다. 도 24에 도시하는 바와 같이, 내부 클록 신호(CLK2)는 다른 회로에 입력된다.
(실시형태 10)
본 실시형태에서는, 비접촉으로 데이터의 송수신을 행하는 기능, 및 연산기능을 구비한 반도체 장치의 일례를 설명한다. 도 25는 이러한 반도체 장치의 구성예를 도시하는 블록도이다. 도 25에 도시하는 반도체 장치(2020)는 무선 통신에 의해 외부 장치와 신호의 송수신을 행하여 동작하는 연산 처리 장치로서 기능한다.
도 25에 도시하는 바와 같이, 반도체 장치(2020)는, 아날로그 회로부(2021), 디지털 회로부(2022), 안테나(2023), 및 용량부(2024)를 가진다. 아날로그 회로부(2021)는 공진 용량을 가지는 공진 회로(2031), 정전압 회로(2032), 정류 회로(2033), 복조 회로(2034), 변조 회로(2035), 리셋 회로(2036), 발진 회로(2037), 및 전원 관리 회로(2038)을 가진다. 디지털 회로부(2022)는, RF 인터페이스(2041), 제어 레지스터(2042), 클록 컨트롤러(2043), CPU 인터페이스(2044), 중앙 처리 유닛(2045; CPU(2045)), 랜덤 액세스 메모리(2046; RAM(2046)), 판독 전용 메모리(2047; (ROM(2047))를 가진다.
반도체 장치(2020)의 동작의 개요는 이하와 같다. 안테나(2023)가 수신한 신호에 따라, 공진 회로(2031)는 유도 기전력을 발생한다. 유도 기전력은, 정류 회로(2033)를 거쳐 용량부(2024)에 충전된다. 이 용량부(2024)는 세라믹 콘덴서나 전기 이중층 콘덴서 등의 커패시터로 형성되는 것이 바람직하다. 용량부(2024)는 반도체 장치(2020)를 구성하는 기판에 집적될 필요는 없고, 별도 부품으로서 반도체 장치(2020)에 조합할 수도 있다.
리셋 회로(2036)는, 디지털 회로부(2022)를 리셋하여 초기화하는 신호를 생성한다. 예를 들어, 전원 전압의 상승에 지연하여 상승하는 신호를 리셋 신호로서 생성한다. 발진 회로(2037)는, 정전압 회로(2032)에 의해 생성되는 제어 신호에 따라, 클록 신호의 주파수와 듀티비를 변경한다. 복조 회로(2034)는, 수신 신호를 복조하는 회로이고, 변조 회로(2035)는, 송신하는 데이터를 변조하는 회로이다.
예를 들어, 복조 회로(2034)는 로패스(low pass) 필터로 형성되고, 진폭 변조(ASK) 방식의 수신 신호를, 그 진폭의 변동을 기초로 하여, 이치화(二値化)한다. 또한, 송신 데이터를 진폭 변조(ASK) 방식의 송신 신호의 진폭을 변동시켜 송신하기 때문에, 변조 회로(2035)는, 공진 회로(2031)의 공진점을 변화시킴으로써 통신 신호의 진폭을 변화시킨다.
클록 컨트롤러(2043)는, 전원 전압 또는 중앙 처리 유닛(2045)에 있어서의 소비 전류에 따라 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성한다. 전원 전압의 감시는 전원 관리 회로(2038)가 행한다.
안테나(2023)로부터 반도체 장치(2020)에 입력된 신호는 복조 회로(2034)에서 복조된 후, RF 인터페이스(2041)에서 제어 커맨드나 데이터 등으로 분해된다. 제어 커맨드는 제어 레지스터(2042)에 격납된다. 제어 커맨드에는 판독 전용 메모리(2047)에 기억되어 있는 데이터의 판독, 랜덤 액세스 메모리(2046)로의 데이터의 기록, 중앙 처리 유닛(2045)으로의 연산 명령 등이 포함된다.
중앙 처리 유닛(2045)은, CPU 인터페이스(2044)를 통하여 판독 전용 메모리(2047), 랜덤 액세스 메모리(2046), 제어 레지스터(2042)에 액세스한다. CPU 인터페이스(2044)는, 중앙 처리 유닛(2045)이 요구하는 어드레스로부터, 판독 전용 메모리(2047), 랜덤 액세스 메모리(2046), 제어 레지스터(2042)의 어느 하나에 대한 액세스 신호를 생성하는 기능을 가진다.
중앙 처리 유닛(2045)의 연산 방식은, 판독 전용 메모리(2047)에 OS(오퍼레이팅 시스템)를 기억시켜 두고, 기동과 함께 프로그램을 판독하여 실행하는 방식을 채용할 수 있다. 또한, 전용 회로로 연산 회로를 구성하고, 연산 처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식에서는, 전용의 연산 회로에서 일부의 처리를 행하고, 프로그램을 사용하여, 나머지의 연산을 중앙 처리 유닛(2045)이 실행하는 방식을 적용할 수 있다.
(실시형태 11)
본 실시형태에서는, 반도체 장치의 구성예로서 표시 장치에 대해서 설명한다.
우선, 도 26 내지 도 28을 사용하여 본 실시형태의 표시 장치의 구성에 대해서 설명한다. 본 실시형태에서는, 표시 장치로서 액티브 매트릭스형 표시 장치에 대해서 설명한다.
도 26은 본 실시형태의 액티브 매트릭스형 표시 장치의 구성예를 도시하는 블록도이다. 본 실시형태의 액티브 매트릭스형 표시 장치는, 화소부(2100), 신호선 구동 회로(2101), 주사선 구동 회로(2102), 신호선 구동 회로(2101)에 접속된 복수의 신호선(2103), 및 주사선 구동 회로(2102)에 접속된 복수의 주사선(2104)을 가진다.
복수의 신호선(2103)은 열 방향으로 배열되고, 복수의 주사선(2104)은 신호선(2103)과 교차하여 행 방향으로 배열된다. 화소부(2100)에는 신호선(2103) 및 주사선(2104)이 형성하는 행렬(行列)에 대응하여 복수의 화소(2105)가 행렬 상태로 배열된다. 화소(2105)는 주사선(2104) 및 신호선(2103)에 접속된다. 화소(2105)는 스위칭 소자 및 표시 소자를 포함한다. 스위칭 소자는 주사선(2104)에 입력되는 신호에 따라, 화소가 선택인가 비선택인가를 제어한다. 표시 소자는 신호선(2103)으로부터 입력되는 비디오 신호에 의하여 계조가 제어된다.
도 27 및 도 28을 사용하여 화소(2105)의 구성예를 설명한다. 본 발명을 액티브 매트릭스형 액정 표시 장치에 적용한 경우의 화소(2105)의 구성예를 도 27에 도시한다. 화소(2105)는 스위칭 소자로서 스위칭 트랜지스터(2111)를 가지고, 표시 소자로서 액정 소자(2112)를 가진다. 스위칭 트랜지스터(2111)는 게이트가 주사선(2104)에 접속되고, 소스 또는 드레인의 한쪽이 신호선(2103)에 접속되고, 다른 쪽이 액정 소자(2112)에 접속된다.
액정 소자(2112)는, 화소 전극과 대향 전극과 액정을 포함한다. 화소 전극과 대향 전극이 만든 전계에 의하여 액정의 배향이 제어된다. 액정은 2장의 기판의 사이에 밀봉된다. 유지 용량(2113)은 액정 소자(2112)의 화소 전극의 전위를 유지하기 위한 소자이며, 액정 소자(2112)의 화소 전극에 접속된다.
본 발명을 액티브 매트릭스형 일렉트로 루미네선스 표시 장치에 적용한 경우의 화소(2105)의 구성예를 도 28에 도시한다. 화소(2105)는 스위칭 소자로서 선택용 트랜지스터(2121)를 가지고, 표시 소자로서 발광 소자(2122)를 가진다. 또한, 화소(2105)는, 선택용 트랜지스터(2121)에 게이트가 접속된 표시 제어용 트랜지스터(2123)를 가진다. 발광 소자(2122)는, 한 쌍의 전극과 한 쌍의 전극에 끼워진 발광 재료를 가진다.
다음, 본 발명에 따른 반도체 기판으로부터 표시 장치를 제작하기 위한 회로 배치를 설명한다. 도 29는 실시형태 1의 제작 방법에 의하여 제작된 반도체 기판(20)의 주요부를 도시하는 도면이다(도 2 참조). 1장의 반도체 기판(20)으로부터 표시 장치를 구성하는 복수의 기판을 제작할 수 있다. 도 29에는 1개의 단결정 반도체 층(112)으로 1개의 표시 장치를 제작하기 위한 회로 배치예를 도시한다. 각 단결정 반도체 층(112)에는 1개의 표시 패널을 형성 영역(2129)이 형성된다. 표시 장치는 화소부(2100), 신호선 구동 회로(2101), 및 주사선 구동 회로(2102)를 가진다. 따라서, 각 표시 패널 형성 영역은, 이것들이 형성되는 영역(화소 형성 영역(2130), 신호선 구동 회로 형성 영역(2131), 주사선 구동 회로 형성 영역(2132))을 가진다.
또한, 1개의 단결정 반도체 층(112)에 복수의 표시 패널 형성 영역을 형성할 수도 있다. 또한, 표시 장치를 제작하기 위해서 사용되는 반도체 기판은 반도체 기판(20)에 한정되는 것이 아니라, 본 발명에 따른, 다른 반도체 기판을 사용할 수 있다.
도 30a 및 도 30b는, 액정 표시 장치의 구성예를 도시하는 도면이다. 도 30a는 액정 표시 장치의 화소의 평면도이며, 도 30b는 J-K절단선에 의한 도 30a의 단면도이다. 도 30a에 도시하는 바와 같이, 화소는 반도체 층(2201), 반도체 층(2201)과 교차하는 주사선(2202), 주사선(2202)과 교차하는 신호선(2203), 화소 전극(2204), 화소 전극(2204)과 반도체 층(2201)을 전기적으로 접속하는 전극(2205)을 가진다. 반도체 층(2201)은, SOI 기판에 점착된 반도체 층(2201)으로 형성된 층이며, 화소의 트랜지스터(2206)를 구성한다.
도 30b에 도시하는 바와 같이, 기판(2200) 위에 제 2 절연층(114), 제 1 절연층(113b)과 제 1 절연층(113a)으로 이루어지는 제 1 절연층(113), 반도체 층(2201)이 적층된다. 기판(2200)은 분할된 지지 기판(100)이다. 반도체 층(2201)은 단결정 반도체 층(112)을 에칭에 의한 소자 분리에 의하여 형성된 층이다. 반도체 층(2201)에는 채널 형성 영역(2210), n형의 고농도 불순물 영역(2211)이 형성된다. 트랜지스터(2206)의 게이트 전극(2212)은 주사선(2202)에 포함된다. 또한, 트랜지스터(2206)의 소스 전극 또는 드레인 전극이 되는 2개의 전극 중, 한 쪽은 신호선(2203)에 포함되고, 다른 쪽은 전극(2205)으로 구성된다. 반도체 층(2201)과 게이트 전극(2212)의 사이에는, 게이트 절연층(2213)이 형성된다.
반도체 층(2201), 게이트 절연층(2213) 및 주사선(2202)을 덮어서, 층간 절연막(2214)이 형성된다. 층간 절연막(2214) 위에는 신호선(2203), 화소 전극(2204) 및 전극(2205)이 형성된다. 또한, 층간 절연막(2214) 위에는 주(柱)형상 스페이서(2215)가 형성된다. 신호선(2203), 화소 전극(2204), 전극(2205) 및 주형상 스페이서(2215)를 덮어서 배향막(2216)이 형성된다. 대향 기판(2220)에는 대향 전극(2221), 대향 전극(2221)을 덮는 배향막(2222)이 형성된다. 주형상 스페이서(2215)는, 기판(2200)과 대향 기판(2220)의 빈틈을 유지하기 위해서 형성된다. 주형상 스페이서(2215)에 의하여 형성되는 빈틈에 액정층(2223)이 형성된다. 신호선(2203) 및 전극(2205)과 고농도 불순물 영역(2211)의 접속부는, 콘택트 홀의 형성에 의하여 층간 절연막(2214)에 단차가 생기기 때문에, 이 접속부에서는, 액정층(2223)의 액정의 배향이 흐트러지기 쉽다. 따라서, 이 접속부에 주형상 스페이서(2215)를 형성함으로써, 액정의 배향의 흐트러짐을 방지할 수 있다.
다음, 일렉트로 루미네선스 표시 장치(이하, EL 표시 장치라고 한다)에 대해서 설명한다. 도 31a 및 도 31b는 실시형태 3의 방법으로 제작된 EL 표시 장치를 설명하기 위한 도면이다. 도 31a는 EL 표시 장치의 화소의 평면도이며, 도 31b는 화소의 단면도이다. 도 31a에 도시하는 바와 같이, 화소는 선택용 트랜지스터(2401), 표시 제어용 트랜지스터(2402), 주사선(2403), 신호선(2404), 및 전류 공급선(2405), 화소 전극(2406)을 포함하고, 이것들이 기판(2200) 위에 형성된다. 일렉트로 루미네선스 재료를 포함하여 형성되는 층(EL 층)이 한 쌍의 전극간에 끼워진 구조의 발광 소자가 각 화소에 형성된다. 발광 소자의 한 쪽의 전극이 화소 전극(2406)이다.
선택용 트랜지스터(2401)는, 단결정 반도체 층(112)으로 이루어지는 반도체 층(2408)을 가진다. 선택용 트랜지스터(2401)에 있어서, 게이트 전극은 주사선(2403)에 포함되고, 소스 전극 또는 드레인 전극이 되는 2개의 전극 중, 한쪽은 신호선(2404)에 포함되고, 다른 쪽은 전극(2409)으로서 형성된다. 표시 제어용 트랜지스터(2402)는 게이트 전극(2410)이 전극(2409)과 전기적으로 접속되고, 소스 전극 또는 드레인 전극이 되는 2개의 전극 중 한 쪽은 화소 전극(2406)에 전기적으로 접속되는 전극(2411)으로서 형성되고, 다른 쪽은 전류 공급선(2405)에 포함된다.
표시 제어용 트랜지스터(2402)는 p채널형 트랜지스터이며, 단결정 반도체 층(112)으로 이루어지는 반도체 층(2412)을 가진다. 도 31b에 도시하는 바와 같이, 반도체 층(2412)에는 채널 형성 영역(2413), p형의 고농도 불순물 영역(2414)이 형성된다. 반도체 층(2412)과 게이트 전극(2410)의 사이의 절연층(2415)은, 선택용 트랜지스터(2401), 표시 제어용 트랜지스터(2402)의 게이트 절연층을 구성한다.
반도체 층(2408, 2412), 주사선(2403)이 표시 제어용 트랜지스터(2402)의 게이트 전극(2410)을 덮어서 층간 절연막(2417)이 형성된다. 층간 절연막(2417) 위에 신호선(2404), 전류 공급선(2405), 전극(2409), 및 전극(2411) 등이 형성된다. 또한, 층간 절연막(2417) 위에는 전극(2411)에 전기적으로 접속되는 화소 전극(2406)이 형성된다. 화소 전극(2406)은 주변부가 절연성의 격벽층(2418)으로 둘러싸인다. 화소 전극(2406) 위에는 EL 층(2419)이 형성되고, EL 층(2419) 위에는 대향 전극(2420)이 형성된다. 보강판(補强板)으로서 대향 기판(2421)이 형성되어, 대향 기판(2421)은 수지층(2422)에 의하여 기판(2200)에 고정된다. 기판(2200)은 지지 기판(100)에 대응하는 기판이다.
화소 전극(2406), EL 층(2419) 및 대향 전극(2420)에 의하여 발광 소자(2122)(도 28 참조)가 구성된다. 화소 전극(2406) 및 대향 전극(2420)의 어느 한 쪽은 양극으로서 기능하고, 다른 쪽은 음극으로서 기능한다. 또한, EL 표시 장치에 있어서, 발광 소자의 발광의 추출 방법에 따라, 3개의 구조로 분류된다. 1번째는, 기판(2200)을 통과시키고 추출하는 구조(하면 사출 구조라고도 불린다). 2번째는, 기판(2200) 측과 반대 측의 면으로부터 빛을 사출시키는 구조(상면 사출 고조라고도 불린다)이다. 3번째는, 빛을 기판(2200)을 통과시키고, 또 기판(2200)과 반대 측의 면으로부터도 빛을 사출시키는 구조(양면 사출 구조라고도 불린다)이다. 본 실시형태의 EL 표시장치는, 이 3개의 구조를 취할 수 있다.
하면(下面) 사출 구조의 경우, 화소 전극(2406)은 투광성 전극으로 하고, 대향 전극(2420)은 반사 전극으로 하는 것이 바람직하다. 이것에 대해서 상면 사출 구조의 경우는, 화소 전극(2406)은 반사 전극으로 하고, 대향 전극(2420)은 투광성 전극으로 하는 것이 바람직하다. 양면 사출 구조의 경우는, 화소 전극(2406) 및 대향 전극(2420)은 투광성 전극으로 하는 것이 바람직하다.
화소 전극(2406) 및 대향 전극(2420)을 반사 전극으로 하기 위해서는, 탄탈, 텅스텐, 티타늄, 몰리브덴, 알루미늄, 크롬, 은 등의 금속 원소, 또는 산기 금속 원소를 포함하는 합금 재료 또는 화합물 재료 등의 반사성을 가지는 도전 재료를 사용하여 형성하면 좋다.
또한, 화소 전극(2406), 및 대향 전극(2420)을 투광성 전극으로 하기 위해서는, 산화인듐주석(ITO), 산화아연(ZnO), 산화인듐아연(IZO), 또는 갈륨을 첨가한 산화아연(GZO) 등의 투광성을 가지는 도전 재료를 사용하여 형성하면 좋다. 또한, 반사성을 가지는 도전 재료로 이루어지는 막을 수nm 내지 수십nm의 막 두께로 형성함으로써, 가시광을 투과시킬 수 있기 때문에, 얇은 막으로 함으로써 상기의 반사성을 가지는 도전막 재료로 이루어지는 막을 투광성 전극으로 할 수 있다.
또한, 투광성 전극은 도전성 고분자(도전성 폴리머라고도 한다)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 전극은, 박막에 있어서의 시트 저항이 10000Ω/□ 이하, 파장이 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항률이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 p전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
공액계 도전성 고분자의 구체예로서는, 폴리피롤, 폴리(3-메틸피롤), 폴리(3-부틸피롤), 폴리(3-옥틸피롤), 폴리(3-데실피롤), 폴리(3,4-디메틸피롤), 폴리(3,4-디부틸피롤), 폴리(3-히드록시피롤), 폴리(3-메틸-4-히드록시피롤), 폴리(3-메톡시피롤), 폴리(3-에톡시피롤), 폴리(3-옥톡시피롤), 폴리(3-카르복실피롤), 폴리(3-메틸-4-카르복실피롤), 폴리N-메틸피롤, 폴리티오펜, 폴리(3-메틸티오펜), 폴리(3-부틸티오펜), 폴리(3-옥틸티오펜), 폴리(3-데실티오펜), 폴리(3-도데실티오펜), 폴리(3-메톡시티오펜), 폴리(3-에톡시티오펜), 폴리(3-옥톡시티오펜), 폴리(3-카르복실티오펜), 폴리(3-메틸-4-카르복실티오펜), 폴리(3,4-에틸렌디옥시티오펜), 폴리아닐린, 폴리(2-메틸아닐린), 폴리(2-옥틸아닐린), 폴리(2-이소부틸아닐린), 폴리(3-이소부틸아닐린), 폴리(2-아닐린술폰산), 폴리(3-아닐린술폰산) 등을 들 수 있다.
상기 도전성 고분자를 단독으로 도전성 조성물로서 투광성 전극을 형성하여도 좋다. 또한, 도전성 조성물로 형성되는 투광성 전극의 막질, 막 강도 등의 막 특성을 조정하기 위해서는, 도전성 고분자에 유기 수지를 첨가할 수도 있다.
유기 수지로서는, 도전성 고분자와 상용(相溶) 또는 혼합 분산이 가능하면 열 경화성 수지, 열 가소성 수지, 또는 광 경화성 수지 등을 사용할 수 있다. 예를 들어, 폴리에틸렌 테레프탈레이트, 폴리부틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트 등의 폴리에스테르계 수지, 폴리이미드, 폴리아미드이미드 등의 폴리이미드계 수지, 폴리아미드6, 폴리아미드66, 폴리아미드12, 폴리아미드11 등의 폴리아미드 수지, 폴리비닐리덴플루오르화물, 폴리비닐플루오르화물, 폴리테트라플루오르에틸렌, 에틸렌-테트라플루오르에틸렌 공중합체, 폴리클로로트리플루오로에틸렌 등의 불소 수지, 폴리비닐알코올, 폴리비닐에텔, 폴리비닐부티랄, 폴리아세트산비닐, 폴리염화비닐 등의 비닐 수지, 에폭시 수지, 크실렌 수지, 아라미드 수지, 폴리우레탄계 수지, 폴리우레아계 수지, 멜라민 수지, 페놀계 수지, 폴리에테르, 아크릴계 수지 및 이들의 공중합체 등을 들 수 있다.
또한, 도전성 조성물의 전기 전도도를 조정하기 위해서, 도전성 조성물에 억셉터성 또는 도너성 도펀트를 도핑함으로써, 공액 도전성 고분자의 공액 전자의 산화 환원 전위를 변화시켜도 좋다.
억셉터성 도펀트로서는, 할로겐 화합물, 루이스 산, 프로톤 산, 유기시아노 화합물, 유기 금속 화합물 등을 사용할 수 있다. 할로겐 화합물로서는, 염소, 브롬, 요오드, 염화 요오드, 브롬화 요오드, 불화 요오드 등을 들 수 있다. 루이스 산으로서는, 펜타플루오르화 인, 펜타플루오르화 비소, 펜타플루오르화 안티몬, 삼불화 붕소, 삼염화 붕소, 삼브롬화 붕소 등을 들 수 있다. 프로톤 산으로서는, 염산, 황산, 질산, 인산, 불화붕소수소산, 불화 수소산, 과염소산 등의 무기산과, 유기카르복실산, 유기술폰산 등의 유기산을 들 수 있다. 유기카르복실산 및 유기술폰산으로서는, 카르복실산 화합물 및 술폰산 화합물을 사용할 수 있다. 유기 시아노 화합물로서는, 공액 결합에 2개 이상의 시아노기를 포함하는 화합물을 사용할 수 있다. 예를 들어, 테트라시아노에틸렌, 산화테트라시아노에틸렌, 테트라시아노벤젠, 테트라시아노퀴노디메탄, 테트라시아노아자나프탈렌 등을 들 수 있다.
도너성 도펀트로서는, 알칼리 금속, 알칼리 토류 금속, 또는 4급 아민 화합물 등을 들 수 있다.
또한, 도전성 조성물을 물 또는 유기 용제(알코올계 용제, 케톤계 용제, 에스테르계 용제, 탄화수소계 용제, 방향족계 용제 등)에 용해시켜, 습식법에 의하여 투광성 전극이 되는 박막을 형성할 수 있다.
도전성 조성물을 용해하는 용매로서는, 특히 한정하지 않고, 상술한 도전성 고분자 및 유기 수지 등의 고분자 수지 화합물을 용해하는 것을 사용하면 좋다. 예를 들면, 물, 메틸 알코올, 에틸 알코올, 프로필렌카보네이트, N-메틸피롤리돈, 디메틸포름아미드, 디메틸아세트아미드, 시클로헥사논, 아세톤, 메틸에틸케톤, 메틸이소부틸케톤, 또는 톨루엔 등의 단독 또는 혼합 용제에 용해하면 좋다.
도전성 조성물을 상술한 바와 같이, 용매에 용해한 후, 도포법, 코팅법, 액적 토출법(잉크 젯법이라고도 한다), 인쇄법 등의 습식법을 사용하여 층간 절연막(2417) 위에 형성함으로써, 화소 전극(2406)을 얻을 수 있다. 용매의 건조는, 열 처리를 행하여도 좋고, 감압함으로써 행하여도 좋다. 또한, 유기 수지가 열 경화성의 경우는, 열 처리를 행하면 좋고, 광 경화성의 경우는 광 조사 처리를 행하면 좋다.
격벽층(2418)은 CVD법, 스퍼터링법, 도포법 등에 의하여 기판 전면에 절연층을 형성한 후, 선택적으로 에칭하여 형성할 수 있다. 또한, 액정 토출법, 인쇄법 등을 사용하여 선택적으로 형성할 수도 있다. 그 이외에, 포지티브형 감광성 수지를 사용하여 전면에 절연층을 형성한 후, 상기 절연층을 노광 및 현상함으로써, 원하는 형상으로 할 수도 있다.
EL 층(2419)으로서는, 적어도 발광층을 형성하고, 상기 발광층 이외에 정공 주입층, 정공 수송층, 전자 수송층 또는 전자 주입층을 적절히 형성하여도 좋다. EL 층은 잉크젯법 등의 도포법이나 증착법에 의하여 형성할 수 있다.
다음, 기판(2200)과 대향시키도록 대향 기판(2421)을 형성한다(도 31b 참조). 대향 기판(2421)과 대향 전극(2420)의 사이에는, 수지층(2422)을 형성하여도 좋고, 불활성 가스를 충전시킨 구성으로 하여도 좋다. 또한, 대향 전극(2420)을 덮도록 보호층을 형성하여도 좋다.
본 실시형태의 EL형 표시 장치에서는, 트랜지스터의 채널 형성 영역이 단결정 반도체 층으로 형성된다. 따라서, 본 실시형태의 EL 표시 장치는 다결정 반도체를 채널 형성 영역으로서 이용하는 표시 장치와 비교하여 화소마다의 트랜지스터 특성의 편차를 저감할 수 있다. 따라서, 화소마다의 표시의 불균일을 억제할 수 있다.
또한, 본 실시형태의 표시 장치를 구성하는 트랜지스터의 구성은 특히 한정되지 않는다. 예를 들어, 상기 실시형태 6 내지 실시형태 8에서 나타내는 구성의 전계 효과 트랜지스터를 적용할 수도 있다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 12)
반도체 기판(10)을 사용하여 다양한 전기 기기를 제작할 수 있다. 전기 기기로서는, 비디오 카메라, 디지털 카메라 등의 카메라, 네비게이션 시스템, 음향 재생 장치(카오디오, 오디오 컴포넌트 스테레오 등), 컴퓨터, 게임기기, 휴대 정보 단말(모바일 컴퓨터, 휴대 전화, 휴대형 게임기 또는 전자서적 등), 기록매체를 구비한 화상 재생 장치(구체적으로는 DVD(digital versatile disc) 등의 화상 데이터를 표시하는 표시 장치를 구비한 장치) 등이 포함된다.
본 실시형태에서는, 도 32a 내지 도 33c를 사용하여 전기 기기의 구체적인 형태를 설명한다. 도 32a는 휴대 전화기(1901)의 일례를 도시하는 외관도이다. 이 휴대 전화기(1901)는, 표시부(1902), 조작 스위치(1903) 등을 포함하여 구성된다. 표시부(1902)에 도 30a 및 도 30b에서 설명한 액정 표시 장치 또는 도 31a 및 도 31b에서 설명한 EL 표시 장치를 적용함으로써, 표시의 불균일이 적고, 화질이 뛰어난 표시부(1902)로 할 수 있다.
또한, 도 32b는 디지털 플레이어(1911)의 구성예를 도시하는 외관도이다. 디지털 플레이어(1911)는 표시부(1912), 조작부(1913), 이어폰(1914) 등을 포함하고 있다. 이어폰(1914) 대신에 헤드폰이나 무선식 이어폰을 사용할 수 있다. 표시부(1912)에 도 30a 및 도 30b에서 설명한 액정 표시 장치 또는 도 31a 및 도 31b에서 설명한 EL 표시 장치를 적용함으로써, 화면 사이즈가 0.3인치로부터 2인치 정도인 경우라도 고정세의 화상 및 많은 문자 정보를 표시할 수 있다.
또한, 도 32c는 전자 북(1921)의 외관도이다. 이 전자 북(1921)은 표시부(1922), 조작 스위치(1923)를 포함하고 있다. 전자 북(1921)에는 모뎀을 내장하여도 좋고, 도 25의 반도체 장치(2020)를 내장시키고, 무선으로 정보 송수신할 수 있는 구성으로 하여도 좋다. 표시부(1922)에는 도 30a 및 도 30b에서 설명한 액정 표시 장치 또는 도 31a 및 도 31b에서 설명한 EL 표시장치를 적용함으로써, 고화질의 표시를 행할 수 있다.
도 33a 내지 도 33c는 본 발명을 적용한 휴대 전화(1800)의 구성의 일례이며, 도 33a가 정면도이며, 도 33b가 배면도이며, 도 33c가 전개도이다. 휴대 전화(1800)는 전화와 휴대 정보 단말 쌍방의 기능을 구비하고, 컴퓨터를 내장하고, 음성 통화 이외에도 다양한 데이터 처리가 가능한 소위 스마트 폰이다. 휴대 전화(1800)는 카메라를 내장하기 때문에, 정지화상, 동화상을 촬영할 수 있다.
휴대 전화(1800)는, 케이스(1801) 및 케이스(1802)의 2개의 케이스로 구성된다. 케이스(1801)에는 표시부(1805), 스피커(1806), 마이크로 폰(1807), 조작 키(1808), 포인팅 디바이스(1809), 카메라용 렌즈(1810), 외부 접속 단자(1811), 이어폰 단자(1812) 등이 형성된다. 표시부(1805)에는 도 30a 및 도 30b에서 설명한 액정 표시 장치, 또는 도 31a 및 도 31b에서 설명한 EL 표시 장치를 적용함으로써, 고화질의 표시를 행할 수 있다.
케이스(1802)에는 키보드(1815), 외부 메모리 슬롯(1816), 카메라용 렌즈(1817), 라이트(1818) 등을 구비한다. 또한, 안테나는 케이스(1801) 내부에 내장된다.
또한, 상기 구성에 더하여, 비접촉 IC칩, 소형 기록 장치 등을 내장하여도 좋다.
표시부(1805)는, 사용형태에 대응하여 표시의 방향이 적절히 변화한다. 표시부(1805)와 동일 면 위에 카메라용 렌즈(1810)를 구비하기 때문에, 텔레비전 전화가 가능하다. 또한, 표시부(1805)를 뷰파인더로 하여 카메라용 렌즈(1817) 및 라이트(1818)로 정지 화상 및 동 화상의 촬영이 가능하다. 스피커(1806) 및 마이크로 폰(1807)은 음성 통화에 한정되지 않고, 텔레비전 전화, 녹음, 재생 등이 가능하다. 조작 키(1808)에서는, 전화의 발신 및 착신, 전자 메일 등의 간단한 정보 입력, 화면의 스크롤, 커서(cursor) 이동 등이 가능하다. 또한, 중첩한 케이스(1801)와 케이스(1802)(도 33a 참조)는, 슬라이드하여 도 33c에서 도시하는 바와 같이 전개한다. 전개시킨 상태에서는, 휴대 전화(1800)를 휴대 정보 단말로서 사용할 수 있다. 이 상태에서는, 키보드(1815), 포인팅 디바이스(1809)를 사용함으로써, 원활한 조작이 가능하다. 외부 접속 단자(1811)는 AC어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(1816)에 기록 매체를 삽입함으로써, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이라도 좋다.
[실시예 1]
본 실시예에서는, 레이저 처리에 의하여 단결정 반도체 층의 결정성이 향상되는 것과 레이저 처리를 행한 후의 가열 처리에 의하여 단결정 반도체 층의 라이프 타임이 향상되는 것을 설명한다. 결정성의 평가 및 라이프 타임의 평가를 하기 위해서 3종류의 반도체 기판을 제조하였다. 제 1 반도체 기판은 본 발명에 따른 반도체 기판이며, 단결정 반도체 기판으로부터 분리된 단결정 반도체 층에 대해서 레이저 처리 및 가열 처리를 행한 반도체 기판이다. 제 2 반도체 기판은, 레이저 조사 처리를 행하고, 가열 처리를 행하지 않은 반도체 기판이다. 제 3 반도체 기판은, 레이저 조사 처리 및 가열 처리를 행하지 않은 반도체 기판이다.
이하, 반도체 기판의 제조 방법에 대해서 설명한다. 도 34는 실험에 사용한 반도체 기판의 적층 구조를 도시하는 단면도이다. 반도체 기판은 실시형태 1의 제조 방법(도 4a 내지 도 5c 참조)에 의하여 반도체 기판을 제작하였다. 단결정 실리콘 층(201)이 산화질화실리콘 막(202), 질화산화실리콘 막(203), 및 산화실리콘 막(204)을 포함하는 버퍼층(111)을 개재하여 유리 기판(200)에 고정된다.
본 실시예의 반도체 기판의 버퍼층에 포함되는 막의 두께는, 각각 이하와 같다.
· 산화질화실리콘 막(202) 50nm
· 질화산화실리콘 막(203) 50nm
· 산화실리콘 막(204) 50nm
반도체 기판을 제작하기 위해서, 단결정 반도체 기판(110)에 단결정 실리콘 웨이퍼가 사용된다. 단결정 실리콘 웨이퍼는, 1변이 5인치의 네모난 기판이다. 그 도전형은 p형이며, 저항률은 10Ω·cm 정도이다. 또한, 결정 방위는, 주표면이 (100)이며, 측면이 (110)이다. 지지 기판(100)인 유리 기판(200)은, 두께가 0.7mm의 무알칼리 유리 기판(상품명 : AN100)이다.
제 1 절연층(113)으로서 PECVD법에 의하여 두께가 50nm의 산화질화실리콘 막(202)과 두께가 50nm의 질화산화실리콘 막(203)으로 이루어지는 2층 구조의 절연막을 형성한(도 4a 참조). 산화질화실리콘 막(202)의 프로세스 가스는 SiH4, 및 N2O이며, 유량비는 SiH4＼N2O=4＼800이다. 성막 공정의 기판 온도는 400℃이다. 질화산화실리콘 막(203)의 프로세스 가스는, SiH4, NH3, N2O, 및 H2이며, 유량비는 SiH4＼NH3＼N2O＼H2=10＼100＼20＼400이다. 성막 공정의 온도는 350℃이다.
단결정 실리콘 웨이퍼에 손상 영역을 형성하기 위해서 이온 도핑 장치를 사용하여 수소 이온을 단결정 실리콘 웨이퍼에 첨가한다. 소스 가스로서는 100% 수소 가스를 사용하여, 수소 가스를 여기하여 생성된 플라즈마 중의 이온을 질량 분리하지 않고, 전계로 가속하여 단결정 실리콘 웨이퍼 기판에 조사하여 손상 영역(115)을 형성하였다(도 4b 참조). 이온 도핑 장치에 있어서, 수소 가스를 여기함으로써, H+, H2 +, H3 +의 3종의 이온 종이 생성되고, 이 모든 이온 종을 가속하여 단결정 실리콘 웨이퍼에 조사한다. 수소 가스로 발생한 수소 이온 종 중, 80% 정도가 H3 +이다.
수소 이온 도핑의 조건은, 예를 들어, 전원 출력 100W, 가속 전압 40kV, 도즈량 2.2×1016ions/cm3로 하였다.
제 2 절연층(114)으로서, PECVD법에 의하여 두께가 50nm의 산화실리콘 막(204)을 형성하였다(도 4c 참조). 산화실리콘 막(204)의 성막용 프로세스 가스에는 TEOS, 및 O2를 사용하여, 그 유량비는 TEOS＼O2=15＼750이다. 또한, 성막 공정의 온도는 300℃이다.
유리 기판(200), 및 막(202 내지 204)이 형성된 단결정 실리콘 웨이퍼를 순수(純水) 중에서 초음파 세정한 후, 오존을 포함하는 순수로 세정한 후, 유리 기판(200) 표면과 단결정 실리콘 웨이퍼 표면에 형성된 산화실리콘 막(204)을 밀착시켜 접합시킨다(도 4d 참조). 다음, 손상 영역(115)에서 벽개를 발생시키기 때문에, 가열로에 있어서, 200℃에서 2시간의 가열 처리를 행하고, 유리 기판(200)과 산화실리콘 막(204)의 결합 강도를 향상시키고, 이어서 가열로에서 600℃에서 4시간의 가열을 행함으로써, 단결정 실리콘 웨이퍼를 벽개시키고, 단결정 실리콘(201)을 단결정 실리콘 웨이퍼로부터 분리한다.
또한, 도 4a 내지 도 4d까지의 공정(버퍼층의 형성, 손상 영역의 형성, 접합 공정, 단결정 실리콘 웨이퍼의 분리 공정)을 행하여 제조된 반도체를 「반도체기판x」라고 부른다.
다음, 반도체 기판x를 순수에 의하여 세정한 후, 1/100로 희석된 불산에 의하여 단결정 실리콘 층(201)을 처리하여, 표면에 형성된 자연 산화막을 제거한다. 다음, 단결정 실리콘 층(201)에 레이저 빔을 조사하여 용융시키고 재결정화시킨다. 레이저 발진기에는, 파장 308nm의 빔을 발진하는 XeCl 엑시머 레이저를 사용한다. 레이저 빔의 펄스 폭은 25nsec이며, 반복 주파수는 30Hz이다.
광학계에 의하여 레이저 빔의 피조사면에서의 빔 형상을 선형으로 집광하고, 레이저 빔을 폭 방향(빔 형상의 단축 방향)으로 주사하였다. 또한, 레이저 조사시에는 반도체 기판x는 가열하지 않고, 실온이다. 이 레이저 조사 처리 공정까지 행하여 제조된 반도체 기판을 「반도체기판y」라고 부른다.
레이저 빔을 조사한 후, 종형(縱型) 저항 가열로에서, 질소 분위기에서 반도체 기판y를 가열 처리하였다. 본 실시예에서는, 처리의 조건이 다른 2종류의 반도체 기판을 제작하였다. 조건의 하나는, 500℃에서 1시간의 가열을 행한 후, 계속해서 550℃에서 4시간 가열 처리하는 조건이다. 이 조건의 가열 처리를 행한 반도체 기판을 「반도체기판A」라고 부른다. 다른 하나의 가열 처리의 조건은 500℃에서 1시간 가열 한 후, 계속해서 600℃에서 4시간 가열하는 조건이다. 이 조건의 가열 처리 공정을 행한 반도체 기판을 「반도체기판B」라고 부른다.
또한, 레이저 조사 처리를 행한 후, 500℃에서 1시간 가열한 후, 550℃에서 4시간 가열 처리를 하여 제작된 반도체 기판A에 있어서, 유리 기판(200)은 20ppm 정도 쉬링크(shrink)하는 것이 확인되었다. 쉬링크가 발생하는 공정이 미세한 위치 맞춤이 필요한 공정(예를 들어, 축소 노광 장치에 의한 노광 공정 등)을 하기 전에 생긴 쉬링크이기 때문에, 본 발명의 반도체 기판을 사용하는 반도체 장치의 제작에 있어서는 영향이 없다.
표 1에 반도체 기판x, 반도체 기판y, 반도체 기판A, 반도체 기판B와 레이저 빔 조사 공정과 가열 처리 공정의 대응을 나타낸다.
[표 1]
Figure 112010053640250-pat00001
[실시예 2]
본 발명에 따른 반도체 기판A, 및 반도체 기판B, 및 비교예인 반도체 기판x, 및 반도체 기판y에 대해서 각각 단결정 실리콘 층(201)의 결정성을 평가하였다. 결정성을 평가하기 위해서, 라만 분광 측정, 및 라이프 타임 평가 측정을 행하였다. 본 실시예에서는, 이것들의 측정 결과를 기초로 하여, 용융시키고 재결정화시키는 레이저 조사 처리에 의하여 단결정 실리콘 층의 결정성이 향상되는 것, 및 레이저 조사 처리후의 용융시키지 않는 가열 처리에 의하여, 단결정 실리콘 층의 결정성이 더 향상되는 것을 설명한다.
또한, 본 실시예의 반도체 기판과 실시예 3 내지 실시예 5의 반도체 기판을 구별하기 위해서, 제조 방법을 나타내는 알파벳(alphabet)의 뒤에 참조 부호에 「-1」을 붙이고, 반도체 기판A-1, 반도체 기판B-1, 반도체 기판x-1, 반도체 기판y-1이라고 부른다. 반도체 기판의 참조 부호에 대해서는, 실시예 3 내지 실시예 5에서도 마찬가지다.
라만 분광 측정, 및 라이프 타임 평가 측정을 행한 각 반도체 기판을 제조할 때의 수소 이온 도핑의 조건은 이하와 같다. 소스 가스는 100% 수소, 전원 출력은 100W, 가속 전압은 40kV, 도즈량은 2.2×1016ions/cm3이다. 단결정 실리콘 웨이퍼로부터 분리된 단결정 실리콘 층(201)의 두께는, 120nm이다.
또한, 반도체 기판y-1, 반도체 기판A-1, 반도체 기판B-1에 행한 레이저 처리 공정의 조건은 이하와 같다. 레이저 빔의 빔 형상의 폭을 340㎛로 하고, 주사 속도는 1.0mm/초로 하였다. 레이저 빔의 펄스의 오버 랩율이 90%이며, 같은 영역에 펄스가 약 10숏 조사되는 조건이다. 레이저 빔의 에너지 밀도는 660mJ/cm2로 하였다. 또한, 질소 기체 분위기로 하기 위해서, 레이저 빔의 피조사면에 질소 가스를 분무하면서 레이저 빔을 조사하였다.
라만 분광의 측정 결과를 도 35 및 도 36에 도시한다. 도 35는 라만 시프트의 그래프이며, 도 36은 라만 스펙트럼의 반치전폭(FWHM; full width at half maximum)의 그래프이다. 또한, 각 기판에 대해서 9개소 라만 스펙트럼을 측정하였다.
도 35에 도시하는 라만 시프트의 피크 파수(피크 값이라고도 한다)는, 결정 격자의 진동 모드로 결정되는 값이며, 결정의 종류에 의하여 고유의 값이 된다. 내부 응력이 없는 단결정 실리콘의 라만 시프트는 520.6cm-1이다. 실리콘의 라만 시프트가 이 파수에 가까울수록 결정 구조가 단결정과 비슷하고, 결정성이 좋은 지표(指標)로 할 수 있다.
또한, 도 36에 도시하는 FWHM이 작을수록 결정 상태는 흔들림이 적고, 균일한 것을 나타낸다. 시중 판매의 단결정 실리콘 웨이퍼의 FWHM은 2.5cm-1 내지 3.0cm-1 정도이며, 이 값에 가까울수록 결정성이 단결정 실리콘 웨이퍼와 같이 균일한 결정 구조를 가지는 것의 지표로 할 수 있다.
도 35 및 도 36의 그래프를 보면, 레이저 처리에 의하여 단결정 실리콘 층의 결정성이 회복되는 것을 알 수 있다. 레이저 조사 처리함으로써, 가공하기 전의 단결정 실리콘 웨이퍼와 같은 정도의 결정성으로 회복시킬 수 있는 것을 알 수 있다. 또한, 도 35 및 도 36의 그래프를 보면, 반도체 기판y-1과 반도체 기판A-1, 반도체 기판B-1의 데이터에 큰 변화가 없다. 따라서, 본 실시예의 가열 처리에서는, 라만 분광 분석에 의하여 검출되는 단결정 실리콘 층의 결정 구조의 변화를 발생시키지 않는다고 추측된다.
도 37은 반도체 기판x-1, 반도체 기판y-1, 반도체 기판A-1, 및 반도체 기판B-1의 라이프 타임 평가 결과의 그래프이다. 본 실시예에서는, 측정 장치에 KOBELCO research institute 제조의 마이크로파 광 도전 감쇠(Microwave Photo Conductive Decay)법을 사용한 라이프 타임 평가 장치를 사용하였다.
마이크로파 광 도전 감쇠법(이하, μ-PCD법이라고 한다)이란, 반도체의 표면에 레이저 광을 조사하여 반도체 중에 캐리어를 발생시키고, 또 레이저 광이 조사되는 위치에 마이크로파를 조사하고, 반도체로 반사된 마이크로파의 강도의 감쇠 상태를 검출함으로써, 라이프 타임을 평가하는 방법이다. μ-PCD법에서는, 반도체 중에 캐리어가 생성되면 반도체의 저항값이 내려가기 때문에, 캐리어가 발생한 영역에서의 마이크로파의 반사율이 높아지는 것을 이용하며, 반사 마이크로파의 강도를 검출함으로써, 라이프 타임을 평가한다.
단결정 실리콘에 빛을 조사하면 가전자(價電子)대역에서 발생한 전자와 전도 대역에 발생한 정공은 재결합하여 소멸한다. 단결정 실리콘 층에 오염이나 결함이 다수 있으면, 전하 트랩 중심의 밀도가 높아지기 때문에, 단결정 실리콘에서의 캐리어의 재결합의 확률이 증가하기 때문에, 라이프 타임은 짧아진다. 따라서, 라이프 타임은 단결정 실리콘 등 반도체의 결정 구조가 완전한지 아닌지를 평가하는 파라미터로서 이용된다.
도 37의 그래프의 세로축은 반사 마이크로파의 검출 신호의 피크 값이다. 도 37에 있어서, 피크 값이 클수록 라이프 타임이 긴 것을 나타내기 때문에, 피크 값으로 라이프 타임을 평가할 수 있다. 반도체 기판x-1과 반도체 기판y-1을 비교하면, 레이저 조사 처리에 의하여 라이프 타임을 길게 할 수 있는 것을 알 수 있다. 또한, 반도체 기판y-1과 반도체 기판A-1, 반도체 기판B-1을 비교하면, 레이저 처리 후의 가열 처리를 행함으로써, 라이프 타임이 각별히 길어지는 것을 알 수 있다.
도 35 및 도 36을 참조하면, 반도체 기판y-1과 반도체 기판A-1, 반도체 기판B-1의 라만 분광에 의한 결정성의 평가는 같은 정도이다. 이것에 대해서, 도 37의 라이프 타임의 향상이라는 결과에 의거하여, 가열 처리를 행하지 않는 단결정 실리콘 층보다 레이저 조사 처리 후에 가열 처리를 행한 단결정 실리콘 층 쪽이 보다 완전성이 높은 단결정 구조가 된다고 생각할 수 있다. 그 이유는 명확하지 않지만, 가열 처리에 의하여 라이프 탐임을 단축시키는 전하 트랩 중심 밀도(예를 들어, 댕글링 본드)가 감소한다고 생각할 수 있다.
라이프 타임을 향상시키기 위해서, 레이저 조사 공정 후의 가열 처리 온도는 400℃ 이상으로 한다. 가열 온도는 500℃ 이상이 바람직하고, 550℃ 이상이 보다 바람직하다. 또한, 이 가열 처리는 단결정 반도체 층을 용융시키지 않도록 하고, 또한 지지 기판의 온도가 그 변형점을 넘지 않도록 한다.
[실시예 3]
본 실시예에서는, 단결정 실리콘 층이 레이저 빔(122)의 조사에 의하여 융용되는 것을 설명한다. 또한, 레이저 빔의 조사에 의하여 단결정 실리콘 층이 재결정화되고, 단결정 구조가 되는 것을 설명한다.
레이저 조사 처리 전의 반도체 기판x-2의 단결정 실리콘 층(201)에 레이저 빔을 조사하고, 단결정 실리콘 층(201)의 상(相)변화를 분광학(分光學)적인 수단에 의하여 측정하였다. 구체적으로는, 단결정 실리콘 층(201)의 레이저 빔이 조사되는 영역에 프로브 광을 조사하고, 그 반사광의 강도 변화를 측정한다. 반사광의 강도에 의하여 단결정 실리콘 층(201)이 고상 상태인지, 액상 상태인지를 판별할 수 있다. 실리콘은 고상 상태로부터 액상 상태로 변화하면, 굴절율이 급격하게 상승하고, 가시광에 대한 반사율이 급격하게 상승한다. 따라서, 프로브 광에 가시광 영역의 파장의 레이저 빔을 사용하여, 프로브 광의 반사광의 강도 변화를 검출함으로써, 단결정 실리콘 층(201)의 고상 상태로부터 액상 상태로의 상변화, 및 액상 상태로부터 고상 상태로의 상변화 검출을 할 수 있다. 따라서, 단결정 실리콘 층(201)에 조사하는 XeCl 엑시머 레이저 빔과 단결정 실리콘 층(201)에서 반사된 프로브 광을 다른 광 검출기(photo detector)에서 수광하고, 2개의 광 검출기의 검출 신호를 오실로스코프(oscilloscope)에 입력하고, 광 검출기의 검출 신호의 변화를 조사함으로써, XeCl 엑시머 레이저 빔의 조사 시간과 단결정 실리콘 층(201)의 상변화의 관계를 알 수 있다. 여기서는, 프로브 광으로서 Nd : YVO4 레이저의 제 2 고조파인 532nm의 빔을 프로브 광으로 한다.
도 38은 측정 결과를 나타내는 오실로스코프의 신호 파형의 사진이다. 도 38의 사진에 있어서, 아래 측의 신호 파형은 XeCl 엑시머 레이저의 강도 변화에 대응하는 신호 파형이다. 위 측의 신호 파형은 단결정 실리콘 층에서 반사된 프로브 광의 강도 변화에 대응하는 신호 파형이다. 도 38의 가로축은 시간을 나타내고, 격자의 간격이 100 나노 초이다.
측정 조건은 이하와 같다. 질소 분위기로서, XeCl 엑시머 레이저의 에너지 밀도는 539mJ/cm2로 한다. 또한, 반도체 기판y-2를 제조하기 위한 레이저 빔(320)을 1숏 단결정 실리콘 층에 조사한다. 또한, XeCl 엑시머 레이저 빔의 강도를 나타내는 신호 파형에 2개의 피크가 나타나지만, 이것은 측정에 사용한 XeCl 엑시머 레이저 발진기의 사양(仕樣)에 의한 것이다.
또한, 도 38의 데이터를 측정한 반도체 기판y-2의 단결정 실리콘 층(201)의 두께는 100nm이다. 손상 영역(115)을 형성할 때의 도핑의 조건은, 소스 가스 100% 수소, 전원 출력 100W, 가속 전압 40kV, 도즈량은 2.2×1016ions/cm2로 한다.
도 38에 도시하는 바와 같이, XeCl 레이저 빔이 조사되면, 프로브 광에 대응하는 신호 강도는 급격하게 증대되고, XeCl 레이저 빔의 조사 후, 이윽고 감쇠된다. 따라서, 검출 신호의 강도의 변화에 의하여, 다음 것을 알 수 있다. 단결정 실리콘 층(201)에 XeCl 레이저 빔을 조사함으로써, 레이저 빔의 조사 영역의 온도가 융점 이상으로 상승하고, 그 영역은 용융된다. 그리고, 레이저 빔의 조사 후도 이 영역은 용융 상태(액상 상태)가 잠시 유지되지만, 이윽고 이 영역의 온도가 하강하면 응고하기 시작하고, 완전히 고상 상태로 되돌아간다. 즉, XeCl 레이저 빔의 조사에 의하여 단결정 실리콘 층(201)이 용융되는 것이 확인되었다.
다음, XeCl 레이저 빔을 조사하여, 단결정 실리콘 층을 용융시킴으로써, 재결정하는 것 및 재결정화된 실리콘 층이 단결정 구조인 것을 설명한다.
도 39a 및 도 39b는, 반도체 기판x-3 및 반도체 기판y-3의 단결정 실리콘 층 표면의 전자후방산란회절상(EBSP; Electron Back Scatter Diffraction Pattern)의 측정 데이터로부터 얻어진 역극점도(逆極點圖)(IPF; inverse pole figure) 맵이다. 도 39a는 레이저 조사 공정을 행하지 않는 반도체 기판x-3의 단결정 실리콘 층의 IPF 맵이며, 도 39b는 레이저 조사 공정을 행한 반도체 기판y-3의 IPF 맵이다. 도 39c는 결정의 각 면방위를 컬러 코드화하고, IPF 맵의 배색(配色)과 결정 방위의 관계를 도시하는 컬러 코드 맵이다.
반도체 기판x-3 및 반도체 기판y-3의 제조에 있어서, 손상 영역(115)을 형성할 때의 도핑 조건은 전원 출력 100W, 가속 전압 40kV, 도즈량 2.0×1016ions/cm2이다. 반도체 기판x-3, 반도체 기판y-3의 단결정 실리콘 층의 두께는, 100nm 정도이다.
반도체 기판y-3의 레이저 조사 처리의 조건은 이하와 같다. 피조사면에서의 레이저 빔의 단면 형상은 폭 350㎛, 길이 126mm의 선형이며, 레이저 빔의 주사 속도(기판의 이동 속도)는 1.0mm/초이다. 단결정 실리콘 층(201)의 같은 영역에 조사되는 레이저 빔의 숏 수는, 빔 폭과 주사 속도로 계산하여 10.5숏이 된다. 레이저 빔의 에너지 밀도는 648mJ/cm2이다. 레이저 빔의 조사 분위기를 질소 분위기로 함으로써, 레이저 빔의 피조사면에 질소 가스를 분무한다.
도 39a와 도 39b의 IPF 맵에 의하면, 레이저 빔의 조사 전과 조사 후에 있어서, 단결정 실리콘 층(201)의 결정 방위가 흐트러지지 않고, 단결정 실리콘 층(201) 표면의 면 방위는 사용한 단결정 실리콘 웨이퍼와 같은 (100) 면 방위를 유지하는 것을 알 수 있다. 또한, 레이저 빔의 조사 전과 조사 후에 있어서, 단결정 실리콘 층(201)에 결정립계가 존재하지 않는 것을 알 수 있다. 이것은, 도 39a 및 도 39b의 IPF 맵이 도 39c의 컬러 코드 맵의 (100) 방위를 나타내는 색(컬러 도면에서는 적색)으로 이루어지는 1색의 사각(四角)의 상인 것에 의하여 확인할 수 있다.
따라서, EBSP의 측정에 의하여 주표면의 면 방위가 (100)의 단결정 실리콘 웨이퍼로 주표면의 면 방위가 (100)의 단결정 실리콘 층이 형성되고, 이 단결정 실리콘 층에 레이저 빔을 조사하여 용융된 단결정 실리콘 층도 주표면의 면 방위는 (100)인 것이 확인되었다.
또한, 도 39a 및 도 39b의 IPF 맵에 나타내는 점은, CI 값이 낮은 부분을 나타낸다. CI 값이란, 결정 방위를 결정하는 데이터의 신뢰성, 정확도를 나타내는 지표값이다. 결정립계, 결정 결함 등에 의하여 CI 값이 낮아진다. 즉, CI 값이 낮은 부분이 적을수록, 완전성이 높은 결정 구조이며, 결정성이 좋다고 평가할 수 있다. 반도체 기판x-3의 IPF 맵보다 반도체 기판y-3의 IPF 맵이 CI값이 낮은 부분이 적다. 따라서, EBSP의 측정에 의하여 레이저 빔을 조사함으로써, 단결정 실리콘 층의 결정 결함, 댕글링 본드 등의 마이크로의 결함이 수복된다고 추측할 수 있다.
[실시예 4]
본 실시예에서는, 레이저 조사 처리에 의하여 단결정 실리콘 층(201)의 평탄성이 향상되는 것을 설명한다. 표면의 평탄성은, 원자력 현미경에 의한 관찰상(이하, AFM상이라고 한다)을 해석함으로써 얻어지는 표면 거칠기를 나타내는 측정값으로 평가하였다. 본 실시예에서는, 실시예 2의 라이프 타임 평가 및 라만 분광 분석을 행한 4종류의 반도체 기판x-1, 반도체 기판y-1, 반도체 기판X-1, 반도체 기판B-1에 대해서 표면 거칠기를 평가하였다.
측정 조건은 이하와 같다.
· 원자간력 현미경(AFM) : 주사형 프로브 현미경 SPI3800N/SPA500(Seiko Instruments Inc. 제조)
· 측정 모드 : 다이나믹 포스 모드(DFM 모드)
· 캔틸레버(cantilever) : SI-DF40(실리콘 제, 스프링 정수 42N/m, 공진 주파수 250kHz 내지 390kHz, 탐침(探針)의 선단 R≤10nm)
· 측정 면적 : 5㎛×5㎛
· 측정점수 : 256점×256점
또한, DFM 모드란, 어느 주파수(캔틸레버에 고유의 주파수)로 캔틸레버를 공진시킨 상태에서 캔틸레버의 진동 진폭이 일정하게 되도록 탐침과 시료의 거리를 제어하면서, 시료의 표면 형상을 측정하는 측정 모드를 의미한다. DFM 모드에서는, 시료의 표면과 캔틸레버가 비접촉이기 때문에, 시료의 표면이 손상되지 않고 원래의 형상을 유지한 채 측정할 수 있다.
도 40a 내지 도 40d는 각각 각 반도체 기판x-1, 반도체 기판y-1, 반도체 기판A-1, 및 반도체 기판 B-1의 단결정 실리콘 층(201) 표면의 AFM상이다.
도 41a 내지 도 41c에 AFM상에 의거하여 계산된 각 반도체 기판x-1, 반도체 기판y-1, 반도체 기판A-1, 반도체 기판B-1의 단결정 실리콘 층의 표면 거칠기를 도시한다. 부속의 소프트웨어에 의하여 표면 거칠기 해석을 행하여, 평균 면 거칠기(Ra), 자승 평균 면 거칠기(RMS), 및 산곡(山谷)의 최대 고저차(P-V)를 산출하였다. 도 41a는 산술(算術) 평균 면 거칠기(Ra)의 그래프이며, 도 41b는 자승 평균 면 거칠기 RMS의 그래프이며, 도 41c는 산곡의 최대 고저차값 (P-V)의 그래프이다. 본 실시예에서는, 반도체 기판x-1, 반도체 기판y-1, 반도체 기판A-1, 반도체 기판B-1을 각각 2매 준비하고, 1매의 기판에 대해서 3개소, 표면 거칠기 해석을 행한다.
도 41a 내지 도 41c의 데이터에 의하여 레이저 조사 처리에 의하여 용융되고 재결정화된 단결정 실리콘 층(201)의 표면이 평탄화되는 것을 알 수 있다. 또한, 레이저 조사 처리한 후에 가열 처리를 행하여도 단결정 실리콘 층의 평탄성이 유지되는 것을 알 수 있다. 따라서, 레이저 빔 조사 처리의 효과의 하나는, 지지 기판(100)으로서 사용한 유리 기판의 내열 온도 이하의 프로세스 온도에서의 단결정 반도체 기판으로부터 분리된 단결정 반도체 층의 평탄화라고 말할 수 있다.
이하, 본 명세서에서 표면의 평탄성의 지표에 사용된 평균 면 거칠기(Ra), 자승 평균 면 거칠기(RMS), 및 산곡의 최대 고저차(P-V)에 대하여 설명한다.
평균 면 거칠기(Ra)란, JISB0601 : 2001(ISO4287 : 1997)로 정의되어 있는 중심선 평균 거칠기(Ra)를 측정 면에 대하여 적용할 수 있도록 3차원으로 확장한 것이다. 기준면으로부터 지정면까지의 편차의 절대값을 평균한 값으로 표현할 수 있고, 하기 수식 (a1)로 구할 수 있다.
[수식 a1]
Figure 112010053640250-pat00002
또한, 측정면이란, 전(全) 측정 데이터가 나타내는 면이고, 수식 (a2)으로 계산된다. 하기 수식 (a2)에 있어서, (X, Y)의 범위는 (0, 0) 내지 (Xmax 내지 Ymax)이다.
[수식 a2]
Figure 112010053640250-pat00003
또한, 지정면이란, 거칠기 계측의 대상이 되는 면이고, 좌표 (X1, Y1), (X1, Y2), (X2, Y1), (X2, Y2)로 표시되는 4점에 의하여 둘러싸인 장방형의 영역으로 하여, 지정면이 이상적으로 플랫(flat)인 것으로 할 때의 면적을 S0으로 한다. 따라서, S0은 하기 수식 (a3)으로 얻어진다.
[수식 a3]
Figure 112010053640250-pat00004
또한, 기준면이란, 지정면의 높이의 평균값을 Z0으로 할 때, Z=Z0으로 나타나지는 평면이다. 기준면은 XY 평면과 평행하게 된다. 또한, 평균값 Z0은 하기 수식 (a4)로 구할 수 있다.
[수식 a4]
Figure 112010053640250-pat00005
자승 평균 면 거칠기(RMS)란, 단면 곡선에 대한 RMS를, 측정면에 대하여 적용할 수 있도록, Ra와 마찬가지로 3차원으로 확장한 것이다. 자승 평균 면 거칠기(RMS)는 기준면으로부터 지정면까지의 편차의 자승을 평균한 값의 평방근이라고 표현할 수 있고, 하기 수식 (a5)로 구할 수 있다.
[수식 a5]
Figure 112010053640250-pat00006
산곡의 최대 고저차(P-V)란, 지정면에 있어서, 가장 높은 산정(山頂)의 표고 Zmax와 가장 낮은 곡저(谷底)의 표고 Zmin의 차이로 표현할 수 있고, 하기 수식 (a6)으로 구할 수 있다.
[수식 a6]
Figure 112010053640250-pat00007
여기서 말하는 산정과 곡저란, JISB0601 : 2001(ISO4287 : 1997)로 정의되어 있는 「산정」 「곡저」를 3차원으로 확장한 것이며, 산정이란 지정면의 산에서 표고가 가장 높은 곳, 곡저란 지정면에서 표고가 가장 낮은 곳으로 표현된다.
[실시예 5]
본 실시예에서는, 본 발명에 따른 반도체 기판의 단결정 실리콘 층의 수소 농도에 대해서 설명한다. 본 실시예에서는, 반도체 기판x-4, 반도체 기판y-4, 반도체 기판A-1의 단결정 실리콘 층의 수소 농도를 2차 이온 질량 분석법(SIMS; Secondary Ion Mass Spectrometry)으로 분석하였다. 반도체 기판A-1은, 실시예 2의 라만 분광 분석 및 라이프 타임 평가를 행한 반도체 기판이다.
도 42는 반도체 기판x-4와 반도체 기판y-4의 SIMS 분석에 의한 수소 농도 깊이 방향 프로파일이다. 도 42에 있어서, 수소 농도의 값은 실리콘 층 내에서만 유효하다.
본 실시예의 반도체 기판x-4와 반도체 기판y-4의 제조에 있어서, 손상 영역(115)을 형성할 때의 수소 이온 도핑의 조건은, 전원 출력 50W, 가속 전압 80kV, 드즈량 2.5×1016ions/cm2이다. 이 조건에 의하여, 단결정 실리콘 층(201)의 두께는, 220nm 정도가 된다. 또한, 산화질화실리콘 막(202)의 두께는, 100nm로 한다.
본 실시예에서는, 반도체 기판y-4에 대한 레이저 조사 공정에서는, 레이저 빔의 폭을 340㎛로 하고, 주사 속도1.0mm/초로 하고, 레이저 빔이 약 10숏 조사되도록 한다. 이 조건에서는, 오버 랩율은 90%가 된다. 또한, 레이저 조사 공정의 온도는 실온이다. 또한, XeCl 엑시머 에너지 밀도와 조사 분위기가 다른 4개의 조건(a 내지 d)으로 레이저 조사 처리를 행하였다. 조건 a 내지 조건 d는 이하와 같다.
a. 637mJ/cm2 N2 기체 분위기
b. 543mJ/cm2 대기 분위기
c. 543mJ/cm2 N2 기체 분위기
d. 449mJ/cm2 N2 기체 분위기
또한, 레이저 빔의 피조사면에 질소 가스를 분무함으로써, 질소 기체 분위기를 실현한다.
도 42에 도시하는 바와 같이, 레이저 조사 처리에 의하여, 단결정 실리콘 층(201)의 상층측(깊이가 얕은 측)의 수소 농도가 저하되는 것을 알 수 있다. 레이저 빔의 에너지 밀도가 높을수록 수소 농도가 낮아진다. 레이저 조사 처리를 행하지 않는 반도체 기판x-4에서는, 단결정 실리콘 층(201)은 1×1020atoms/cm3 이상 3×1020atoms/cm3 이하 정도의 수소를 포함하지만, 레이저 조사 처리에 의하여 단결정 실리콘 층(201)의 상부의 수소 농도는 1×1020atoms/cm3 이하로 저하되고, 1×1019atoms/cm3 이상 3×1020atoms/cm3 이하가 된다.
반도체 기판y-4의 단결정 실리콘 층(201)에 있어서, 반도체 기판x-4보다 수소 농도가 저하되는 영역은, 레이저 빔의 조사에 의하여 용융된 영역 및 용융된 영역으로부터의 열 전도에 의하여 수소 가스가 방출하는 온도 이상으로 가열된 영역이라고 추측된다.
도 43은 반도체 기판A-1의 수소 농도의 깊이 방향 프로파일이다. 도 43에 있어서, 각 프로파일의 농도의 값은 실리콘 층 내에서만 유효하다.
도 43에 나타내는 바와 같이, 반도체 기판A-1의 단결정 실리콘 층(201)의 수소 농도는 1×1019atoms/cm3 정도이다. 즉, 실시예 1의 제작 방법에 의하여, 반도체 기판의 단결정 실리콘 층(201)의 수소 농도를 5×1018atoms/cm3 이상 5×1020atoms/cm3 이하로 할 수 있는 것을 알 수 있다.
[실시예 6]
본 실시예에서는, 레이저 조사 처리 후의 가열 처리에 의하여 단결정 반도체 층의 라이프 타임이 향상되는 것을 도 52a 내지 도 52h 및 도 53을 사용하여 설명한다. 라이프 타임의 평가를 하기 위해서, 동일 기판에 대해서 2종류의 조건으로 처리를 행한 반도체 기판을 제조하였다. 제 1 조건은, 본 발명에 따른 반도체 기판의 제작 방법이며, 단결정 반도체 기판으로부터 분리된 단결정 반도체 층에 대해서 레이저 조사 처리 및 가열 처리를 행하였다. 또한, 제 2 조건에서는, 레이저 조사 처리를 행하지 않고 가열 처리를 행하였다.
이하, 본 실시예에 있어서의 반도체 기판의 제조 방법에 대해서 설명한다. 도 52a 내지 도 52h는 실험에 사용한 반도체 기판의 제작 공정을 도시하는 도면이다. 본 실시예에 있어서는, 실시형태 1의 제조 방법에 의하여 반도체 기판을 제작하였다.
우선, 단결정 반도체 기판을 산소에 대해서 HCl를 3체적%의 비율로 포함하는 분위기 중에서 열 산화 처리하여 제 1 절연층으로서 기능하는 산화실리콘 막(502)을 형성하였다. 열 산화 처리의 온도는 950℃로 하고, 막 두께는 50nm로 하였다(도 52a 참조).
단결정 반도체 기판으로서는, 단결정 실리콘 웨이퍼(510)가 사용된다. 단결정 실리콘 웨이퍼는 1변이 5인치의 네모난 기판이다. 그 도전형은 p형이며, 저항률이 5Ω·cm 내지 40Ω·cm 정도이다. 또한, 결정 방위는, 주표면이 (100)이며, 측면이 <100>이다.
다음, 단결정 실리콘 웨이퍼(510)에 손상 영역을 형성하기 위해서, 이온 도핑 장치를 사용하여 수소 이온을 단결정 실리콘 웨이퍼(510)에 첨가하였다. 소스 가스에는 100% 수소 가스를 사용하여, 수소 가스를 여기하여 생성된 플라즈마 중의 이온을 질량 분리하지 않고, 전계로 가속하여 단결정 실리콘 웨이퍼 기판에 조사하여 손상 영역(115)을 형성하였다. 수소 이온 도핑의 조건은, 예를 들어, 전원 출력 100W, 가속 전압 25kV, 도즈량 1.8×1016atoms/cm3로 하였다.
다음, PECVD법에 의하여 제 2 절연층으로서 기능하는 질화산화실리콘 막(503)을 형성하였다(도 52b 참조). 질화산화실리콘 막의 막 두께는 50nm로 하였다. 또한, 질화산화실리콘 막(503)의 성막용 프로세스 가스에는 SiH4, NH3, N2O, 및 H2를 사용하여, 그 유량비는 SiH4＼NH3＼N2O＼H2=10＼100＼20＼400이다. 또한, 성막 공정의 온도는 300℃이다.
산화실리콘 막(502) 및 질화산화실리콘 막(503)이 형성된 단결정 실리콘 웨이퍼를 순수 중에서 초음파 세정하고, 그 후, 오존을 포함하는 순수로 세정하였다. 또한, 지지 기판으로서 사용하는 유리 기판(550)을 순수 중에서 초음파 세정하였다. 유리 기판(550)으로서는, 두께가 0.7mm의 무알칼리 유리 기판(상품명; AN100)을 사용하였다.
다음, 유리 기판(550) 표면과 단결정 실리콘 웨이퍼 표면에 형성된 질화산화실리콘 막(503)을 밀착시키고 접합시킨다(도 52c 참조). 그 후, 손상 영역(115)에서 분리시키기 위해서, 가열로에 있어서 200℃에서 2시간의 가열 처리를 행하고, 유리 기판(550)과 질화산화실리콘 막(503)의 결합 강도를 향상시키고, 계속해서 가열로에 있어서 600℃에서 4시간의 가열을 행함으로써, 단결정 실리콘 웨이퍼(510)를 분리시키고, 단결정 실리콘 층(501)을 유리 기판(550)에 고정하였다(도 52d 참조).
본 실시예의 반도체 기판은, 유리 기판(550) 위에 질화산화실리콘 막(503), 산화실리콘 막(502), 및 단결정 실리콘 층(501)이 순차로 적층된 구조를 가진다. 본 실시예에서는, 분리한 후의 단결정 실리콘 층(501)의 두께는 120nm 정도이다.
다음, 단결정 실리콘 층(501) 표면을 순수로 세정한 후, 1/100로 희석된 불산으로 단결정 실리콘 층(501)을 처리하여 표면에 형성된 자연 산화막을 제거하였다. 그 후, 오존 첨가수(O3수)에 의하여 단결정 실리콘 층(501) 표면을 처리하여 산화막을 형성하였다.
다음, 단결정 실리콘 층(501)에 제 1 에칭 처리를 행하여, 산화막 및 단결정 실리콘 층(501)의 분리면에 남은 손상 영역을 제거하였다(도 52e 참조). 본 실시예에 있어서는, 단결정 실리콘 층(501)의 분리면에 드라이 에칭을 행함으로써, 단결정 실리콘 층(501)의 막 두께를 110nm 정도로 하였다. 제 1 에칭 처리에 있어서의 에칭 조건은, 이하와 같다.
· 코일형의 전극에 투입하는 전력 150W
· 하부 전극에 투입하는 전력 40W
· 반응 압력 1.0Pa
· 에칭 가스(염소의 유량) 100sccm
제 1 에칭 처리를 행한 후, 1/100로 희석된 불산으로 단결정 실리콘 층(501)을 처리하여, 표면에 형성된 자연 산화막을 제거하였다. 그 후, 단결정 실리콘 층(501)의 영역 A에 대해서 레이저 빔을 조사하여 용융시키고, 재결정화시킨다(도 52f 참조). 또한, 단결정 실리콘 층(501)의 영역 B에 대해서는, 레이저 빔을 조사하지 않고, 미조사 영역으로 하였다.
영역 A에 대한 레이저 빔의 조사에는, 파장 308nm의 빔을 발진하는 XeCl 엑시머 레이저를 사용하였다. 레이저 빔의 펄스 폭 25nsec이며, 반복 주파수는 30Hz이다. 또한, 레이저 빔의 에너지 밀도는 782mJ/cm2로 하였다. 광학계에 의하여 레이저 빔의 피조사면에서의 빔 형상을 선형으로 집광하여, 레이저 빔을 폭 방향(빔 형상의 단축 방향)으로 주사하였다. 또한, 레이저 조사는, 실온에서 질소 가스를 조사 영역에 분무하면서 행하였다.
다음, 단결정 실리콘 층(501)의 표면을 순수로 세정한 후, 1/100로 희석된 불산으로 단결정 실리콘 층(501)을 처리하여, 표면에 형성된 자연 산화막을 제거하였다. 그 후, 오존 첨가수(O3수)에 의하여 단결정 실리콘 층(501) 표면을 처리하여, 산화막을 형성하였다.
그리고, 단결정 실리콘 층(501)에 제 2 에칭 처리를 행하고, 단결정 실리콘 층(501)의 막 두께를 약 50nm에 얇게 하였다(도 52g 참조). 또한, 에칭 조건은, 도 52e에서 도시한 제 1 에칭 처리 조건과 마찬가지다.
제 2 에칭 처리를 행한 후, 종형 저항 가열로에 있어서, 질소 분위기에서 반도체 기판을 가열하였다. 본 실시예에서는, 600℃에서 4시간의 가열 처리를 행하였다.
이상의 공정에 의하여, 레이저 빔을 조사한 영역 A와, 미조사의 영역 B를 가지는 본 실시예의 반도체 기판을 제작하였다.
본 실시예에서는, 레이저 조사 처리 및 그 후의 가열 처리에 의하여 단결정 반도체 층의 라이프 타임이 향상되는 것을 나타나기 위해서, 이하의 각 공정에서의 단결정 실리콘 층의 영역 A 및 영역 B에 대해서 라이프 타임을 각각 측정하였다. 라이프 타임의 측정에는, 상술한 μ-PCD법을 사용하였다. 또한, 조건 1 내지 조건 5에 있어서, 라이프 타임의 측정에는 동일한 반도체 기판을 사용하였다.
· 조건 1 단결정 기판으로부터 분리한 단결정 실리콘 층(도 52d 참조)
· 조건 2 제 1 에칭 처리 후의 단결정 실리콘 층(도 52e 참조)
· 조건 3 레이저 조사 처리 후의 단결정 실리콘 층(도 52f 참조)
· 조건 4 제 2 에칭 처리 후의 단결정 실리콘 층(도 52g 참조)
· 조건 5 가열 처리 후의 단결정 실리콘 층(도 52h 참조)
라이프 타임의 측정 결과를 도 53에 도시한다. 도 53에 있어서, 세로축은 반사 마이크로파의 검출 신호의 피크 값을 나타내고, 피크 값이 클수록 라이프 타임이 긴 것을 나타내기 때문에, 피크 값으로 라이프 타임을 평가할 수 있다. 또한, 상기 피크 값은 단결정 실리콘 층의 막 두께에 비례하기 때문에, 도 53에 있어서, 피크 값을 막 두께로 나누어 규격화한 값을 그래프에 사용하였다. 또한, 도 53에 있어서, 흑색의 막대 그래프는 영역 A에 있어서의 피크 값을 나타내고, 백색의 막대 그래프는 영역 B에 있어서의 피크 값을 나타낸다. 또한, 조건 1 및 조건 2에 있어서는, 영역 A와 영역 B의 조건에 차이가 없기 때문에, 양쪽 모두의 영역은 같은 값을 나타낸다.
도 53을 보면, 조건 3의 영역 A와 영역 B를 비교하면, 레이저 처리에 의하여 라이프 타임을 길게 할 수 있는 것을 알 수 있다. 또한, 조건 3의 영역 A와 조건 5의 영역 A를 비교하면, 레이저 조사 처리 후에 가열 처리를 행함으로써, 라이프 타임이 각별히 길어지는 것을 알 수 있다. 또한, 조건 3의 영역 B와 조건 5의 영역 B를 비교하면, 레이저 조사를 행하지 않는 경우라도 가열 처리에 의하여 다소의 라이프 타임의 향상이 확인되지만, 조건 5의 영역 A 및 영역 B의 비교에 의하여, 레이저 조사 처리와 가열 처리를 병용함으로써, 그 효과가 각별히 향상되는 것이 나타내진다.
이상, 나타내는 바와 같이, 단결정 반도체 기판으로부터 분리한 단결정 실리콘 층에 레이저 조사 처리와 그 후의 가열 처리를 행함으로써 단결정 실리콘 층의 라이프 타임을 각별히 향상시킬 수 있다. 이 이유는 명확하지 않지만, 레이저 조사 처리에 의하여 결정성이 희복한 단결정 실리콘 층에 대해서 가열 처리를 행함으로써, 단결정 실리콘 층 중에서 라이프 타임을 단축시키는 전하 트랩 중심 밀도(예를 들어, 댕글링 본드)를 감소시킬 수 있다고 생각할 수 있다.
100 : 지지 기판
110 : 단결정 반도체 기판
113 : 절연층
113a : 절연층
113b : 절연층
114 : 절연층
115 : 손상 영역
117 : 단결정 반도체 층
118 : 단결정 반도체 기판
121 : 이온

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  10. 이온들을 제 1 단결정 반도체 기판에 조사하여 상기 제 1 단결정 반도체 기판에 손상 영역을 형성하는 단계;
    이온들을 제 2 단결정 반도체 기판에 조사하여 상기 제 2 단결정 반도체 기판에 손상 영역을 형성하는 단계;
    이온들을 제 3 단결정 반도체 기판에 조사하여 상기 제 3 단결정 반도체 기판에 손상 영역을 형성하는 단계;
    제 1 버퍼층을 개재하여 지지 기판과 상기 제 1 단결정 반도체 기판을 서로 접합하는 단계;
    상기 제 1 단결정 반도체 기판 및 상기 제 2 단결정 반도체 기판이 상기 지지 기판 위에 위치되도록 제 2 버퍼층을 개재하여 상기 지지 기판과 상기 제 2 단결정 반도체 기판을 서로 접합하는 단계;
    상기 지지 기판으로부터 상기 제 1 및 제 2 단결정 반도체 기판들을 상기 각각의 손상 영역들에서 분리하여, 제 1 및 제 2 단결정 반도체층들을 형성하는 단계;
    상기 제 1 및 제 2 단결정 반도체 기판들을 분리하는 단계 이후, 상기 제 3 단결정 반도체 기판이 상기 지지 기판 위 및 상기 제 1 단결정 반도체층과 상기 제 2 단결정 반도체층 사이에 위치되도록, 제 3 버퍼층을 개재하여 상기 지지 기판과 상기 제 3 단결정 반도체 기판을 서로 접합하는 단계;
    상기 지지 기판으로부터 상기 제 3 단결정 반도체 기판을 상기 손상 영역에서 분리하여 제 3 단결정 반도체층을 형성하는 단계;
    상기 제 1, 제 2, 및 제 3 단결정 반도체층들에 레이저 빔을 조사하여 상기 제 1, 제 2, 및 제 3 단결정 반도체층들을 부분적으로 용융시키고 재결정화하는 단계; 및
    400℃ 이상이고 상기 제 1, 제 2, 및 제 3 재결정화된 단결정 반도체층들이 용융하지 않는 온도에서 상기 제 1, 제 2, 및 제 3 재결정화된 단결정 반도체층들을 가열하는 단계를 포함하는, 반도체 기판의 제작 방법.
  11. 제 10 항에 있어서,
    상기 제 1, 제 2, 및 제 3 재결정화된 단결정 반도체층들을 가열하기 위한 온도는 상기 지지 기판의 변형점 이하인, 반도체 기판의 제작 방법.
  12. 제 10 항에 있어서,
    상기 제 1, 제 2, 및 제 3 재결정화된 단결정 반도체층들의 가열 온도는 500℃ 이상인, 반도체 기판의 제작 방법.
  13. 제 10 항에 있어서,
    상기 지지 기판은 650℃ 이상 700℃ 이하의 변형점을 갖는, 반도체 기판의 제작 방법.
  14. 제 10 항에 있어서,
    상기 지지 기판은 650℃ 이상 700℃ 이하의 변형점을 갖는 유리 기판인, 반도체 기판의 제작 방법.
  15. 제 10 항에 있어서,
    상기 제 1, 제 2, 및 제 3 단결정 반도체층들의 상기 레이저 빔 조사 시에 용융한 영역은 상기 제 1, 제 2, 및 제 3 단결정 반도체층들의 두께보다 얇은, 반도체 기판의 제작 방법.
  16. 제 10 항에 있어서,
    상기 제 1, 제 2, 및 제 3 단결정 반도체층들에 상기 레이저 빔 조사는 불활성 기체 분위기 중에서 행해지는, 반도체 기판의 제작 방법.
  17. 제 16 항에 있어서,
    상기 불활성 기체는 질소 가스 또는 희소 가스인, 반도체 기판의 제작 방법.
  18. 제 17 항에 있어서,
    상기 불활성 기체 분위기의 산소 농도는 30ppm 이하인, 반도체 기판의 제작 방법.
  19. 제 17 항에 있어서,
    상기 이온들은 수소 가스를 여기하여 H3 +를 포함하는 플라즈마를 생성함으로써 형성되는, 반도체 기판의 제작 방법.
  20. 제 10 항에 있어서,
    상기 제 1, 제 2, 및 제 3 버퍼층들은 상기 제 1, 제 2, 및 제 3 단결정 반도체층들에 나트륨이 침입하는 것을 방지하기 위한 배리어 층을 포함하는, 반도체 기판의 제작 방법.
  21. 제 10 항에 있어서,
    상기 제 1, 제 2, 및 제 3 버퍼층들은 질화실리콘막 또는 질화산화실리콘막으로 형성된 층을 포함하는, 반도체 기판의 제작 방법.
  22. 제 10 항에 있어서,
    상기 제 1, 제 2, 및 제 3 버퍼층들은 상기 제 1, 제 2, 및 제 3 단결정 반도체 기판들을 산화함으로써 형성된 산화막을 포함하는, 반도체 기판의 제작 방법.
  23. 제 10 항에 있어서,
    상기 제 1, 제 2, 및 제 3 버퍼층들은 절연층을 포함하고,
    상기 절연층이 상기 제 1, 제 2, 및 제 3 단결정 반도체 기판들에 접하도록 상기 지지 기판이 상기 제 1, 제 2, 및 제 3 단결정 반도체 기판들에 접합되고,
    상기 절연층은 산화실리콘막 또는 산화질화실리콘막을 포함하는, 반도체 기판의 제작 방법.
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